KR960008135B1 - 어드레스 입력 버퍼 회로 - Google Patents

Abstract

내용 없음.

Description

어드레스 입력 버퍼 회로

제1도는 어드레스 입력 버퍼 회로 및 펄스 발생 회로를 보이는 도면이다.

제2도는 제1도에 따른 신호 파형을 보이는 도면이다.

제3도는 본 발명에 따른 펄스 발생 회로를 내장하는 어드레스 입력 버퍼 회로를 보이는 도면이다.

제4도는 제3도에 따른 신호 파형을 보이는 도면이다.

본 발명은 반도체 메모리 장치의 어드레스 입력 버퍼 회로에 관한 것으로, 특히 공급되는 입력신호에 대응하여 소정의 주기를 가지는 펄스를 발생시키기 위한 펄스 발생 회로를 내장하는 반도체 메모리 장치의 어드레스 입력 버퍼 회로에 관한 것이다.

일반적으로, 반도체 메모리 장치와 같은 반도체 집적 회로는 공급되는 입력 신호에 대응하여 소정의 주기를 가지는 펄스를 발생시키는 펄스 발생 회로를 사용한다.

이와같은 반도체 메모리 장치의 펄스 발생 회로는 공급 전압의 소모를 방지하기 위하여 어드레스 신호의 천이를 감지하여 내부 회로 제어 신호를 발생시킨다. 이러한 특성으로 인하여 반도체 메모리 장치는 그 반도체 메모리 장치에 사용되는 어드레스 입력 라인 수 만큼의 펄스 발생 회로가 구비되어야만 한다.

결과적으로, 반도체 메모리 장치에서 구성되는 펄스 발생 회로는 많은 면적을 차지하게 되며, 이로 인하여 반도체 메모리 장치의 고집적화에 매우 불리하게 된다.

종래의 어드레스 천이 감자(address transistion detect)방법은 외부에서 입력되는 어드레스 신호의 천이를 감지한 후 펄스 발생 회로를 통하여 펄스를 발생시키며, 펄스 발생 회로에 입력되는 입력 신호는 어드레스 입력 버퍼 회로로부터 발생하게 된다. 어드레스 입력 버퍼 회로에는 어드레스 신호가 입력되며, 어드레스 입력 버퍼 회로의 출력 신호 중 어느 소정의 출력 신호는 펄스 회로 제어 신호로써 펄스 발생 회로로 입력되어 소정의 주기를 가지는 펄스를 발생하게 되고, 나머지 다른 출력 신호는 디코딩 회로 제어 신호로써 디코딩 경로를 거치게 된다.

한편, 종래의 기술에 있어서, 어드레스 천이 감지 방법을 사용하는 반도체 메모리 장치는 어드레스 입력 버퍼 회로와 펄스 발생기를 서로 분리하여 사용하므로서 레이아웃의 면적을 더욱 증가시키게 된다.

제1도는 종래의 기술에 의한 어드레스 입력 버퍼 회로 200 및 펄스 발생 회로 300을 보이는 도면이다.

어드레스 입력 버퍼 회로 200은 외부에서 입력되는 어드레스 신호 XAi를 입력으로 하여 디코딩 회로 제어신호 Ai 및 AiB와, 펄스 발생 회로 제어 신호 APi를 발생한다.

어드레스 입력 버퍼 회로 200은 NOR게이트 5와, 인버터 10, 15와, 펄스 발생 회로 제어 신호 APi를 발생하는 인버터 20과, 디코딩 회로 제어 신호 Ai 및 AiB를 출력시키는 인버터 25, 35, 40을 구비하고 있다.

또한, 펄스 발생 회로 300은 펄스 발생용 제어 신호 APi를 입력으로 하는 NOR게이트 70으로부터 발생되는 펄스 신호 SPGL 및 NAND게이트 75의 출력 신호가 인버터 80을 통하여 반전된 펄스 신호 SPGH가 출력된다. 이러한, 펄스 SPGH 및 SPGL은 반도체 메모리 장치내의 내부 회로를 제어하기 위한 입력 신호로 각각 인가됨을 당해 분야에 통상적인 지식을 가진 자는 용이하게 이해할 수 있을 것이다.

제1도 및 제2도를 참조로 하여 종래의 기술에 따른 어드레스 입력 버퍼 회로 200 및 펄스 발생 회로 300를 상세히 설명한다.

외부에서 입력되는 어드레스 신호 XAi가 초기 상태에서 논리 하이상태를 유지함에 따라 NOR게이트 5의 출력 신호는 논리 로우상태가 된다. 따라서 펄스 발생 회로 제어 신호 APi는 논리 하이상태를 유지하고, 디코딩 회로 제어 신호 Ai 및 AiB는 각가 논리 하이 및 논리 로우상태를 유지하게 된다.

디코딩 회로 제어 신호 Ai 및 AiB는 항상 선택 또는 비선택되도록 그 디코딩 회로 제어 신호 사이의 마진을 제어할 수 있도록 지연 소자등을 사용하여야만 한다. 논리 하이상태의 펄스 발생 회로 제어 신호 APi는 펄스 발생 회로 300으로 입력된다. 펄스 발생 회로 제어 신호 APi는 NOR게이트 70 및 NAND게이트 75로 직접 입력되며, 또한 인버터 45, 50, 55, 60, 65를 통하여 NOR게이트 70 및 NAND게이트 75로 입력된다. 따라서, NOR게이트 75로부터 발생된 출력 신호는 인버터 80에 의하여 반전된 후 펄스 신호 SPGH는 논리 로우상태를 유지하게 된다. 소정 시간 경과 후, 외부에서 입력되는 어드레스 신호 XAi가 논리 하이상태에서 논리 로우상태로 천이함에 따라 디코딩 회로 제어 신호 Ai는 논리 하이상태에서 논리 로우상태로 천이하며, 디코딩 회로 제어 신호 AiB는 논리 로우천이하며, 이에 따라 펄스 신호 SPGL은 논리 로우상태에서 논리 하이상태로 천이하여 짧은 펄스 폭을 가지는 펄스를 생성하게 된다.

소정 시간 경과 후, 외부에서 입력되는 어드레스 신호 XAi가 논리 로우상태에서 논리 하이상태로 천이함에 따라 디코딩 회로 제어 신호 Ai는 논리 로우상태에서 논리 하이상태로 천이하며, 디코딩 회로 제어 신호 AiB는 논리 하이상태에서 논리 로우상태로 천이하게 된다. 펄스 발생 회로 제어 신호 APi는 논리 로우상태에서 논리하이천이하며, 이에 따라 펄스 신호 SPGH는 논리 로우상태에서 논리 하이상태로 천이하여 짧은 펄스 폭을 가지는 펄스를 생성하게 된다.

제1도에 따른 어드레스 입력 버퍼 회로 200 및 펄스 발생 회로 300은 분리되어 동작하므로 레이아웃 면적이 확장될 뿐만 아니라, 인버터 25, 65, 40등을 사용하여 출력되는 디코딩 회로 제어 신호 사이의 마진을 제어하게 되므로 레이아웃 면적이 확장되는 문제점이 있었다.

따라서, 본 발명의 목적은 어드레스 입력 버퍼 회로와 펄스 발생 회로를 합성하여 펄스 발생 회로를 내장하는 어드레스 입력 버퍼 회로를 제공함에 있다.

본 발명의 또 다른 목적은 어드레스 입력 버퍼 회로와 펄스 발생 회로를 합성하여 레이아웃 면적을 감소시키며 논리 레이팅 소자의 수를 감소시키는 펄스 발생 회로를 내장하는 어드레스 입력 버퍼 회로를 제공함에 있다.

상기한 바와 같은 목적을 달성하기 위한 본 발명의 기술적 사상에 따르면, 외부에서 입력되는 어드레스 신호를 입력하여 제1,2디코딩 회로 제어 신호와 펄스 신호를 발생하기 위한 반도체 메모리 장치의 어드레스 입력 버퍼 회로에 있어서, 상기 어드레스 신호를 입력하여 출력 신호를 발생하는 입력부와, 상기 출력 신호를 입력하여 소정 시간 지연한 후 \제1지연 출력 신호를 출력하는 제2지연부와, 상기 제1지연 출력 신호 및 상기 제2지연 출력 신호를 입력으로 하여 상기 디코딩 회로 제어 신호를 발생하는 디코딩 회로 제어 신호 발생부와, 상기 제1,2디코딩 회로 제어 신호의 천이를 감지하여 그 천이에 대응하는 상기 펄스 신호를 발생하는 펄스 발생부를 포함하는 것을 특징으로 한다.

이하 본 발명에 의한 펄스 발생 회로를 내장하는 어드레스 입력 버퍼 회로를 보이는 도면이다. 제3도의 펄스 발생 회로를 내장하는 어드레스 입력 버퍼 회로는 종래으 기술에 있어서 분리되어 제공되었던 어드레스 입력 버퍼 회로와 펄스 발생 회로의 기능을 동시에 수행할 수 있도록 어드레스 입력 버퍼 회로와 펄스 발생 회로를 합성하여 구성함으로써, 논리 게이팅 소자의 수자를 감소시켜 레이아웃 면적을 대폭적으로 감소시키는 효과가 있다.

제3도에 도시된 펄스 발생 회로를 내장하는 어드레스 입력 버퍼 회로는 NOR게이트를 가지며 외부에서 입력되는 어드레스 신호를 입력시키는 입력부 95와, 그 입력부 95로부터 출력되는 출력 신호를 소정 시간 지연시킨 후 제1지연 출력 신호 D1을 발생시키며 인버터 100, 105, 110으로 구성된 제1지연부와, 그 제1지연부에서 발생되는 제1지연 출력 신호 D1을 입력하여 소정 시간 지연시킨후 제2지연 출력 신호 D2를 발생시키며 인버터 115, 120, 125, 130으로 구성된 제2지연부를 구비하고 있다.

이때, 입력부 95와, 제1지연부 160과, 제2지연부 165는 실질적으로 어드레스 신호의 천이 상태를 감지하는 수단으로서 작용한다. 또한, 제3도에 도시된 펄스 발생 회로를 내장하는 어드레스 입력 버퍼 회로는 제1지연부 160 및 제2지연부 165로부터 각각 발생된 제1지연 출력 신호 및 제2지연 출력 신호 D1 및 D2가 입력되는 NOR게이트 135와, NAND게이트 140과, 인버터 145로 구성되어 디코딩 회로 제어 신호 Ai 및 AiB를 발생시키는 디코딩 회로 제어 신호 발생부 175를 구비하고 있다. 이러한 디코딩 회로 제어신호 발생부 175로부터 발생된 디코딩 회로 제어 신호 Ai 및 AiB를 입력하여 펄스 신호 SPG를 발생하기 위하여 NOR게이트로 구성된 펄스 발생부 150을 구비하고 있다.

이러한, 펄스 신호 SPG는 반도체 메모리 장치내의 내부 회로를 제어하기 위한 입력 신호로 각각 인가된다.

제3도 및 제4도를 참조하여 본 발명에 의한 펄스 발생 회로를 내장한 어드레스 입력 버퍼 회로의 동작을 더욱 상세히 설명한다.

먼저, 외부에서 입력되는 어드레스 신호 XAi가 초기 상태에서 논리 하이상태를 유지함에 따라 입력부 95의 출력 신호는 논리 로우상태를 유지한다. 논리 로우상탠의 입력부 95의 출력 신호는 제1지연부 160으로 입력되므로, 논리 하이상태의 제1지연 출력 신호 D1이 발생된다. 그 제1지연 출력 신호 D1은 제2지연부 165로 입력되어 논리 하이상태의 제2지연 출력 신호를 발생한다. 이에 의해 NOR게이트 135에는 논리하이상태의 제1지연 출력 신호 및 제2지연 출력 신호가 입력되므로 논리 로우상태의 디코딩 회로 제어 신호 AiB를 발생한다. 한편, NAND게이트 140에도 논리 하이상태의 제1지연 출력 신호 및 제2지연 출력 신호가 입력되므로 논리 로우상태의 출력 신호가 발생된 후 인버터 145에 의해 반전되어 논리 하이상태의 디코딩 회로 제어 신호 Ai를 발생한다. 논리 하이상태의 디코딩 회로 제어신호 AiB 및 논리 로우상태의 디코딩 회로 제어 신호 Ai는 펄스 발생부 150으로 입력된다. 따라서 펄스 신호 SPG는 논리 로우상태를 유지하게 된다.

소정 시간 경과후, 외부에서 입력되는 어드레스 신호 XAi가 논리 하이상태에서 논리 로우상태로 천이함에 따라, 입력부 95의 출력 신호는 논리 하이상태로 천이한다. 논리 하이상태의 입력부 95의 출력신호는 제1지연부 160으로 입력되므로 논리 로우상태의 제1지연 출력 신호 D1이 발생된다. 이에 따라 디코딩 신호 Ai는 논리 하이상태에서 논리 로우상태로 천이함에 따라 논리 하이상태로 천이하며, 또한 펄스 신호 SPG는 디코딩 신호 AiB가 논리 로우상태에서 논리 하이상태로 천이함에 따라 논리 로우상태로 천이하게 된다.

소정 시간 경과 후, 외부에서 입력되는 어드레스 신호 XAi가 논리 로우상태에서 논리 하이상태로 천이함에 따라, 입력부 95의 출력 신호는 논리 로우상태로 천이한다. 논리 로우상태의 입력부 95의 출력 신호는 제1지연부 160으로 입력되므로 논리 하이상태의 제1지연 출력 신호 D1이 발생된다. 이에 따라 디코딩 신호 Ai는 논리 로우상태에서 논리 하이상태로 천이하며, 디코딩 신호 AiB는 논리 하이상태에서 논리 로우상태로 천이하게 된다. 이때, 펄스 신호 SPG는 디코딩 신호 AiB가 논리 하이상태로 천이하며, 또한 펄스 신호 SPG는 디코딩 신호 Ai가 논리 로우상태에서 논리 하이상태로 천이함에 따라 논리 하이상태에서 논리 로우상태로 천이하게 된다.

본 발명에 의한 펄스 발생 내장하는 어드레스 입력 버퍼 회로는 디코딩 회로 제어 신호 Ai, AiB를 서로 NOR게이팅시킴으로써 짧은 펄스 폭을 가지는 펄스를 발생시킨다. 종래의 기술에 있어서는 디코딩 회로 제어 신호 Ai, AiB에 의존하지 않는 다르 펄스 발생 회로 제어 신호를 발생시켜 이를 지연시킨 후 펄스 신호를 발생시켰으나, 본 발명에 있어서는 이러한 펄스 발생 회로 제어 신호를 따라 생성시키지 않고 디코딩 회로 제어 신호 Ai 및 AiB를 게이팅함으로써 논리 게이트 소자의 수를 줄일 수가 있다.

제4도의 타이밍도에서 도시된 바와 같이 디코딩 회로 제어 신호 Ai, AiB는 어드레스 출력 버퍼 회로의 출력 신호임과 동시에 디코딩 회로 제어 신호로써 선택 또는 비선택되는 마진을 충분히 확보함으로써 디코딩 경로의 제어를 용이하게 할 수 있다.

본 발명의 사상의 범주를 벗어나지 않는 범위내에서 디코딩 회로 제어 신호 및 펄스 신호를 발생하기 위하여 이러한 논리 게이트 소자는 전체적인 반도체 메모리 장치의 동작을 고려하여 다양하게 변형하여 실시할 수 있음을 당해 분야에 통상적인 지식을 가진자는 용이하게 이해할 수 있을 것이다.

본 발명에 의한 펄스 발생 회로를 내장하는 어드레스 입력 버퍼 회로에 의하여 논리 게이팅 소자의 수를 대폭적으로 줄일 수 있을 뿐만아니라, 펄스 발생 회로와 어드레스 입력 회로를 합성함으로써 레이아웃 면적을 줄여 반도체 메모리 장치의 고집적화에 유리하게 된다.

Claims (3)

1. 외부에서 입력되는 어드레스 신호를 입력하여 제1,2디코딩 회로 제어 신호와 펄스 신호를 발생하기 위한 반도체 메모리 장치의 어드레스 입력 버퍼 회로에 있어서 ; 상기 어드레스 신호를 입력하여 출력신호를 발생하는 입력부와 ; 상기 출력 신호를 입력하여 소정 시간 지연한 후 제1지연 출력 신호를 출력하기 위한 제1지연부와 ; 상기 제1지연 출력 신호를 입력하여 소정 시간 지연한 후 제2지연 출력 신호를 출력하는 제2지연부와 ; 상기 제1지연 출력 신호 및 상기 제2지연 출력 신호를 입력으로 하여 상기 디코딩 회로 제어 신호를 발생하는 디코딩 회로 제어 신호 발생부와 ; 상기 제1,2디코딩 회로 제어 신호의 천이를 감지하여 그 천이에 대응하는 상기 신호를 발생하는 펄스 발생부를 포함하는 것을 특징으로 하는 어드레스 입력 버퍼 회로.
2. 제1항에 있어서 ; 상기 제1 및 제2지연부는 각각 다수의 인버터로 구성됨을 특징으로 하는 어드레스 입력 버퍼 회로.
3. 제1항에 있어서 ; 상기 디코딩 회로 제어 신호 발생부는 상기 제1지연 출력 신호와 상기 제2지연 출력 신호를 입력으로 하여 제1논리 상태를 상기 디코딩 회로 제어 신호를 발생하는 제1게이팅부와, 상기 제1지연 출력 신호와 상기 제2지연 출력 신호를 입력으로 하여 제2논리 상태를 가지는 상기 디코딩 회로 제어 신호를 발생하는 제2게이팅부를 구비함을 특징으로 하는 어드레스 입력 버퍼 회로.