KR930011351B1 - 칩 인에이블 검출회로 - Google Patents

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Abstract

내용 없음.

Description

칩 인에이블 검출회로
제1도는 종래의 어드레스 및 셀렉트신호 검출회로도.
제2도는 제1도에 있어서, 칩인에이블 천이검출부의 상세회로도.
제3도는 제2도에 따른 타이밍도.
제4도는 본 발명의 칩 인에이블 검출회로도.
제5도는 본 발명에 따른 동작타이밍도.
* 도면의 주요부분에 대한 부호의 설명
10-1x: 어드레스천이 검출부 2a, 2b : 칩인에이블 천이검출부
3, 15 : 오아게이트 4, 16-18 : 노아게이트
5-7, 11-13 : 인버터 8, 8', 19 : 딜레이부
14 : 낸드게이트 20 : 데이타래치 및 리셋동작부
1PA-1P4, 20P : 피모스트랜지스터 1N1-1N4, 20N : 엔모스트랜지스터
본 발명은 칩 인에이블 검출회로에 관한 것으로, 특히 메모리 소자의 정상적인 동작이 용이하도록 하는 칩 인에이블 검출회로에 관한 것이다.
종래 어드레스 및 칩 셀렉트신호 검출회로도는 제1도에 도시된 바와 같이 어드레스 신호(AO-AX)를 입력받아 그 신호의 천이상태를 검출하는 어드레스 천이검출부(10-1x)와, 이 어드레스 천이검출부(10-1x)를 통해 검출된 어드레스천이 검출신호에 대해 오아링하는 오아게이트(3)와, 칩셀렉트신호()(CS2)를 입력받아 그 신호의 천이상태를 검출하는 칩셀렉트 천이검출부(2a)(2b)와, 이 칩셀렉트 천이검출부(2a)(2b)로 부터 검출된 칩셀렉트 천이검출신호와 상기 오아게이트(3)의 출력신호를 노아링하는 노아게이트(4)로 구성된다.
여기서 칩셀렉트 천이검출부(2a)는 제2도에 도시된 바와 같이 칩셀렉트신호()를 입력받은 입력단은 인버터(5)를 통과하여 피모스트랜지스터(1P4)와 엔모스트랜지스터(1N3)의 게이트에 공통으로 연결됨과 아울러 인버터로 구성되는 딜레이부(8')를 통해 피모스트랜지스터(1P3)와 엔모스트랜지스터(1N2)의 게이트에 공통으로 연결되고, 상기 인버터(5)의 출력단은 인버터(6)를 통해 피모스트랜지스터(1P2)와 엔모스트랜지스터(1N1)의 게이트에 공통으로 연결됨과 아울러 딜레이부(8)를 통해 피모스트랜지스터(1P1)와 엔모스트랜지스터(1N4)의 게이트에 공통으로 연결되며, 상기 피모스트랜지스터(1P1)(1P3)의 소오스는 전원전압단(VDD)과 연결되고, 상기 피모스트랜지스터(1P1)(1P3)의 드레인은 피모스트랜지스터(1P2)(1P4)를 통해 엔모스트랜지스터(1N1)(1N3)의 드레인과 연결되며, 그의 접속점은 인버터(7)에 연결되어 구성된다.
상기 칩셀렉트 천이검출부(2a)의 구성은 어드레스 천이검출부(10-1x) 및 칩셀렉트 천이검출부(2b)와 동일한 구성을 갖는다.
이와 같이 구성된 회로에 대하여 제3도에 도시된 타이밍도를 참조하여 살펴보면 다음과 같다.
제3a도에 도시된 바와 같은 칩셀렉트신호()가 인버터(5)에 입력되면 그 신호(b)는 제3a도에서와 같이 반전되어 피모스트랜지스터(1P4)와 엔모스트랜지스터(1N3)의 게이트로 인가됨과 동시에 인버터로 구성된 딜레이부(8')를 통해 일정시간 딜레이된 제3c도에 도시된 바와 같은 신호(c)가 피모스트랜지스터(1P3)과 엔모스트랜지스터(1N2)의 게이트에 각각 인가된다.
이와 아울러 인버터(5)(6)를 순차적으로 통과한 제3d도에 도시된 신호(d)는 피모스트랜지스터(1P2)와 엔모스트랜지스터(1N1)의 게이트에 공통으로 인가됨과 동시에 딜레이부(8)를 통해 제3e도에 도시된 바와 같이 일정시간 딜레이된 신호(e)는 피모스트랜지스터(1P1)와 엔모스트랜지스터(1N4)의 게이트에 공통적으로 인가된다.
그러므로 피모스트랜지스터(1P1-1P4)와 엔모스트랜지스터(1N1-1N4)는 인버터(5) 및 (5)(6)를 통해 반전 및 비반전신호와 딜레이부(8',8)를 통해 지연된 신호를 입력받아 동작하여 그 출력단(f)에는 셀렉트신호()가 천이될 때 마다 제3f도에서와 같이 네가티브펄스로 출력되고, 이 네가티브펄스는 다시 인버터(7)를 통해 제3g도에서와 같은 신호 즉, 어드레스 천이검출신호(ATD) 또는 칩셀렉트 천이검출신호(CS1TD)(CS2TD)를 출력시킨다.
이와 같은 동작에 의해 어드레스 천이검출부(10-1x)와 칩셀렉트 천이검출부(2a)(2b)에서 노출된 천이검출신호(ATDO-ATDX)(CS1TD,CS2TD)는 오아게이트(3) 및 노아게이트(4)를 통해 논리 조합하여 이퀼라이제이션펄스(VEQB)를 출력시킨다.
그러나 이와 같은 종래의 기술에 있어서 칩셀렉트 천이검출이 필요하지 않을때에도 동작을 하여 전력을 소비함과 아울러 실제면적을 많이 차지하고, 칩이 선택 되었다가 선택되지 않을때 즉, 칩셀렉트신호()가 하이일 경우에도 필요없는 신호를 발생시키는 단점이 있었다.
따라서 종래의 문제점을 해결하기 위하여 본 발명은 칩이 디스에이블 상태일때 칩인에이블 검출신호를 발생하지 않도록 하고, 칩셀렉트신호가 모두 인에이블 상태에서만 칩인에이블 검출신호를 발생시켜 전력소모를 줄임과 아울러 실제설계면적을 줄일 수 있도록 한 칩 인에이블 검출회로를 창안한 것으로, 이하 첨부한 도면을 참조하여 상세히 설명하면 다음과 같다.
제4도는 본 발명 인에이블 검출회로도로서 이에 도시한 바와 같이 입력되는 어드레스검출신호(ATDO-ATDX)에 대해 오아링하는 오아게이트(15)와, 이 오아게이트(15)에 의한 어드레스검출신호에 따라 어드레스데이타를 래치 및 리셋하는 데이타래치 및 리셋동작부(20)와, 칩셀렉트신호()에 대해 반전시키는 인버터(11)와, 상기 인버터(11)의 출력신호와 칩셀렉트신호(CS2)를 입력받아 낸드조합하여 출력하는 낸드게이트(14)와, 상기 낸드게이트(14)의 출력신호를 일정시간 딜레이한 후 인버터(12)를 통해 반전된 신호를 출력하는 딜레이부(19)와, 상기 데이타래치 및 리셋동작부(20)와 낸드게이트(14) 및 인버터(12)의 출력신호를 입력받아 노아링하는 노아게이트(17)와, 상기 오아게이트(15)와 노아게이트(17)의 출력신호를 받아 노아링하여 최종적으로 출력하는 노아게이트(18)로 구성한다.
이와 같이 구성된 본 발명의 작용 및 효과에 대하여 상세히 설명하면 다음과 같다.
칩셀렉트신호()(CS2)가 각각 '로우', '하이'일 때만 인버터(11) 및 낸드게이트(14)의 논리적 회로에 의하여 칩이 선택된다. 따라서 낸드게이트(14)의 출력단자(A)는 칩이 선택되는 경우에만 '하이'에서 '로우'로 천이한다.
가령 칩셀렉트신호()(CS2)가 제5도의 ＂가＂구간에서와 같이 각각 '로우', '하이'일 경우 그 신호는 인버터(11)와 낸드게이트(14)를 통하여 제5d도에서와 같이 '하이'에서 '로우'로 천이된 신호를 출력한다. 그리고 입력되는 어드레스신호(ATDO-ATDX)를 오아게이트(15)에서 받아 오아링한 신호(E)가 제5c도에서와 같이 로우상태일때 데이타래치 및 리셋동작부(20)의 피모스트랜지스터(20P)는 턴온되고 엔모스트랜지스터(20N)는 턴오프됨에 따라 노아게이트(16)는 상기 피모스트랜지스터(20P)를 통해 입력되는 인버터(13)의 출력신호와 상기 낸드게이트(14)의 출력신호(A)를 입력받아 노아링한 신호, 즉 제5f도에서와 같은 로우신호를 출력한다.
아울러 상기 낸드게이트(14)의 출력신호(14)의 출력신호(A)가 딜레이부(19)를 통해 일정시간 딜레이되고 다시 인버터(12)를 통해 반전된 신호(B)가 제5e도에서와 같은 파형을 갖는 신호로서 출력할때, 노아게이트(17)는 데이타래치 및 리셋부(20)의 노아게이트(16)의 출력신호(C)와 앤드게이트(14)의 출력신호(A) 및 인버터(12)의 출력신호(B)를 입력받아 노아링한다. 이 노아링한 신호(D)는 제5g도에 도시한 바와 같다.
결국, 최종적으로 노아게이트(18)를 통해 출력되는 신호(F)는 오아게이트915)와 노아게이트(17)의 출력 신호에 대해 노아링한 제5h도에서와 같은 신호를 출력한다. 즉 어드레스 천이에 따라 발생하는 오아게이트(15)의 출력신호에 관계없이 메모리소자(Chip)를 선택하는 입력단자()(CS2)에 칩셀렉트신호가 입력되면 이퀄라이제이션(Equalization) 펄스인 VEQB가 발생하고 소자가 정상적인 동작을 하게된다.
제5도의 파형도에서 구간 '가'는 칩셀렉트신호()(CS2)가 '하이','로우'상태에서 '로우', '하이'상태로 변화하므로 칩은 인에이블되고 어드레스 천이는 일어나지 않는 구간으로, 이 경우 어드레스 천이검출신호(ATD)가 발생하지 않지만 래치 및 리셋동작부(20)에 의하여 정상동작을 하는 VEQB신호를 발생시킨다.
그리고 구간 '나'는 구간'가'에서와 반대로 신호가 변화하므로 칩은 디스에이블되고 어드레스 천이도 일어나지 않는 구간으로 종래에는 필요치않은 VEQB신호를 발생시켰으나 본 발명에서는 이 동작을 하지 않으므로 필요없는 전력소모가 없다.
또한 구간 `다'는 다시 구간 `나'에서와 반대로 신호가 변화하므로 칩이 인에이블되고 동시에 어드레스천이가 일어나는 경우로서 칩인에이블신호에 의해 신호(D)가 어드레스 천이검출신호(ATD)에 의하여 펄스발생이 억제되고, 어드레스 천이검출출력(E)에 의하여 VEQB에 펄스가 발생한다.
이상에서 상세히 설명한 바와 같이 본 발명은 필요하지 않은 동작을 하지 않으므로, 즉 칩디스에이블 상태일 때 칩인에이블검출신호가 발생하지 않고 칩셀렉트신호가 모두 인에이블상태일 때만 칩인에이블검출신호가 발생되므로 전력소모를 줄이고, 실제설계면적을 감소시키도록 한 효과가 있다.

Claims (2)

  1. 입력되는 어드레스검출신호(ATDO-ATDX)에 대해 오아링하는 오아게이트(15)와, 상기 오아게이트(15)에 의한 어드레스검출신호에 따라 데이타를 래치 및 리셋하는 데이타래치 및 리셋동작부(20)와, 칩셀렉트신호()에 대해 반전시키는 인버터(11)와, 상기 인버터(11)의 출력신호와 칩셀렉트신호(CS2)를 입력받아 낸드조합하여 출력하는 낸드게이트(14)와, 상기 낸드게이트(14)를 통해 일정시간 딜레이한후 인버터(12)를 통해 반전된 신호를 출력하는 딜레이부(19)와, 상기 데이타래치 및 리셀동작부(20)와 낸드게이트(14) 및 인버터(12)의 출력신호를 입력받아 노아링하는 노아게이트(17)와, 상기 오아게이트(15)와 노아게이트(17)의 출력신호를 받아 노아링하여 최종적으로 출력하는 노아게이트(18)로 구성된 칩인에이블 검출회로.
  2. 제1항에 있어서, 데이타래치 및 리셋동작부(20)는 어드레스검출신호를 게이트로 입력받아 동작하는 피모스트랜지스터(20P) 및 엔모스트랜지스터(20N)와, 상기 피모스 및 엔모스트랜지스터(20P)(20N)의 출력과 낸드게이트(14)를 통한 신호를 입력받아 노아링하는 노아게이트(16)와, 상기 노아게이트(16)의 출력신호를 반전시켜 피모스트랜지스터(20P)의 소오스단으로 인가하는 인버터(13)로 구성된 것을 특징으로 하는 칩인에이블 검출회로.
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