KR100288554B1 - 전력소모를 줄이기 위한 클럭제어를 통한 다이나믹 논리회로 - Google Patents
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Abstract
본 발명은 상호동작시간이 상이한 논리블럭을 나누어 동작중인 논리 블럭에는 클럭을 공급하고 동작하지 않는 논리블럭에는 클럭을 공급하지 않도록 각각의 논리블럭에 입력되는 입력클럭신호를 분리하여 각 이밸류에이션 시간을 상이하게 해 줌으로서 전력소모를 감소시킬 수 있는 다이나믹 논리회로에 관한 것이다.
이를 위하여 시스템 클럭을 수신하여 일정시간 하이논리값을 갖는 제 1 클럭신호를 발생하는 제 1 클럭발생수단, 상기의 제 1 클럭신호와 다른 시간에서 하이논리값을 갖는 제 2 클럭신호를 발생하는 제 2 클럭발생수단, 제 1 클럭신호에 따라 동작하는 제 1 다이나믹 논리회로, 제 1 클럭신호에 따라 제 1 다이나믹 논리회로의 출력을 래치하는 제 1 래치수단, 제 2 클럭신호에 따라 동작하는 제 2 다이나믹 논리회로, 제 2 클럭신호에 따라 제 2 다이나믹 논리회로의 출력을 래치하는 제 2 래치수단으로 구성된 클럭제어에 의한 다이나믹 논리회로이다.
Description
제1도는 종래의 다이나믹 논리회로인 도미노 논리회로,
제2도는 본 발명에 따라 클럭제어를 통한 다이나믹 논리회로,
제3도는 제2도의 각 부분의 동작을 나타내는 파형도이다.
본 발명은 클럭제어에 의하여 전력소모를 감소시키는 다이나믹 논리 회로에 관한 것이다.
일반적으로 모스트랜지스터들로 구성된 논리회로는 클럭과 관련하여 스태틱 논리회로와 다이나믹 논리회로로 구분된다.
스태택 논리회로는 동작에 안정성이 있고 전력소모가 적으나 다이나믹 논리회로에 비하여 속도가 느리며 칩의 레이아웃 면적이 커지는 단점을 가지고 있으며 다이나믹 논리회로는 전력소모가 상대적으로 많고 제어가 복잡하다. 다이나믹 논리회로를 이용한 회로설계시 전력소모가 큰 이유는 클럭에 의하여 모든 노드들이 프리차아지(Precharge)되고 이밸류에이션(Evaluation)이 이루어지기 때문이다.
클럭을 제어하여 전력소모를 줄이는 종래의 방법은 파워다운(Power Down)모드로 진입하는 명령어나 인터럽트에 의하여 전체 클럭을 정지시키는 방법이 있으나 이는 정상적인 동작하에서 전력소모를 줄이지 못하는 문제점을 가지고 있다.
따라서 본 발명의 목적은 상기와 같은 종래기술의 문제점을 해결하기 위하여 전원스위치의 사용없이 또는 명령어나 인터럽트에 의한 파워다운 모드의 사용없이 정상적인 동작하에서 동작할 필요가 없는 논리블럭에는 클럭의 공급을 차단함으로써 전력소모를 줄일 수 있는 클럭제어를 통한 다이나믹 논리회로를 제공함에 있다.
상기 목적들을 달성하기 위하여 본 발명인 클럭제어를 통한 다이나믹 논리회로는 시스템 클럭 및 일정시간동안 하이논리값을 갖는 제 1 제어신호를 수신하여 제 1 클럭신호 및 제 1 제어신호를 일정시간이상 지연된 제 2 제어신호를 발생하는 제 1 클럭발생수단, 시스템 클럭 및 상기의 제 2 제어 신호를 수신하여 제 2 클럭신호를 발생하는 제 2 클럭발생수단, 적어도 하나의 입력단 출력 및 클럭입력단을 가지고 있으며 상기의 클럭입력단에 입력된 상기의 제 1 클럭신호에 따라 프리차아지 또는 이밸류에이션되고, 프리차아지인 경우 하이논리값을 출력하고 이밸류에이션인 경우 상기의 입력단에 입력되는 입력신호들에 따라 출력신호를 발생하는 제 1 다이나믹 논리회로, 상기의 제 1 다이나믹 논리회로의 출력을 수신하여 상기의 제 1 클럭신호가 하이인 경우 래치하고 로우인 경우 래치된 데이타를 출력하는 제 1 래치수단, 적어도 하나의 입력단, 출력, 및 클럭 입력단을 가지고 있으며 상기의 클럭입력단에 입력된 상기의 제 2 클럭신호에 따라 프리차아지 또는 이밸류에이션되고, 프리차아지인 경우 하이논리값을 출력하고 이밸류에이션인 경우 상기의 입력단에 입력되는 제 1 래치수단의 출력 입력신호들에 따라 출력신호를 발생하는 제 2 다이나믹 논리회로 및 상기의 제 2 다이나믹 논리회로의 출력을 수신하여 상기의 제 2 클럭신호가 하이인 경우 래치하고 로우인 경우 래치된 데이타를 출력하는 제 2 래치수단을 구비하는 것을 특징으로 한다.
이하 본 발명은 첨부된 도면을 참조하여 상세히 설명한다.
제 1 도는 종래의 다이나믹 논리회로인 도미노 논리회로에 관한 것으로서, 제 1 드레인/소스, 제 2 드레인/소스 및 게이트를 가진 P 모스트랜지스터 P1, N 모스트랜지스터 N1, 다수의 N 모스트랜지스터들로 이루어진 논리 블럭 1로 구성되어 있다.
상기의 P1 트랜지스터의 제 1 드레인/소스는 제 1 공급전압인 VDD에 연결되어 있으며 제 2 드레인/소스는 PZ 노드에 연결되어 다음단의 트랜지스터의 게이트에 연결되며 상기의 N1 트랜지스터의 제 1 드레인/소스는 PG 노드에 연결되어 있고 제 2 드레인/소스는 제 2 공급전압인 접지전압 VSS에 연결되어 있다.
상기의 P1, N1 트랜지스터들의 게이트는 입력클럭신호 CK에 연결되어 있으며 논리블럭 1의 다수의 트랜지스터들의 게이트들에는 필요한 논리회로를 구현하기 위하여 다수의 입력신호들이 입력된다.
제 1 도의 종래회로의 동작은 다음과 같다.
입력클럭신호 CK가 로우일 경우 P1 트랜지스터는 온되어 PZ 노드는 하이로 프리차아지(Precharge)되고 입력클럭신호 CK가 하이일 경우 P1 트랜지스터는 오프되고 N1 트랜지스터는 온되며 논리블럭 1에 구현된 논리 회로의 입력신호들에 따라 이밸류에이션(Evaluation)된다.
상기의 입력클럭신호 CK는 시스템 클럭이므로 시스템이 동작중일 때에는 항상 공급되므로 논리블럭 1의 입력신호에 의하여 PZ 노드로 부터 PG 노드까지 패스가 열려있을 경우에는 전력소모가 발생된다.
제 2 도는 본 발명을 수행하는 구체적인 일실시예의 도면으로서 시스템 클럭 및 제 1 제어신호를 수신하여 제 1 클럭신호 및 제 2 제어신호를 발생하는 제 1 클럭발생수단 10, 시스템 클럭 및 제 2 제어신호를 수신하여 제 2 클럭신호를 발생하는 제 2 클럭발생수단 20, 상기의 제 1 클럭신호에 의해 동작하는 제 1 다이나믹 논리회로 30, 상기의 제 1 클럭신호에 따라 상기의 제 1 다이나믹 논리회로의 출력을 저장하는 제 1 래치수단 40, 상기의 제 2 클럭신호에 의해 동작하는 제 2 다이나믹 논리회로 50, 상기의 제 2 클럭 신호에 따라 상기의 제 2 다이나믹 논리회로의 출력을 저장하는 제 2 래치 수단 60으로 구성되어 있다.
상기의 제 1 클럭발생수단 10은 제 1 앤드게이트 11, D-플립플롭 12로 구성되어 있으며 제 1 앤드게이트 11의 하나의 입력단에는 시스템클럭이 연결되어 있으며 또 다른 입력단에는 제 1 제어신호 maenb1이 입력되며 상기의 제 1 앤드게이트 11은 제 1 클럭신호 CKA를 발생한다. D-플립플롭의 클럭입력단에는 상기의 시스템 클럭이 입력되고 입력단에는 상기의 제 1 제어신호 maenb1이 연결되어 있으며 제 2 제어신호 maenb2를 출력한다.
상기의 제 2 클럭발생수단 20은 제 1 인버터 21, 제 1 낸드게이트 22로 구성되어 있으며 제 1 인버터 21은 상기의 시스템클럭을 수신하여 이를 반전시켜 출력하여 상기의 제 1 낸드게이트 22의 하나의 입력단에 입력되며 제 1 낸드게이트 22의 다른 입력단은 제 2 제어신호 maenb2와 연결되어 있으며 제 1 낸드게이트 22는 제 2 클럭신호 CKB를 발생한다.
상술한 제 1 도의 구성 및 제 3 도의 파형도에 의거 본 발명인 전력소모를 감소시키기 위한 클럭제어에 의한 다이나믹 논리회로의 동작은 다음과 같다.
t1 시간에서 t4 시간동안에만 하이논리값을 갖는 제 1 제어신호 maenb1을 제 1 클럭발생수단 10에 입력되면 제 1 앤드게이트 11에 의하여 시스템 클럭이 하이논리값을 갖는 t2 시간에서 t3 시간에만 하이논리값을 갖는 제 1 클럭신호 CKA를 출력하게 되며 D-플립플롭 12에 의하여 상기의 제 1 제어신호 maenb1을 시스템 클럭의 반사이클 시간동안 지연시킨 제 2 제어신호 maenb2를 출력하며 제 1 인버터 21, 제 1 낸드게이트 22에 의하여 t3 시간에서 t4 시간동안 하이논리값을 갖는 제 2 클럭신호 CKB를 출력한다.
따라서 제 1 다이나믹 논리회로 30은 제 1 클럭신호 CKA가 로우논리 값을 갖을 때 즉 t2 시간동안에 프리차이지가 이루어지고 제 1 클럭신호 CKA가 하이논리값을 갖는 t2 시간에서 t3 시간동안에는 이밸류에이션이 이루어지고 제 1 래치수단 40에 의하여 제 1 다이나믹 논리회로 30의 출력을 래치한다. 제 2 클럭신호 CKB는 t3 시간전까지는 로우논리값을 가지므로 제 2 다이나믹 논리회로 50은 프리차아지가 이루어진다.
t3 시간이후에는 제 1 클럭신호 CKA는 로우논리값을 갖으므로 제 1 다이나믹 논리회로는 프리차아지가 이루어지고 제 1 래치수단은 저장했던 데이타를 제 1 다이나믹 논리회로로 출력한다.
제 2 클럭신호 CKB는 t3 시간에서 t5 시간동안 하이논리값을 갖게 되므로 이시간동안 제 2 다이나믹 논리회로는 이밸류에이션이 이루어지며 제 2 래치수단 60은 제 2 다이나믹 논리회로의 출력을 래치한다. t5 시간 이후에는 제 2 래치수단 60에 저장했던 데이타를 출력한다.
따라서 제 1 다이나믹 로직회로 30과 제 2 다이나믹 로직회로 50의 입력클럭신호를 분리하여 각 이밸류에이션 시간을 나누어 줌으로써 전력소모는 상당히 감소된다.
상술한 바와 같이 본 발명인 다이나믹 논리회로에 있어서 상호동작시간이 상이한 논리블럭을 나누어 동작중인 논리블럭에는 클럭을 공급하고 동작하지 않도록 각각의 논리블럭에 입력되는 입력클럭신호를 분리하여 각 이밸류에이션 시간을 다르게 해 줌으로써 전력소모를 감소시킬 수 있다.
본 발명에 따른 실시예에 있어서 사용된 각 구성요소들과 동일한 기능을 가지며 다르게 변형된 구성요소들을 사용하는 것은 본 발명의 기술분야에 있어서 통상의 지식을 가진 자에게는 용이한 것이다.
Claims (3)
- 시스템 클럭 및 일정시간동안 하이논리값을 갖는 제 1 제어신호를 수신하여 제 1 클럭신호 및 제 1 제어신호를 일정시간이상 지연된 제 2 제어신호를 발생하는 제 1 클럭발생수단; 시스템 클럭 및 상기의 제 2 제어신호를 수신하여 제 2 클럭신호를 발생하는 제 2 클럭발생수단; 적어도 하나의 입력단 출력 및 클럭입력단을 가지고 있으며 상기의 클럭입력단에 입력된 상기의 제 1 클럭신호에 따라 프리차아지 또는 이밸류에이션되고, 프리차아지인 경우 하이논리값을 출력하고 이밸류에이션인 경우 상기의 입력단에 입력되는 입력신호들에 따라 출력신호를 발생하는 제 1 다이나믹 논리회로; 상기의 제 1 다이나믹 논리회로의 출력을 수신하여 상기의 제 1 클럭신호가 하이인 경우 래치하고 로우인 경우 래치된 데이타를 출력하는 제 1 래치수단; 적어도 하나의 입력단 출력 및 클럭 입력단을 가지고 있으며 상기의 클럭입력단에 상기의 제 2 클럭신호에 따라 프리차아지 또는 이밸류에이션되고, 프리차아지인 경우 하이논리값을 출력하고 이밸류에이션인 경우 상기의 입력단에 입력되는 제 1 래치수단의 출력 신호들에 따라 출력신호를 발생하는 제 2 다이나믹 논리회로; 및 상기의 제 2 다이나믹 논리회로의 출력을 수신하여 상기의 제 2 클럭신호가 하이인 경우 래치하고 로우인 경우 래치된 데이타를 출력하는 제 2 래치수단을 구비하는 것을 특징으로 하는 클럭제어에 의한 다이나믹 논리회로.
- 제1항에 있어서, 제 1 클럭발생수단은 상기의 시스템클럭 및 제 1 제어신호를 논리곱하여 제 1 클럭신호를 발생하는 앤드게이트와 상기의 시스템 클럭 및 제 1 제어신호를 수신하여 제 1 제어신호를 일정시간이상 지연된 제 2 제어신호를 발생하는 D-플립플롭으로 구성된 것을 특징으로 하는 클럭제어에 의한 다이나믹 논리회로.
- 제1항에 있어서, 제 2 클럭발생수단을 상기의 시스템클럭을 반전시킨 인버터와 상기의 인버터의 출력신호 및 상기의 제 2 제어신호를 부논리곱하여 제 2 클럭신호를 발생하는 낸드게이트로 구성된 것을 특징으로 하는 클럭제어에 의한 다이나믹 논리회로.
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| KR1019940031446A KR100288554B1 (ko) | 1994-11-28 | 1994-11-28 | 전력소모를 줄이기 위한 클럭제어를 통한 다이나믹 논리회로 |
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Cited By (1)
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|---|---|---|---|---|
| KR100459227B1 (ko) * | 2002-07-08 | 2004-12-03 | 매그나칩 반도체 유한회사 | 다이나믹 로직 회로 |
-
1994
- 1994-11-28 KR KR1019940031446A patent/KR100288554B1/ko not_active IP Right Cessation
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| KR100459227B1 (ko) * | 2002-07-08 | 2004-12-03 | 매그나칩 반도체 유한회사 | 다이나믹 로직 회로 |
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