KR960019989A - 전력소모를 줄이기 위한 클럭제어를 통한 다이나믹 논리회로 - Google Patents

전력소모를 줄이기 위한 클럭제어를 통한 다이나믹 논리회로 Download PDF

Info

Publication number
KR960019989A
KR960019989A KR1019940031446A KR19940031446A KR960019989A KR 960019989 A KR960019989 A KR 960019989A KR 1019940031446 A KR1019940031446 A KR 1019940031446A KR 19940031446 A KR19940031446 A KR 19940031446A KR 960019989 A KR960019989 A KR 960019989A
Authority
KR
South Korea
Prior art keywords
clock
logic circuit
signal
control signal
output
Prior art date
Application number
KR1019940031446A
Other languages
English (en)
Other versions
KR100288554B1 (ko
Inventor
천성훈
Original Assignee
김광호
삼성전자 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 김광호, 삼성전자 주식회사 filed Critical 김광호
Priority to KR1019940031446A priority Critical patent/KR100288554B1/ko
Publication of KR960019989A publication Critical patent/KR960019989A/ko
Application granted granted Critical
Publication of KR100288554B1 publication Critical patent/KR100288554B1/ko

Links

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
    • H03K19/08—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices
    • H03K19/094—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors
    • H03K19/096—Synchronous circuits, i.e. using clock signals
    • H03K19/0963—Synchronous circuits, i.e. using clock signals using transistors of complementary type
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/0008—Arrangements for reducing power consumption
    • H03K19/0013—Arrangements for reducing power consumption in field effect transistor circuits

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Computing Systems (AREA)
  • General Engineering & Computer Science (AREA)
  • Mathematical Physics (AREA)
  • Power Engineering (AREA)
  • Logic Circuits (AREA)

Abstract

본 발명은 상호동작시간이 상이한 논리블럭을 나누어 동작중인 논리 블럭에는 클럭을 공급하고 동작하지 않는 논리블럭에는 클럭을 공급하지 않도록 각각의 논리블럭에 입력되는 입력클럭신호를 분리하여 각 이밸류에이션 시간을 상이하게 해 줌으로서 전력소모를 감소시킬 수 있는 다이나믹 논리회로에 관한 것이다.
이를 위하여 시스템 클럭을 수신하여 일정시간 하이논리값을 갖는 제1클럭신호를 발생하는 제1클럭발생수단, 상기의 제1클럭신호와 다른 시간에서 하이논리값을 갖는 제2클럭신호를 발생하는 제2클럭발생수단, 제1클럭신호에 따라 동작하는 제1다이나믹 논리회로, 제1클럭신호에 따라 제1다이나믹 논리회로의 출력을 래치하는 제1래치수단, 제2클럭신호에 따라 동작하는 제2다이나믹 논리회로, 제2클럭신호에 따라 제2다이나믹 논리회로의 출력을 래치하는 제2래치수단으로 구성된 클럭제어에 의한 다이나믹 논리회로이다.

Description

전력소모를 줄이기 위한 클럭제어를 통한 다이나믹 논리회로
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제2도는 본 발명에 따라 클럭제어를 통한 다이나믹 논리회로.

Claims (3)

  1. 시스템 클럭 및 일정시간동안 하이논리값을 갖는 제1제어신호를 수신하여 제1클럭신호 및 제1제어신호를 일정시간이상 지연된 제2제어신호를 발생하는 제1클럭발생수단; 시스템 클럭 및 상기의 제2제어신호를 수신하여 제2클럭신호를 발생하는 제2클럭발생수단; 적어도 하나의 입력단 출력 및 클럭입력단을 가지고 있으며 상기의 클럭입력단에 입력된 상기의 제1클럭신호에 따라 프리차아지 또는 이밸류에이션되고, 프리차아지인 경우 하이논리값을 출력하고 이밸류에이션인 경우 상기의 입력단에 입력되는 입력신호들에 따라 출력신호를 발생하는 제1다이나믹 논리회로; 상기의 제1다이나믹 논리회로의 출력을 수신하여 상기 제1클럭신호가 하이인 경우 래치하고 로우인 경우 래치된 데이타를 출력하는 제1래치수단; 적어도 하나의 입력단 출력 및 클럭 입력단을 가지고 있으며 상기의 클럭입력단에 상기의 제2클럭신호에 따라 프리차아지 또는 이밸류에이션되고, 프리차아지인 경우 하이논리값을 출력하고 이밸류에이션인 경우 상기의 입력단에 입력되는 제1래치수단의 출력 신호들에 따라 출력신호를 발생하는 제2다이나믹 논리회로; 및 상기의 제2다이나믹 논리회로의 출력을 수신하여 상기의 제2클럭신호가 하이인 경우 래치하고 로우인 경우 래치된 데이타를 출력하는 제2래치수단을 구비하는 것을 특징으로 하는 클럭제어에 의한 다이나믹 논리회로.
  2. 제1항에 있어서, 제1클럭발생수단은 상기의 시스템클럭 및 제1제어신호를 논리곱하여 제1클럭신호를 발생하는 앤드게이트와 상기의 시스템 클럭 및 제1제어신호를 수신하여 제1제어신호를 일정시간이상 지연된 제2제어신호를 발생하는 D-플립플롭으로 구성된 것을 특징으로 하는 클럭제어에 의한 다이나믹 논리회로.
  3. 제1항에 있어서, 제2클럭발생수단을 상기의 시스템클럭을 반전시킨 인버터와 상기의 인버터의 출력신호 및 상기의 제2제어신호를 부논리곱하여 제2클럭신호를 발생하는 낸드게이트로 구성된 것을 특징으로 하는 클럭제어에 의한 다이나믹 논리회로.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
KR1019940031446A 1994-11-28 1994-11-28 전력소모를 줄이기 위한 클럭제어를 통한 다이나믹 논리회로 KR100288554B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1019940031446A KR100288554B1 (ko) 1994-11-28 1994-11-28 전력소모를 줄이기 위한 클럭제어를 통한 다이나믹 논리회로

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1019940031446A KR100288554B1 (ko) 1994-11-28 1994-11-28 전력소모를 줄이기 위한 클럭제어를 통한 다이나믹 논리회로

Publications (2)

Publication Number Publication Date
KR960019989A true KR960019989A (ko) 1996-06-17
KR100288554B1 KR100288554B1 (ko) 2001-05-02

Family

ID=37517466

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019940031446A KR100288554B1 (ko) 1994-11-28 1994-11-28 전력소모를 줄이기 위한 클럭제어를 통한 다이나믹 논리회로

Country Status (1)

Country Link
KR (1) KR100288554B1 (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100459227B1 (ko) * 2002-07-08 2004-12-03 매그나칩 반도체 유한회사 다이나믹 로직 회로

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100459227B1 (ko) * 2002-07-08 2004-12-03 매그나칩 반도체 유한회사 다이나믹 로직 회로

Also Published As

Publication number Publication date
KR100288554B1 (ko) 2001-05-02

Similar Documents

Publication Publication Date Title
KR970003400A (ko) 반도체 메모리장치의 데이타 출력버퍼
KR920001518A (ko) 반도체 집적회로
KR970051229A (ko) 비동기 발생신호를 사용하는 반도체 메모리 장치
KR970051206A (ko) 저전력용 센스앰프회로
KR970049453A (ko) N-모스를 이용한 스테이틱 및 다이나믹 전 가산기
KR930014040A (ko) 어드레스 전이 검출회로
KR970002666A (ko) 노이즈를 차단하는 어드레스 버퍼
KR940020425A (ko) 부트스트랩 디코더회로 및 그의 동작방법
KR960019989A (ko) 전력소모를 줄이기 위한 클럭제어를 통한 다이나믹 논리회로
KR970003242A (ko) 위상 검출회로
KR970705144A (ko) 저전력 동작용 구분 데코더 회로(partitioned decoder circuit for low power operation)
KR970022759A (ko) 메모리의 어드레스 천이 검출회로
KR940012823A (ko) 클록신호 생성회로
KR19990066774A (ko) 출력 파형의 링잉을 억제하는 것이 가능한 반도체 장치
KR920001844A (ko) 플립플롭 회로 및 그 로직 상태 제공 방법
KR970051250A (ko) 저소비 전력의 디램(dram) 비트라인 선택회로
KR960039622A (ko) 비중첩 신호 발생 회로
KR890007286A (ko) 제어신호 출력회로
KR100239410B1 (ko) 데이타 버스 프리차지 회로
KR970008883A (ko) 인버터에서의 데드(Dead) 타임 발생회로
KR960008840A (ko) 메모리 소자의 라이트 제어신호 발생회로
KR960001422Y1 (ko) 반도체 소자용 버퍼
KR970003139Y1 (ko) 저전압동작의 롬구조
KR970049299A (ko) 전원공급장치의 동작 제어회로
KR970023438A (ko) 메모리 제어장치

Legal Events

Date Code Title Description
A201 Request for examination
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20070125

Year of fee payment: 7

LAPS Lapse due to unpaid annual fee