KR970051250A - 저소비 전력의 디램(dram) 비트라인 선택회로 - Google Patents

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Abstract

본 발명은 저소비 전력의 DRAM 비트라인 선택회로에 관한 것으로, 구체적으로는 양 방향 센스앰프 사용시 동일 블럭선택이 계속될 경우 그 상태를 유지시켜 레벨천이 과정에서 소모되는 소비전력을 경감하도록 한 저소비 전력의 비트라인 선택회로에 관한 것이다.
이를 위한 본 발명의 저소비 전력의 DRAM 비트라인 선택회로는 적어도 2개의 블럭으로 나뉘어져 배열되고 복수쌍의 비트라인과 워드라인에 연결된 셀 어레이와, 상기 복수쌍의 비트라인에 각각 설치된 스위칭수단을 통하여 상기 셀어레이의 각 셀과 연결되는 적어도 하나의 양방향에 센스앰프를 가지는 DRAM에서 상기 스위칭 수단의 구동을 선택하여 각쌍의 비트라인을 구동하도록 비트라인 선택신호를 발생하는 비트라인 선택회로에 있어서, 블럭선택 코딩신호를 입력으로 하여 펄스를 발생시키는 적어도 2개의 펄스발생 수단과, 상기 펄스발생 수단중 선택되는 블럭의 블럭선택 코딩신호가 입력되는 펄스발생 수단의 출력을 선택하여 다른 블럭이 선택될때까지 래치하는 신호레벨 래치수단을 가지는 블럭선택 회로부와, 상기 블럭선택 회로부의 출력에 각각 상응하여 제1레벨에서 제2레벨로 또는 제2레벨에서 제1레벨로 출력레벨을 천이시키는 레벨천이부와, 상기 레벨천이부의 출력에 상응하여 비트라인 선택신호를 출력시키는 선택신호 발생부를 구비하여 상기 비트라인 선택신호가 특정블럭을 선택할 때 다른 블럭이 선택될때까지 제1레벨 또는 제3레벨로 유지되도록 함을 특징으로 한다.

Description

저소비 전력의 디램(DRAM) 비트라인 선택회로
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제4도는 본 발명의 제1실시예를 나타낸 도면.
제6도는 본 발명의 제2실시예를 나타낸 도면.

Claims (14)

  1. 적어도 2개의 블럭으로 나뉘어져 배열되고 복수쌍의 비트라인과 워드라인에 연결된 셀 어레이와, 상기 복수쌍의 비트라인에 각각 설치된 스위칭수단을 통하여 상기 셀어레이의 각 셀과 연결되는 적어도 하나의 양방향에 센스앰프를 가지는 DRAM에서 상기 스위칭 수단의 구동을 선택하여 각쌍의 비트라인을 구동하도록 비트라인 선택신호를 발생하는 비트라인 선택회로에 있어서, 블럭선택 코딩신호를 입력으로 하여 펄스를 발생시키는 적어도 2개의 펄스발생수단과, 상기 펄스발생 수단중 선택되는 블럭의 블럭선택 코딩신호가 입력되는 펄스발생 수단의 출력을 선택하여 다른 블럭이 선택될 때까지 래치하는 신호레벨래치수단을 가지는 블럭선택 회로부와, 상기 블럭선택 회로부의 출력에 각각 상응하여 제1레벨에서 제2레벨로 또는 제2레벨에서 제1레벨로 출력레벨을 천이시키는 레벨천이부와, 상기 레벨천이부의 출력에 상응하여 비트라인 선택신호를 출력시키는 선택신호발생부를 구비하여 상기 비트라인 선택신호가 특정블럭을 선택할 때 다른 블럭이 선택될때까지 제1레벨 또는 제3레벨로 유지되도록 함을 특징으로 하는 비트라인 선택회로.
  2. 제1항에 있어서, 상기 블럭선택 회로부는 양방향 센스앰프를 공용함과 동시에 제1블럭선택 코딩신호를 입력으로 하여 펄스를 발생시키는 제1펄스발생수단과, 제2블럭선택코딩신호를 입력으로 하여 펄스를 발생시키는 제2펄스발생수단과, 제1펄스발생수단 및 제2펄스발생 수단의 출력을 입력으로 하여 래치시키는 제1래치수단을 구비하고, 선택된 블럭의 블럭선택 코딩신호에 의해 출력되는 비트라인 선택신호는 제1레벨로, 선택되지 않는 블럭의 블럭선택 코딩신호에 의해 출력되는 비트라인 선택신호는 제3레벨로 각각 유지하도록 함을 특징으로 하는 비트라인 선택회로.
  3. 제1항에 있어서, 제1펄스발생수단과 제2펄스발생수단은 각각 블럭선택 코딩신호가 인가되는 한 입력단자와 상기 블럭선택 코딩신호가 인버터 및 지연회로를 경유하여 인가되는 또 하나의 다른 입력단자를 가지는 NAND게이트로 형성됨을 특징으로 하는 비트라인 선택회로.
  4. 제3항에 있어서, 제1래치수단은 NAND게이트형 래치회로로 구성되어 제1블럭선택 코딩신호에 의해 발생되는 제1펄스발생기의 출력에 응답하여 래치를 한 후, 제2블럭선택 코딩신호의 첫 펄스발생시까지 상기 래치상태를 유지하도록 함을 특징으로 하는 비트라인 선택회로.
  5. 제2항에 있어서, 상기 레벨천이부는 제1레벨쉬프터와 제2레벨쉬프터를 구비함을 특징으로 하는 비트라인 선택회로.
  6. 제2항에 있어서, 상기 비트라인 선택구동 신호발생부는 제1레벨쉬프터의 출력이 하나의 인버터를 통하여 게이트단자에 접속되는 제1PMOS트랜지스터와 2개의 직렬인버터를 통하여 게이트단자에 접속되는 제2nMOS트랜지스터와 제2레벨쉬프터의 출력이 하나의 인버터를 통하여 게이트에 접속되는 제2PMOS트랜지스터와 2개의 직렬인버터를 통하여 게이트에 접속되는 제1nMOS트랜지스터로 구비함을 특징으로 하는 비트라인 선택회로.
  7. 제6항에 있어서, 상기 레벨천이부의 제1레벨은 Vcc이고 제2레벨은 Vpp=Vcc+Vth(여기서 Vth는 상기 PMOS트랜지스터 및 nMOS트랜지스터의 드레쉬홀드 전압)이며, 제3레벨은 Vcc보다 더 낮은 레벨인 Vss로 설정됨을 특징으로 하는 비트라인 선택회로.
  8. 제1항에 있어서, 상기블럭선택 회로는 양방향 센스앰프를 공용하는 제3블럭선택 코딩신호를 입력으로 하여 펄스를 발생하는 제3펄스발생수단과, 상기 양방향 센스앰프를 공용하지 않고 적어도 2개 이상의 제5 내지 제n-1블럭선택 코딩신호를 가산수단를 통하여 가산하고 상기 가산수단의 출력을 입력으로 하여 펄스를 발생하는 제4펄스발생 수단과, 상기 양방향 센스앰프를 공용하는 제4블럭선택 코딩신호를 입력으로 하여 펄스를 발생하는 제5펄스발생 수단과, 제3펄스발생 수단과 제4펄스발생 수단의 출력은 각각 입력으로 하여 래치하는 제2래치수단과, 제4펄스발생 수단과 제5펄스발생 수단의 출력을 각각 한 입력으로 하여 래치하는 제3래치수단과, 제2래치수단의 한 출력을 입력으로 하여 펄스를 발생하는 제6펄스발생 수단과, 제3래치수단의 한 출력을 입력으로 하여 펄스를 발생하는 제7펄스발생 수단과, 상기 2래치수단과 제3래치수단 각각의 또 하나의 다른 출력을 입력으로 하여 논리연산하는 로직회로와, 상기 로직회로의 출력을 인에이블 입력으로 하고 제6펄스발생수단 및 제7펄스발생 수단의 출력을 데이터 입력으로 하여 래치하여 출력시키는 제4래치수단을 구비함을 특징으로 하는 비트라인 선택회로.
  9. 제8항에 있어서, 제3내지 제7펄스발생 수단은 블럭선택 코딩신호가 인가되는 한 입력단자와 상기 블럭선택 코딩신호가 인버터 및 지연소자를 경유하여 입력되는 또 하나의 다른 입력단자를 가지는 NAND게이트로 형성됨을 특징으로 하는 비트라인 선택회로.
  10. 제8항에 있어서, 제2 내지 제4래치수단은 NAND게이트형 래치회로로 구성됨을 특징으로 하는 비트라인 선택회로.
  11. 제8항에 있어서, 상기 가산수단은 O링으로 구성됨을 특징으로 하는 비트라인 선택회로.
  12. 제8항에 있어서, 상기 로직회로는 NAND게이트임을 특징으로 하는 비트라인 선택회로.
  13. 제8항에 있어서, 상기 레벨천이부는 제3레벨쉬프터와 제4레벨쉬프터를 구비함을 특징으로 하는 비트라인 선택회로.
  14. 제8항에 있어서, 상기 비트라인 선택신호 발생부는 제3레벨쉬프터와 제4레벨쉬프터의 출력을 입력으로 하여 논리연산하는 AND게이트와, 상기 AND게이트의 출력에 의해 트리거되는 제3 및 제4nMOS트랜지스터와 제3레벨쉬프터의 출력이 직접 인력되어 트리거링 하는 제3PMOS트랜지스터와, 하나의 인버터를 통하여 트리거링 하는 제6nMOS트랜지스터, 상기 제4레벨쉬프터의 출력이 집적 입력되어 트리거링하는 제4PMOS트랜지스터와, 하나의 인버터를 통하여 트리거링 하는 제5nMOS트랜지스터를 구비하고, 상기 제3 및 제4블럭선택 신호에 의해 상기 Vpp 또는 Vss레벨의 비트라인 선택신호가 출력되고 제5 내지 제n-1블럭선택 신호에 의해 상기 Vcc레벨의 비트라인 선택신호가 출력되도록 함을 특징으로 하는 비트라인 선택회로.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
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