JP2805467B2 - 低消費電力のｄｒａｍビット線選択回路 - Google Patents
低消費電力のｄｒａｍビット線選択回路Info
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Description
【０００１】
【発明の属する技術分野】本発明は低消費電力のビット
線選択回路に係り、詳しくは両方向センスアンプ使用時
に同一ブロック選択が続く場合、その選択状態を保持し
てレベル遷移過程で消耗される消費電力を軽減させた低
消費電力のビット線選択回路に関する。
線選択回路に係り、詳しくは両方向センスアンプ使用時
に同一ブロック選択が続く場合、その選択状態を保持し
てレベル遷移過程で消耗される消費電力を軽減させた低
消費電力のビット線選択回路に関する。
【０００２】
【従来の技術】従来の両方向センスアンプを使用したＤ
ＲＡＭ感知装置は図１（ａ）に示すように、両方向セン
スアンプ１２と、両方向センスアンプ１２の両側に配置
され、ビット線対Ｂｉｔ及びＢｉｔ（／）（（／）は反
転を意味する）がそれぞれ接続されている２個のブロッ
クのセルアレイ１０、１０’と、前記各ビット線対Ｂｉ
ｔ及びＢｉｔ（／）の間を等化させる等化回路１１、１
１’と、前記セルアレイの２個のブロックのうち一つを
選択して両方向センスアンプ１２に接続させるために、
前記各ビット線対に設置されたＭＯＳトランジスタを選
択駆動するビット線選択信号ＢＳ０及びＢＳ１を発生さ
せるビット線選択信号生成部１３とを備えている。
ＲＡＭ感知装置は図１（ａ）に示すように、両方向セン
スアンプ１２と、両方向センスアンプ１２の両側に配置
され、ビット線対Ｂｉｔ及びＢｉｔ（／）（（／）は反
転を意味する）がそれぞれ接続されている２個のブロッ
クのセルアレイ１０、１０’と、前記各ビット線対Ｂｉ
ｔ及びＢｉｔ（／）の間を等化させる等化回路１１、１
１’と、前記セルアレイの２個のブロックのうち一つを
選択して両方向センスアンプ１２に接続させるために、
前記各ビット線対に設置されたＭＯＳトランジスタを選
択駆動するビット線選択信号ＢＳ０及びＢＳ１を発生さ
せるビット線選択信号生成部１３とを備えている。
【０００３】ビット線選択信号生成部１３は、行アドレ
ス信号に応じて生成されるブロック選択コーディング信
号ＰＸ−ＢＬＫ０、ＰＫ−ＢＬＫ１を入力とするビット
線等化制御信号生成部１４から発生されるブロック選択
信号ＢＥＱＥＮ０、ＢＥＱＥＮ１（図１（ｂ）参照）を
入力として受ける。ビット線選択信号生成部１３を図２
に示す。前記ブロック選択信号ＢＥＱＥＮ０、ＢＥＱＥ
Ｎ１をそれぞれへの入力とするレベルシフターＬＳ1、
ＬＳ2は、ＶｃｃレベルからＶｐｐ（ただ、Ｖｐｐ＞Ｖ
ｃｃ＋Ｖｔｈ、Ｖｔｈはしきい値電圧）にレベルシフト
させる。このレベルシフトされた信号はＡＮＤゲートＡ
ＮＤ1 へ入力される。このＡＮＤゲートＡＮＤ1 はそれ
らを論理積してｎＭＯＳトランジスタｎＭＯＳＴ1、ｎ
ＭＯＳＴ2をスイッチングさせる。
ス信号に応じて生成されるブロック選択コーディング信
号ＰＸ−ＢＬＫ０、ＰＫ−ＢＬＫ１を入力とするビット
線等化制御信号生成部１４から発生されるブロック選択
信号ＢＥＱＥＮ０、ＢＥＱＥＮ１（図１（ｂ）参照）を
入力として受ける。ビット線選択信号生成部１３を図２
に示す。前記ブロック選択信号ＢＥＱＥＮ０、ＢＥＱＥ
Ｎ１をそれぞれへの入力とするレベルシフターＬＳ1、
ＬＳ2は、ＶｃｃレベルからＶｐｐ（ただ、Ｖｐｐ＞Ｖ
ｃｃ＋Ｖｔｈ、Ｖｔｈはしきい値電圧）にレベルシフト
させる。このレベルシフトされた信号はＡＮＤゲートＡ
ＮＤ1 へ入力される。このＡＮＤゲートＡＮＤ1 はそれ
らを論理積してｎＭＯＳトランジスタｎＭＯＳＴ1、ｎ
ＭＯＳＴ2をスイッチングさせる。
【０００４】前記レベルシフターＬＳ1の出力はさら
に、ｐＭＯＳトランジスタｐＭＯＳＴ1のゲートに直接
接続されるとともに、インバータＩｎ1 を経由してｎＭ
ＯＳトランジスタｎＭＯＳＴ4 のゲートに接続され。ま
た前記レベルシフターＬＳ2 の出力はｐＭＯＳトランジ
スタｐＭＯＳＴ2 のゲートに直接接続されるとともに、
インバータＩｎ2を経由してｎＭＯＳトランジスタｎＭ
ＯＳＴ3 へ接続されている。ｐＭＯＳトランジスタｐＭ
ＯＳＴ1とｎＭＯＳトランジスタｎＭＯＳＴ3、及びｐＭ
ＯＳトランジスタｐＭＯＳＴ2とｎＭＯＳｎＭＯＳＴ4は
それぞれ一つのＣＭＯＳトランジスタを形成し、これら
ＣＭＯＳトランジスタのそれぞれの出力端には前記ｎＭ
ＯＳトランジスタｎＭＯＳＴ1、ｎＭＯＳＴ2のソース端
子がそれぞれ接続されて、ＢＳ０及びＢＳ１を出力する
ように構成されている。
に、ｐＭＯＳトランジスタｐＭＯＳＴ1のゲートに直接
接続されるとともに、インバータＩｎ1 を経由してｎＭ
ＯＳトランジスタｎＭＯＳＴ4 のゲートに接続され。ま
た前記レベルシフターＬＳ2 の出力はｐＭＯＳトランジ
スタｐＭＯＳＴ2 のゲートに直接接続されるとともに、
インバータＩｎ2を経由してｎＭＯＳトランジスタｎＭ
ＯＳＴ3 へ接続されている。ｐＭＯＳトランジスタｐＭ
ＯＳＴ1とｎＭＯＳトランジスタｎＭＯＳＴ3、及びｐＭ
ＯＳトランジスタｐＭＯＳＴ2とｎＭＯＳｎＭＯＳＴ4は
それぞれ一つのＣＭＯＳトランジスタを形成し、これら
ＣＭＯＳトランジスタのそれぞれの出力端には前記ｎＭ
ＯＳトランジスタｎＭＯＳＴ1、ｎＭＯＳＴ2のソース端
子がそれぞれ接続されて、ＢＳ０及びＢＳ１を出力する
ように構成されている。
【０００５】以下、前記構成を有する従来のビット線選
択回路の動作について、図１（ｂ）の信号変換回路と図
３のタイミング図を参照して説明する。時間ｔ1 でブロ
ック選択コーディング信号ＰＸ−ＢＬＫ０又はＰＸ−Ｂ
ＬＫ１の入力を受けて、ビット線等化制御信号生成部１
４はブロック選択信号（ビット線制御信号としても使
用）ＢＥＱＥＮ０及びＢＥＱＥＮ１を発生する。図示の
ようにｔ1 では前記ブロック選択信号ＢＥＱＥＮ０及び
ＢＥＱＥＮ１の信号レベルが双方ハイレベルであるの
で、レベルシフターＬＳ1、ＬＳ2はそれぞれＶｃｃの電
圧レベルからＶｐｐの電圧レベルに遷移する出力信号を
発生する。このＶｐｐレベルの出力信号はＡＮＤゲート
ＡＮＤ１の両入力端子に入力されてハイレベルの信号を
出力し、これによりｎＭＯＳトランジスタｎＭＯＳ
Ｔ1、ｎＭＯＳＴ2がターンオンする。
択回路の動作について、図１（ｂ）の信号変換回路と図
３のタイミング図を参照して説明する。時間ｔ1 でブロ
ック選択コーディング信号ＰＸ−ＢＬＫ０又はＰＸ−Ｂ
ＬＫ１の入力を受けて、ビット線等化制御信号生成部１
４はブロック選択信号（ビット線制御信号としても使
用）ＢＥＱＥＮ０及びＢＥＱＥＮ１を発生する。図示の
ようにｔ1 では前記ブロック選択信号ＢＥＱＥＮ０及び
ＢＥＱＥＮ１の信号レベルが双方ハイレベルであるの
で、レベルシフターＬＳ1、ＬＳ2はそれぞれＶｃｃの電
圧レベルからＶｐｐの電圧レベルに遷移する出力信号を
発生する。このＶｐｐレベルの出力信号はＡＮＤゲート
ＡＮＤ１の両入力端子に入力されてハイレベルの信号を
出力し、これによりｎＭＯＳトランジスタｎＭＯＳ
Ｔ1、ｎＭＯＳＴ2がターンオンする。
【０００６】さらに、前記レベルシフターＬＳ1、ＬＳ2
のＶｐｐレベルの出力が、ｐＭＯＳトランジスタｐＭＯ
ＳＴ1、ｐＭＯＳＴ2のゲートに入力されるとともに、イ
ンバータＩｎ1、Ｉｎ2によって反転され、ｎＭＯＳトラ
ンジスタｎＭＯＳＴ3 、ｎＭＯＳＴ4 のゲートに入力さ
れると、ｐＭＯＳトランジスタｐＭＯＳＴ1 、ｐＭＯＳ
Ｔ2 、ｎＭＯＳトランジスタｎＭＯＳＴ3 、ｎＭＯＳＴ
4 の全てがターンオフされる。従って、出力ＢＳ０、出
力ＢＳ１は、前記ｎＭＯＳトランジスタｎＭＯＳＴ1 、
ｎＭＯＳＴ2 のターンオンにより共にＶｃｃレベル状態
のプリチャージ状態にあることになる。
のＶｐｐレベルの出力が、ｐＭＯＳトランジスタｐＭＯ
ＳＴ1、ｐＭＯＳＴ2のゲートに入力されるとともに、イ
ンバータＩｎ1、Ｉｎ2によって反転され、ｎＭＯＳトラ
ンジスタｎＭＯＳＴ3 、ｎＭＯＳＴ4 のゲートに入力さ
れると、ｐＭＯＳトランジスタｐＭＯＳＴ1 、ｐＭＯＳ
Ｔ2 、ｎＭＯＳトランジスタｎＭＯＳＴ3 、ｎＭＯＳＴ
4 の全てがターンオフされる。従って、出力ＢＳ０、出
力ＢＳ１は、前記ｎＭＯＳトランジスタｎＭＯＳＴ1 、
ｎＭＯＳＴ2 のターンオンにより共にＶｃｃレベル状態
のプリチャージ状態にあることになる。
【０００７】その後、ＰＸ−ＢＬＫ０がハイになること
で、時間ｔ2 でブロック選択信号ＢＥＱＥＮ０がローレ
ベル状態になると、レベルシフターＬＳ1 の出力はＶｃ
ｃレベル状態になってＡＮＤゲートＡＮＤ1 の出力はロ
ーレベルになり、ｎＭＯＳＴトランジスタｎＭＯＳＴ
1 、ｎＭＯＳＴ2 がターンオフする。一方、前記レベル
シフターＬＳ1のＶｃｃレベルの信号がｐＭＯＳトラン
ジスタｐＭＯＳＴ1のゲートに印加されるとともに、イ
ンバータＩｎ1を経由してｎＭＯＳトランジスタｎＭＯ
Ｓ1のゲートに印加されて、ｐＭＯＳトランジスタｐＭ
ＯＳＴ1とｎＭＯＳトランジスタｎＭＯＳＴ4がターンオ
ンするので、出力ＢＳ０はＶｐｐレベル、出力ＢＳ１は
Ｖｓｓレベルになる。
で、時間ｔ2 でブロック選択信号ＢＥＱＥＮ０がローレ
ベル状態になると、レベルシフターＬＳ1 の出力はＶｃ
ｃレベル状態になってＡＮＤゲートＡＮＤ1 の出力はロ
ーレベルになり、ｎＭＯＳＴトランジスタｎＭＯＳＴ
1 、ｎＭＯＳＴ2 がターンオフする。一方、前記レベル
シフターＬＳ1のＶｃｃレベルの信号がｐＭＯＳトラン
ジスタｐＭＯＳＴ1のゲートに印加されるとともに、イ
ンバータＩｎ1を経由してｎＭＯＳトランジスタｎＭＯ
Ｓ1のゲートに印加されて、ｐＭＯＳトランジスタｐＭ
ＯＳＴ1とｎＭＯＳトランジスタｎＭＯＳＴ4がターンオ
ンするので、出力ＢＳ０はＶｐｐレベル、出力ＢＳ１は
Ｖｓｓレベルになる。
【０００８】ブロックが選択されて、行アドレス信号Ｒ
ＡＳ（／）に相応して、時間ｔ３でブロック選択信号Ｂ
ＥＱＥＮ０がハイレベルに戻ると、ブロック選択信号Ｂ
ＥＱＥＮ０及びＢＥＱＥＮ１が共にハイレベルになっ
て、さらにビット線選択回路の出力ＢＳ０及びＢＳ１は
再びＶｃｃレベルのプリチャージ状態になる。
ＡＳ（／）に相応して、時間ｔ３でブロック選択信号Ｂ
ＥＱＥＮ０がハイレベルに戻ると、ブロック選択信号Ｂ
ＥＱＥＮ０及びＢＥＱＥＮ１が共にハイレベルになっ
て、さらにビット線選択回路の出力ＢＳ０及びＢＳ１は
再びＶｃｃレベルのプリチャージ状態になる。
【０００９】次に、再びＰＸ−ＢＬＫ０がローになると
同様の動作でＢＳ０がＶｐｐ、ＢＳ１がＶｓｓレベルへ
遷移して、さらにプリチャージ状態に戻る。さらに、時
間ｔ4 でブロック選択信号ＢＥＱＥＮ１がローレベルに
遷移すると、レベルシフターＬＳ2 の出力がＶｐｐから
Ｖｃｃに遷移するので、ＡＮＤゲートＡＮＤ1 の出力が
ローレベルになってｎＭＯＳトランジスタｎＭＯＳＴ
1 、ｎＭＯＳＴ2 がターンオフするとともに、ｐＭＯＳ
トランジスタｐＭＯＳＴ2のゲートにＶｃｃレベルの信
号が、そしてｎＭＯＳトランジスタｎＭＯＳＴ3にＶｃ
ｃレベルの反転された信号が入力されて、ｐＭＯＳトラ
ンジスタｐＭＯＳＴ2及びｎＭＯＳトランジスタｎＭＯ
ＳＴ3がターンオンして、ビット線選択回路の出力ＢＳ
０はＶｓｓ、ＢＳ１はＶｐｐを出力することになる。
同様の動作でＢＳ０がＶｐｐ、ＢＳ１がＶｓｓレベルへ
遷移して、さらにプリチャージ状態に戻る。さらに、時
間ｔ4 でブロック選択信号ＢＥＱＥＮ１がローレベルに
遷移すると、レベルシフターＬＳ2 の出力がＶｐｐから
Ｖｃｃに遷移するので、ＡＮＤゲートＡＮＤ1 の出力が
ローレベルになってｎＭＯＳトランジスタｎＭＯＳＴ
1 、ｎＭＯＳＴ2 がターンオフするとともに、ｐＭＯＳ
トランジスタｐＭＯＳＴ2のゲートにＶｃｃレベルの信
号が、そしてｎＭＯＳトランジスタｎＭＯＳＴ3にＶｃ
ｃレベルの反転された信号が入力されて、ｐＭＯＳトラ
ンジスタｐＭＯＳＴ2及びｎＭＯＳトランジスタｎＭＯ
ＳＴ3がターンオンして、ビット線選択回路の出力ＢＳ
０はＶｓｓ、ＢＳ１はＶｐｐを出力することになる。
【００１０】
【発明が解決しようとする課題】上述したように、行ア
ドレス信号ＲＡＳ（／）の信号状態の遷移ごとに、ブロ
ック選択コーディング信号ＰＸ−ＢＬＫ０とＰＸ−ＢＬ
Ｋ１のレベル状態の遷移に応じて、ビット線選択信号Ｂ
Ｓ０とＢＳ１がＶｃｃからＶｐｐとＶｓｓへ、さらにそ
の逆へ繰り返し遷移する。その遷移過程の間Ｖｐｐによ
る漏洩電流が流れることになり、無駄な電力が消費され
る。これは多容量、高集積及び多ビット製品の場合、そ
のような電力消費が一層深刻になるという問題点があっ
た。
ドレス信号ＲＡＳ（／）の信号状態の遷移ごとに、ブロ
ック選択コーディング信号ＰＸ−ＢＬＫ０とＰＸ−ＢＬ
Ｋ１のレベル状態の遷移に応じて、ビット線選択信号Ｂ
Ｓ０とＢＳ１がＶｃｃからＶｐｐとＶｓｓへ、さらにそ
の逆へ繰り返し遷移する。その遷移過程の間Ｖｐｐによ
る漏洩電流が流れることになり、無駄な電力が消費され
る。これは多容量、高集積及び多ビット製品の場合、そ
のような電力消費が一層深刻になるという問題点があっ
た。
【００１１】本発明はかかる従来の問題点を解決するた
めのもので、その目的は両方向センスアンプを使用する
ＤＲＡＭのビット線選択において同一ブロック選択が続
く場合、電圧レベル状態をそのまま保持してレベル遷移
過程で消耗される消費電力を軽減させる低消費電力のビ
ット線選択回路を提供することにある。
めのもので、その目的は両方向センスアンプを使用する
ＤＲＡＭのビット線選択において同一ブロック選択が続
く場合、電圧レベル状態をそのまま保持してレベル遷移
過程で消耗される消費電力を軽減させる低消費電力のビ
ット線選択回路を提供することにある。
【００１２】
【課題を解決するための手段】上記目的を達成するため
に、本発明のＤＲＡＭビット線選択回路は、ブロック選
択コーディング信号を入力してパルスを発生させる少な
くとも２個のパルス発生手段と、前記パルス発生手段の
うち選択される一方のパルス発生手段の出力をラッチし
た後、他方のパルス発生手段の出力が変動しない限り、
引き続きそのラッチ状態を保持する信号レベルラッチ手
段とを有するブロック選択回路部を有する。そのブロッ
ク選択回路部の出力にそれぞれ相応して第１レベルから
第２レベルへ、もしくは第２レベルから第１レベルへ出
力レベルを遷移させるレベル遷移部と、前記レベル遷移
部の出力に相応してビット線選択信号を発生させるビッ
ト線選択信号生成部とを備えることを特徴とする。
に、本発明のＤＲＡＭビット線選択回路は、ブロック選
択コーディング信号を入力してパルスを発生させる少な
くとも２個のパルス発生手段と、前記パルス発生手段の
うち選択される一方のパルス発生手段の出力をラッチし
た後、他方のパルス発生手段の出力が変動しない限り、
引き続きそのラッチ状態を保持する信号レベルラッチ手
段とを有するブロック選択回路部を有する。そのブロッ
ク選択回路部の出力にそれぞれ相応して第１レベルから
第２レベルへ、もしくは第２レベルから第１レベルへ出
力レベルを遷移させるレベル遷移部と、前記レベル遷移
部の出力に相応してビット線選択信号を発生させるビッ
ト線選択信号生成部とを備えることを特徴とする。
【００１３】
【発明の実施の形態】以下、本発明の具体的な実施形態
を添付図面に基づいて詳細に説明する。図４は本発明の
第１実施形態の詳細回路図であり、図５は第１実施形態
のタイミング図を示す。本発明の第１実施形態のＤＲＡ
Ｍビット線選択回路はブロック選択回路部、レベル遷移
部、及びビット線選択信号生成部を備えている。
を添付図面に基づいて詳細に説明する。図４は本発明の
第１実施形態の詳細回路図であり、図５は第１実施形態
のタイミング図を示す。本発明の第１実施形態のＤＲＡ
Ｍビット線選択回路はブロック選択回路部、レベル遷移
部、及びビット線選択信号生成部を備えている。
【００１４】ブロック選択回路部は、ブロック選択コー
ディング信号ＰＸ−ＢＬＫ０及びＰＸ−ＢＬＫ１がそれ
ぞれ直接加えられるパルス発生回路Ａ1、Ａ2を有する。
このパルス発生回路Ａ1、Ａ2は、一方の入力端子にブロ
ック選択コーディング信号ＰＸ−ＢＬＫ０及びＰＸ−Ｂ
ＬＫ１がそれぞれ直接加えられ、他方の入力端子に前記
ブロック選択コーディング信号ＰＸ−ＢＬＫ０及びＰＸ
−ＢＬＫ１がインバータＩｎ3、Ｉｎ4で反転され、かつ
遅延回路ＤＬ1、ＤＬ2で遅延された信号を入力するＮＡ
ＮＤゲートＮＡＮＤ1、ＮＡＮＤ2をそれぞれ備えてい
る。パルス発生回路Ａ1、Ａ2の出力には、その出力をラ
ッチさせるための２個のＮＡＮＤゲートＮＡＮＤ3、Ｎ
ＡＮＤ4からなるＮＡＮＤゲート型ラッチ回路が接続さ
れている。レベル遷移部は前記ＮＡＮＤゲート型ラッチ
回路の出力に接続され、その出力のＱ及びＱ（／）に応
じてＶｐｐ→Ｖｃｃ、Ｖｃｃ→Ｖｐｐに遷移させる２個
のレベルシフターＬＳ3、ＬＳ4で構成されている。
ディング信号ＰＸ−ＢＬＫ０及びＰＸ−ＢＬＫ１がそれ
ぞれ直接加えられるパルス発生回路Ａ1、Ａ2を有する。
このパルス発生回路Ａ1、Ａ2は、一方の入力端子にブロ
ック選択コーディング信号ＰＸ−ＢＬＫ０及びＰＸ−Ｂ
ＬＫ１がそれぞれ直接加えられ、他方の入力端子に前記
ブロック選択コーディング信号ＰＸ−ＢＬＫ０及びＰＸ
−ＢＬＫ１がインバータＩｎ3、Ｉｎ4で反転され、かつ
遅延回路ＤＬ1、ＤＬ2で遅延された信号を入力するＮＡ
ＮＤゲートＮＡＮＤ1、ＮＡＮＤ2をそれぞれ備えてい
る。パルス発生回路Ａ1、Ａ2の出力には、その出力をラ
ッチさせるための２個のＮＡＮＤゲートＮＡＮＤ3、Ｎ
ＡＮＤ4からなるＮＡＮＤゲート型ラッチ回路が接続さ
れている。レベル遷移部は前記ＮＡＮＤゲート型ラッチ
回路の出力に接続され、その出力のＱ及びＱ（／）に応
じてＶｐｐ→Ｖｃｃ、Ｖｃｃ→Ｖｐｐに遷移させる２個
のレベルシフターＬＳ3、ＬＳ4で構成されている。
【００１５】ビット線選択信号生成部は、ｐＭＯＳトラ
ンジスタｐＭＯＳＴ3 、及びｎＭＯＳトランジスタｎＭ
ＯＳＴ5 で形成されるＣＭＯＳと、ｐＭＯＳトランジス
タｐＭＯＳＴ4 及びｎＭＯＳトランジスタｎＭＯＳＴ6
で形成されるＣＭＯＳとを備えている。それぞれＣＭＯ
ＳはＶｐｐとＶｓｓの間に接続されている。前記レベル
遷移部のレベルシフターＬＳ3 の出力Ｑは、インバータ
Ｉｎ5 を経由して前記ｐＭＯＳトランジスタｐＭＯＳＴ
3 のゲートに接続されるとともに、インバータＩｎ5 と
もう一つのインバータＩｎ6 を経由してｎＭＯＳトラン
ジタｎＭＯＳＴ6 のゲートに接続されている。一方、前
記レベル遷移部の前記レベルシフターＬＳ4 の出力Ｑ
（／）はインバータＩｎ7 を経由してｐＭＯＳトランジ
スタｐＭＯＳＴ4 のゲートに接続するとともに、前記イ
ンバータＩｎ7 及びもう一つのインバータＩｎ8 を経由
してｎＭＯＳトランジスタｎＭＯＳＴ5 に接続するよう
に構成されている。なお、前記インバータＩｎ5〜Ｉｎ8
は全てＶｐｐ用のインバータであり、前記ＣＭＯＳのス
イッチング幅はＶｐｐ−Ｖｓｓである。
ンジスタｐＭＯＳＴ3 、及びｎＭＯＳトランジスタｎＭ
ＯＳＴ5 で形成されるＣＭＯＳと、ｐＭＯＳトランジス
タｐＭＯＳＴ4 及びｎＭＯＳトランジスタｎＭＯＳＴ6
で形成されるＣＭＯＳとを備えている。それぞれＣＭＯ
ＳはＶｐｐとＶｓｓの間に接続されている。前記レベル
遷移部のレベルシフターＬＳ3 の出力Ｑは、インバータ
Ｉｎ5 を経由して前記ｐＭＯＳトランジスタｐＭＯＳＴ
3 のゲートに接続されるとともに、インバータＩｎ5 と
もう一つのインバータＩｎ6 を経由してｎＭＯＳトラン
ジタｎＭＯＳＴ6 のゲートに接続されている。一方、前
記レベル遷移部の前記レベルシフターＬＳ4 の出力Ｑ
（／）はインバータＩｎ7 を経由してｐＭＯＳトランジ
スタｐＭＯＳＴ4 のゲートに接続するとともに、前記イ
ンバータＩｎ7 及びもう一つのインバータＩｎ8 を経由
してｎＭＯＳトランジスタｎＭＯＳＴ5 に接続するよう
に構成されている。なお、前記インバータＩｎ5〜Ｉｎ8
は全てＶｐｐ用のインバータであり、前記ＣＭＯＳのス
イッチング幅はＶｐｐ−Ｖｓｓである。
【００１６】以下、前記構成を有する第１実施形態の動
作を図５のタイミング図を参照して詳細に説明する。選
択されたブロックのブロック選択コーディング信号（Ｐ
Ｘ−ＢＬＫ０とする）はハイとローがＲＡＳ（／）に応
答して出力され、選択されていないブロックのブロック
選択コーディング信号ＰＸ−ＢＬＫ１は選択されるまで
ローレベル状態に保持される。
作を図５のタイミング図を参照して詳細に説明する。選
択されたブロックのブロック選択コーディング信号（Ｐ
Ｘ−ＢＬＫ０とする）はハイとローがＲＡＳ（／）に応
答して出力され、選択されていないブロックのブロック
選択コーディング信号ＰＸ−ＢＬＫ１は選択されるまで
ローレベル状態に保持される。
【００１７】このようなブロック選択コーディング信号
ＰＸ−ＢＬＫ０及びＰＸ−ＢＬＫ１が入力されると、ブ
ロック選択回路部のパルス発生回路Ａ1 （図５Ａ１参
照）はブロック選択コーディング信号ＰＸ−ＢＬＫ０の
最初のサイクルｔ1 でパルス（負のパルス）が発生する
が、ブロック選択コーディング信号ＰＸ−ＢＬＫ１はロ
ーレベル状態のまま変わりなく保持され、パルス発生回
路Ａ2 はハイレベルの状態を引き続き保持する（図５Ａ
２参照）。これによりラッチ回路ＢのＮＡＮＤゲートＮ
ＡＮＤ3 の出力Ｑはハイレベル状態、ＮＡＮＤゲート
（ＮＡＮＤ4 ）の出力Ｑ（／）はローレベル状態にな
る。このようなラッチ回路の出力状態はブロック選択コ
ーディング信号ＰＸ−ＢＬＫ１の最初のパルス発生時
（時間ｔ2 ）まで引き続き保持される。
ＰＸ−ＢＬＫ０及びＰＸ−ＢＬＫ１が入力されると、ブ
ロック選択回路部のパルス発生回路Ａ1 （図５Ａ１参
照）はブロック選択コーディング信号ＰＸ−ＢＬＫ０の
最初のサイクルｔ1 でパルス（負のパルス）が発生する
が、ブロック選択コーディング信号ＰＸ−ＢＬＫ１はロ
ーレベル状態のまま変わりなく保持され、パルス発生回
路Ａ2 はハイレベルの状態を引き続き保持する（図５Ａ
２参照）。これによりラッチ回路ＢのＮＡＮＤゲートＮ
ＡＮＤ3 の出力Ｑはハイレベル状態、ＮＡＮＤゲート
（ＮＡＮＤ4 ）の出力Ｑ（／）はローレベル状態にな
る。このようなラッチ回路の出力状態はブロック選択コ
ーディング信号ＰＸ−ＢＬＫ１の最初のパルス発生時
（時間ｔ2 ）まで引き続き保持される。
【００１８】前記のようなブロック選択回路部の出力に
よってレベルシフターＬＳ3 の出力はＶｐｐ、レベルシ
フターＬＳ4 の出力はＶｃｃになる。これによって前記
ビット線選択信号生成部はｐＭＯＳトランジスタｐＭＯ
ＳＴ3 及びｎＭＯＳトランジスタｎＭＯＳＴ6 がターン
オンし、ｎＭＯＳトランジスタｎＭＯＳＴ5 及びｐＭＯ
ＳトランジスタｐＭＯＳＴ4 がターンオフするので、出
力ＢＳ０はＶｐｐ、出力ＢＳ１はＶｓｓになる。この出
力は、センスアンプ１２と各対のビット線とを接続する
前記ｎＭＯＳトランジスタで構成されたスイッチング手
段をターンオンさせて、図１（ａ）の上側にあるセルア
レイを感知する。上側のアレイを選択している間はその
状態が変わらない。
よってレベルシフターＬＳ3 の出力はＶｐｐ、レベルシ
フターＬＳ4 の出力はＶｃｃになる。これによって前記
ビット線選択信号生成部はｐＭＯＳトランジスタｐＭＯ
ＳＴ3 及びｎＭＯＳトランジスタｎＭＯＳＴ6 がターン
オンし、ｎＭＯＳトランジスタｎＭＯＳＴ5 及びｐＭＯ
ＳトランジスタｐＭＯＳＴ4 がターンオフするので、出
力ＢＳ０はＶｐｐ、出力ＢＳ１はＶｓｓになる。この出
力は、センスアンプ１２と各対のビット線とを接続する
前記ｎＭＯＳトランジスタで構成されたスイッチング手
段をターンオンさせて、図１（ａ）の上側にあるセルア
レイを感知する。上側のアレイを選択している間はその
状態が変わらない。
【００１９】次に、下側のアレイを選択するように、時
間ｔ2 でブロック選択コーディング信号ＰＸ−ＢＬＫ１
が選択されると、この選択されたブロック選択コーディ
ング信号ＰＸ−ＢＬＫ１は行アドレス信号ＲＡＳ（／）
に相応して出力する信号になり、選択されなかったブロ
ック選択コーディング信号ＰＸ−ＢＬＫ０はローレベル
になる。
間ｔ2 でブロック選択コーディング信号ＰＸ−ＢＬＫ１
が選択されると、この選択されたブロック選択コーディ
ング信号ＰＸ−ＢＬＫ１は行アドレス信号ＲＡＳ（／）
に相応して出力する信号になり、選択されなかったブロ
ック選択コーディング信号ＰＸ−ＢＬＫ０はローレベル
になる。
【００２０】このような入力信号の変動によってブロッ
ク選択回路部のパルス発生回路Ａ1はその出力がハイレ
ベル状態そのまま保持されるが、パルス発生回路Ａ2 は
負（−）のパルスを発生する。これによりラッチ回路の
ＮＡＮＤゲートＮＡＮＤ3 の出力Ｑはローレベルに遷移
し、ＮＡＮＤゲートＮＡＮＤ4 の出力Ｑ（／）はハイレ
ベルに遷移する。従って、レベル遷移部のレベルシフタ
ーＬＳ3 の出力はＶｃｃ、レベルシフターＬＳ4 の出力
はＶｐｐに遷移し、これによりビット線選択信号生成部
の出力ＢＳ０はローレベル、出力ＢＳ１はハイレベルに
なり、図１（ａ）における下側のセルアレイのビット線
対ｂｉｔ、ｂｉｔ（／）がスイッチング手段（ｎＭＯＳ
トランジスタ）を介してセンスアンプ１２に接続され
る。
ク選択回路部のパルス発生回路Ａ1はその出力がハイレ
ベル状態そのまま保持されるが、パルス発生回路Ａ2 は
負（−）のパルスを発生する。これによりラッチ回路の
ＮＡＮＤゲートＮＡＮＤ3 の出力Ｑはローレベルに遷移
し、ＮＡＮＤゲートＮＡＮＤ4 の出力Ｑ（／）はハイレ
ベルに遷移する。従って、レベル遷移部のレベルシフタ
ーＬＳ3 の出力はＶｃｃ、レベルシフターＬＳ4 の出力
はＶｐｐに遷移し、これによりビット線選択信号生成部
の出力ＢＳ０はローレベル、出力ＢＳ１はハイレベルに
なり、図１（ａ）における下側のセルアレイのビット線
対ｂｉｔ、ｂｉｔ（／）がスイッチング手段（ｎＭＯＳ
トランジスタ）を介してセンスアンプ１２に接続され
る。
【００２１】従って、第１実施形態では、選択されたビ
ット線選択信号生成部の出力ＢＳ０と非選択ブロックの
ビット線選択信号生成部の出力ＢＳ１は、選択ブロック
が変更するまで、行アドレス信号ＲＡＳ（／）に関係な
く、それぞれＶｐｐとＶｓｓレベルを保持するので、従
来のビット線選択回路のように行アドレス信号ＲＡＳ
（／）に応じてビット線選択信号ＢＳ０、ＢＳ１が繰り
返しＶｐｐとＶｃｃ、もしくはＶｃｃとＶｓｓの間で遷
移することが無い。従って、この繰り返し過程で発生す
る電流漏洩による電力消費が無くなる。
ット線選択信号生成部の出力ＢＳ０と非選択ブロックの
ビット線選択信号生成部の出力ＢＳ１は、選択ブロック
が変更するまで、行アドレス信号ＲＡＳ（／）に関係な
く、それぞれＶｐｐとＶｓｓレベルを保持するので、従
来のビット線選択回路のように行アドレス信号ＲＡＳ
（／）に応じてビット線選択信号ＢＳ０、ＢＳ１が繰り
返しＶｐｐとＶｃｃ、もしくはＶｃｃとＶｓｓの間で遷
移することが無い。従って、この繰り返し過程で発生す
る電流漏洩による電力消費が無くなる。
【００２２】図６は本発明の第２実施形態を示すもの
で、図７は図６のブロック選択回路部の詳細回路図であ
り、図８は第２実施形態のタイミング図を示すものであ
る。第１実施形態は２ブロックに分けられたアレイ、即
ち両方向センスアンプを共用する２ブロックに分けられ
たアレイセルのみを有するＤＲＡＭのビット線選択回路
を例示して説明したが、第２実施形態は少なくとも４ブ
ロックからなるアレイセルのビット線選択回路である。
４つのブロックの内、第１及び第２ブロックのアレイセ
ルは両方向センスアンプを共用し、そのうち一つが選択
され、他の２つのブロックは、前記両方向センスアンプ
を共用せず、非選択である。
で、図７は図６のブロック選択回路部の詳細回路図であ
り、図８は第２実施形態のタイミング図を示すものであ
る。第１実施形態は２ブロックに分けられたアレイ、即
ち両方向センスアンプを共用する２ブロックに分けられ
たアレイセルのみを有するＤＲＡＭのビット線選択回路
を例示して説明したが、第２実施形態は少なくとも４ブ
ロックからなるアレイセルのビット線選択回路である。
４つのブロックの内、第１及び第２ブロックのアレイセ
ルは両方向センスアンプを共用し、そのうち一つが選択
され、他の２つのブロックは、前記両方向センスアンプ
を共用せず、非選択である。
【００２３】第２実施形態のビット線選択回路は、第１
実施形態と同様に、ブロック選択回路部、レベル遷移
部、及びビット線選択信号生成部を備えている。前記ブ
ロック選択回路部（図７）は、第１パルス発生回路Ａ3
と、第２パルス発生回路Ａ4 と、第３パルス発生回路Ａ
5 とを備えている。第１パルス発生回路Ａ3 は、インバ
ーターＩｎ9 と遅延回路ＤＬ3 との直列回路とＮＡＮＤ
ゲートＮＡＮＤ5 とで形成され、第１ブロックのブロッ
ク選択コーディング信号ＰＸ−ＢＬＫ０を入力としてパ
ルスを発生させる。第２パルス発生回路Ａ4 は、インバ
ータＩｎ10と遅延回路ＤＬ4 との直列回路とＮＡＮＤゲ
ートＮＡＮＤ6 とで形成され、第２ブロックのブロック
選択回路ＰＸ−ＢＬＫ１を入力としてパルスを発生させ
る。第３パルス発生回路Ａ5 は、前記第１ブロック及び
第２ブロックとはセンスアンプを共用しない第３乃至第
ｎブロックのブロック選択コーディング信号（ＰＸ−Ｂ
ＬＫ２・・・ＰＸ−ＢＬＫｎ−１）を合算するために、
０リングで形成された加算機の出力を入力としてパルス
を発生するようにインバータＩｎ11、遅延回路ＤＬ5 及
びＮＡＮＤゲートＮＡＮＤ7 で形成される。
実施形態と同様に、ブロック選択回路部、レベル遷移
部、及びビット線選択信号生成部を備えている。前記ブ
ロック選択回路部（図７）は、第１パルス発生回路Ａ3
と、第２パルス発生回路Ａ4 と、第３パルス発生回路Ａ
5 とを備えている。第１パルス発生回路Ａ3 は、インバ
ーターＩｎ9 と遅延回路ＤＬ3 との直列回路とＮＡＮＤ
ゲートＮＡＮＤ5 とで形成され、第１ブロックのブロッ
ク選択コーディング信号ＰＸ−ＢＬＫ０を入力としてパ
ルスを発生させる。第２パルス発生回路Ａ4 は、インバ
ータＩｎ10と遅延回路ＤＬ4 との直列回路とＮＡＮＤゲ
ートＮＡＮＤ6 とで形成され、第２ブロックのブロック
選択回路ＰＸ−ＢＬＫ１を入力としてパルスを発生させ
る。第３パルス発生回路Ａ5 は、前記第１ブロック及び
第２ブロックとはセンスアンプを共用しない第３乃至第
ｎブロックのブロック選択コーディング信号（ＰＸ−Ｂ
ＬＫ２・・・ＰＸ−ＢＬＫｎ−１）を合算するために、
０リングで形成された加算機の出力を入力としてパルス
を発生するようにインバータＩｎ11、遅延回路ＤＬ5 及
びＮＡＮＤゲートＮＡＮＤ7 で形成される。
【００２４】ブロック選択回路部はさらに第１及び第２
ラッチ回路Ｂ1、Ｂ2を有する。第１ラッチ回路Ｂ1 は前
記第１パルス発生回路Ａ3 と第３パルス発生回路Ａ5 と
の出力を入力としてラッチさせ、出力Ｑ1 及び出力Ｑ1
（／）を発生するようにＮＡＮＤゲートＮＡＮＤ8 、Ｎ
ＡＮＤ9 で形成されている。一方、第２ラッチ回路Ｂ2
は第２パルス発生回路Ａ4 と第３パルス発生回路Ａ5 と
の出力を入力として、出力Ｑ2 とＱ2 （／）を発生する
ようにＮＡＮＤゲートＮＡＮＤ10、ＮＡＮＤ11で形成さ
れている。
ラッチ回路Ｂ1、Ｂ2を有する。第１ラッチ回路Ｂ1 は前
記第１パルス発生回路Ａ3 と第３パルス発生回路Ａ5 と
の出力を入力としてラッチさせ、出力Ｑ1 及び出力Ｑ1
（／）を発生するようにＮＡＮＤゲートＮＡＮＤ8 、Ｎ
ＡＮＤ9 で形成されている。一方、第２ラッチ回路Ｂ2
は第２パルス発生回路Ａ4 と第３パルス発生回路Ａ5 と
の出力を入力として、出力Ｑ2 とＱ2 （／）を発生する
ようにＮＡＮＤゲートＮＡＮＤ10、ＮＡＮＤ11で形成さ
れている。
【００２５】ブロック選択回路部は、さらに第４パルス
発生回路Ａ6 と、第５パルス発生回路Ａ7 と、第３ラッ
チ回路Ｂ3 とを備えている。第４パルス発生回路Ａ6
は、インバータＩｎ12と遅延回路ＤＬ6 の直列回路とＮ
ＡＮＤゲートＮＡＮＤ12で形成され、前記第１ラッチ回
路Ｂ1 の出力Ｑを入力としてパルスを発生する。第５パ
ルス発生回路Ａ7 は、インバータＩｎ13と遅延回路ＤＬ
7 の直列回路とＮＡＮＤゲートＮＡＮＤ13で形成され、
第２ラッチ回路Ｂ2 の出力Ｑ2 を入力としてパルスを発
生する。第３ラッチ回路Ｂ3 は、第１ラッチ回路Ｂ1 の
出力Ｑ1 （／）と第２ラッチ回路Ｂ2 の出力Ｑ2 （／）
とを入力として論理演算するＮＡＮＤゲートＮＡＮＤ14
と、前記ＮＡＮＤゲートＮＡＮＤ14の出力をイネーブル
信号にし、第４パルス発生回路Ａ6 と第５パルス発生回
路Ａ7 の出力をラッチしてブロック選択信号ＢＳＥＮ１
とＢＳＥＮ０を発生する。
発生回路Ａ6 と、第５パルス発生回路Ａ7 と、第３ラッ
チ回路Ｂ3 とを備えている。第４パルス発生回路Ａ6
は、インバータＩｎ12と遅延回路ＤＬ6 の直列回路とＮ
ＡＮＤゲートＮＡＮＤ12で形成され、前記第１ラッチ回
路Ｂ1 の出力Ｑを入力としてパルスを発生する。第５パ
ルス発生回路Ａ7 は、インバータＩｎ13と遅延回路ＤＬ
7 の直列回路とＮＡＮＤゲートＮＡＮＤ13で形成され、
第２ラッチ回路Ｂ2 の出力Ｑ2 を入力としてパルスを発
生する。第３ラッチ回路Ｂ3 は、第１ラッチ回路Ｂ1 の
出力Ｑ1 （／）と第２ラッチ回路Ｂ2 の出力Ｑ2 （／）
とを入力として論理演算するＮＡＮＤゲートＮＡＮＤ14
と、前記ＮＡＮＤゲートＮＡＮＤ14の出力をイネーブル
信号にし、第４パルス発生回路Ａ6 と第５パルス発生回
路Ａ7 の出力をラッチしてブロック選択信号ＢＳＥＮ１
とＢＳＥＮ０を発生する。
【００２６】図中ｎＭＯＳトランジスタｎＭＯＳＴ7 と
ｎＭＯＳＴ8 はＰＯＷＥＲ ＵＰ信号を入力として第１
ラッチ回路Ｂ1 及び第２ラッチ回路Ｂ2 をリセットさせ
るためのものである。レベル遷移部は前記第３ラッチ回
路Ｂ3 のブロック選択信号ＢＳＥＮ１及びＢＳＥＮ０に
応じてＶｃｃ→Ｖｐｐ、もしくはＶｃｃ→Ｖｐｐにそれ
ぞれ遷移させるレベルシフターＬＳ5、ＬＳ6で構成され
ている。
ｎＭＯＳＴ8 はＰＯＷＥＲ ＵＰ信号を入力として第１
ラッチ回路Ｂ1 及び第２ラッチ回路Ｂ2 をリセットさせ
るためのものである。レベル遷移部は前記第３ラッチ回
路Ｂ3 のブロック選択信号ＢＳＥＮ１及びＢＳＥＮ０に
応じてＶｃｃ→Ｖｐｐ、もしくはＶｃｃ→Ｖｐｐにそれ
ぞれ遷移させるレベルシフターＬＳ5、ＬＳ6で構成され
ている。
【００２７】ビット線選択信号生成部は、２個の前記レ
ベルシフターＬＳ5、ＬＳ6の出力を論理演算するＡＮＤ
ゲートＡＮＤ2 と、そのＡＮＤゲートＡＮＤ2 の出力で
トリガされるｎＭＯＳトランジスタｎＭＯＳＴ9 、ｎＭ
ＯＳＴ10と、前記レベルシフターＬＳ5 、ＬＳ6 の出力
によってそれぞれトリガされるｐＭＯＳトランジスタｐ
ＭＯＳＴ5 、ｐＭＯＳＴ6 と、及び前記レベルシフター
ＬＳ5 、ＬＳ6 の出力のインバーターＩｎ14、Ｉｎ15に
よって反転された信号によってそれぞれトリガされるｎ
ＭＯＳトランジスタｎＭＯＳＴ11、ｎＭＯＳＴ12を備え
ている。ｎＭＯＳトランジスタｎＭＯＳＴ9 、ＮＭＯＳ
Ｔ10の出力端はそれぞれビット線選択信号ＢＳ０及びＢ
Ｓ１を出力する出力端子に連結されている。
ベルシフターＬＳ5、ＬＳ6の出力を論理演算するＡＮＤ
ゲートＡＮＤ2 と、そのＡＮＤゲートＡＮＤ2 の出力で
トリガされるｎＭＯＳトランジスタｎＭＯＳＴ9 、ｎＭ
ＯＳＴ10と、前記レベルシフターＬＳ5 、ＬＳ6 の出力
によってそれぞれトリガされるｐＭＯＳトランジスタｐ
ＭＯＳＴ5 、ｐＭＯＳＴ6 と、及び前記レベルシフター
ＬＳ5 、ＬＳ6 の出力のインバーターＩｎ14、Ｉｎ15に
よって反転された信号によってそれぞれトリガされるｎ
ＭＯＳトランジスタｎＭＯＳＴ11、ｎＭＯＳＴ12を備え
ている。ｎＭＯＳトランジスタｎＭＯＳＴ9 、ＮＭＯＳ
Ｔ10の出力端はそれぞれビット線選択信号ＢＳ０及びＢ
Ｓ１を出力する出力端子に連結されている。
【００２８】以下、このように構成された実施形態の動
作を図８のタイミング図を参照して説明する。まず、両
方向センスアンプを共用する第１ブロックが先に選択さ
れると仮定する。第１ブロック及び第２ブロックが待機
状態から選択状態になるまではＰＯＷＥＲ ＵＰ信号に
よってｎＭＯＳトランジスタｎＭＯＳＴ7 及びｎＭＯＳ
Ｔ8 がターンオンされて第１ラッチ回路Ｂ1 及び第２ラ
ッチ回路Ｂ2 の出力Ｑ1 及びＱ2をローレベル状態にリ
セットさせる。第１ブロックが選択されると、第１ブロ
ックのブロック選択コーディング信号ＰＸ−ＢＬＫ０の
みが行アドレス信号ＲＡＳ（／）に応じて出力を発生
し、その他のブロックのブロック選択コーディング信号
ＰＸ−ＢＬＫ１〜ＰＸ−ＢＬＫｎ−１（図８ではＰＸ−
ＢＬＫ２・・・・・ＰＸ−ＢＬＫｎ−１を代表してＰＸ
−ＢＬＫｍで表す）はローレベル状態になる。
作を図８のタイミング図を参照して説明する。まず、両
方向センスアンプを共用する第１ブロックが先に選択さ
れると仮定する。第１ブロック及び第２ブロックが待機
状態から選択状態になるまではＰＯＷＥＲ ＵＰ信号に
よってｎＭＯＳトランジスタｎＭＯＳＴ7 及びｎＭＯＳ
Ｔ8 がターンオンされて第１ラッチ回路Ｂ1 及び第２ラ
ッチ回路Ｂ2 の出力Ｑ1 及びＱ2をローレベル状態にリ
セットさせる。第１ブロックが選択されると、第１ブロ
ックのブロック選択コーディング信号ＰＸ−ＢＬＫ０の
みが行アドレス信号ＲＡＳ（／）に応じて出力を発生
し、その他のブロックのブロック選択コーディング信号
ＰＸ−ＢＬＫ１〜ＰＸ−ＢＬＫｎ−１（図８ではＰＸ−
ＢＬＫ２・・・・・ＰＸ−ＢＬＫｎ−１を代表してＰＸ
−ＢＬＫｍで表す）はローレベル状態になる。
【００２９】従って、第１パルス発生回路Ａ3 のみが負
のパルスを発生し、これにより第１ラッチ回路Ｂ1 の出
力Ｑ1 はローレベルからハイレベルに遷移するので、出
力Ｑ1 （／）はハイレベルからローレベルに遷移する。
これにより第４パルス発生回路Ａ6 は負のパルスを発生
するので、第３ラッチ回路Ｂ3 の出力Ｑ3 はハイレベ
ル、Ｑ3 はローレベルになる。従って、第３ラッチ回路
Ｂ3 はブロック選択信号ＢＳＥＮ０をローレベル、ブロ
ック選択信号ＢＳＥＮ１をハイレベルとして出力する。
この信号はレベル遷移部のレベルシフターＬＳ5 とレベ
ルシフターＬＳ6 の出力をそれぞれＶｐｐ及びＶｃｃ状
態に遷移する。したがって、ＡＮＤゲートＡＮＤ2 がロ
ーレベルになってｎＭＯＳトランジスタｎＭＯＳＴ7 、
ｎＭＯＳＴ10をターンオフさせる。同時に、前記レベル
シフターＬＳ6 のＶｃｃレベル出力が直接ｐＭＯＳトラ
ンジスタｐＭＯＳＴ6 を及びインバータＩｎ15を介して
ｎＭＯＳトランジスタｎＭＯＳＴ11をターンオフさせ
る。前記レベルシフターＬＳ5 のＶｐｐレベル出力が直
接ｐＭＯＳトランジスタｐＭＯＳＴ5 に及びインバータ
Ｉｎ14を介してｎＭＯＳトランジスタｎＭＯＳＴ12に印
加されて、これらをターンオンさせる。したがって、ビ
ット線選択信号ＢＳ０はＶｐｐレベル、ＢＳ１はＶｃｃ
レベルになり、前記ＶｐｐレベルのＢＳ０の信号によっ
てアレイセルの第１ブロックが選択される。
のパルスを発生し、これにより第１ラッチ回路Ｂ1 の出
力Ｑ1 はローレベルからハイレベルに遷移するので、出
力Ｑ1 （／）はハイレベルからローレベルに遷移する。
これにより第４パルス発生回路Ａ6 は負のパルスを発生
するので、第３ラッチ回路Ｂ3 の出力Ｑ3 はハイレベ
ル、Ｑ3 はローレベルになる。従って、第３ラッチ回路
Ｂ3 はブロック選択信号ＢＳＥＮ０をローレベル、ブロ
ック選択信号ＢＳＥＮ１をハイレベルとして出力する。
この信号はレベル遷移部のレベルシフターＬＳ5 とレベ
ルシフターＬＳ6 の出力をそれぞれＶｐｐ及びＶｃｃ状
態に遷移する。したがって、ＡＮＤゲートＡＮＤ2 がロ
ーレベルになってｎＭＯＳトランジスタｎＭＯＳＴ7 、
ｎＭＯＳＴ10をターンオフさせる。同時に、前記レベル
シフターＬＳ6 のＶｃｃレベル出力が直接ｐＭＯＳトラ
ンジスタｐＭＯＳＴ6 を及びインバータＩｎ15を介して
ｎＭＯＳトランジスタｎＭＯＳＴ11をターンオフさせ
る。前記レベルシフターＬＳ5 のＶｐｐレベル出力が直
接ｐＭＯＳトランジスタｐＭＯＳＴ5 に及びインバータ
Ｉｎ14を介してｎＭＯＳトランジスタｎＭＯＳＴ12に印
加されて、これらをターンオンさせる。したがって、ビ
ット線選択信号ＢＳ０はＶｐｐレベル、ＢＳ１はＶｃｃ
レベルになり、前記ＶｐｐレベルのＢＳ０の信号によっ
てアレイセルの第１ブロックが選択される。
【００３０】次に、時間ｔ２で両方向センスアンプを共
用する第２ブロックが選択されて、ブロック選択コーデ
ィング信号ＰＸ−ＢＬＫ１のみが行アドレス信号ＲＡＳ
（／）に応じてパルス出力を発生し、残りのブロック選
択コーディング信号ＰＸ−ＢＬＫ０、ＰＸ−ＢＬＫ２〜
ＰＸ−ＢＬＫｎ−１がローレベル状態になると、ブロッ
ク選択回路部の第２パルス発生回路Ａ4 で負のパルスを
発生することになり、第２ラッチ回路Ｂ2 の出力Ｑ2 と
出力Ｑ2 はそれぞれハイレベル及びローレベルに遷移す
る。前記出力Ｑ2 のハイレベルへの遷移によって第５パ
ルス発生回路Ａ7 は負のパルスを発生し、これにより第
３ラッチ回路Ｂ3 のブロック選択信号ＢＳＥＮ０はハイ
レベル、ブロック選択信号ＢＳＥＮ１はローレベルに遷
移することになる。前述と同様の過程を経て、ビット線
選択信号ＢＳ０はハイレベル、ＢＳ１はローレベルにな
り、ＢＳ１が接続されるアレイセルブロックがセンスア
ンプ１２に接続されることになる。
用する第２ブロックが選択されて、ブロック選択コーデ
ィング信号ＰＸ−ＢＬＫ１のみが行アドレス信号ＲＡＳ
（／）に応じてパルス出力を発生し、残りのブロック選
択コーディング信号ＰＸ−ＢＬＫ０、ＰＸ−ＢＬＫ２〜
ＰＸ−ＢＬＫｎ−１がローレベル状態になると、ブロッ
ク選択回路部の第２パルス発生回路Ａ4 で負のパルスを
発生することになり、第２ラッチ回路Ｂ2 の出力Ｑ2 と
出力Ｑ2 はそれぞれハイレベル及びローレベルに遷移す
る。前記出力Ｑ2 のハイレベルへの遷移によって第５パ
ルス発生回路Ａ7 は負のパルスを発生し、これにより第
３ラッチ回路Ｂ3 のブロック選択信号ＢＳＥＮ０はハイ
レベル、ブロック選択信号ＢＳＥＮ１はローレベルに遷
移することになる。前述と同様の過程を経て、ビット線
選択信号ＢＳ０はハイレベル、ＢＳ１はローレベルにな
り、ＢＳ１が接続されるアレイセルブロックがセンスア
ンプ１２に接続されることになる。
【００３１】その後、時間ｔ3 でセンスアンプを共用し
ない第３乃至第ｎブロックのうちの一つを選択すれば、
ブロック選択コーディング信号ＰＸ−ＢＬＫ２〜ＰＸ−
ＢＬＫｎ−１のアドレスを加算して、ブロック選択回路
部の加算器の出力がローレベルからハイレベルに遷移
し、これにより第２パルス発生回路Ａ5 は負のパルスを
発生することになる。したがって、第１ラッチ回路Ｂ1
の出力Ｑ1 と出力Ｑ1 （／）はそれぞれローレベル及び
ハイレベルに遷移し、且つ第２ラッチ回路Ｂ2 の出力Ｑ
2 と出力Ｑ2 （／）もそれぞれローレベル及びハイレベ
ルに遷移する。これによりＮＡＮＤゲートＮＡＮＤ14の
出力Ｉがローレベルになって、第３ラッチ回路Ｂ3 のＮ
ＡＮＤゲートＮＡＮＤ15、ＮＡＮＤ16の出力ＢＳＥＮ
０、ＢＳＥＮ１が全てハイレベル状態になる。これらハ
イレベルのＢＳＥＮ０及びＢＳＥＮ１によってレベルシ
フターＬＳ5、ＬＳ6はそれぞれＶｃｃ→Ｖｐｐレベルに
遷移する。それにより、ＡＮＤゲートＡＮＤ2 を介して
ｎＭＯＳトランジスタｎＭＯＳＴ9 、ｎＭＯＳＴ10をタ
ーンオンさせるとともに、ｐＭＯＳトランジスタｐＭＯ
ＳＴ5 、ｐＭＯＳＴ6 及びｎＭＯＳＴトランジスタｎＭ
ＯＳＴ11、ｎＭＯＳＴ12を全てターンオフさせるので、
ビット選択信号ＢＳ０及びＢＳ１は全てＶｃｃのプリチ
ャージ状態になり、他のブロックが選択される間にはＶ
ｐｐの高いレベル状態とならなくなる。
ない第３乃至第ｎブロックのうちの一つを選択すれば、
ブロック選択コーディング信号ＰＸ−ＢＬＫ２〜ＰＸ−
ＢＬＫｎ−１のアドレスを加算して、ブロック選択回路
部の加算器の出力がローレベルからハイレベルに遷移
し、これにより第２パルス発生回路Ａ5 は負のパルスを
発生することになる。したがって、第１ラッチ回路Ｂ1
の出力Ｑ1 と出力Ｑ1 （／）はそれぞれローレベル及び
ハイレベルに遷移し、且つ第２ラッチ回路Ｂ2 の出力Ｑ
2 と出力Ｑ2 （／）もそれぞれローレベル及びハイレベ
ルに遷移する。これによりＮＡＮＤゲートＮＡＮＤ14の
出力Ｉがローレベルになって、第３ラッチ回路Ｂ3 のＮ
ＡＮＤゲートＮＡＮＤ15、ＮＡＮＤ16の出力ＢＳＥＮ
０、ＢＳＥＮ１が全てハイレベル状態になる。これらハ
イレベルのＢＳＥＮ０及びＢＳＥＮ１によってレベルシ
フターＬＳ5、ＬＳ6はそれぞれＶｃｃ→Ｖｐｐレベルに
遷移する。それにより、ＡＮＤゲートＡＮＤ2 を介して
ｎＭＯＳトランジスタｎＭＯＳＴ9 、ｎＭＯＳＴ10をタ
ーンオンさせるとともに、ｐＭＯＳトランジスタｐＭＯ
ＳＴ5 、ｐＭＯＳＴ6 及びｎＭＯＳＴトランジスタｎＭ
ＯＳＴ11、ｎＭＯＳＴ12を全てターンオフさせるので、
ビット選択信号ＢＳ０及びＢＳ１は全てＶｃｃのプリチ
ャージ状態になり、他のブロックが選択される間にはＶ
ｐｐの高いレベル状態とならなくなる。
【００３２】前記第２実施形態によれば、行アドレス信
号ＲＡＳ（／）に関係なく両方向センスアンプを共用す
る第１及び第２ブロックのうち一つが選択された場合に
は、選択されないブロックが選択されるか、或いは前記
センスアンプを共用しない第３ブロック乃至第ｎブロッ
クが選択されるまで、行アドレス信号ＲＡＳ（／）に関
係なく、ＢＳ０とＢＳ１のうち一つはＶｐｐレベル、も
う一つはＶｓｓレベルを引き続き保持するので、第１実
施形態のようにレベル遷移による漏洩電流を防止し、さ
らに、第３ブロック乃至第ｎブロックが選択される場合
には前記ＢＳ０及びＢＳ１はＶｃｃのプリチャージ状態
になっており、より安定した状態に保持することができ
る。
号ＲＡＳ（／）に関係なく両方向センスアンプを共用す
る第１及び第２ブロックのうち一つが選択された場合に
は、選択されないブロックが選択されるか、或いは前記
センスアンプを共用しない第３ブロック乃至第ｎブロッ
クが選択されるまで、行アドレス信号ＲＡＳ（／）に関
係なく、ＢＳ０とＢＳ１のうち一つはＶｐｐレベル、も
う一つはＶｓｓレベルを引き続き保持するので、第１実
施形態のようにレベル遷移による漏洩電流を防止し、さ
らに、第３ブロック乃至第ｎブロックが選択される場合
には前記ＢＳ０及びＢＳ１はＶｃｃのプリチャージ状態
になっており、より安定した状態に保持することができ
る。
【図１】 （ａ）は両方向センスアンプを使用したＤＲ
ＡＭ感知装置を示し、（ｂ）はブロック選択コーディン
グ信号を変換する信号変換回路を概略的に示す。
ＡＭ感知装置を示し、（ｂ）はブロック選択コーディン
グ信号を変換する信号変換回路を概略的に示す。
【図２】 従来のブロック選択回路の詳細図である。
【図３】 従来のブロック選択回路のタイミング図であ
る。
る。
【図４】 本発明の第１実施形態を示す図面である。
【図５】 第１実施形態のタイミング図である。
【図６】 本発明の第２実施形態を示す図面である。
【図７】 図６のブロック選択回路の詳細図である。
【図８】 第２実施形態のタイミング図を示す図面であ
る。
る。
Ａ1〜Ａ7 パルス発生手段 ＡＮＤ1〜ＡＮＤ2 ＡＮＤゲート ＬＳ1〜ＬＳ6 レベルシフター ＮＡＮＤ1〜ＮＡＮＤ6 ＮＡＮＤゲート Ｉｎ1〜Ｉｎ5 インバータ ｐＭＯＳＴ1〜ｐＭＯＳＴ6 ｐＭＯＳＴトランジスタ ＤＬ1〜ＤＬ7 遅延回路 ｎＭＯＳＴ1〜ｎＭＯＳＴ12 ｎＭＯＳトランジスタ ＰＸ−ＢＬＫ０〜ＰＸ−ＢＬＫｎ−１ ブロック選択コ
ーディング信号 ＢＥＱＥＮ０〜ＢＥＱＥＮ１ ブロック選択信号 ＲＡＳ（／） 行アドレス信号 ＢＳ０〜ＢＳ１ ビット線選択信号 Ｂ1〜Ｂ3 ラッチ信号
ーディング信号 ＢＥＱＥＮ０〜ＢＥＱＥＮ１ ブロック選択信号 ＲＡＳ（／） 行アドレス信号 ＢＳ０〜ＢＳ１ ビット線選択信号 Ｂ1〜Ｂ3 ラッチ信号
Claims (4)
- 【請求項１】 少なくとも２個のブロックに分けられて
配列され、複数対のビット線とワード線に連結されたセ
ルアレイと、前記複数対のビット線にそれぞれ設置され
たスイッチング手段を介して前記セルアレイの各セルに
連結される少なくとも一つの両方向センスアンプを有す
るＤＲＡＭにおいて、前記スイッチング手段の動作を選
択して各対のビット線を駆動するようにビット線選択信
号を発生するビット線選択回路であって、 ブロック選択コーディング信号を入力として受けてパル
スを発生させる少なくとも２個のパルス発生手段と、前
記パルス発生手段の出力のうち、選択されるブロックの
ブロック選択コーディング信号が入力されたパルス発生
手段の出力をラッチし、他のブロックが選択されるまで
ラッチし続けるラッチ手段とを有するブロック選択回路
部と、 前記ブロック選択回路部のラッチ手段の出力にそれぞれ
相応して第１レベルから第２レベルへ、もしくは第２レ
ベルから第１レベルへ出力レベルを遷移させるレベル遷
移部と、 前記レベル遷移部の出力に相応してビット線選択信号を
出力させるビット線選択信号生成部とを備え、前記ビッ
ト線選択信号が特定ブロックを選択しているとき、他の
ブロックが選択されるまでその選択状態を維持させるこ
とを特徴とするビット線選択回路。 - 【請求項２】 前記ブロックは、両方向センスアンプを
共用する第１ブロックと第２ブロックとからなり、 前記ブロック選択回路部は、第１ブロックのブロック選
択コーディング信号を入力にしてパルスを発生させる第
１パルス発生手段と、第２ブロックのブロック選択コー
ディング信号を入力にしてパルスを発生させる第２パル
ス発生手段と、第１パルス発生手段及び第２パルス発生
手段の出力を入力にしてラッチする第１ラッチ手段とを
備え、前記ビット線選択信号生成部は 、選択されたブロックの
ブロック選択コーディング信号に応じて出力されるビッ
ト線選択信号が第１レベルに、選択されていないブロッ
クのブロック選択コーディング信号に応じて出力される
ビット線選択信号が第３レベルにそれぞれ保持れるよう
構成されていることを特徴とする請求項１記載のビット
線選択回路。 - 【請求項３】 前記第１レベルはＶｃｃであり、前記第
２レベルはＶｐｐ＞Ｖｃｃ＋Ｖｔｈ（ここで、Ｖｔｈは
前記ｐＭＯＳトランジスタ及びｎＭＯＳトランジスタの
しきい値電圧）であり、前記第３レベルはＶｃｃより一
層低いレベルであるＶｓｓに設定されることを特徴とす
る請求項２記載のビット線選択回路。 - 【請求項４】 前記ブロック選択回路は、両方向センス
アンプを共用する第１ブロックのブロック選択コーディ
ング信号を入力にしてパルスを発生する第３パルス発生
手段と、 前記両方向センスアンプを共用せず、少なくとも２個以
上の第３乃至第ｎブロックのブロック選択コーディング
信号を加算手段によって加算し、前記加算手段の出力を
入力にしてパルスを発生させる第４パルス発生手段と、 前記両方向センスアンプを共用する第２ブロックのブロ
ック選択コーディング信号を入力にしてパルスを発生す
る第５パルス発生手段と、 第３パルス発生手段と第４パルス発生手段の出力をそれ
ぞれ入力にしてラッチする第２ラッチ手段と、 第４パルス発生手段と第５パルス発生手段の出力をそれ
ぞれ入力にしてラッチする第３ラッチ手段と、 第２ラッチ手段の一方の出力を入力にしてパルスを発生
する第６パルス発生手段と、 第３ラッチ手段の一方の出力を入力にしてパルスを発生
する第７パルス発生手段と、 前記第２ラッチ手段と第３ラッチ手段のそれぞれのもう
一つの出力を入力にして論理演算する論理回路と、 前記論理回路の出力をイネーブル入力にし、第６パルス
発生手段及び第７パルス発生手段の出力をデータ入力に
して、ラッチして出力させる第４ラッチ手段とを備える
ことを特徴とする請求項１記載のビット線選択回路。
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