DE19625884A1 - Auswahlschaltung mit niedrigem Energieverbrauch für DRAM-Bitleitungen - Google Patents

Description

Die Erfindung betrifft eine Schaltung mit niedrigem Energie­ verbrauch zum Auswählen von DRAM-Bitleitungen und spezieller eine Schaltung, die den Spannungspegel beim kontinuierlichen Auswählen desselben Blocks unter Verwendung eines bidirek­ tionalen Leseverstärkers aufrechterhält, um dadurch die Energie zu verringern, die bei einem Pegelumsetzschritt um­ gesetzt wird.

Wie es in Fig. 1A grob veranschaulicht ist, enthält ein her­ kömmliches DRAM-Lesesystem unter Verwendung eines bidirek­ tionalen Leseverstärkers einen solchen bidirektionalen Lese­ verstärker 12, zwei Zellenarrayblöcke 10 und 10′, die an den beiden Seiten des bidirektionalen Leseverstärkers 12 ange­ ordnet sind und die jeweils mit einer Bitleitung aus einem Paar Bitleitungen Bit und verbunden sind, zwei Aus­ gleichsschaltungen 11 und 11′ zum Ausgleichen des Potentials des Paars Bitleitungen und , und eine Bitleitungs­ signal-Erzeugungseinheit 13 zum Erzeugen von Bitleitungs- Auswahlsignalen BS0 und BS1, die einen für das Paar Bitlei­ tungen vorhandenen MOS-Transistor selektiv ansteuern, um den aus den zwei Zellarrayblöcken ausgewählten Block mit dem bi­ direktionalen Leseverstärker 12 zu verbinden.

Wie es in Fig. 2 veranschaulicht ist, enthält die Bitlei­ tungsauswahlsignal-Erzeugungsschaltung 13 zwei Pegelschieber LS1 und LS2, die jeweils die Blockauswahlsignale BEQEN0 und BEQEN1 (siehe Fig. 1B) empfangen, wie sie von einer Einheit 14 zum Erzeugen eines Bitleitungsausgleichs-Steuersignals dadurch erzeugt werden, daß sie Blockauswahl-Codiersignale PX-BLK0 und PX-BLK1 erhält, wie sie auf ein Zeilenadreßsi­ gnal hin erzeugt werden, und sie verschiebt deren Spannungs­ pegel von Vcc auf Vpp (Vpp = Vcc + Vth; Vth ist eine Schwel­ lenspannung); ein UND-Gatter AND1 zum Schalten zweier NMOS- Transistoren nMOST1 und nMOST2 durch Ausführen einer UND- Verknüpfung der Ausgangssignale der Pegelschieber LS1 und LS2; einen PMOS-Transistor pMOST1, an dessen Gate unmittel­ bar das Ausgangssignal des Pegelschiebers LS1 gegeben wird; einen NMOS-Transistor nMOST4, dessen Gate über einen Inver­ ter In1 mit dem Ausgangssignal des Pegelschiebers LS1 ver­ bunden ist; einen PMOS-Transistor pMOST2, dessen Gate unmit­ telbar mit dem Ausgang des Pegelschiebers LS2 verbunden ist; und einen NMOS-Transistor nMOST3, dessen Gate über einen In­ verter In2 mit dem Ausgang des Pegelschiebers LS1 verbunden ist. Der PMOS-Transistor pMOST1 und NMOS-Transistor nMOST3, der PMOS-Transistor pMOST2 und der NMOS-Transistor nMOST4 bilden jeweils einen CMOS-Transistor, und die Sourcean­ schlüsse der NMOS-Transistoren nMOST1 und nMOST2 sind je­ weils mit dem Ausgangsanschluß jedes CMOS-Transistors ver­ bunden, um dadurch die Bitleitungs-Auswahlsignale BS0 und BS1 auszugeben.

Nachfolgend wird unter Bezugnahme auf die in Fig. 1B darge­ stellte Signalumsetzschaltung und das in Fig. 3 dargestellte zeitbezogene Diagramm der Betrieb der herkömmlichen Bitlei­ tungs-Auswahlschaltung erläutert.

Der Bitleitungsausgleichs-Steuersignalgenerator 14 empfängt zu einem Zeitpunkt t1 Blockauswahl-Codiersignale PX-BLK0 und PX-BLK1, und er erzeugt die Blockauswahlsignale (als Bitlei­ tungs-Steuersignal bezeichnet) BEQEN0 und BEQEN1.

Wenn die Blockauswahlsignale BEQEN0 und BEQEN1 hohen Pegel einnehmen, geben die Pegelschieber LS1 und LS2 ein Ausgangs­ signal aus, das vom Spannungspegel Vcc auf Vpp übergeht.

Die Ausgangssignale mit dem Pegel Vpp werden jeweils in die beiden Eingangsanschlüsse des UND-Gatter AND1 eingegeben. Danach werden Signale von hohem Pegel ausgegeben, wodurch die NMOS-Transistoren nMOST1 und nMOST2 eingeschaltet wer­ den.

Indessen werden die beiden NMOS-Transistoren nMOST3 und nMOST4 beide abgeschaltet, wenn die Ausgangssignale vom Pe­ gel Vpp der Pegelschieber LS1 und LS2 an die Gates der PMOS- Transistoren pMOST1 und pMOST2 angelegt werden, bei gleich­ zeitiger Invertierung durch die Inverter In1 und In2, und dann an die Gates dieser NMOS-Transistoren nMOST3 und nMOST4 angelegt werden.

Demgemäß befinden sich die Ausgangssignale BS0 und BS1 auf­ grund des Einschaltens der NMOST-Transistoren nMOST1 und nMOST2 im Vorladungszustand mit dem Pegel Vcc.

Danach befindet sich das Blockauswahl-Codiersignal BEQEN0 für eine Zeit t2 auf niedrigem Pegel, und das Ausgangssignal des Pegelschiebers LS1 befindet sich auf dem Pegel Vcc und wird dann am Eingangsanschluß des UND-Gatters AND1 eingege­ ben, wodurch sich das Ausgangssignal des UND-Gatters AND1 auf niedrigem Pegel befindet und die NMOS-Transistoren nMOST1 und nMOST2 ausgeschaltet werden.

Außerdem werden, wenn das Signal vom Pegel Vcc des Pegel­ schiebers LS1 über den Inverter In1 an das Gate des NMOS- Transistors nMOST4 angelegt wird, der PMOS-Transistor pMOST1 und der NMOS-Transistor nMOST4 ausgeschaltet, wodurch sich das Ausgangssignal BS0 auf dem Pegel Vpp befindet und sich das Ausgangssignal BS1 auf dem Pegel Vss befindet.

Nachdem der nächste Block ausgewählt wurde und das zugehöri­ ge Blockauswahlsignal BEQEN0 auf ein Zeilenadreßsignal/RAS hin für eine Zeit t3 auf hohen Pegel überging, befinden sich die Blockauswahlsignale BEQEN0 und BEQEN1 beide auf hohem Pegel, so daß sich die Ausgangssignale BS0 und BS1 der Bit­ leitungs-Auswahlschaltung beide auf dem Vorladungszustand des Pegels Vcc befinden.

Wenn das Blockauswahlsignal BEQEN1 für eine Zeit t4 auf niedrigen Pegel übergeht, geht das Ausgangssignal des Pegel­ schiebers LS2 vom Pegel Vpp auf den Pegel Vcc über, auf die­ selbe Weise wie oben veranschaulicht, und das Ausgangssignal des UND-Gatters AND1 befindet sich auf niedrigem Pegel, so daß die NMOS-Transistoren nMOST1 und nMOST2 ausgeschaltet sind. Gleichzeitig werden, wenn das Signal vom Pegel Vcc in den PMOS-Transistor pMOST2 eingegeben wird und das inver­ tierte Signal vom Pegel Vcc in den NMOS-Transistor nMOST3 eingegeben wird, der PMOS-Transistor pMOST2 und der NMOS- Transistor nMOST3 beide eingeschaltet, so daß die Ausgangs­ signale BS0 und BS1 der Bitleitungs-Auswahlschaltung den Pegel Vss bzw. den Pegel Vpp einnehmen.

Wie oben beschrieben, erfahren die Zustände der Bitleitungs- Auswahlsignale BS0 und BS1 immer dann, wenn der Zustand des Zeilenadreßsignals/RAS einen Übergang erfährt, einen Über­ gang, wodurch die Bitleitungs-Auswahlsignale BS0 und BS1 wiederholt vom Pegel Vpp auf den Pegel Vcc oder vom Pegel Vcc auf den Pegel Vss, oder umgekehrt, übergehen. Während dieses Übergangsschritts fließt jedoch ein Leckstrom auf­ grund des Pegels Vpp, weswegen Energie überflüssig ver­ braucht wird. Genauer gesagt, besteht diese Schwierigkeit insbesondere bei Erzeugnissen mit hoher Kapazität oder hoher Integration.

Der Erfindung liegt die Aufgabe zugrunde, eine Bitleitungs- Auswahlschaltung für einen DRAM unter Verwendung eines bi­ direktionalen Leseverstärkers zu schaffen, die den Zustand eines Spannungspegels aufrechterhält, wenn derselbe Block kontinuierlich ausgewählt wird, um dadurch die Energie her­ abzusetzen, die in einem Pegelübergangsschritt umgesetzt wird.

Diese Aufgabe ist durch die im beigefügten Anspruch 1 defi­ nierte Bitleitungs-Auswahlschaltung gelöst.

Die Erfindung wird im folgenden anhand von durch Figuren veranschaulichten Ausführungsbeispielen näher beschrieben.

Fig. 1A veranschaulicht ein DRAM-Auslesesystem unter Verwen­ dung eines bidirektionalen Leseverstärkers;

Fig. 1B veranschaulicht schematisch eine Schaltung zum Um­ setzen eines Blockauswahl-Codiersignals;

Fig. 2 ist ein detailliertes Schaltbild einer herkömmlichen Blockauswahlschaltung;

Fig. 3 ist ein zeitbezogenes Signaldiagramm zur herkömmli­ chen Blockauswahlschaltung;

Fig. 4 veranschaulicht ein erstes Ausführungsbeispiel der Erfindung;

Fig. 5 ist ein zeitbezogenes Signaldiagramm zum ersten Aus­ führungsbeispiel der Erfindung;

Fig. 6 veranschaulicht ein zweites Ausführungsbeispiel der Erfindung;

Fig. 7 ist ein detailliertes Schaltbild der Blockauswahl­ schaltung in Fig. 6 und

Fig. 8 ist ein zeitbezogenes Signaldiagramm zum zweiten Aus­ führungsbeispiel der Erfindung.

Fig. 4 veranschaulicht ein erstes Ausführungsbeispiel der Erfindung und Fig. 7 ist ein detailliertes Diagramm zur Blockauswahlschaltung in Fig. 6.

Die Bitleitungs-Auswahlschaltung gemäß dem ersten Ausfüh­ rungsbeispiel der Erfindung enthält eine Blockauswahlschal­ tung, eine Pegelübergangseinheit und eine Bitleitungsaus­ wahlsignal-Erzeugungseinheit.

Die Blockauswahlschaltung enthält zwei Impulserzeugungs­ schaltungen A1 und A2 mit NAND-Gattern NAND1 und NAND2 mit einem Eingangsanschluß, in den Blockauswahl-Codiersignale PX-BLK0 bzw. PX-BLK1 eingegeben werden, und einem anderen Eingangsanschluß, in den diese Blockauswahl-Codiersignale jeweils über Inverter In3 bzw. In4 und Verzögerungsschaltun­ gen DL1 bzw. DL2 eingegeben werden, und eine Latchschaltung vom Typ mit NAND-Gatter, die aus zwei NAND-Gattern NAND3 und NAND4 zum Zwischenspeichern der Ausgangssignale der Impuls­ erzeugungsschaltung A1 und A2 besteht.

Die Pegelübergangseinheit besteht aus zwei Pegelschiebern LS3 und LS4, die jeweils mit den ebengenannten NAND-Gattern verbunden sind und die auf die Ausgangssignale Q und die­ ser NAND-Gatter hin für einen Übergang der Spannungen von Vpp auf Vcc oder von Vcc auf Vpp sorgen.

Die Bitleitungsauswahlsignal-Erzeugungseinheit enthält einen aus PMOS-Transistor pMOST3 und einem NMOS-Transistor nMOST5 bestehenden CMOS-Transistor und einem weiteren CMOS-Transi­ stor, der aus einem PMOS-Transistor pMOST4 und einem NMOS- Transistor nMOST6 besteht. Das Ausgangssignal Q des Pegel­ schiebers LS3 wird über einen Inverter In5 an das Gate des PMOS-Transistors pMOST3 und gleichzeitig über den Inverter In5 und einen Inverter In6 an das Gate des NMOS-Transistors nMOST6 gegeben. Das Ausgangssignal des Pegelschiebers LS4 der Pegelübergangseinheit wird über einen Inverter In7 an das Gate des PMOS-Transistors pMOST4 und gleichzeitig über den Inverter In7 und einen Inverter In5 an den NMOS-Transi­ stor nMOST5 gegeben. Die In5 bis In5 sind alle für die Spannung Vpp vorhanden, und die Schwingungsbreite der CMOS- Transistoren liegt zwischen Vpp und Vss.

Nachfolgend wird unter Bezugnahme auf Fig. 5 die Funktion des ersten Ausführungsbeispiels der Erfindung beschrieben.

Als erstes wird auf ein Zeilenadreßsignal/RAS hin das Block­ auswahl-Codiersignal PX-BLK0 für den ausgewählten Block aus­ gegeben, während das Signal PX-BLK1 für den nicht ausgewähl­ ten Block solange auf niedrigem Pegel bleibt, bis dieser ausgewählt wird.

Aufgrund der eingegebenen Blockauswahl-Codiersignale PX-BLK0 und PX-BLK1 erzeugt die Impulserzeugungsschaltung A1 (siehe Fig. 5) der Blockauswahlschaltung einen Impuls (negativer Impuls) für einen ersten Zyklus t1 des Blockauswahl-Codier­ signals PX-BLK0, und andererseits bleibt das Ausgangssignal der anderen Impulserzeugungsschaltung A2 auf hohem Pegel, da das Blockauswahlsignal PX-BLK1 niedrigen Pegel einnimmt.

Dementsprechend befindet sich das Ausgangssignal Q des NAND- Gatters NAND3 der Latchschaltung auf hohem Pegel, und das Ausgangssignal des NAND-Gatters NAND4 befindet sich auf niedrigem Pegel. Der Ausgangszustand der Latchschaltung wird über die erste Impulserzeugungszeit t2 des Blockauswahl- Codiersignals PX-BLK1 aufrechterhalten. Das Ausgangssignal des Pegelschiebers LS3 nimmt den Pegel Vpp ein und das von LS4 den Pegel Vcc, entsprechend dem Ausgangssignal der Blockauswahlschaltung.

In der Bitleitungsauswahlsignal-Erzeugungseinheit nehmen die Ausgangssignale BS0 und BS1 die Pegel Vpp bzw. Vss ein, da der PMOS-Transistor pMOST3 und der NMOS-Transistor nMOST6 eingeschaltet sind und der NMOS-Transistor nMOST5 und der PMOS-Transistor pMOST4 ausgeschaltet sind.

Die Ausgangssignale schalten eine aus einem NMOS-Transistor bestehende Schalteinrichtung ein, die den Leseverstärker 12 und jedes Paar Bitleitungen verbindet, um dadurch das Zel­ lenarray zu lesen, das im oberen Teil von Fig. 1A liegt.

Wenn das Auswahl-Codiersignal PX-BLK1 für eine Zeit t2 aus­ gewählt wird, wird es entsprechend dem Zeilenadreßsignal/RAS ausgegeben, und das Blockauswahl-Codiersignal PX-BLK0 für den nicht ausgewählten Block nimmt den niedrigen Pegel ein.

Aufgrund dieser Änderung der Eingangssignale bleibt das Aus­ gangssignal der Impulserzeugungsschaltung A1 der Blockaus­ wahlschaltung auf hohem Pegel, während die andere Impuls­ erzeugungsschaltung A2 einen negativen Impuls erzeugt. Das Ausgangssignal Q des NAND-Gatters NAND3 der Latchschaltung geht auf niedrigen Pegel, und das Ausgangssignal des NAND- Gatters NAND4 geht auf hohen Pegel.

In der Pegelübergangseinheit hat das Ausgangssignal des Pe­ gelschiebers LS3 den Pegel Vcc, während das Ausgangssignal des Pegelschiebers LS4 den Pegel Vpp einnimmt. Demgemäß neh­ men die ausgegebenen Bitleitungs-Auswahlsignale BS0 und BS1 niedrigen bzw. hohen Pegel ein. Das Paar Bitleitungen Bit und des Zellenarrays im unteren Teil in Fig. 1 werden über die Schalteinrichtung in Form eines NMOS-Transistors mit dem Meßverstärker 12 verbunden.

Daher erfahren beim ersten Ausführungsbeispiel der Erfin­ dung, da das Ausgangssignal BS0 der Bitleitungsauswahlsi­ gnal-Erzeugungseinheit für den ausgewählten Block und das Ausgangssignal BS1 für den nicht ausgewählten Block jeweils die Pegel Vpp bzw. Vss aufrechterhalten, bis der ausgewählte Block gewechselt wird, unabhängig vom Zeilenadreßsignal/RAS, die Bitleitungs-Auswahlsignale BS0 und BS1 auf das Zeilen­ adreßsignal/RAS hin keinen wiederholten Übergang zwischen Vpp und Vcc sowie zwischen Vcc und Vss, wie dies bei der herkömmlichen Bitleitungs-Auswahlschaltung der Fall ist, was den Energieverbrauch bei diesen wiederholten Schritten auf­ grund von Verlustströmen verringert.

Fig. 6 veranschaulicht ein zweites Ausführungsbeispiel, und Fig. 7 ist ein detailliertes Diagramm zur Blockauswahl­ schaltung von Fig. 6. Fig. 8 ist ein zeitbezogenes Signal­ diagramm für das zweite Ausführungsbeispiel der Erfindung.

Das erste Ausführungsbeispiel behandelt eine Bitleitungs- Auswahlschaltung für einen DRAM mit einem in zwei Blöcke un­ terteilten Zellenarray, die einen bidirektionalen Lesever­ stärker gemeinsam nutzen.

Das zweite Ausführungsbeispiel zeigt eine andere Bitlei­ tungs-Auswahlschaltung für einen DRAM, bei dem das Zellen­ array aus mindestens vier Blöcken besteht: einem ersten und einem zweiten Block, die gemeinsam den bidirektionalen Lese­ verstärker verwenden, wobei einer der Blöcke ausgewählt wird; und mindestens zwei weitere Blöcke, die nicht ausge­ wählt sind, und die den bidirektionalen Leseverstärker nicht gemeinsam nutzen.

Die Bitleitungs-Auswahlschaltung des zweiten Ausführungsbei­ spiels hat dieselbe Konfiguration wie die beim ersten Aus­ führungsbeispiel und enthält demgemäß eine Blockauswahl­ schaltung, eine Pegelübergangseinheit und eine Bitleitungs­ auswahlsignal-Erzeugungseinheit.

Die Blockauswahlschaltung enthält eine erste Impulserzeu­ gungsschaltung A3 mit einem Inverter In9, einer Verzöge­ rungsschaltung DL3 und einem NAND-Gatter NAND5 zum Erzeugen eines Impulses bei Erhalt des Blockauswahl-Codiersignals PX-BLK0 für den ersten Block, eine zweite Impulserzeugungs­ schaltung A4 mit einem Inverter In10, einer Verzögerungs­ schaltung DL4 und einem NAND-Gatter NAND6 zum Erzeugen eines Impulses bei Empfang des Blockauswahl-Codiersignals PX-BLK1 für den zweiten Block; eine dritte Impulserzeugungsschaltung A5 mit einem Inverter In11, einer Verzögerungsschaltung DL5 und einem NAND-Gatter NAND7 zum Erzeugen eines Impulses bei Empfang des Ausgangssignals einer Summierschaltung SUM in Form eines O-Rings zum Aufsummieren der Blockauswahl-Codier­ signale (PX-BLK2 bis PX-BLKn-1) für einen dritten bis n-ten Block, die den Leseverstärker nicht gemeinsam mit dem ersten und zweiten Block nutzen; eine erste Latchschaltung B1 mit NAND-Gattern NAND8 und NAND9 zum Erzeugen von Ausgangssigna­ len Q1 und , wenn sie die Ausgangssignale der ersten bzw. dritten Impulserzeugungsschaltung A3 bzw. A5 empfangen und zwischenspeichern; eine zweite Latchschaltung B2 aus NAND- Gattern NAND10 und NAND11 zum Erzeugen von Ausgangssignalen Q2 und , wenn sie die Ausgangssignale der zweiten bzw. dritten Impulserzeugungsschaltung A4 bzw. A5 empfangen und zwischenspeichern; eine vierte Impulserzeugungsschaltung A6 aus einem Inverter In12, einer Verzögerungsschaltung DL6 und einem NAND-Gatter NAND12 zum Erzeugen eines Impulses bei Empfang des Ausgangssignals Q1 der ersten Latchschaltung B1; eine fünfte Impulserzeugungsschaltung A7 mit einem Inverter In13, einer Verzögerungsschaltung DL7 und einem NAND-Gatter NAND13 zum Erzeugen eines Impulses bei Empfang des Ausgangs­ signals Q2 der zweiten Latchschaltung B2; ein NAND-Gatter NAND14, das das Ausgangssignal der ersten Latchschaltung B1 und das Ausgangssignal der zweiten Latchschaltung B2 erhält und dann eine NAND-Verknüpfung ausführt; und eine dritte Latchschaltung B3, die das Ausgangssignal des NAND- Gatters NAND14 als Aktivierungssignal empfängt und die Aus­ gangssignale der vierten und fünften Impulserzeugungsschal­ tung A6 und A7 einspeichert und dann Blockauswahlsignale BSEN1 und BSEN0 erzeugt.

NMOS-Transistoren nMOST7 und nMOST8 sind so mit der ersten bzw. zweiten Latchschaltung B1 bzw. B2 verbunden, daß sie diese rücksetzen, wenn sie ein Spannungseinschaltsignal empfangen.

Die Pegelübergangseinheit besteht aus Pegelschiebern LS5 und LS6 für Übergänge vom Pegel Vcc auf den Pegel Vpp oder umge­ kehrt auf die Blockauswahlsignale BSEN1 und BSEN0 von der dritten Latchschaltung B3 hin.

Die Bitleitungsauswahlsignal-Erzeugungseinheit enthält ein UND-Gatter AND2 zum Ausführen einer UND-Verknüpfung der Aus­ gangssignale der zwei Pegelschieber LS5 und LS6, NMOS-Tran­ sistoren nMOST9 und nMOST10, die durch das Ausgangssignal des UND-Gatters AND2 getriggert werden, PMOS-Transistoren pMOST5 und pMOST6, die durch die Ausgangssignale der Pegel­ schieber LS5 bzw. LS6 getriggert werden; und NMOS-Transisto­ ren nMOST11 und nMOST12, die von den Ausgangssignalen von Invertern In14 bzw. In15 getriggert werden, die die Aus­ gangssignale der Pegelschieber LS5 bzw. LS6 erhalten und diese invertieren. Drain- und Sourceanschlüsse der NMOS- Transistoren nMOST9 und nMOST10 sind jeweils mit dem Span­ nungsanschluß Vcc bzw. dem Anschluß verbunden, der das Bit­ leitungs-Auswahlsignal BS0 bzw. BS1 ausgibt.

Unter Bezugnahme auf das in Fig. 8 dargestellte zeitbezogene Signaldiagramm wird nun die Funktion des zweiten Ausfüh­ rungsbeispiels beschrieben.

Zunächst sei angenommen, daß der erste Block, der gemeinsam mit dem zweiten Block den bidirektionalen Leseverstärker verwendet, als erster ausgewählt wird. Wenn der erste und der zweite Block vom Bereitschaftsmodus in den Auswahlmodus überführt werden, werden die nMOS-Transistoren nMOST7 und nMOST8 durch das Spannungseinschaltsignal eingeschaltet, und daher setzen sie die Ausgänge Q1 und Q2 der ersten und zwei­ ten Latchschaltung B1 bzw. B2 auf niedrigen Pegel. Wenn hierbei einmal der erste Block ausgewählt ist, entsteht das Blockauswahl-Codiersignal des ersten Blocks (PX-BLK0) auf das Zeilenadreßsignal/RAS hin, und die Blockauswahl-Codier­ signale (PX-BLK1 bis PX-BLKn-1) der anderen Blöcke (in Fig. 8 als PX-BLKm markiert, was für PX-BLK2 bis PX-BLKn-1 mit Ausnahme von PX-BLK1 repräsentativ ist) befinden sich auf niedrigem Pegel.

Da nur die erste Impulserzeugungsschaltung A3 einen negati­ ven Impuls erzeugt und daher das Ausgangssignal Q1 der er­ sten Latchschaltung B1 vom niedrigen auf den hohen Pegel übergeht, geht das Ausgangssignal vom hohen auf den nied­ rigen Pegel über. Demgemäß erzeugt die vierte Impulserzeu­ gungsschaltung A6 einen negativen Impuls, das Ausgangssignal Q3 der dritten Latchschaltung B3 befindet sich auf hohem Pegel, und das Ausgangssignal befindet sich auf niedrigem Pegel. Demgemäß gibt die dritte Latchschaltung B3 die Block­ auswahlsignale BSEN0 von niedrigem Pegel und BSEN1 von hohem Pegel aus. Diese Signale überführen das Ausgangssignal des Pegelschiebers LS5 der Pegelübergangseinheit auf den Pegel Vpp, und sie überführen das Ausgangssignal des Pegelschie­ bers LS6 auf den Pegel Vcc. Dann nimmt das Ausgangssignal des UND-Gatters AND2 niedrigen Pegel ein und schaltet da­ durch die NMOS-Transistoren nMOST7 und nMOST10 aus. Gleich­ zeitig schaltet das Ausgangssignal des Pegelschiebers LS6 vom Pegel Vcc den PMOS-Transistor pMOST6 und den NMOS-Tran­ sistor nMOST11 über den Inverter In15 aus, und das Ausgangs­ signal des Pegelschiebers LS5 vom Pegel Vpp schaltet den PMOS-Transistor pMOST5 und den NMOS-Transistor nMOST12 über den Inverter In14 ein. Daher befindet sich das Bitleitungs- Auswahlsignal BS0 auf dem Pegel Vpp, und BS1 befindet sich auf dem Pegel Vcc, und der erste Block des Zellenarrays wird durch das Signal BS0 vom Pegel Vpp ausgewählt.

Anschließend wird der zweite Block, der gemeinsam mit dem ersten Block den bidirektionalen Leseverstärker nutzt, für eine Zeit t2 ausgewählt, so daß nur das Blockauswahlsignal PX-BLK1 auf das Zeilenadreßsignal/RAS hin einen Impuls aus­ gibt. Wenn sich die andere Blockauswahl-Codiersignale PX-BLK0, PX-BLK2 bis PX-BLKn-1 auf niedrigem Pegel befinden, erzeugt die zweite Impulserzeugungsschaltung A4 der Block­ auswahlschaltung einen negativen Impulse, so daß die Aus­ gangssignale Q2 und der zweiten Latchschaltung B2 auf hohen bzw. niedrigen Pegel übergehen. Durch den Übergang des Ausgangssignals Q2 auf hohen Pegel erzeugt die fünfte Im­ pulserzeugungsschaltung A7 einen negativen Impuls, wodurch das Blockauswahlsignal BSEN0 der dritten Latchschaltung B3 auf hohen Pegel übergeht, und BSEN1 auf niedrigen Pegel. Dann befindet sich, mittels derselben Routine, wie sie oben veranschaulicht wurde, das Bitleitungs-Auswahlsignal BS0 auf niedrigem Pegel, BS1 befindet sich auf hohem Pegel, und der zweite Block des Zellenarrays, der das Signal BS1 erhält, ist mit dem Leseverstärker 12 verbunden.

Wenn danach entweder der dritte oder der n-te Block des Zel­ lenarrays, die den bidirektionalen Leseverstärker nicht ge­ meinsam nutzen, für eine Zeit t3 ausgewählt wird, wird das Ausgangssignal der Summierungsschaltung SUM der Blockaus­ wahlschaltung dadurch vom niedrigen auf den hohen Pegel überführt, daß die Adresse des Blockauswahl-Codiersignals PX-BLKm addiert wird. Da die zweite Impulserzeugungsschal­ tung A5 einen negativen Impuls erzeugt, gehen die Ausgangs­ signale Q1 und der ersten Latchschaltung B1 auf niedrigen bzw. hohen Pegel über, und die Ausgangssignale Q2 und der zweiten Latchschaltung B2 gehen auf niedrigen bzw. hohen Pe­ gel über.

Im Ergebnis befindet sich das Ausgangssignal I des NAND-Gat­ ters NAND14 auf niedrigem Pegel, so daß die Ausgangssignale BSEN0 und BSEN1 der NAND-Gatter NAND15 und NAND16 der drit­ ten Latchschaltung B3 auf hohem Pegel stehen. Da die Pegel­ schieber LS5 und LS6 durch die Ausgangssignale BSEN0 bzw. BSEN1 auf den Pegel Vcc bzw. den Pegel Vpp übergehen, wo­ durch sie die NMOS-Transistoren nMOST9 und nMOST10 über das UND-Gatter AND2 einschalten und gleichzeitig die PMOS-Tran­ sistoren pMOST5 und pMOST6 sowie die NMOS-Transistoren nMOST11 und nMOST12 ausschalten, werden die Bitauswahlsigna­ le BS0 und BS1 beide auf den Pegel Vcc vorgeladen, und sie befinden sich, anders gesagt, nicht auf dem hohen Pegel Vpp, wenn die anderen Blöcke ausgewählt werden.

Gemäß dem zweiten Ausführungsbeispiel der Erfindung befindet sich, wenn entweder der erste oder der zweite Block, die ge­ meinsam den bidirektionalen Leseverstärker verwenden, unab­ hängig vom Zeilenadreßsignal/RAS ausgewählt wird, betreffend den nicht ausgewählten Block unter dem ersten und zweiten Block, entweder BS0 oder BS1 auf dem Pegel Vpp, und das an­ dere Signal bleibt auf dem Pegel Vss, unabhängig vom Adreß­ signal/RAS auf niedrigem Pegel, bevor der dritte bis n-te Block, die den Leseverstärker nicht gemeinsam nutzen, ausge­ wählt werden, wodurch ein Energieverlust aufgrund des Pegel­ übergangs, wie beim ersten Ausführungsbeispiel, verhindert ist. Wenn der dritte bis n-te Block ausgewählt werden, be­ finden sich die Signale BS0 und BS1 in einem vorgeladenen Zustand auf dem Pegel Vcc, wodurch ein stabilerer Zustand erzielt ist.

Claims (14)

1. DRAM mit einem Zellenarray, das in mindestens zwei Blöcke (10, 10′) aufgeteilt ist und mit mehreren Paaren von Bitleitungen und Wortleitungen verbunden ist, und mit min­ destens einem bidirektionalen Leseverstärker (12), der mit jeder Zelle des Zellenarrays über eine Schalteinrichtung verbunden ist, die jeweils für die mehreren Paare von Bit­ leitungen vorhanden ist, und mit einer Bitleitungs-Auswahl­ schaltung (13) zum Ansteuern der Schalteinrichtungen und zum Erzeugen eines Bitleitungs-Auswahlsignals, um jedes Paar von Bitleitungen zu betreiben, dadurch gekennzeichnet, daß die Bitleitungs-Auswahlschaltung folgendes aufweist:

• - eine Blockauswahlschaltung mit mindestens zwei Impulser­ zeugungseinrichtungen (A1, A2), die ein Blockauswahl-Codier­ signal empfangen und dann einen Impuls erzeugen, und mit einer Signalpegel-Zwischenspeichereinrichtung (NAND3, NAND4) zum Auswählen des Ausgangssignals derjenigen Impulserzeu­ gungseinrichtung, in die das Taktauswahl-Codiersignal des ausgewählten Blocks unter den Blöcken von der Impulserzeu­ gungseinrichtung eingegeben wird, um das ausgewählte Aus­ gangssignal zwischenzuspeichern, bis ein anderer der Blöcke ausgewählt wird;
• - eine Pegelübergangseinheit (LS3, LS4), die einen Übergang ihres Ausgangspegels von einem ersten auf einen zweiten Pe­ gel oder umgekehrt abhängig vom Ausgangssignal der Blockaus­ wahlschaltung ausführt; und
• - eine Auswahlsignal-Erzeugungseinheit (pMOST3, nMOST5; pMOST4, nMOST6) zum Ausgeben des Bitleitungs-Auswahlsignals (BS0; BS1) auf das Ausgangssignal der Pegelübergangseinheit hin;
• - wobei das Bitleitungsauswahlsignal einen ersten oder einen dritten Pegel einnimmt, wenn ein spezieller Block ausgewählt ist, bis der andere Block ausgewählt wird.

2. Schaltung nach Anspruch 1, dadurch gekennzeichnet, daß die Blockauswahlschaltung folgendes aufweist:

• - eine erste Impulserzeugungseinrichtung (A1), die das Blockauswahl-Codiersignal für einen ersten Block empfängt und dann einen Impuls erzeugt;
• - eine zweite Impulserzeugungseinrichtung (A2), die das Blockauswahl-Codiersignal für einen zweiten Block empfängt und dann einen Impuls erzeugt, wobei der erste und der zwei­ te Block den bidirektionalen Leseverstärker (12) gemeinsam nutzen; und
• - eine erste Zwischenspeichereinrichtung (NAND3, NAND4), die die Ausgangssignale der ersten und zweiten Impulserzeugungs­ einrichtung empfängt und zwischenspeichert;
• - wobei das aufgrund des Blockauswahl-Codiersignals für den ausgewählten Block ausgegebene Bitleitungs-Auswahlsignal den ersten Pegel beibehält, und das aufgrund des Blockauswahl- Codiersignals für den nicht ausgewählten Block ausgegebene Bitleitungs-Auswahlsignal den dritten Pegel beibehält.

3. Schaltung nach einem der vorstehenden Ansprüche, da­ durch gekennzeichnet, daß die erste und die zweite Impuls­ erzeugungseinrichtung (A1, A2) jeweils ein NAND-Gatter (NAND1, NAND2) mit einem Eingangsanschluß, an dem das jewei­ lige Blockauswahl-Codiersignal eingegeben wird, und einem anderen Eingangsanschluß, an dem dieses Blockauswahl-Codier­ signal über einen Inverter (In3, In4) und eine Verzögerungs­ schaltung (DL1, DL2) eingegeben wird, aufweist.

4. Schaltung nach einem der vorstehenden Ansprüche, da­ durch gekennzeichnet, daß die erste Zwischenspeichereinrich­ tung (NAND3) eine solche vom Typ mit NAND-Gatter ist, so daß sie das Ausgangssignal der ersten Impulserzeugungseinrich­ tung (A1), wie aufgrund des Blockauswahl-Codiersignals für den ersten Block ausgegeben, zwischenspeichert, und sie dann den Zwischenspeicherungszustand beibehält, bis der erste Im­ puls des Blockauswahl-Codiersignals für den zweiten Block erzeugt wird.

5. Schaltung nach einem der vorstehenden Ansprüche, da­ durch gekennzeichnet, daß die Pegelübergangseinheit einen ersten (LS3) und einen zweiten (LS4) Pegelschieber aufweist.

6. Schaltung nach einem der vorstehenden Ansprüche, da­ durch gekennzeichnet, daß die Bitleitungsauswahlsignal- Erzeugungseinheit (13) folgendes aufweist:

• - einen ersten PMOS-Transistor (pMOST3), dessen Gate das Ausgangssignal des ersten Pegelschiebers (LS3) über einen Inverter (In5) erhält;
• - einen zweiten NMOS-Transistor (nMOST6), dessen Gate das Ausgangssignal des ersten Pegelschiebers über zwei serielle Inverter (In5, In6) erhält;
• - einen zweiten PMOS-Transistor, dessen Gate das Ausgangs­ signal des zweiten Pegelschiebers (LS4) über einen Inverter (In7) erhält; und
• - einen ersten NMOS-Transistor (nMOST5), dessen Gate das Ausgangssignal des zweiten Pegelschiebers über zwei serielle Inverter (In7, In8) erhält.

7. Schaltung nach Anspruch 6, dadurch gekennzeichnet, daß die Pegelübergangseinheit (LS3, LS4) folgende Pegel auf­ weist: einen ersten Pegel Vcc, einen zweiten Pegel Vpp < Vcc + Vth, wobei Vth die Schwellenspannung der PMOS- und NMOS- Transistoren ist, und einen dritten Pegel Vss, der niedriger als Vcc ist.

8. Schaltung nach Anspruch 1, dadurch gekennzeichnet, daß die Blockauswahlschaltung folgendes aufweist:

• - eine erste Impulserzeugungseinrichtung (A3), die das Blockauswahl-Codiersignal für den ersten Block empfängt und dann einen Impuls erzeugt;
• - eine zweite Impulserzeugungseinrichtung (A4), die das Blockauswahl-Codiersignal für den zweiten Block empfängt und dann einen Impuls erzeugt, wobei der erste und der zweite Block den bidirektionalen Leseverstärker (12) gemeinsam nut­ zen;
• - eine dritte Impulserzeugungseinrichtung (A5), die die Sum­ me mindestens zweier Blockauswahl-Codiersignale für einen dritten bis n-ten Block empfängt, wie durch eine Addierein­ richtung (SUM) addiert, und die daraufhin einen Impuls er­ zeugt;
• - eine erste Latcheinrichtung (B1), die die Ausgangssignale der ersten und dritten Impulserzeugungseinrichtung empfängt und sie zwischenspeichert;
• - eine zweite Latcheinrichtung (B2), die die Ausgangssignale der zweiten und dritten Impulserzeugungseinrichtung empfängt und sie zwischenspeichert;
• - eine vierte Impulserzeugungseinrichtung (A6), die das Aus­ gangssignal der zweiten Latcheinrichtung empfängt und dann einen Impuls erzeugt;
• - eine fünfte Impulserzeugungseinrichtung (A7), die das Aus­ gangssignal der zweiten Latcheinrichtung empfängt und dann einen Impuls erzeugt;
• - eine Logikschaltung (NAND14), die eine Logikoperation aus­ führt, wenn sie die Ausgangssignale der ersten und der zwei­ ten Latcheinrichtung empfängt; und
• - eine dritte Latcheinrichtung (B3), die das Ausgangssignal der Logikschaltung als Aktivierungseingangssignal empfängt und die Ausgangssignale der vierten und fünften Impulserzeu­ gungseinrichtung als Eingangsdaten erhält und dann diese Eingangsdaten zwischenspeichert und ausgibt.

9. Schaltung nach Anspruch 8, dadurch gekennzeichnet, daß die erste bis fünfte Impulserzeugungseinrichtung (A3-A7) jeweils ein NAND-Gatter aufweisen, dessen einer Eingangs­ anschluß das Blockauswahl-Codiersignal empfängt, und dessen anderer Eingangsanschluß dieses Blockauswahl-Codiersignal über einen Inverter und eine Verzögerungsschaltung empfängt.

10. Schaltung nach einem der Ansprüche 8 oder 9, dadurch gekennzeichnet, daß die erste bis dritte Latcheinrichtung (B1, B2, B3) jeweils eine Latchschaltung mit NAND-Gatter aufweisen.

11. Schaltung nach einem der Ansprüche 8 bis 10, dadurch gekennzeichnet, daß die Addiereinrichtung (SUM) einen O-Ring enthält.

12. Schaltung nach einem der Ansprüche 8 bis 11, dadurch gekennzeichnet, daß die Logikschaltung ein NAND-Gatter (NAND14) ist.

13. Schaltung nach einem der Ansprüche 8 bis 12, dadurch gekennzeichnet, daß die Pegelübergangseinheit einen ersten (LS5) und einen zweiten (LS6) Pegelschieber aufweist.

14. Schaltung nach einem der Ansprüche 8 bis 13, dadurch gekennzeichnet, daß die Bitleitungsauswahlsignal-Erzeugungs­ einheit folgendes aufweist:

• - ein UND-Gatter (AND2) zum Ausführen einer Logikoperation, wenn es die Ausgangssignale des ersten und zweiten Pegel­ schiebers (LS5, LS6) empfängt;
• - einen ersten und einen zweiten NMOS-Transistor (nMOST9, (nMOST10), die durch das Ausgangssignal des UND-Gatters ge­ triggert werden;
• - einen ersten PMOS-Transistor (pMOST5), an den das Aus­ gangssignal des ersten Pegelschiebers (LS5) unmittelbar ge­ legt wird und der dadurch getriggert wird;
• - einen vierten NMOS-Transistor (nMOST12), der das Ausgangs­ signal des ersten Pegelschiebers über einen Inverter (In14) erhält und durch das Ausgangssignal des Inverters getriggert wird;
• - einen zweiten PMOS-Transistor (pMOST6), an den das Aus­ gangssignal des zweiten Pegelschiebers (LS6) direkt angelegt wird und der durch dieses getriggert wird; und
• - einen dritten NMOS-Transistor (nMOST11), an den das Aus­ gangssignal des zweiten Pegelschiebers über einen Inverter (In15) angelegt wird und der durch das Ausgangssignal des Inverters getriggert wird;
• - wobei mittels der Blockauswahlsignale für den ersten und für den zweiten Block ein Bitleitungs-Auswahlsignal vom Pegel Vpp oder Vss ausgegeben wird und wobei mittels der Blockauswahlsignale für den dritten bis n-ten Block ein Bit­ leitungs-Auswahlsignal vom Pegel Vcc ausgegeben wird.