KR100593145B1 - 반도체 메모리 소자의 메인 로우 디코더 - Google Patents

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Abstract

액티브 신호 및 프리차지 신호에 따라 내부 RAS 신호를 생성하기 위한 뱅크 제어부; 내부 RAS 신호가 천이될 때, 제 1 펄스 신호를 생성하기 위한 제 1 펄스 발생 회로; 내부 RAS 신호 또는 셀프 리프래쉬 신호가 천이될 때, 제 2 펄스 신호를 생성하기 위한 제 2 펄스 발생 회로; 제 1 펄스 신호에 따라 로우 어드레스의 최하위 비트를 래치하기 위한 어드레스 래치; 및 제 2 펄스 신호 및 로우 어드레스 인에이블 신호에 응답하여, 어드레스 래치의 출력을 디코딩하고, 프리 디코딩 신호를 출력하는 로우 프리 디코더를 포함하는 반도체 메모리 소자의 메인 로우 디코더가 개시된다.
메인 로우 디코더

Description

반도체 메모리 소자의 메인 로우 디코더{Main row decoder in a semiconductor memory device}
도 1 은 종래의 계층적 워드라인 구조를 설명하기 위한 도면이다.
도 2 는 도 1의 메인 워드라인 드라이버의 상세 회로도이다.
도 3 은 도 1의 서브 워드라인 드라이버의 상세 회로도이다.
도 4 는 종래 기술에 따른 메인 로우 디코더의 블록도이다.
도 5 는 도 4의 어드레스 래치부의 상세 회로도이다.
도 6 은 종래 기술에 따라 메인 워드라인을 선택하기 위한 과정을 설명하기 위한 타이밍도이다.
도 7 은 본 발명에 따른 메인 로우 디코더의 블록도이다.
도 8 은 도 7 의 제 1 펄스 발생 회로의 상세 회로도이다.
도 9 는 도 7 의 어드레스 래치부의 상세 회로도이다.
도 10 은 도 7의 로우 프리 디코더의 상세회로도이다.
도 11 은 본 발명에 따라 서브 워드라인이 선택되는 과정을 설명하기 위한 타이밍도이다.
* 도면의 주요 부분에 대한 부호의 설명
50: 뱅크 제어부 60: 로우 어드레스 버퍼
70: 제 1 펄스 발생 회로 80: 어드레스 래치
90: 제 2 펄스 발생 회로 95: 로우 프리 디코더
본 발명은 반도체 메모리 소자의 메인 로우 디코더에 관한 것으로, 특히 메인 워드라인과 연결된 서브 워드라인의 해당 어드레스가 선택되는 경우 메인 워드라인이 액티브 및 프리차지 동작을 반복하지 않도록 한 반도체 메모리 소자의 메인 로우 디코더에 관한 것이다.
도 1 은 종래의 계층적 워드라인 구조를 설명하기 위한 도면이다.
메인 워드라인 하나당 4개 또는 8개의 서브 워드라인이 구성된다. 메인 워드라인(MWLB)은 메인 워드라인 드라이버(100)에 의해 인에이블된다. 서브 워드라인(SWL)은 메인 워드라인 드라이버(100) 및 파이엑스 드라이버(200 및 210)에 의해 구동되는 서브 워드라인 드라이버(400)에 의해 인에이블된다. 서브 워드라인(SWL)에는 다수의 셀의 게이트가 연결되어 있다. 서브 워드라인이 선택되고 비트라인이 선택되면 셀의 데이터는 비트라인 센스 증폭기(300)를 통해 출력된다.
도 2 는 도 1의 메인 워드라인 드라이버의 상세 회로도이다.
워드라인 인에이블 신호(WLE)가 로우이면 트랜지스터(Q1)가 턴온되어 노드(k1)는 하이 상태가 된다. 인버터(I1)의 출력은 로우 상태이므로 트랜지스터(Q5)가 턴온되어 노드(k1)의 전위를 래치하게 된다. 이때 인버터(I2)의 출력은 하이 상태이므로 메인 워드라인(MWLB)은 인에이블되지 않게 된다.
워드라인 인에이블 신호(WLE)가 하이 상태이고 뱅크 선택 어드레스를 코딩한 신호(예를 들어 Bax34 및 Bax56)가 하이 상태이면 트랜지스터(Q1 내지 Q3)가 턴온되므로 노드(k1)의 전위는 로우 상태가 된다. 그러므로 인버터(I2)의 출력은 로우 상태가 되므로 메인 워드라인(MWLB)이 인에이블된다. 메인 워드라인(MWLB)이 로우 상태로 인에이블되면 도 3에 도시된 서브 워드라인 드라이버의 트랜지스터(Q6)가 턴온되므로 파이엑스 신호(px)에 의해 서브 워드라인(SWL)이 하이 상태로 인에이블된다. 메인 워드라인(MWLB)이 하이 상태이면 트랜지스터(Q7)가 턴온되므로 서브 워드라인(SWL)은 로우 상태로 디스에이블된다. 트랜지스터(Q8)의 게이트에 입력되는 파이엑스 신호(Px)는 예를 들어 하나의 서브 워드라인 드라이버를 선택한 경우 선택되지 않은 서브 워드라인 드라이버의 플로팅 상태를 막기 위해 사용된다.
도 4 는 종래 기술에 따른 메인 로우 디코더의 블록도이다.
어드레스(A<0:n>)가 로우 어드레스 버퍼(10)에 입력된다. 액티브 신호(ACT) 및 프리차지 신호(PCG)에 따라 내부 RAS 신호(iRAS_D)가 뱅크 제어부(40)에서 생성된다. 로우 어드레스 버퍼(10)의 출력은 내부 RAS 신호(iRAS_D)에 따라 어드레스 래치(20)에 래치된다. 어드레스 래치(20)의 출력은 내부 RAS 신호(iRAS_D)에 따라 로우 프리디코더(30)에서 프리 디코드된다.
로우 프리 디코더의 출력(Bax_j)에 따라 메인 워드라인이 인에이블된다.
도 5 는 도 4의 어드레스 래치부의 상세 회로도이다.
로우 어드레스 버퍼(10)의 출력 신호(at_row)는 인버터(I5)에 의해 반전된다. 내부 RAS 신호(iRAS_D)는 인버터(I3)에 의해 반전되고 인버터(I3)의 출력은 인버터(I4)에 의해 반전된다. 인버터(I7 및 I8)의 상세 회로는 사각 박스에 도시되어 있다. 인버터(I7 및 I8)는 인에이블바 신호(ENB)가 로우 상태이고 인에이블 신호(EN)가 하이 상태일 때 인버터로 동작하여 입력되는 신호를 반전시킨다. 인버터(I5)의 출력은 인버터(I3)의 출력이 하이 상태이고 인버터(I4)의 출력이 로우일 때 인버터(I8)에 의해 반전된다. 인버터(I8)의 출력은 인버터(I3)의 출력이 로우 상태이고 인버터(I4)의 출력이 하이 상태일 때 래치(500)에 래치된다. 래치(500)의 출력과 인버터(I3)의 출력은 NOR 게이트(G1)에서 조합된다. 인버터(I3)의 출력이 하이 상태이면 NOR 게이트(G1)의 출력은 래치(500)의 출력에 관계없이 무조건 로우 상태가 된다. NOR 게이트(G1)의 출력은 인버터(I5)에 의해 반전된다. 상술한 것과 같이, 인버터(I3)의 출력이 하이 상태(즉, 내부 RAS 신호(iRAS_D)가 로우 상태)일 때, NOR 게이트(G1)의 출력이 래치(500)의 출력에 관계없이 무조건 로우 상태가 되므로, 래치(500)에 동일한 어드레스(즉, 출력 신호(at_row))가 연속적으로 래치되더라도, 내부 RAS 신호(iRAS_D)가 토글(toggle)될 때, NOR 게이트(G1)의 출력도 토글된다. 그 결과, 도 6에서 참고되는 것과 같이, 어드레스 래치(20)의 출력인, 로우 어드레스(Ax<j>)가 토글되고, 로우 프리 디코더(30)는 토글되는 로우 어드레스(Ax<j>)에 응답하여, 출력(Bax_j[n])을 토글시키게 된다. 결국, 출력(Bax_j[n])에 의해 메인 워드 라인(MWLB)이 액티브 및 프리차지 상태를 반복하게 되는 문제점이 있다.
상술한 종래의 메인 로우 디코더는 메인 워드라인이 선택되어 그것에 연결된 서브 워드라인이 선택된 상태에서도 액티브 또는 프리차지 신호에 따라 메인 워드라인이 액티브 또는 프리차지되어 메인 워드라인이 토글링된다.
즉, 도 6에 도시된 바와 같이 로우 어드레스(Ax<j>)에 의해 서브 워드라인이 선택되더라도 서브워드라인의 코딩에 상관없이 메인 로우 디코더의 출력 즉, 로우 프리디코더의 출력(Bax_j)이 변할 때마다 메인 워드라인(MWLB)이 액티브 및 프리차지 상태를 반복하게 되므로 파워 소비가 커진다.
따라서 본 발명은 상술한 문제점을 해소하기 위해 메인 로우 디코더의 최하 위 비트의 상태 변화를 검출하여 이 최하위 비트의 상태가 변할 때만 메인 워드라인이 액티브 또는 프리차지되도록 한 반도체 메모리 소자의 메인 로우 디코더를 제공하는데 그 목적이 있다.
상술한 목적을 달성하기 위한 본 발명에 따른 반도체 메모리 소자의 메인 로우 디코더는 액티브 신호 및 프리차지 신호에 따라 내부 RAS 신호를 생성하기 위한 뱅크 제어부; 내부 RAS 신호가 천이될 때, 제 1 펄스 신호를 생성하기 위한 제 1 펄스 발생 회로; 내부 RAS 신호 또는 셀프 리프래쉬 신호가 천이될 때, 제 2 펄스 신호를 생성하기 위한 제 2 펄스 발생 회로; 제 1 펄스 신호에 따라 로우 어드레스의 최하위 비트를 래치하기 위한 어드레스 래치; 및 제 2 펄스 신호 및 로우 어드레스 인에이블 신호에 응답하여, 어드레스 래치의 출력을 디코딩하고, 프리 디코딩 신호를 출력하는 로우 프리 디코더를 포함한다.
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이하, 첨부된 도면을 참조하여 본 발명에 따른 실시예를 상세히 설명하기로 한다.
도 7 은 본 발명에 따른 메인 로우 디코더의 블록도이다.
어드레스(A<0:n>)가 로우 어드레스 버퍼(60)에 입력된다. 액티브 신호(ACT) 및 프리차지 신호(PCG)에 따라 내부 RAS 신호(iRAS_D)가 뱅크 제어부(50)에서 생성된다. 이를 좀 더 상세히 설명하면, 뱅크 제어부(50)는 액티브 신호(ACT)가 인에이블될 때, 내부 RAS 신호(iRAS_D)를 인에이블시키고, 프리차지 신호(PCG)가 인에이블될 때, 내부 RAS 신호(iRAS_D)를 디세이블시킨다.
내부 RAS 신호(iRAS_D)가 변할 때마다 제 1 펄스 발생회로(70)에서 제 1 펄스 신호(Sel_iRAS1)가 생성된다. 또한, 내부 RAS 신호(iRAS_D) 또는 셀프 리프레쉬 신호(SREF)가 천이할 때마다 제 2 펄스 발생회로(90)가 제 2 펄스 신호(Sel_iRAS2)를 생성한다. 로우 어드레스 버퍼(60)의 출력(at_row)은 제 1 펄스 신호(Sel_iRAS1)에 따라 어드레스 래치(80)에 래치된다. 이를 좀 더 상세히 설명하면, 제 1 펄스 신호(Sel_iRAS1)가 하이 상태일 때, 어드레스 래치(80)가 로우 어드레스 버퍼(60)의 출력(at_row)을 래치한다. 어드레스 래치(80)의 출력(Ax<j>)은 제 2 펄스 신호(Sel_iRAS2)에 따라 로우 프리디코더(95)에서 프리 디코드된다. 로우 프리 디코더의 출력(또는 프리 디코딩 신호)(Bax_j)에 따라 메인 워드라인이 인에이블된다.
도 8 은 도 7의 제 1 펄스 발생회로의 상세회로도이다.
내부 RAS 신호(iRAS_D)는 인버터(I10)에 의해 반전된다. 인버터(I10)의 출력은 지연부(75)에서 지연된다. 지연부(75)의 출력은 인버터(I11)에 의해 반전된다. 인버터(I10 및 I11)의 출력은 NOR 게이트(G2)에 의해 조합된다. NOR 게이트(G2)의 출력이 제 1 펄스 신호(Sel_iRAS1)가 되고 인버터(I12)에서 반전된 신호가 반전된 제 2 펄스 신호(Sel_iRAS1B)가 된다.
삭제
제 1 펄스 발생회로(70)는 내부 RAS 신호(iRAS_D)가 바뀔 때 제 1 펄스 신호(Sel_iRAS1)를 발생시킨다. 다시 말하면, 인버터(I10)의 출력이 하이 상태이면(즉, 내부 RAS 신호(iRAS_D)가 로우 상태이면), NOR 게이트(G2)의 출력은 로우 상태가 된다. 인버터(I10)의 출력이 로우 상태(즉, 내부 RAS 신호(iRAS_D)가 하이 상태)로 바뀌면, 인버터(I10 및 I11)의 출력이 모두 로우 상태이므로 NOR 게이트(G2)의 출력(즉, Sel_iRAS1)은 하이 상태로 되는 반면, 인버터(I12)의 출력(즉, Sel_iRAS1B)은 로우 상태로 된다.
도 9 는 도 7의 어드레스 래치부의 상세 회로도이다.
로우 어드레스 버퍼(60)의 출력 신호(at_row)는 인버터(I13)에 의해 반전된다. 인버터(I13)의 출력은 제 1 펄스 신호(Sel_iRAS1)가 로우 상태이고 반전된 제 2 펄스 신호(Sel_iRAS1B)가 하이 상태일 때 인버터(I14)에 의해 반전된다. 인버터(I14)의 출력은 제 1 펄스 신호(Sel_iRAS1)가 하이 상태이고 반전된 제 1 펄스 신호(Sel_iRAS1B)가 로우 상태일 때 래치(800)에 래치된다. 결국, 제 1 펄스 신호(Sel_iRAS1)가 토글될 때마다, 래치(800)가 인버터(I14)의 출력을 래치한다. 래치(800)의 출력은 인버터(I17 및 I18)에서 드라이브된다. 인버터(I18)의 출력(Ax)이 도 7의 로우 프리 디코더(95)에 입력된다.
종래의 어드레스 래치부에서는 서브 워드라인이 코딩된 상태에서도 액티브 또는 프리차지 신호가 뜨면 메인 워드라인이 액티브 또는 프리차지되었다(즉, 로우 어드레스(Ax)가 토글되었다). 그러나 본 발명의 어드레스 래치부(800)에서는 서브 워드라인이 코딩된 상태에서 액티브 또는 프리차지 신호가 뜨더라도, 로우 어드레스(Ax<j>)가 래치(800)에 저장된 어드레스에 대응하게 유지된다. 결국, 동일한 어드레스가 래치(800)에 래치되는 경우, 액티브 또는 프리차지 신호가 뜨더라도, 로우 어드레스(Ax<j>)는 토글되지 않고 이전 상태로 그대로 유지된다. 결국, 이전 상태로 유지되는 래치(800)에 저장된 로우 어드레스(Ax<j>)의 최하위 비트가 로우 프리디코더에 제공되므로, 로우 프리 디코더(95)의 출력(또는 프리 디코딩 신호)(Bax_j) 역시 이전 상태로 유지된다. 따라서, 로우 프리 디코더(95)의 출력(또는 프리 디코딩 신호)(Bax_j)의 제어를 받는 메인 워드라인은 액티브 및 프리차지를 반복하지 않고, 이전 상태를 그대로 유지하게 할 수 있게 된다. 즉, 래치(800)에 저장된 로우 어드레스(Ax<j>)의 최하위 비트의 상태가 바뀔 때만 로우 프리 디코더(95)의 출력(또는 프리 디코딩 신호)(Bax_j)이 바뀌게 되어 메인 워드라인이 액티브 또는 프리차지되게 된다.
도 10 은 도 7의 로우 프리 디코더의 상세 회로도이다.
로우 프리 디코더(95)는 디코더(96), 제어부(97), 및 출력부(98)을 포함한다. 디코더(96)는 인버터들(I21, I22)과 NAND 게이트들(G3∼G6)을 포함하고, 제어부(97)는 인버터들(I19, I20)과 NAND 게이트(G7)를 포함한다. 또, 출력부(98)는 NAND 게이트들(G8∼G11)을 포함한다. 디코더(96)는 어드레스 래치(80)의 출력을 디코딩하고, 그 디코딩 신호를 출력한다. 제어부(97)는 제 2 펄스 신호(Sel_iRAS2)와 로우 어드레스 인에이블 신호(xaed)에 따라 제어 신호를 발생한다. 출력부(98)는 제어부(97)의 제어 신호에 따라 디코더(96)의 디코딩 신호를 반전시켜 프리 디코딩 신호(Bax_j)(즉, 뱅크 어드레스(bax01<0> 내지 bax01<3>)를 출력한다. 좀 더 상세히 설명하면, 어드레스 래치(80)의 출력(즉, 로우 어드레스)(예를 들어 Ax<0> 및 Ax<1>)은 NAND 게이트(G3 내지 G4)에 의해 디코딩된다. 제 2 펄스 신호(Sel_RAS2) 또는 로우 어드레스 인에이블 신호(xaed)가 하이 상태이면 인버터(I19 또는 I20)의 출력이 로우 상태로, 되고 그로인하여 NAND 게이트(G7)의 출력이 하이 상태가 된다. NAND 게이트(G8 내지 G11)가 NAND 게이트(G3 내지 G6)의 출력을 반전시켜 출력하게 된다. NAND 게이트(G8 내지 G11)의 출력이 뱅크 어드레스(bax01<0> 내지 bax01<3>)가 된다. 이들 뱅크 어드레스(bax01<0> 내지 bax01<3>)에 의해 메인 워드라인이 선택된다. 이를 좀 더 상세히 설명하면, 상기 로우 어드레스 인에이블 신호(xaed)는 로우 어드레스 버퍼(60)에 입력되는 어드레스(A<0:n>)가 변경되기 전까지(즉, 로우 어드레스 버퍼(60)에 새로운 어드레스(A<0:n>)가 입력되기 전까지), 하이 상태로 유지된다. 이때, 어드레스 래치(80)는 어드레스(A<0:n>)가 변경되기 전까지 이전에 래치한 로우 어드레스(Ax<j>)의 최하위 비트를 그대로 유지한다. 이 후, 로우 어드레스 버퍼(60)에 입력되는 어드레스(A<0:n>)가 변경될 때, 상기 로우 어드레스 인에이블 신호(xaed)가 설정 시간 동안만 로우 상태로 된다. 따라서, 상기 로우 어드레스 인에이블 신호(xaed)가 하이 상태인 동안, 인버터(I20)의 출력이 로우 상태로 유지되므로, 제 2 펄스 신호(Sel_iRAS2)에 상관없이 NAND 게이트(G7)의 출력이 하이 상태로 유지된다. 결국, 상기 로우 어드레스 인에이블 신호(xaed)가 하이 상태인 동안, NAND 게이트들(G8 내지 G11)의 출력(Bax_j; bax01<0>∼bax01<3>)의 로직 상태는 래치(80)에 저장된 로우 어드레스(Ax<j>)에 따라 결정된다. 결국, 래치(80)에 저장된 로우 어드레스(Ax<j>)가 변경되지 않는 한, NAND 게이트들(G8 내지 G11)의 출력(Bax_j; bax01<0>∼bax01<3>)은 이전의 로직 상태로 그대로 유지된다. 따라서, 주기적으로 토글하는 액티브 신호(ACT) 및 프리차지 신호(PCG)에 의해 내부 RAS 신호(iRAS_D)가 주기적으로 토글하고, 그 결과, 제 2 펄스 신호(Sel_iRAS2)가 주기적으로 발생되더라도, 래치(800)에 저장된 로우 어드레스(Ax<j>)가 변경되지 않으므로, 로우 프리 디코더(95)는 출력(Bax_j)의 로직 상태를 이전 상태 그대로 유지한다.
한편, 로우 어드레스 버퍼(60)에 입력되는 어드레스(A<0:n>)가 변경될 때에는, 상기 로우 어드레스 인에이블 신호(xaed)가 설정 시간 동안 로우 상태로 유지되므로, NAND 게이트(G7)의 출력은 제 2 펄스 신호(Sel_iRAS2)의 로직 상태에 따라 하이 또는 로우로 된다. 결국, 이 경우에는 제 2 펄스 신호(Sel_iRAS2)가 로우일 때(즉, 인버터(I19)의 출력이 하이일 때), NAND 게이트(G7)의 출력이 로우 상태로 된다. NAND 게이트(G7)의 출력이 로우 상태일 때에는 NAND 게이트들(G8 내지 G11)의 출력(Bax_j; bax01<0>∼bax01<3>)이 모두 하이 상태로 되므로, 출력(Bax_j)에 응답하여, 메인 워드 라인(MWLB)이 프리차지된다. 또, 상기 로우 어드레스 인에이블 신호(xaed)가 로우 상태이고, 제 2 펄스 신호(Sel_iRAS2)가 하이일 때(즉, 인버터(I19)의 출력이 로우일 때), NAND 게이트(G7)의 출력은 하이 상태로 된다. NAND 게이트(G7)의 출력이 하이 상태일 때에는 NAND 게이트들(G8 내지 G11)의 출력(Bax_j; bax01<0>∼bax01<3>)의 로직 상태는 래치(80)에 저장된 로우 어드레스(Ax<j>)에 따라 결정된다. 또, 출력(Bax_j)에 대응하는 메인 워드 라인(MWLB)이 액티브된다. 결과적으로, 하나의 메인 워드 라인(MWLB)에 대응하는 서브 워드 라인들 중 첫 번째 서브 워드라인의 액티브 시점으로부터, 마지막 서브 워드라인의 프리차지 동안(즉, 로우 어드레스의 최하위 비트의 상태가 천이(또는 변경)하지 않는 동안), 해당 메인 워드 라인(MWLB)은 토글하지 않는다. 따라서, 메인 워드라인의 액티브 및 프리차지의 반복에 따른 소모 전류가 감소될 수 있다.
도 11 은 본 발명에 따라 서브 워드라인이 선택되는 과정을 설명하기 위한 타이밍도이다.
로우 어드레스(Ax<j>)의 최하위 비트가 로우 상태에서 하이 상태로 천이되는 경우 이 하이 상태를 어드래스 래치(80)에 의해 래치한다. 로우 프리디코더(95)의 출력(Bax_j[n-1])은 하이 상태에서 로우 상태로 천이한다. 로우 프리디코더(95)의 출력(Bax_j[n])은 로우 상태에서 하이 상태로 천이한다. 로우 프리디코더(95)의 출력(Bax_j[n+1])은 로우 상태를 유지하게 된다. 그러므로 메인 워드라인(MWLB[k])은 하이 상태에서 로우 상태로 천이하고, 메인 워드라인([k+1])은 하이 상태를 유지한다. 따라서 서브 워드라인(SWL)은 액티브(ACT)시 마다 하이 상태로 인에이블된다.
어드레스 래치(80)에 래치된 로우 어드레스(Ax<j>)의 최하위 비트가 바뀌는 경우(에를 들어, 하이 상태에서 로우 상태로 바뀌는 경우) 이 하이 상태를 어드레스 래치(80)에 의해 래치한다. 로우 프리디코더(95)의 출력(Bax_j[n-1])은 로우 상태를 유지한다. 로우 프리디코더(95)의 출력(Bax_j[n])은 하이 상태에서 로우 상태로 천이한다. 로우 프리디코더(95)의 출력(Bax_j[n+1])은 로우 상태에서 하이 상태로 천이한다. 그러므로 메인 워드라인(MWLB[k])은 로우 상태에서 하이 상태로 천이하고, 메인 워드라인([k+1])은 하이 상태에서 로우 상태로 천이한다. 즉, 로우 어드레스의 최하위 비트가 바뀌는 경우에만 메인 워드라인이 토글하게 되므로 메인 워드라인의 캐패시터에 차지 및 디스차지되는 Vpp 소모전류를 줄일 수 있다.
한번 메인 워드 라인을 Vpp를 이용하여 액티브 및 프리차지할 때 소모되는 전류 i=C(메인워드라인의 캐패시터) x Vpp/t 가 된다.
예를 들어 8개의 서브 워드라인 드라이버의 워드라인을 순차적으로 인에이블하는데 소모되는 전류를 계산하기로 한다.
종래의 경우 소모되는 전류 I= 8(서브 워드라인의 수)*2(액티브 및 프리차지) x i(메인 워드라인을 Vpp를 이용하여 액티브 및 프리차지할 때 소모되는 전류)가 된다.
반면에 본 발명의 경우에는 I= 1 * 2(처음 액티브 액티브 및 마지막 프리차지) x i(메인 워드라인을 Vpp를 이용하여 액티브 및 프리차지할 때 소모되는 전류)가 된다.
따라서 본 발명에 의하면 종래보다 소모 전류를 1/8로 감소할 수 있다.
상술한 바와 같이 본 발명에 의하면 메인 워드라인이 로우 어드레스의 최하위 비트의 상태가 천이 할때만 토글하게 되므로 메인 워드라인의 캐패시터에 차지 및 디스차지되는 Vpp 소모전류를 줄일 수 있다.
또한 본 발명은 리프래쉬 동작과 같은 일정한 시간에 모든 셀을 리프래쉬하기 위해 순차적으로 워드라인을 인에이블시키는 경우에 대단히 효율적이다.

Claims (4)

  1. 액티브 신호 및 프리차지 신호에 따라 내부 RAS 신호를 생성하기 위한 뱅크 제어부;
    상기 내부 RAS 신호가 천이될 때, 제 1 펄스 신호를 생성하기 위한 제 1 펄스 발생 회로;
    상기 내부 RAS 신호 또는 셀프 리프래쉬 신호가 천이될 때, 제 2 펄스 신호를 생성하기 위한 제 2 펄스 발생 회로;
    상기 제 1 펄스 신호에 따라 로우 어드레스의 최하위 비트를 래치하기 위한 어드레스 래치; 및
    상기 제 2 펄스 신호 및 로우 어드레스 인에이블 신호에 응답하여, 상기 어드레스 래치의 출력을 디코딩하고, 프리 디코딩 신호를 출력하는 로우 프리 디코더를 포함하는 반도체 메모리 소자의 메인 로우 디코더.
  2. 제 1 항에 있어서,
    상기 제 1 펄스 생성회로는 상기 내부 RAS 신호의 천이를 검출하는 수단; 및
    상기 검출 수단의 출력에 따라 상기 제1 펄스 신호를 생성하는 펄스 생성부를 포함하는 반도체 메모리 소자의 메인 로우 디코더.
  3. 제 1 항에 있어서,
    상기 어드레스 래치는 반전되어 입력되는 상기 로우 어드레스의 최하위 비트를, 상기 제 1 펄스 신호에 따라 인에이블되어 다시 반전시켜 출력하는 인버터;
    상기 제 1 펄스 신호를 반전시킨 신호에 따라 인에이블되어, 상기 인버터로부터 수신되는 상기 로우 어드레스의 최하위 비트를 래치하고, 그 래치된 신호를 출력하는 래치; 및
    상기 래치의 출력을 드라이브시켜, 출력하는 구동부를 포함하는 반도체 메모리 소자의 메인 로우 디코더.
  4. 제 1 항에 있어서,
    상기 로우 프리 디코더는 상기 어드레스 래치의 출력을 디코딩하고, 그 디코딩 신호를 출력하는 더코더;
    상기 제 2 펄스 신호 또는 상기 로우 어드레스 인에이블 신호에 따라 제어 신호를 발생하는 제어부; 및
    상기 제어 신호에 따라 상기 디코딩 신호를 반전시켜 상기 프리 디코딩 신호로서 출력하는 출력부를 포함하는 반도체 메모리 소자의 메인 로우 디코더.
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