KR20220029307A - 메모리 디바이스에서 전력 관리 동작을 제어하기 위한 시스템 및 방법 - Google Patents

메모리 디바이스에서 전력 관리 동작을 제어하기 위한 시스템 및 방법 Download PDF

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Abstract

메모리 회로의 웨이크업 동작을 제어하기 위한 시스템 및 방법이 제공된다. 상기 메모리 회로는 복수의 메모리 셀을 구비한 메모리 어레이와, 제1 로직 회로부와, 제1 스위칭 회로부와, 제1 래치 회로부와, 제2 스위칭 회로부를 포함할 수 있다. 상기 제1 로직 회로부는 상기 복수의 메모리 셀 중 제1 메모리 셀에 대한 제1 비트 라인 프리차지 신호를 생성하도록 구성될 수 있는데, 상기 제1 비트 라인 프리차지 신호는 슬립 신호에 응답하여 생성된다. 상기 제1 스위칭 회로부는 상기 제1 비트 라인 프리차지 신호에 응답하여 상기 제1 메모리 셀의 하나 이상의 비트 라인에 전력을 제공하도록 구성될 수 있다. 상기 제1 래치 회로는 상기 슬립 신호와 상기 제1 비트 라인 프리차지 신호를 수신할 수 있고 지연된 슬립 신호를 생성한다. 상기 제2 로직 회로부는 상기 복수의 메모리 셀 중 제2 메모리 셀에 대한 제2 비트 라인 프리차지 신호를 생성하도록 구성될 수 있는데, 상기 제2 비트 라인 프리차지 신호는 상기 지연된 슬립 신호에 응답하여 생성된다. 상기 제2 스위칭 회로부는 상기 제2 비트 라인 프리차지 신호에 응답하여 상기 제2 메모리 셀의 하나 이상의 비트 라인에 전력을 제공하도록 구성될 수 있다.

Description

메모리 디바이스에서 전력 관리 동작을 제어하기 위한 시스템 및 방법{SYSTEMS AND METHODS FOR CONTROLLING POWER MANAGEMENT OPERATIONS IN A MEMORY DEVICE}
[관련 출원과의 상호 참조]
본 출원은 2020년 8월 31일에 출원한 발명의 명칭이 "Bit Line Pre-Charge Tracking Circuit for Power Management Modes in SRAM"인 미국 임시 출원 번호 63/072,310에 대해 우선권을 주장하며, 이 우선권 출원은 그 전체가 여기에 참조로 포함된다.
[기술 분야]
본 특허 문서에 기술하는 기술은 개괄적으로 반도체 메모리 시스템에 관한 것이며, 더 구체적으로는 반도체 메모리 시스템을 위한 전력 관리 시스템 및 방법에 관한 것이다.
대개 전력 게이트는 저전력 SRAM에서 주변장치 및 메모리 어레이를 턴오프하는데 사용된다. 메모리가 슬립 모드(예컨대, 셧다운, 딥 슬립, 및 라이트 슬립)에서 벗어나면, 일반적으로 메모리의 내부 공급 전압을 높이기 위해 대형 전력 게이트가 사용된다. 통상의 설계에서, 내부 공급 전압에 짧은 웨이크업 시간을 제공하면 대량의 돌입 전류를 야기하게 된다. 그래서 통상 돌입 전류(예컨대, 웨이크업 피크 전류)와 메모리 웨이크업 시간 간에는 설계 트레이드오프가 존재한다.
라이트 슬립 모드 시에는 메모리 시스템의 비트 라인 프리차지 회로 및 워드 라인 내부 공급이 통상 턴오프된다. 대개 메모리 설계 기준은 특히 라이트 슬립 모드 시에 미션 모드(R/W 동작) 피크 전류보다 작은 웨이크업 피크 전류를 유지하는 것을 요구한다. 일부 알려진 메모리 시스템은 메모리 뱅크 내에서 거의 동일한 시간에 비트 라인들이 프리차지되기 때문에 라이트 슬립 웨이크업 시에 이 기준을 충족하지 못한다.
순차적인 웨이크업은 메모리 시스템에서 웨이크업 피크 전류를 저감시키는데 사용되는 기술이다. 그러나, 순차적인 웨이크업 기술을 채택하는 다수의 알려진 시스템에서는 모든 메모리 매크로 및 PVT에 걸쳐 비트 라인 프리차지 신호와 슬립 신호 지연을 일치시키는 것이 어렵다. 그 결과, 메모리 어레이의 좌측 및 우측 상에서 비트 라인들은 거의 동일한 시간에 프리차징된다.
본 개시내용의 양태들은 첨부 도면을 참조한 이하의 상세한 설명으로부터 가장 잘 이해된다.
도 1은 반도체 메모리(예컨대, SRAM)를 위한 일례의 전력 관리 회로의 도면이다.
도 2는 도 1의 전력 관리 회로의 예시적인 동작을 보여주는 타이밍도이다.
도 3a 내지 도 3c는 예컨대 도 1에서 하나 이상의 래치 회로로서 사용될 수 있는 SR 래치의 일례를 도시한다.
도 4는 반도체 메모리(예컨대, SRAM)를 위한 다른 예의 전력 관리 회로의 도면이다.
도 5는 반도체 메모리(예컨대, SRAM)를 위한 제3 예의 전력 관리 회로의 도면이다.
도 6은 도 5의 전력 관리 회로의 예시적인 동작을 보여주는 타이밍도이다.
도 7은 반도체 메모리(예컨대, SRAM)를 위한 제4 예의 전력 관리 회로의 도면이다.
도 8은 비트 라인 지연 추적 엘리먼트를 구비한 SR 래치(800)의 일례를 도시한다.
도 9는 비트 라인 지연 추적 엘리먼트를 구비한 다른 예의 SR 래치를 도시한다.
도 10은 메모리 어레이에 대한 웨이크업 동작을 제어하기 위한 예시적인 방법의 흐름도이다.
이하의 설명에서는 제공하는 청구 대상의 상이한 특징을 구현하기 위해 다수의 상이한 실시형태 또는 예를 제공한다. 본 개시내용을 단순화하기 위해 컴포넌트 및 구성의 특정 실시예에 대해 후술한다. 물론 이들은 예시일 뿐이며, 한정되는 것을 목적으로 하지 않는다. 또한, 본 개시내용은 다양한 실시예에서 참조 번호 및/또는 문자를 반복할 수 있다. 이 반복은 단순화 및 명확화를 위한 것이며, 그 자체가 설명하는 다양한 실시형태 및/또는 구성 사이의 관계를 지시하지 않는다.
메모리 시스템에서의 전력 관리를 위한 시스템 및 방법을 여기에 설명한다. 실시형태에 있어서, 전력 관리 모드(예컨대, 셧다운, 딥 슬립, 및 라이트 슬립)에서 벗어날 경우 피크 전류를 저감시키기 위해 비트 라인 프리차지 신호를 추적하는 래치 회로(SR 래치 등)가 반도체 메모리 시스템(예컨대, SRAM)에 추가된다. 이런 식으로, 메모리 뱅크 내에서의 순차적인 비트 라인 프리차지 동작이 달성될 수 있고, 그 결과 기존의 SRAM 아키텍처와 비교해서 웨이크업 피크 전류가 감소할 수 있다.
도 1은 반도체 메모리(예컨대, SRAM)를 위한 일례의 전력 관리 회로(100)의 도면이다. 예시적인 전력 관리 회로(100)는 로컬 입출력(I/O) 시스템(104) 및 글로벌 I/O 시스템(106)에 의해 제어되는 복수의 메모리 셀을 구비한 메모리 어레이(102)를 포함한다. 글로벌 I/O 시스템(106)은 슬립 신호(SLP)를 생성하는 로직 회로부(108), 및 판독 또는 기록 동작을 위해 메모리 어레이(102) 내의 메모리 셀을 선택하기 위한 어드레싱 신호(TOP, BOT) 및 클록 신호(ICLK)을 생성하는 클록 생성기 및 어드레스 디코더(110)를 포함한다. 구체적으로, 예시하는 실시형태에서, 글로벌 I/O 시스템(106)은 셧다운 모드(SD) 신호(109), 딥 슬립 모드(DSLP) 신호(111), 및 라이트 슬립 모드(LSLP) 신호(113)를 포함하는 전력 관리 신호의 함수에 따라 슬립 신호(SLP)를 생성하는 OR 게이트(108)를 포함한다. 이들 3 모드(SD, DSLP 및 LSLP)가 메모리 시스템을 위한 전력 관리를 제어한다. 예를 들어, 라이트 슬립 모드에서는, 비트 라인 프리차지 회로 및 워드 라인 드라이버가 턴오프될 수 있고, 딥 슬립 모드에서는 메모리 로직이 턴오프될 수 있고, 셧다운 모드에서는 메모리 회로 전체가 턴오프될 수 있다. 예시하는 실시형태에서, 클록 생성기 및 어드레스 디코더(110)는 글로벌 클록 신호(115)(CLK) 및 칩 인에이블 신호(117)(CEB)의 함수에 따라 클록 신호를 생성하고, 어드레스 워드(119)(ADR[N:0]) 및 칩 인에이블 신호(117)(CEB)의 함수에 따라 어드레스 신호(TOP, BOT)를 생성한다.
로컬 I/O 시스템(104)은 슬립 신호(SLP) 및 클록(ICLK) 및 어드레스(TOP, BOT) 신호의 함수에 따라 각각의 메모리 셀의 비트 라인에 대한 전력을 제어하기 위한 비트 라인 프리차지(BPCHB) 신호를 생성하는, 메모리 어레이(102) 내의 메모리 셀 각각에 대한 로직 회로부를 포함한다. 로컬 I/O 시스템(104)은 슬립 신호(SLP)를 래치하는 복수의 SR 래치를 더 포함하는데, 이들 SR 래치는 메모리 웨이크업 동작(예컨대, 셧다운, 딥 슬립, 또는 라이트 슬립으로부터의 이탈)을 지시하는 슬립 신호(SLP)의 천이로 메모리 어레이(102) 내의 복수의 메모리 셀이 순차적으로 전력을 수신하게 되도록 비트 라인 프리차지(BPCHB) 신호에 의해 각각 제어된다.
예시하는 실시형태에서, 메모리 어레이(102)는 제1 (하단 좌측) 메모리 셀(112), 제2 (하단 우측) 메모리 셀(114), 제3 (상단 좌측) 메모리 셀(116), 및 제4 (상단 우측) 메모리 셀(118)을 포함한다. 글로벌 I/O 시스템(106)으로부터의 슬립 신호(SLP)는 예시하는 실시형태에 있어서 하단 좌측 메모리 셀(112)에 대한 슬립 신호(119)(SLP_BOT_LEFT)로서 로컬 I/O 시스템(104)에서 수신된다.
슬립 신호(119)(SLP_BOT_LEFT)는 클록(ICLK) 및 어드레싱(TOP, BOT) 신호와 함께 하단 좌측 메모리 셀(112)에 대한 로직 회로부(120, 122)에 입력된다. 보다 구체적으로, 하단 좌측 메모리 셀(112)에 대한 로직 회로는 어드세싱(TOP, BOT) 신호를 수신하는 입력을 구비한 제1 로직(AND) 게이트(120)와, 제1 로직 게이트(120)의 출력 및 슬립 신호(119)(SLP_BOT_LEFT)를 수신하는 입력을 구비한 제2 로직(OR) 게이트(122)를 포함한다. 제2 로직(OR) 게이트(122)의 출력은 하단 좌측 메모리 셀(122) 내의 스위칭 회로부에 대해 비트 라인 프리차지 신호(123)(BPCHB_BOT_LEFT)를 제공한다. 구체적으로, 비트 라인 프리차지 신호(123)(BPCHB_BOT_LEFT)는 공급 전압에 결합되는 소스 단자와, 하단 좌측 메모리 셀(112)의 비트 라인(121)(BL_BOT_LEFT) 및 비트 라인바(125)(BLB_BOT_LEFT) 입력에 각각 결합되는 드레인 단자를 포함하는, 한 쌍의 PMOS 트랜지스터(126, 128)의 게이트 단자에서 수신된다.
메모리 웨이크업 동작을 지시하는 슬립 신호(119)(SLP_BOT_LEFT)의 천이에 응답하여, 하단 좌측 메모리 셀(112)에 대한 로직 회로(120, 122)는 공급될 전력이 메모리 셀 비트 라인(121, 125)(BL_BOT_LEFT 및 BLB_BOT_LEFT)을 프리차징하게 하는 비트 라인 프리차지 신호(123)(BPCHB_BOT_LEFT)에 대한 로직 상태를 생성한다. 보다 구체적으로, PMOS 트랜지스터(126, 128)는 메모리 웨이크업 동작(예컨대, 셧다운, 딥 슬립, 또는 라이트 슬립으로부터의 이탈)에 응답하여 메모리 어레이(102)가 파워온될 때에 비트 라인 전압을 초기화하기 위해 메모리 셀(122)의 비트 라인(121, 125)(BL_BOT_LEFT 및 BLB_BOT_LEFT)에 전력을 공급하도록 비트 라인 프리차지 신호(123)(BPCHB_BOT_LEFT)에 의해 제어된다. 이 동작의 일례가 도 2에 도시하는 타이밍도(200)에 예시된다.
도 2를 참조하면, 웨이크업 동작은 글로벌 I/O 시스템(106)에 의해 수신되는 슬립 신호(113)(LSLP)의 로직 하이에서 로직 로우로의 천이(201)에 의해 개시된다. 슬립 신호(113)(LSLP)의 로직 상태 천이(201)는 로컬 I/O 시스템(114)에 의해 수신되는 슬립 신호(119)(SLP_BOT_LEFT)의 대응하는 로직 상태 천이(203)를 야기한다. 도 1을 참조하여 앞에서 상세히 설명한 바와 같이, 슬립 신호(119)(SLP_BOT_LEFT)의 로직 상태 천이는 하단 좌측 메모리 셀(112)에 대한 로직 회로(120, 122)로 하여금 비트 라인 프리차지 신호(123)(BPCHB_BOT_LEFT)의 로직 상태를 천이시켜서(205), 공급될 전력이 메모리 셀 비트 라인(121, 125)(BL_BOT_LEFT 및 BLB_BOT_LEFT)을 프리차징하게 한다. 메모리 셀 비트 라인(121, 125)(BL_BOT_LEFT 및 BLB_BOT_LEFT)의 프리차징은 도 2의 타이밍도(200)에서 비트 라인 프리차지 신호(123)(BPCHB_BOT_LEFT)의 로직 상태 천이(205)에 응답하여 발생하는 전압 천이(207)로 볼 수 있다.
다시 도 1을 참조하면, 슬립 신호(119)(SLP_BOT_LEFT) 및 비트 라인 프리차지 신호(123)(BPCHB_BOT_LEFT)도 제1 래치 회로(124)에 대한 입력으로서 수신된다. 제1 래치 회로(124)는 슬립 신호(119)(SLP_BOT_LEFT) 및 비트 라인 프리차지 신호(123)(BPCHB_BOT_LEFT)에 응답하여 제1 지연된 슬립 신호(129)(SLP_BOT_RIGHT)를 생성하는데, 제1 지연된 슬립 신호(129)(SLP_BOT_RIGHT)의 로직 상태는 하단 좌측 메모리 셀(112)의 비트 라인 전압(121, 125)(BL_BOT_LEFT 및 BLB_BOT_LEFT)이 초기화된 이후까지 천이(웨이크업 동작을 지시)하지 못한다.
도 2의 타이밍도(200)에서 보다시피, 제1 지연된 슬립 신호(129)(SLP_BOT_RIGHT)는 비트 라인 프리차지 신호(123)(BPCHB_BOT_LEFT)가 로직 하이에서 로직 로우로 천이한 후에만 로직 상태 천이(209)를 시작한다. 이에 하단 좌측 메모리 셀(112)의 비트 라인 전압(BL_BOT_LEFT 및 BLB_BOT_LEFT)의 프리차징과 하단 우측 메모리 셀(114)에 대한 웨이크업 동작의 개시 사이에 시간 지연(210)이 발생한다.
다시 도 1을 참조하면, 제1 지연된 슬립 신호(129)(SLP_BOT_RIGHT)는 하단 우측 메모리 셀(114)에 대한 로직 회로(130, 132)에 슬립 신호 입력으로서 그리고 제2 래치 회로(134)에 입력으로서 제공된다. 하단 우측 메모리 셀(114)에 대한 로직 회로는 어드세싱(TOP, BOT) 신호를 수신하는 입력을 구비한 제1 로직(AND) 게이트(130)와, 제1 로직 게이트(130)의 출력 및 제1 지연된 슬립 신호(129)(SLP_BOT_RIGHT)를 수신하는 입력을 구비한 제2 로직(OR) 게이트(132)를 포함한다. 제2 로직(OR) 게이트(132)의 출력은 하단 우측 메모리 셀(122) 내의 스위칭 회로부에 대해 비트 라인 프리차지 신호(131)(BPCHB_BOT_RIGHT)를 제공한다. 구체적으로, 비트 라인 프리차지 신호(131)(BPCHB_BOT_RIGHT)는 공급 전압에 결합되는 소스 단자와, 하단 우측 메모리 셀(114)의 비트 라인(133)(BL_BOT_RIGHT) 및 비트 라인바(135)(BLB_BOT_RIGHT) 입력에 각각 결합되는 드레인 단자를 포함하는, 한 쌍의 PMOS 트랜지스터(136, 138)의 게이트 단자에서 수신된다.
메모리 웨이크업 동작을 지시하는 제1 지연된 슬립 신호(129)(SLP_BOT_RIGHT)의 천이에 응답하여, 하단 우측 메모리 셀(114)에 대한 로직 회로(130, 132)는 PMOS 트랜지스터(136, 138)로 하여금 전력을 공급하여 메모리 셀 비트 라인(133, 135)(BL_BOT_RIGHT 및 BLB_BOT_RIGHT)을 프리차징하게 하는 비트 라인 프리차지 신호(131)(BPCHB_BOT_RIGHT)에 대한 로직 상태를 생성한다. 도 2의 타이밍도에서 보다시피, 제1 지연된 슬립 신호(129)(SLP_BOT_RIGHT)의 로직 상태 천이(209)는 하단 우측 메모리 셀(114)에 대한 로직 회로(130, 132)로 하여금 비트 라인 프리차지 신호(131)(BPCHB_BOT_RIGHT)의 로직 상태를 천이시켜서(211), 공급될 전력이 메모리 셀 비트 라인(133, 135)(BL_BOT_RIGHT 및 BLB_BOT_RIGHT)을 프리차징하게 한다. 메모리 셀 비트 라인(133, 135)(BL_BOT_RIGHT 및 BLB_BOT_RIGHT)의 프리차징은 도 2의 타이밍도(200)에서 비트 라인 프리차지 신호(131)(BPCHB_BOT_RIGHT)의 로직 상태 천이(211)에 응답하여 발생하는 전압 천이(213)로 볼 수 있다.
다시 도 1을 참조하면, 제1 지연된 슬립 신호(129)(SLP_BOT_RIGHT) 및 비트 라인 프리차지 신호(131)(BPCHB_BOT_RIGHT)는 또한 제2 지연된 슬립 신호(139)(SLP_TOP_LEFT)를 생성하는 제2 래치 회로(134)에 대한 입력으로서 수신된다. 제2 래치 회로(134)에 의한 제2 지연된 슬립 신호(139)(SLP_TOP_LEFT)의 생성은, 하단 우측 메모리 셀(114)의 비트 라인 전압(133, 135)(BL_BOT_RIGHT 및 BLB_BOT_RIGHT)이 초기화된 이후까지 제2 지연된 슬립 신호(139)(SLP_TOP_LEFT)의 로직 상태가 천이(웨이크업 동작을 지시)하지 못하도록 지연된다.
도 2의 타이밍도(200)에서 보다시피, 제2 지연된 슬립 신호(139)(SLP_TOP_LEFT)는 비트 라인 프리차지 신호(131)(BPCHB_BOT_RIGHT)가 로직 하이에서 로직 로우로 천이한 후에만 하이-로우 로직 상태 천이(215)를 시작한다. 이에 하단 우측 메모리 셀(114)의 비트 라인 전압(133, 135)(BL_BOT_RIGHT 및 BLB_BOT_RIGHT)의 프리차징과 상단 좌측 메모리 셀(116)에 대한 웨이크업 동작의 개시 사이에 시간 지연(216)이 발생한다.
다시 도 1을 참조하면, 제2 지연된 슬립 신호(139)(SLP_TOP_LEFT)는 상단 좌측 메모리 셀(116)에 대한 로직 회로(140, 142)에 슬립 신호 입력으로서 그리고 또 제3 래치 회로(144)에 입력으로서 제공된다. 상단 좌측 메모리 셀(116)에 대한 로직 회로는 어드세싱(TOP, BOT) 신호를 수신하는 입력을 구비한 제1 로직(AND) 게이트(140)와, 제1 로직 게이트(140)의 출력 및 제2 지연된 슬립 신호(139)(SLP_TOP_LEFT)를 수신하는 입력을 구비한 제2 로직(OR) 게이트(142)를 포함한다. 제2 로직(OR) 게이트(142)의 출력은 상단 좌측 메모리 셀(116) 내의 스위칭 회로부에 대해 비트 라인 프리차지 신호(141)(BPCHB_TOP_LEFT)를 제공한다. 구체적으로, 비트 라인 프리차지 신호(141)(BPCHB_TOP_LEFT)는 공급 전압에 결합되는 소스 단자와, 상단 좌측 메모리 셀(116)의 비트 라인(143)(BL_TOP_LEFT) 및 비트 라인바(145)(BLB_TOP_LEFT) 입력에 각각 결합되는 드레인 단자를 포함하는, 한 쌍의 PMOS 트랜지스터(146, 148)의 게이트 단자에서 수신된다.
메모리 웨이크업 동작을 지시하는 제2 지연된 슬립 신호(139)(SLP_TOP_LEFT)의 천이에 응답하여, 상단 좌측 메모리 셀(116)에 대한 로직 회로(140, 142)는 PMOS 트랜지스터(146, 148)로 하여금 전력을 공급하여 메모리 셀 비트 라인(143, 145)(BL_TOP_LEFT 및 BLB_TOP_LEFT)을 프리차징하게 하는 비트 라인 프리차지 신호(141)(BPCHB_TOP_LEFT)에 대한 로직 상태를 생성한다. 도 2의 타이밍도에서 보다시피, 제2 지연된 슬립 신호(139)(SLP_TOP_LEFT)의 로직 상태 천이(215)는 상단 좌측 메모리 셀(116)에 대한 로직 회로(140, 142)로 하여금 비트 라인 프리차지 신호(141)(BPCHB_TOP_LEFT)의 로직 상태를 천이시켜서(217), 공급될 전력이 메모리 셀 비트 라인(143, 145)(BL_TOP_LEFT 및 BLB_TOP_LEFT)을 프리차징하게 한다. 메모리 셀 비트 라인(143, 145)(BL_TOP_LEFT 및 BLB_TOP_LEFT)의 프리차징은 도 2의 타이밍도(200)에서 비트 라인 프리차지 신호(141)(BPCHB_TOP_LEFT)의 로직 상태 천이(217)에 응답하여 발생하는 전압 천이(219)로 볼 수 있다.
다시 도 1을 참조하면, 제2 지연된 슬립 신호(139)(SLP_TOP_LEFT) 및 비트 라인 프리차지 신호(141)(BPCHB_TOP_LEFT)는 또한 제3 지연된 슬립 신호(149)(SLP_TOP_RIGHT)를 생성하는 제3 래치 회로(144)에 대한 입력으로서 수신된다. 제3 래치 회로(144)에 의한 제3 지연된 슬립 신호(149)(SLP_TOP_RIGHT)의 생성은, 상단 좌측 메모리 셀(116)의 비트 라인 전압(143, 145)(BL_TOP_LEFT 및 BLB_TOP_LEFT)이 초기화된 이후까지 제3 지연된 슬립 신호(149)(SLP_TOP_RIGHT)의 로직 상태가 천이(웨이크업 동작을 지시)하지 못하도록 지연된다.
도 2의 타이밍도(200)에서 보다시피, 제3 지연된 슬립 신호(149)(SLP_TOP_RIGHT)는 비트 라인 프리차지 신호(141)(BPCHB_TOP_LEFT)가 로직 하이에서 로직 로우로 천이한 후에만 하이-로우 로직 상태 천이(221)를 시작한다. 이에 상단 좌측 메모리 셀(116)의 비트 라인 전압(BL_TOP_LEFT 및 BLB_TOP_LEFT)의 프리차징과 상단 우측 메모리 셀(118)에 대한 웨이크업 동작의 개시 사이에 시간 지연(222)이 발생한다.
다시 도 1을 참조하면, 제3 지연된 슬립 신호(149)(SLP_TOP_RIGHT)는 상단 좌측 메모리 셀(118)에 대한 로직 회로(150, 152)에 슬립 신호 입력으로서 제공된다. 상단 우측 메모리 셀(118)에 대한 로직 회로는 어드세싱(TOP, BOT) 신호를 수신하는 입력을 구비한 제1 로직(AND) 게이트(150)와, 제1 로직 게이트(145)의 출력 및 제3 지연된 슬립 신호(149)(SLP_TOP_RIGHT)를 수신하는 입력을 구비한 제2 로직(OR) 게이트(152)를 포함한다. 제2 로직(OR) 게이트(152)의 출력은 상단 우측 메모리 셀(118) 내의 스위칭 회로부에 대해 비트 라인 프리차지 신호(151)(BPCHB_TOP_RIGHT)를 제공한다. 구체적으로, 비트 라인 프리차지 신호(151)(BPCHB_TOP_RIGHT)는 공급 전압에 결합되는 소스 단자와, 상단 우측 메모리 셀(118)의 비트 라인(153)(BL_TOP_RIGHT) 및 비트 라인바(155)(BLB_TOP_RIGHT) 입력에 각각 결합되는 드레인 단자를 포함하는, 한 쌍의 PMOS 트랜지스터(156, 158)의 게이트 단자에서 수신된다.
메모리 웨이크업 동작을 지시하는 제3 지연된 슬립 신호(149)(SLP_TOP_RIGHT)의 천이에 응답하여, 상단 우측 메모리 셀(118)에 대한 로직 회로(150, 152)는 PMOS 트랜지스터(156, 158)로 하여금 전력을 공급하여 메모리 셀 비트 라인(153, 155)(BL_TOP_RIGHT 및 BLB_TOP_RIGHT)을 프리차징하게 하는 비트 라인 프리차지 신호(151)(BPCHB_TOP_RIGHT)에 대한 로직 상태를 생성한다. 도 2의 타이밍도에서 보다시피, 제3 지연된 슬립 신호(149)(SLP_TOP_RIGHT)의 로직 상태 천이(221)는 상단 우측 메모리 셀(118)에 대한 로직 회로(150, 152)로 하여금 비트 라인 프리차지 신호(151)(BPCHB_TOP_RIGHT)의 로직 상태를 천이시켜서(223), 공급될 전력이 메모리 셀 비트 라인(153, 155)(BL_TOP_RIGHT 및 BLB_TOP_RIGHT)을 프리차징하게 한다. 메모리 셀 비트 라인(153, 155)(BL_TOP_RIGHT 및 BLB_TOP_RIGHT)의 프리차징은 도 2의 타이밍도(200)에서 비트 라인 프리차지 신호(151)(BPCHB_TOP_RIGHT)의 로직 상태 천이(223)에 응답하여 발생하는 전압 천이(225)로 볼 수 있다.
이런 식으로, 예시적인 실시형태(100)의 4개의 메모리 셀(112, 114, 116, 118)은 도 2에 도시한 예의 타이밍도(200)에서 도시하는 바와 같이, 순차적으로 프리차징된다. 도 2에서도 보다시피, 순차적인 웨이크업 동작은 생성된 웨이크업 전류 인입(230)이 4개의 분리된 간격 동안 발생하게 하여, 다수의 메모리 셀에 대해 동시적인 웨이크업 동작을 수행하는 시스템에 비해 피크 웨이크업 전류를 저감시킨다.
도 3a 내지 도 3c는 예컨대 도 1에서 하나 이상의 래치 회로(124, 134, 144)로서 사용될 수 있는 SR 래치(300)의 일례를 도시한다. 도 3a에 도시하는 바와 같이, 예시적인 SR 래치(300)는 한 쌍의 로직(NOR) 게이트(302, 304) 및 한 쌍의 인버터(306, 308)를 포함한다. 로직(NOR) 게이트(302, 304)는 제1 로직(NOR) 게이트(302)의 출력이 제2 로직(NOR) 게이트(304)의 입력에 결합되고 제2 로직(NOR) 게이트(304)의 출력이 제1 로직(NOR) 게이트(302)에 입력으로서 결합되는, 피드백 구성으로 접속된다. 제1 인버터(306)가 제1 로직 게이트(302)의 제2 입력에 결합되고, 제2 인버터(308)가 제2 로직(NOR) 게이트(304)의 출력에 결합된다. 비트 라인 프라차지 신호(예컨대, BLPCHB_BOT_LEFT)가 제1 인버터(306)에 입력으로서 결합되고, 제1 슬립 신호(예컨대, SLP_BOT_LEFT)가 제2 로직(NOR) 게이트(304)에 제2 입력으로서 결합된다. 제2 인버터(308)의 출력은 지연된 슬립 신호(예컨대, SLP_BOT_RIGHT)를 제공한다.
예시적인 SR 래치(300)에 대한 로직 상태표(310)는 도 3b에서 볼 수 있다. 표(310)의 제1 행(312)에서 보다시피, 제1 슬립 신호(예컨대, SLP_BOT_LEFT) 및 비트 라인 프라차지 신호(예컨대, BLPCHB_BOT_LEFT) 둘 다가 로직 로우 상태이면, 지연된 슬립 신호(예컨대, SLP_BOT_RIGHT)도 로직 로우 상태가 될 것이며, 이것은 메모리 셀에 대한 대기 모드를 지시한다. 도 2를 참조하여 앞에서 상세히 설명한 바와 같이, 제1 슬립 신호(예컨대, SLP_BOT_LEFT) 및 비트 라인 프라차지 신호(예컨대, BLPCHB_BOT_LEFT)가 둘 다 로직 로우 상태이면 - 대기 모드를 지시 -, 메모리 셀에 대한 비트 라인 전압은 프리차징될 것이다.
로직 상태표(310)의 제2 행(314)에서 보다시피, 제1 슬립 신호(예컨대, SLP_BOT_LEFT)가 로직 로우 상태이고 비트 라인 프라차지 신호(예컨대, BLPCHB_BOT_LEFT)가 로직 하이 상태이면, 지연된 슬립 신호(예컨대, SLP_BOT_RIGHT)는 로직 로우 상태가 될 것이고, 메모리 셀은 판독/기록(RD/WR) 모드가 될 것이다.
로직 상태표(310)의 제3 행(316)에서 보다시피, 제1 슬립 신호(예컨대, SLP_BOT_LEFT)가 로직 하이 상태이고 비트 라인 프리차지 신호(예컨대, BLPCHB_BOT_LEFT)가 로직 로우 상태인 경우의 상태는 불가능하다. 이 상태는 제1 슬립 신호(예컨대, SLP_BOT_LEFT)에 대한 로직 로우 상태가 또한 비트 라인 프리차지 신호(예컨대, BLPCHB_BOT_LEFT)에 대한 로직 하이 상태를 야기할 것이기 때문에 불가능하다.
로직표(310)의 제4 행(318)에서 보다시피, 제1 슬립 신호(예컨대, SLP_BOT_LEFT) 및 비트 라인 프라차지 신호(예컨대, BLPCHB_BOT_LEFT) 둘 다가 로직 하이 상태이면, 지연된 슬립 신호(예컨대, SLP_BOT_RIGHT)도 로직 하이 상태가 될 것이며, 이것은 메모리 셀에 대한 슬립 모드를 지시한다.
예시적인 SR 래치(300)에 대한 타이밍도(320)는 도 3c에서 볼 수 있다. 타이밍도(320)는 도 1에 도시한 메모리 시스템에서 제1 SR 래치(124)로서 사용되는 SR 래치(300)의 예시적인 동작을 보여준다. 도시하는 예에 있어서 시간(330)에서, 전력 관리 모드(SD 또는 DSLP 또는 LSLP)로 진입하기 위해 메모리 어서트 동작(memory assertion operation)이 개시된다. 보다시피, 전력 관리 신호(SD 또는 DSLP 또는 LSLP) 중 임의의 하나가 로직 로우 상태에서 로직 하이 상태로 천이하면, 전력 관리 신호가 로우 하이인 것에 따라 전력 관리 모드가 어서트된다. 예를 들어, LSLP 신호에 대한 로직 하이 상태는 라이트 슬립 모드를 개시할 수 있다. 타이밍도(320)에서 보다시피, 전력 관리 신호(SD 또는 DSLP 또는 LSLP)에 대한 로직 하이 상태는 슬립 신호(119)(SLP_BOT_LEFT)도 로직 로우에서 로직 하이로 천이시킨다. 슬립 신호(119)(SLP_BOT_LEFT)에 대한 로직 하이 상태의 결과로, 비트 라인 프리차지 신호(123)(BPCHB_BOT_LEFT)는 타아밍도에서 도면 부호 332로 나타내는 바와 같이 로직 로우 상태에서 로직 하이 상태로 천이한다. 비트 라인 프리차지 신호(123)(BPCHB_BOT_LEFT)에 대한 로직 하이 상태는 도 1을 참조하여 전술한 바와 같이, 비트 라인 프리차지 신호를 디스에이블시키며, 비트 라인({BL/BLB}_BOT_LEFT)(121, 125)은 타이밍도에서 도면 부호 334로 나타내는 바와 같이, 디스차징된다. 또한, 슬립 신호(119)(SLP_BOT_LEFT)는 도 1을 참조하여 전술한 바와 같이, 비트 라인 프리차지 신호(123)(BPCHB_BOT_LEFT)와 함께 래치 회로(124)에 입력되고, 그래서 이들 신호(119, 123) 둘 다에 대한 로직 하이 상태는 타이밍도에서 도면 부호 336로 나타내는 바와 같이, 지연된 슬립 신호(129)(SLP_BOT_RIGHT)를 로직 하이로 신속하게 천이시켜, 다음 (BT_RIGHT) 메모리 셀 내의 비트 라인도 디스차징을 시작하게 한다. 이런 식으로, 어서트 동안에, 래치 회로(124)는 비트 라인 프리차지 신호에 의해 지연되는 일 없이 슬립 신호가 메모리 셀들 사이에서 신속하게 전파되게 한다.
도시하는 예에 있어서 시간(350)에서, 도 1의 글로벌 I/O 시스템(106)에 의해 수신되는 SD(109), DSLP(111), 및 LSLP(113) 중 하나 이상이 로직 하이에서 로직 로우 상태로 되는 것에 의해 메모리 웨이크업 동작이 개시된다. 이에, 슬립 신호(119)(SLP_BOT_LEFT)가 로직 하이에서 로직 로우로 천이하여, 메모리 셀(112)의 웨이크업 동작을 개시한다. 슬립 신호(119)(SLP_BOT_LEFT)의 상태 변화는 비트 라인 프리차지 신호(123)(BPCHB_BOT_LEFT)의 로직 하이에서 로직 로우 상태로의 변화를 야기하여, 도 1을 참조하여 전술한 바와 같이, 메모리 셀 비트 라인(121, 125)({BL/BLB}_BOT_LEFT)에서 전압이 상승한다(즉, 프리차징이 일어난다). 슬립 신호(119)(SLP_BOT_LEFT) 및 비트 라인 프리차지 신호(123)(BPCHB_BOT_LEFT) 둘 다가 로직 로우 상태로 천이한 경우, SR 래치(300)는 도 3a와 도 3b를 참조하여 전술한 바와 같이, 지연된 슬립 신호(129)(SLP_BOT_RIGHT)를 로직 로우 상태로 천이시킬 것이다. 이러한 SR 래치(300)의 동작으로 말미암아 현재의 메모리 셀에서의 비트 셀 프리차징의 개시와 어레이의 다음 메모리 셀에서의 메모리 웨이크업 동작의 개시 사이에는 지연(355)이 발생한다.
도 4는 반도체 메모리(예컨대, SRAM)를 위한 다른 예의 전력 관리 회로(400)의 도면이다. 도 4에 도시하는 예(400)는 도 1에 도시한 예의 전력 관리 회로(100)와 동일하지만, 도 4에 도시하는 예(400)는 단 하나의 래치 회로(124)만 사용하고 후속의 래치 회로를 지연 회로(410 및 412)로 대체한다. 지연 회로(410 및 412)는 예컨대 각각 일련의 짝수 개의 인버터를 포함하는 버퍼일 수도 있다. 각각의 지연 회로(410 및 412)에 의해 발생하는 신호 지연의 길이는 예컨대 버퍼 회로에 포함되는 인버터의 수에 의해 결정될 수 있다.
메모리 웨이크업 동작이 글로벌 I/O 시스템(106)에 의해 수신되는 SD(109), DSLP(111), 및 LSLP(113) 중 하나 이상에 의해 개시될 때에, 하단 좌측 메모리 셀(112)에 대한 비트 라인(121, 125)(BL_BOT_LEFT 및 BLB_BOT_LEFT)는 프리차징되고, 도 1에 도시한 실시형태를 참조하여 전술한 바와 동일하게 래치 회로(124)에 의해 제1 지연된 슬립 신호(129)가 생성된다. 제1 지연된 슬립 신호(129)는 또한 도 1을 참조하여 전술한 바와 같이, 비트 라인(133, 135)(BL_BOT_RIGHT 및 BLB_BOT_RIGHT)도 프리차징되게 한다. 그러나, 이 실시형태(400)에 있어서 후속의 지연된 슬립 신호(420 및 430)(SLP_TOP_LEFT 및 SLP_TOP_RIGHT)는 지연 회로(410 및 412)에 의해 각각 생성된다. 이런 식으로, 상단 좌측 메모리 셀(116)에 대한 메모리 웨이크업 동작의 개시가 하단 우측 메모리 셀(114)에 대한 메모리 웨이크업 동작의 개시로부터 일정 시간량(D1)만큼 지연되고, 상단 우측 메모리 셀(118)에 대한 메모리 웨이크업 동작의 개시가 상단 좌측 메모리 셀(116)에 대한 메모리 웨이크업 동작의 개시로부터 일정 시간량(D2)만큼 지연된다. 시간 지연(D1 및 D2)의 길이는 각각의 지연 회로(410 및 412)의 사이즈에 의해(예컨대, 인버터의 수를 선택함으로써) 결정될 수 있고, 도 1의 실시형태에서 발생하는 순차적인 비트 라인 프리차징과 유사하게(또는 동일하게) 순차적으로 4개의 메모리 셀(112, 114, 116, 118)의 비트 라인이 프리차징되도록 구성될 수 있다.
도 5는 반도체 메모리(예컨대, SRAM)를 위한 제3 예의 전력 관리 회로(500)의 도면이다. 도 5에 도시하는 예(500)는 도 1에 도시한 예의 전력 관리 회로(100)와 동일하지만, 도 5에 도시하는 예(500)에서는 래치 회로(124, 134, 및 144)도 비트 라인 지연 추적 엘리먼트(510, 512, 및 514)를 각각 포함한다. 비트 라인 지연 추적 엘리먼트(510, 512, 및 514)는 예컨대, 각각의 메모리 엘리먼트(112, 114, 및 116)의 비트 라인에 의해 발생하는 RC 지연을 모사하도록 구성된 지연 회로일 수도 있다. 비트 라인 지연 추적 엘리먼트(510, 512, 및 514)는 예컨대 반도체 레이아웃에 추가 트레이스를 추가함으로써 구현될 수 있는데, 추가 트레이스의 길이는 비트 라인 기생(RC 곱) 지연에 의해 발생하는 RC 지연을 모사한 지연량을 야기하도록 선택된다.
도 6은 도 5의 전력 관리 회로(500)의 예시적인 동작을 보여주는 타이밍도(600)이다. 도 6에 도시하는 예의 전력 관리 동작(600)은 도 2에 도시한 전력 관리 동작과 유사하지만, 이 예(600)에서는, 타이밍도에서 도면 부호 610, 620, 및 630으로 나타내는 바와 같이, 지연된 슬립 신호(129, 139, 및 149)의 로직 하이에서 로직 로우로의 천이가 비트 라인 차징의 완료 시에 트리거링되도록 비트 라인 지연 엘리먼트(510, 512, 514)에 의해 타이밍조정된다.
도 7은 반도체 메모리(예컨대, SRAM)를 위한 제4 예의 전력 관리 회로(700)의 도면이다. 도 7에 도시하는 예(700)는 도 5에 도시한 예의 전력 관리 회로(500)와 동일하지만, 도 7에 도시하는 예(700)는 단 하나의 래치 회로(124) 및 대응하는 비트 라인 지연 추적 엘리먼트(510)만 사용하고 후속의 래치 회로 및 비트 라인 지연 추적 엘리먼트를 지연 회로(710 및 712)로 대체한다. 지연 회로(710 및 712)는 예컨대 각각 일련의 짝수 개의 인버터를 포함하는 버퍼일 수도 있다. 각각의 지연 회로(710 및 712)에 의해 발생하는 신호 지연의 길이는 예컨대 버퍼 회로에 포함되는 인버터의 수에 의해 결정될 수 있다.
메모리 웨이크업 동작이 글로벌 I/O 시스템에 의해 수신되는 SD(109), DSLP(111), 및 LSLP(113) 중 하나 이상에 의해 개시될 때에, 하단 좌측 메모리 셀(112)에 대한 비트 라인(121, 125)(BL_BOT_LEFT 및 BLB_BOT_LEFT)는 프리차징되고, 도 5 및 도 6에 도시한 실시형태를 참조하여 전술한 바와 동일하게 비트 라인 지연 추적 엘리먼트(510) 및 래치 회로(124)에 의해 제1 지연된 슬립 신호(129)가 생성된다. 제1 지연된 슬립 신호(129)는 또한 도 5 및 도 6을 참조하여 전술한 바와 동일하게, 비트 라인(133, 135)(BL_BOT_RIGHT 및 BLB_BOT_RIGHT)도 프리차징되게 한다. 그러나, 이 실시형태(700)에 있어서 후속의 지연된 슬립 신호(720 및 730)(SLP_TOP_LEFT 및 SLP_TOP_RIGHT)는 지연 회로(710 및 712)에 의해 각각 생성된다. 이런 식으로, 상단 좌측 메모리 셀(116)에 대한 메모리 웨이크업 동작의 개시가 하단 우측 메모리 셀(114)에 대한 메모리 웨이크업 동작의 개시로부터 일정 시간량(D1)만큼 지연되고, 상단 우측 메모리 셀(118)에 대한 메모리 웨이크업 동작의 개시가 상단 좌측 메모리 셀(116)에 대한 메모리 웨이크업 동작의 개시로부터 일정 시간량(D2)만큼 지연된다. 시간 지연(D1 및 D2)의 길이는 각각의 지연 회로(710 및 712)의 사이즈에 의해(예컨대, 인버터의 수를 선택함으로써) 결정될 수 있고, 도 5의 실시형태에서 발생하는 순차적인 비트 라인 프리차징과 유사하게(또는 동일하게) 순차적으로 4개의 메모리 셀(112, 114, 116, 118)의 비트 라인이 프리차징되도록 구성될 수 있다.
도 8은 예컨대 하나 이상의 래치 회로(124, 134, 및 144) 및 도 5의 대응하는 비트 라인 지연 추적 엘리먼트(510, 512, 및 514)에 사용될 수 있는 비트 라인 지연 추적 엘리먼트(800)를 구비한 SR 래치(800)의 일례를 도시한다. 도 8에 도시하는 바와 같이, 예시적인 SR 래치(800)는 한 쌍의 로직(NOR) 게이트(802, 804) 및 한 쌍의 인버터(806, 808)를 포함한다. 로직(NOR) 게이트(802, 804)는 제1 로직(NOR) 게이트(802)의 출력이 제2 로직(NOR) 게이트(804)의 입력에 결합되고 제2 로직(NOR) 게이트(804)의 출력이 제1 로직(NOR) 게이트(802)에 입력으로서 결합되는, 피드백 구성으로 접속된다. 제1 인버터(806)가 비트 라인 지연 추적 엘리먼트(810)를 통해 제1 로직 게이트(802)의 제2 입력에 결합된다. 제2 인버터(808)가 제2 로직(NOR) 게이트(304)의 출력에 결합된다. 비트 라인 프라차지 신호(예컨대, BLPCHB_BOT_LEFT)가 제1 인버터(806)에 입력으로서 결합되고, 제1 슬립 신호(예컨대, SLP_BOT_LEFT)가 제2 로직(NOR) 게이트(804)에 제2 입력으로서 결합된다. 제2 인버터(808)의 출력은 지연된 슬립 신호(예컨대, SLP_BOT_RIGHT)를 제공한다. 동작시, 로직(NOR) 게이트(802, 804)는 비트 라인 프리차지 신호(예컨대, BLPCHB_BOT_LEFT)의 함수에 따라 슬립 신호(예컨대, SLP_BOT_LEFT)를 래치하는 래치 회로를 제공한다. 비트 라인 지연 추적 엘리먼트(810)는 예컨대 반도체 레이아웃에 추가 트레이스를 추가함으로써, 비트 라인 프라치지 신호(예컨대, BLPCHB_BOT_LEFT)에 비트 라인 지연(DBL)을 제공하는데, 추가 트레이스의 길이는 비트 라인 기생(RC 곱) 지연에 의해 발생하는 RC 지연을 모사한 지연량을 야기하도록 선택된다.
도 9는 예컨대 하나 이상의 래치 회로(124, 134, 및 144) 및 도 5의 대응하는 비트 라인 지연 추적 엘리먼트(510, 512, 및 514)에 사용될 수 있는 비트 라인 지연 추적 엘리먼트(900)를 구비한 다른 예의 SR 래치(900)를 도시한다. 이 예(900)는 도 8에 도시한 예(800)와 동일하지만, 도 9에 도시하는 예에서는 비트 라인 지연 추적 엘리먼트(910)가 제1 인버터(912) 앞에 포함된다.
도 10은 복수의 메모리 셀을 포함한 메모리 어레이에 대한 웨이크업 동작을 제어하기 위한 예시적인 방법(1000)의 흐름도이다. 방법(1000)은 예컨대 도 1, 도 4, 도 5, 및 도 7에 도시한 예의 메모리 회로(100, 400, 500, 700) 중 하나에 의해 수행될 수 있다. 1010에서, 메모리 웨이크업 동작의 개시를 지시하는 슬립 신호가 수신된다. 슬립 신호는 예컨대 도 1, 도 4, 도 5, 또는 도 7에 도시한 로직 회로부(120, 122) 및 래치 회로(124)에 의해 수신될 수 있다. 1020에서, 슬립 신호에 응답하여 복수의 메모리 셀 중 제1 메모리 셀에 대한 제1 비트 라인 프리차지 신호가 생성된다. 제1 비트 라인 프리차지 신호는 예컨대 도 1, 도 4, 도 5, 또는 도 7에 도시한 로직 회로부(120, 122)에 의해 생성될 수 있다. 1030에서, 제1 비트 라인 프리차지 신호에 응답하여, 도 1, 도 4, 도 5, 또는 도 7에 도시한 비트 라인(121 및 125)과 같은, 제1 메모리 셀의 하나 이상의 비트 라인이 프리차징된다. 1040에서, 슬립 신호 및 제1 비트 라인 프리차지 신호에 응답하여 지연된 슬립 신호가 생성된다. 지연된 슬립 신호는 예컨대, 도 1 또는 도 4에 도시한 지연 회로(124)에 의해 또는 도 5 또는 도 7에 도시한 비트 라인 지연 추적 엘리먼트(510)를 구비한 지연 회로(124)에 의해 생성될 수 있다. 1050에서, 지연된 슬립 신호에 응답하여 복수의 메모리 셀 중 제2 메모리 셀에 대한 제2 비트 라인 프리차지 신호가 생성된다. 제2 비트 라인 프리차지 신호는 예컨대 도 1, 도 4, 도 5, 또는 도 7에 도시한 로직 회로부(130, 132)에 의해 생성될 수 있다. 1060에서, 제2 비트 라인 프리차지 신호에 응답하여, 도 1, 도 4, 도 5, 또는 도 7에 도시한 비트 라인(133 및 135)과 같은, 제2 메모리 셀의 하나 이상의 비트 라인이 프리차징된다.
일 예에 있어서, 메모리 회로는 복수의 메모리 셀을 구비한 메모리 어레이와, 제1 로직 회로부와, 제1 스위칭 회로부와, 제1 래치 회로부와, 제2 스위칭 회로부를 포함한다. 상기 제1 로직 회로부는 상기 복수의 메모리 셀 중 제1 메모리 셀에 대한 제1 비트 라인 프리차지 신호를 생성하도록 구성될 수 있는데, 상기 제1 비트 라인 프리차지 신호는 슬립 신호에 응답하여 생성된다. 상기 제1 스위칭 회로부는 상기 제1 비트 라인 프리차지 신호에 응답하여 상기 제1 메모리 셀의 하나 이상의 비트 라인에 전력을 제공하도록 구성될 수 있다. 상기 제1 래치 회로는 상기 슬립 신호와 상기 제1 비트 라인 프리차지 신호를 수신하고 지연된 슬립 신호를 생성할 수 있다. 상기 제2 로직 회로부는 상기 복수의 메모리 셀 중 제2 메모리 셀에 대한 제2 비트 라인 프리차지 신호를 생성하도록 구성될 수 있는데, 상기 제2 비트 라인 프리차지 신호는 상기 지연된 슬립 신호에 응답하여 생성된다. 상기 제2 스위칭 회로부는 상기 제2 비트 라인 프리차지 신호에 응답하여 상기 제2 메모리 셀의 하나 이상의 비트 라인에 전력을 제공하도록 구성될 수 있다.
다른 예에 있어서, 복수의 메모리 셀을 포함하는 메모리 어레이에 대한 웨이크업 동작을 제어하는 방법은, 웨이크업 동작의 개시를 지시하는 슬립 신호를 수신하는 단계와, 제1 로직 회로부에서, 상기 복수의 메모리 셀 중 제1 메모리 셀에 대한 제1 비트 라인 프리차지 신호를 생성하는 단계로서, 상기 제1 비트 라인 프리차지 신호는 상기 슬립 신호에 응답하여 생성되는 것인, 상기 제1 비트 라인 프리차지 신호를 생성하는 단계와, 상기 제1 비트 라인 프리차지 신호에 응답하여 상기 제1 메모리 셀의 하나 이상의 비트 라인을 프리차징하는 단계와, 상기 슬립 신호와 상기 제1 비트 라인 프리차지 신호에 응답하여, 제1 래치 회로에서, 지연된 슬립 신호를 생성하는 단계와, 제2 로직 회로부에서, 상기 복수의 메모리 셀 중 제2 메모리 셀에 대한 제2 비트 라인 프리차지 신호를 생성하는 단계로서, 상기 제2 비트 라인 프리차지 신호는 상기 지연된 슬립 신호에 응답하여 생성되는 것인, 상기 제2 비트 라인 프리차지 신호를 생성하는 단계와, 상기 제2 비트 라인 프리차지 신호에 응답하여 상기 제2 메모리 셀의 하나 이상의 비트 라인을 프리차징하는 단계를 포함한다.
다른 예에 있어서, 메모리 회로는 복수의 메모리 셀을 구비한 메모리 어레이와, 제1 로직 회로부와, 제1 스위칭 회로부와, 래치 및 비트 라인 지연 추적 엘리먼트를 포함한 제1 래치 회로와, 제2 로직 회로부, 및 제2 스위칭 회로부를 포함한다. 상기 제1 로직 회로부는 상기 복수의 메모리 셀 중 제1 메모리 셀에 대한 제1 비트 라인 프리차지 신호를 생성하도록 구성될 수 있는데, 상기 제1 비트 라인 프리차지 신호는 슬립 신호에 응답하여 생성된다. 상기 제1 스위칭 회로부는 상기 제1 비트 라인 프리차지 신호에 응답하여 상기 제1 메모리 셀의 하나 이상의 비트 라인에 전력을 제공하도록 구성될 수 있다. 상기 래치는 상기 슬립 신호와 상기 제1 비트 라인 프리차지 신호에 응답하여 지연된 슬립 신호를 생성하도록 구성될 수 있다. 상기 비트 라인 지연 추적 엘리먼트는 상기 제1 메모리 셀의 하나 이상의 비트 라인의 RC 지연에 대응하는 시간 지연만큼 상기 래치의 동작을 지연시키도록 구성될 수 있다. 상기 제2 로직 회로부는 상기 복수의 메모리 셀 중 제2 메모리 셀에 대한 제2 비트 라인 프리차지 신호를 생성하도록 구성될 수 있는데, 상기 제2 비트 라인 프리차지 신호는 상기 지연된 슬립 신호에 응답하여 생성된다. 상기 제2 스위칭 회로부는 상기 제2 비트 라인 프리차지 신호에 응답하여 상기 제2 메모리 셀의 하나 이상의 비트 라인에 전력을 제공하도록 구성될 수 있다.
이상은 당업자가 본 개시내용의 양태를 더 잘 이해할 수 있도록 여러 실시형태의 특징을 개관한 것이다. 당업자라면 동일한 목적을 달성하기 위한 다른 공정 및 구조를 설계 또는 변형하고/하거나 본 명세서에 소개하는 실시형태들의 동일한 효과를 달성하기 위한 기본으로서 본 개시내용을 용이하게 이용할 수 있다고 생각할 것이다. 또한 당업자라면 그러한 등가의 구조가 본 개시내용의 사상 및 범주에서 벗어나지 않는다는 것과, 본 개시내용의 사상 및 범주에서 일탈하는 일없이 다양한 변화, 대체 및 변형이 이루어질 수 있다는 것을 인식할 것이다.
[부기]
1. 메모리 회로에 있어서,
복수의 메모리 셀을 포함한 메모리 어레이와,
상기 복수의 메모리 셀 중 제1 메모리 셀에 대한 제1 비트 라인 프리차지 신호를 생성하도록 구성되며, 슬립 신호에 응답하여 상기 제1 비트 라인 프리차지 신호를 생성하도록 구성되는 제1 로직 회로부와,
상기 제1 비트 라인 프리차지 신호에 응답하여 상기 제1 메모리 셀의 하나 이상의 비트 라인에 전력을 제공하도록 구성되는 제1 스위칭 회로부와,
상기 슬립 신호와 상기 제1 비트 라인 프리차지 신호를 수신하고 지연된 슬립 신호를 생성하는 제1 래치 회로와,
상기 복수의 메모리 셀 중 제2 메모리 셀에 대한 제2 비트 라인 프리차지 신호를 생성하도록 구성되며, 상기 지연된 슬립 신호에 응답하여 상기 제2 비트 라인 프리차지 신호를 생성하도록 구성되는 제2 로직 회로부와,
상기 제2 비트 라인 프리차지 신호에 응답하여 상기 제2 메모리 셀의 하나 이상의 비트 라인에 전력을 제공하도록 구성되는 제2 스위칭 회로부를 포함하는, 메모리 회로.
2. 제1항에 있어서, 상기 제1 래치 회로는 상기 제1 메모리 셀의 하나 이상의 비트 라인에 전력이 제공된 후에 상기 지연된 슬립 신호의 로직 상태 천이(logic state transition)가 발생하게 하는, 메모리 회로.
3. 제1항에 있어서,
상기 지연된 슬립 신호와 상기 제2 비트 라인 프리차지 신호를 수신하고 제2 지연된 슬립 신호를 생성하는 제2 래치 회로와,
상기 복수의 메모리 셀 중 제3 메모리 셀에 대한 제3 비트 라인 프리차지 신호를 생성하도록 구성되며, 상기 제2 지연된 슬립 신호에 응답하여 상기 제3 비트 라인 프리차지 신호를 생성하도록 구성되는 제3 로직 회로부와,
상기 제3 비트 라인 프리차지 신호에 응답하여 상기 제3 메모리 셀의 하나 이상의 비트 라인에 전력을 제공하도록 구성되는 제3 스위칭 회로부를 더 포함하는, 메모리 회로.
4. 제3항에 있어서, 상기 제2 래치 회로는 상기 제2 메모리 셀의 하나 이상의 비트 라인에 전력이 제공된 후에 상기 제2 지연된 슬립 신호의 로직 상태 천이가 발생하게 하는, 메모리 회로.
5. 제3항에 있어서,
상기 제2 지연된 슬립 신호와 상기 제3 비트 라인 프리차지 신호를 수신하고 제3 지연된 슬립 신호를 생성하는 제3 래치 회로와,
상기 복수의 메모리 셀 중 제4 메모리 셀에 대한 제4 비트 라인 프리차지 신호를 생성하도록 구성되며, 상기 제3 지연된 슬립 신호에 응답하여 상기 제4 비트 라인 프리차지 신호를 생성하도록 구성되는 제4 로직 회로부와,
상기 제4 비트 라인 프리차지 신호에 응답하여 상기 제4 메모리 셀의 하나 이상의 비트 라인에 전력을 제공하도록 구성되는 제4 스위칭 회로부를 더 포함하는, 메모리 회로.
6. 제5항에 있어서, 상기 제3 래치 회로는 상기 제3 메모리 셀의 하나 이상의 비트 라인에 전력이 제공된 후에 상기 제3 지연된 슬립 신호의 로직 상태 천이가 발생하게 하는, 메모리 회로.
7. 제1항에 있어서,
상기 지연된 슬립 신호를 수신하고 제2 지연된 슬립 신호를 생성하는 지연 회로와,
상기 복수의 메모리 셀 중 제3 메모리 셀에 대한 제3 비트 라인 프리차지 신호를 생성하도록 구성되며, 상기 제2 지연된 슬립 신호에 응답하여 상기 제3 비트 라인 프리차지 신호를 생성하도록 구성되는 제3 로직 회로부와,
상기 제3 비트 라인 프리차지 신호에 응답하여 상기 제3 메모리 셀의 하나 이상의 비트 라인에 전력을 제공하도록 구성되는 제3 스위칭 회로부를 더 포함하는, 메모리 회로.
8. 제7항에 있어서, 상기 지연 회로는 상기 제2 메모리 셀의 하나 이상의 비트 라인에 전력이 제공된 이후까지 상기 제2 지연된 슬립 신호의 로직 상태 천이를 지연시키도록 구성되는, 메모리 회로.
9. 제7항에 있어서,
상기 제2 지연된 슬립 신호를 수신하고 제3 지연된 슬립 신호를 생성하는 제2 지연 회로와,
상기 복수의 메모리 셀 중 제4 메모리 셀에 대한 제4 비트 라인 프리차지 신호를 생성하도록 구성되며, 상기 제3 지연된 슬립 신호에 응답하여 상기 제4 비트 라인 프리차지 신호를 생성하도록 구성되는 제4 로직 회로부와,
상기 제4 비트 라인 프리차지 신호에 응답하여 상기 제4 메모리 셀의 하나 이상의 비트 라인에 전력을 제공하도록 구성되는 제4 스위칭 회로부를 더 포함하는, 메모리 회로.
10. 제9항에 있어서, 상기 제2 지연 회로는 상기 제3 메모리 셀의 하나 이상의 비트 라인에 전력이 제공된 이후까지 상기 제3 지연된 슬립 신호의 로직 상태 천이를 지연시키도록 구성되는, 메모리 회로.
11. 제1항에 있어서, 상기 제1 래치 회로는 SR 래치를 포함하는, 메모리 회로.
12. 복수의 메모리 셀을 포함한 메모리 어레이에 대한 웨이크업 동작을 제어하기 위한 방법에 있어서,
웨이크업 동작의 개시를 지시하는 슬립 신호를 수신하는 단계와,
제1 로직 회로부에서, 상기 복수의 메모리 셀 중 제1 메모리 셀에 대한 제1 비트 라인 프리차지 신호를 생성하는 단계 - 상기 제1 비트 라인 프리차지 신호는 상기 슬립 신호에 응답하여 생성됨 - 와,
상기 제1 비트 라인 프리차지 신호에 응답하여 상기 제1 메모리 셀의 하나 이상의 비트 라인을 프리차징하는 단계와,
제1 래치 회로에서, 상기 슬립 신호와 상기 제1 비트 라인 프리차지 신호에 응답하여 지연된 슬립 신호를 생성하는 단계와,
제2 로직 회로부에서, 상기 복수의 메모리 셀 중 제2 메모리 셀에 대한 제2 비트 라인 프리차지 신호를 생성하는 단계 - 상기 제2 비트 라인 프리차지 신호는 상기 지연된 슬립 신호에 응답하여 생성됨 - 와,
상기 제2 비트 라인 프리차지 신호에 응답하여 상기 제2 메모리 셀의 하나 이상의 비트 라인을 프리차징하는 단계를 포함하는, 웨이크업 동작 제어 방법.
13. 제12항에 있어서,
제2 래치 회로에서, 상기 지연된 슬립 신호와 상기 제2 비트 라인 프리차지 신호에 응답하여 제2 지연된 슬립 신호를 생성하는 단계와,
제3 로직 회로부에서, 상기 제2 지연된 슬립 신호에 응답하여 상기 복수의 메모리 셀 중 제3 메모리 셀에 대한 제3 비트 라인 프리차지 신호를 생성하는 단계와,
상기 제3 비트 라인 프리차지 신호에 응답하여 상기 제3 메모리 셀의 하나 이상의 비트 라인을 프리차징하는 단계를 더 포함하는, 웨이크업 동작 제어 방법.
14. 제13항에 있어서,
제3 래치 회로에서, 상기 제2 지연된 슬립 신호와 상기 제3 비트 라인 프리차지 신호에 응답하여 제3 지연된 슬립 신호를 생성하는 단계와,
제4 로직 회로부에서, 상기 제3 지연된 슬립 신호에 응답하여 상기 복수의 메모리 셀 중 제4 메모리 셀에 대한 제4 비트 라인 프리차지 신호를 생성하는 단계와,
상기 제4 비트 라인 프리차지 신호에 응답하여 상기 제4 메모리 셀의 하나 이상의 비트 라인을 프리차징하는 단계를 더 포함하는, 웨이크업 동작 제어 방법.
15. 제14항에 있어서, 상기 지연된 슬립 신호, 제2 지연된 슬립 신호, 및 제3 지연된 슬립 신호는 순차적으로 생성되는, 웨이크업 동작 제어 방법.
16. 제12항에 있어서,
지연 회로에서, 제2 지연된 슬립 신호를 생성하는 단계와,
제3 로직 회로부에서, 상기 제2 지연된 슬립 신호에 응답하여 상기 복수의 메모리 셀 중 제3 메모리 셀에 대한 제3 비트 라인 프리차지 신호를 생성하는 단계와,
상기 제3 비트 라인 프리차지 신호에 응답하여 상기 제3 메모리 셀의 하나 이상의 비트 라인을 프리차징하는 단계를 더 포함하는, 웨이크업 동작 제어 방법.
17. 제16항에 있어서,
제2 지연 회로에서, 제3 지연된 슬립 신호를 생성하는 단계와,
제4 로직 회로부에서, 상기 제3 지연된 슬립 신호에 응답하여 상기 복수의 메모리 셀 중 제4 메모리 셀에 대한 제4 비트 라인 프리차지 신호를 생성하는 단계와,
상기 제4 비트 라인 프리차지 신호에 응답하여 상기 제4 메모리 셀의 하나 이상의 비트 라인을 프리차징하는 단계를 더 포함하는, 웨이크업 동작 제어 방법.
18. 제17항에 있어서, 상기 지연된 슬립 신호, 제2 지연된 슬립 신호, 및 제3 지연된 슬립 신호는 순차적으로 생성되는, 웨이크업 동작 제어 방법.
19. 제12항에 있어서,
상기 지연된 슬립 신호를 생성할 때에 상기 제1 래치 회로의 동작을, 상기 제1 메모리 셀의 하나 이상의 비트 라인의 RC 지연에 대응하는 시간 지연만큼 지연시키는 단계를 더 포함하는, 웨이크업 동작 제어 방법.
20. 메모리 회로에 있어서,
복수의 메모리 셀을 포함한 메모리 어레이와,
상기 복수의 메모리 셀 중 제1 메모리 셀에 대한 제1 비트 라인 프리차지 신호를 생성하도록 구성되며, 슬립 신호에 응답하여 상기 제1 비트 라인 프리차지 신호를 생성하도록 구성되는 제1 로직 회로부와,
상기 제1 비트 라인 프리차지 신호에 응답하여 상기 제1 메모리 셀의 하나 이상의 비트 라인에 전력을 제공하도록 구성되는 제1 스위칭 회로부와,
래치 및 비트 라인 지연 추적 엘리먼트를 포함하는 제1 래치 회로로서,
상기 래치는 상기 슬립 신호와 상기 제1 비트 라인 프리차지 신호에 응답하여 지연된 슬립 신호를 생성하도록 구성되고,
상기 비트 라인 지연 추적 엘리먼트는 상기 제1 메모리 셀의 하나 이상의 비트 라인의 RC 지연에 대응하는 시간 지연만큼 상기 래치의 동작을 지연시키도록 구성되는, 상기 제1 래치 회로와,
상기 복수의 메모리 셀 중 제2 메모리 셀에 대한 제2 비트 라인 프리차지 신호를 생성하도록 구성되며, 상기 지연된 슬립 신호에 응답하여 상기 제2 비트 라인 프리차지 신호를 생성하도록 구성되는 제2 로직 회로부와,
상기 제2 비트 라인 프리차지 신호에 응답하여 상기 제2 메모리 셀의 하나 이상의 비트 라인에 전력을 제공하도록 구성되는 제2 스위칭 회로부를 포함하는, 메모리 회로.

Claims (10)

  1. 메모리 회로에 있어서,
    복수의 메모리 셀을 포함한 메모리 어레이와,
    상기 복수의 메모리 셀 중 제1 메모리 셀에 대한 제1 비트 라인 프리차지 신호를 생성하도록 구성되며, 슬립 신호에 응답하여 상기 제1 비트 라인 프리차지 신호를 생성하도록 구성되는 제1 로직 회로부와,
    상기 제1 비트 라인 프리차지 신호에 응답하여 상기 제1 메모리 셀의 하나 이상의 비트 라인에 전력을 제공하도록 구성되는 제1 스위칭 회로부와,
    상기 슬립 신호와 상기 제1 비트 라인 프리차지 신호를 수신하고 지연된 슬립 신호를 생성하는 제1 래치 회로와,
    상기 복수의 메모리 셀 중 제2 메모리 셀에 대한 제2 비트 라인 프리차지 신호를 생성하도록 구성되며, 상기 지연된 슬립 신호에 응답하여 상기 제2 비트 라인 프리차지 신호를 생성하도록 구성되는 제2 로직 회로부와,
    상기 제2 비트 라인 프리차지 신호에 응답하여 상기 제2 메모리 셀의 하나 이상의 비트 라인에 전력을 제공하도록 구성되는 제2 스위칭 회로부
    를 포함하는, 메모리 회로.
  2. 제1항에 있어서, 상기 제1 래치 회로는 상기 제1 메모리 셀의 하나 이상의 비트 라인에 전력이 제공된 후에 상기 지연된 슬립 신호의 로직 상태 천이(logic state transition)가 발생하게 하는, 메모리 회로.
  3. 제1항에 있어서,
    상기 지연된 슬립 신호와 상기 제2 비트 라인 프리차지 신호를 수신하고 제2 지연된 슬립 신호를 생성하는 제2 래치 회로와,
    상기 복수의 메모리 셀 중 제3 메모리 셀에 대한 제3 비트 라인 프리차지 신호를 생성하도록 구성되며, 상기 제2 지연된 슬립 신호에 응답하여 상기 제3 비트 라인 프리차지 신호를 생성하도록 구성되는 제3 로직 회로부와,
    상기 제3 비트 라인 프리차지 신호에 응답하여 상기 제3 메모리 셀의 하나 이상의 비트 라인에 전력을 제공하도록 구성되는 제3 스위칭 회로부를 더 포함하는, 메모리 회로.
  4. 제3항에 있어서,
    상기 제2 지연된 슬립 신호와 상기 제3 비트 라인 프리차지 신호를 수신하고 제3 지연된 슬립 신호를 생성하는 제3 래치 회로와,
    상기 복수의 메모리 셀 중 제4 메모리 셀에 대한 제4 비트 라인 프리차지 신호를 생성하도록 구성되며, 상기 제3 지연된 슬립 신호에 응답하여 상기 제4 비트 라인 프리차지 신호를 생성하도록 구성되는 제4 로직 회로부와,
    상기 제4 비트 라인 프리차지 신호에 응답하여 상기 제4 메모리 셀의 하나 이상의 비트 라인에 전력을 제공하도록 구성되는 제4 스위칭 회로부를 더 포함하는, 메모리 회로.
  5. 제1항에 있어서,
    상기 지연된 슬립 신호를 수신하고 제2 지연된 슬립 신호를 생성하는 지연 회로와,
    상기 복수의 메모리 셀 중 제3 메모리 셀에 대한 제3 비트 라인 프리차지 신호를 생성하도록 구성되며, 상기 제2 지연된 슬립 신호에 응답하여 상기 제3 비트 라인 프리차지 신호를 생성하도록 구성되는 제3 로직 회로부와,
    상기 제3 비트 라인 프리차지 신호에 응답하여 상기 제3 메모리 셀의 하나 이상의 비트 라인에 전력을 제공하도록 구성되는 제3 스위칭 회로부를 더 포함하는, 메모리 회로.
  6. 제5항에 있어서, 상기 지연 회로는 상기 제2 메모리 셀의 하나 이상의 비트 라인에 전력이 제공된 이후까지 상기 제2 지연된 슬립 신호의 로직 상태 천이를 지연시키도록 구성되는, 메모리 회로.
  7. 제5항에 있어서,
    상기 제2 지연된 슬립 신호를 수신하고 제3 지연된 슬립 신호를 생성하는 제2 지연 회로와,
    상기 복수의 메모리 셀 중 제4 메모리 셀에 대한 제4 비트 라인 프리차지 신호를 생성하도록 구성되며, 상기 제3 지연된 슬립 신호에 응답하여 상기 제4 비트 라인 프리차지 신호를 생성하도록 구성되는 제4 로직 회로부와,
    상기 제4 비트 라인 프리차지 신호에 응답하여 상기 제4 메모리 셀의 하나 이상의 비트 라인에 전력을 제공하도록 구성되는 제4 스위칭 회로부를 더 포함하는, 메모리 회로.
  8. 제1항에 있어서, 상기 제1 래치 회로는 SR 래치를 포함하는, 메모리 회로.
  9. 복수의 메모리 셀을 포함한 메모리 어레이에 대한 웨이크업 동작을 제어하기 위한 방법에 있어서,
    웨이크업 동작의 개시를 지시하는 슬립 신호를 수신하는 단계와,
    제1 로직 회로부에서, 상기 복수의 메모리 셀 중 제1 메모리 셀에 대한 제1 비트 라인 프리차지 신호를 생성하는 단계 - 상기 제1 비트 라인 프리차지 신호는 상기 슬립 신호에 응답하여 생성됨 - 와,
    상기 제1 비트 라인 프리차지 신호에 응답하여 상기 제1 메모리 셀의 하나 이상의 비트 라인을 프리차징하는 단계와,
    제1 래치 회로에서, 상기 슬립 신호와 상기 제1 비트 라인 프리차지 신호에 응답하여 지연된 슬립 신호를 생성하는 단계와,
    제2 로직 회로부에서, 상기 복수의 메모리 셀 중 제2 메모리 셀에 대한 제2 비트 라인 프리차지 신호를 생성하는 단계 - 상기 제2 비트 라인 프리차지 신호는 상기 지연된 슬립 신호에 응답하여 생성됨 - 와,
    상기 제2 비트 라인 프리차지 신호에 응답하여 상기 제2 메모리 셀의 하나 이상의 비트 라인을 프리차징하는 단계
    를 포함하는, 웨이크업 동작 제어 방법.
  10. 메모리 회로에 있어서,
    복수의 메모리 셀을 포함한 메모리 어레이와,
    상기 복수의 메모리 셀 중 제1 메모리 셀에 대한 제1 비트 라인 프리차지 신호를 생성하도록 구성되며, 슬립 신호에 응답하여 상기 제1 비트 라인 프리차지 신호를 생성하도록 구성되는 제1 로직 회로부와,
    상기 제1 비트 라인 프리차지 신호에 응답하여 상기 제1 메모리 셀의 하나 이상의 비트 라인에 전력을 제공하도록 구성되는 제1 스위칭 회로부와,
    래치 및 비트 라인 지연 추적 엘리먼트를 포함하는 제1 래치 회로로서,
    상기 래치는 상기 슬립 신호와 상기 제1 비트 라인 프리차지 신호에 응답하여 지연된 슬립 신호를 생성하도록 구성되고,
    상기 비트 라인 지연 추적 엘리먼트는 상기 제1 메모리 셀의 하나 이상의 비트 라인의 RC 지연에 대응하는 시간 지연만큼 상기 래치의 동작을 지연시키도록 구성되는, 상기 제1 래치 회로와,
    상기 복수의 메모리 셀 중 제2 메모리 셀에 대한 제2 비트 라인 프리차지 신호를 생성하도록 구성되며, 상기 지연된 슬립 신호에 응답하여 상기 제2 비트 라인 프리차지 신호를 생성하도록 구성되는 제2 로직 회로부와,
    상기 제2 비트 라인 프리차지 신호에 응답하여 상기 제2 메모리 셀의 하나 이상의 비트 라인에 전력을 제공하도록 구성되는 제2 스위칭 회로부
    를 포함하는, 메모리 회로.
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