JP3087693B2

JP3087693B2 - 半導体記憶装置

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Publication number: JP3087693B2
Application number: JP09180602A
Authority: JP
Inventors: 純二上岡
Original assignee: NEC Corp
Current assignee: NEC Corp
Priority date: 1997-06-20
Filing date: 1997-06-20
Publication date: 2000-09-11
Anticipated expiration: 2017-06-20
Also published as: JPH1116368A

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体記憶装置に
関し、特にフリップフロップ構成のメモリセルを備える
スタティックランダムアクセスメモリの低電圧動作と低
消費電力を両立させるための昇圧動作を制御する回路に
関する。

【０００２】

【従来の技術】従来の高抵抗負荷型低消費電力型のスタ
ティックランダムアクセスメモリ（「ＳＲＡＭ」とい
う）の低電圧動作向上の技術としては、ワード線の昇圧
技術がある。ワード線昇圧による低電圧での動作改善の
仕組みを以下に説明する。

【０００３】図２は、高抵抗負荷型のＳＲＡＭのメモリ
セルの構成を示す。図２を参照すると、このメモリセル
は、互いにゲートとドレイン同士が接続され、ソースが
接地（グランド）配線に接続された一対のＮＭＯＳ駆動
トランジスタＱＤ１、ＱＤ２と、ゲートがワード線ＷＬ
に接続され、ソースがディジット線ＤＬ１、ＤＬ２にそ
れぞれ接続され、ドレインが駆動トランジスタのドレイ
ン、すなわち記憶節点（ノード）ＭＮ１、ＭＮ２にそれ
ぞれ接続された一対の転送トランジスタＱＴ１、ＱＴ２
と、多結晶シリコン層で形成され、概ね５ＴΩないし２
０ＴΩの抵抗値に設定され、電源線と記憶節点ＭＮ１、
ＭＮ２の間に接続された一対の高抵抗負荷素子ＲＬ１、
ＲＬ２からなる。

【０００４】書込み動作においては、ディジット線の電
位が転送トランジスタを介して記憶節点に書き込まれる
が、転送トランジスタはＮＭＯＳトランジスタであるた
め、ワード線の電位がディジット線のハイレベルと同じ
電源電位Ｖｃｃであれば、記憶節点に書き込まれた直後
のハイレベルは、電源電位よりも転送トランジスタのし
きい値電圧ＶｔｎＴだけ低い値、Ｖｃｃ−ＶｔｎＴとな
っている。一例として、Ｖｃｃ＝２．７Ｖ、ＶｔｎＴ＝
０．７Ｖとすれば、記憶節点のハイレベルは２．０Ｖと
なる。

【０００５】その後、高抵抗値と記憶節点の容量によっ
て決まる時定数相当の十分長い時間が経過すれば、記憶
節点のハイレベルは高抵抗負荷によって徐々に充電さ
れ、Ｖｃｃまで上昇する。

【０００６】したがって、書込み直後に読み出しを行お
うとした場合、十分な時間をおいた場合に比べ、転送ト
ランジスタのしきい値電圧ＶｔｎＴの分だけ低電圧の動
作マージンが悪化することになる。

【０００７】これに対し、選択時のワード線のハイレベ
ルを、Ｖｃｃ＋ＶｔｎＴまで昇圧すると、書込み直後で
も記憶節点のハイレベルは、Ｖｃｃまで上昇し、低電圧
動作マージンは悪化しない。

【０００８】一般に、ワード線の昇圧電源は容量に充電
した電荷を用いるが、ワード線までの経路にＰＮ接合で
の漏れ電流等による電荷の消失があれば、長時間の経過
によってワード線の電位はＶｃｃまで低下してしまう。
これでは、長い書込みサイクルを経た後に最終的な書込
みデータが確定したような場合には、低電圧動作の保証
はできなくなるため、実際には、例えば図３に示すよう
な発振器３０１を備えた回路（昇圧電位発振回路）を用
いている。

【０００９】図３を参照すると、この回路は、昇圧信号
ΦＢＥＮ／（但し、記号「／」は図のバーを表す）がロ
ーレベルの時、動作状態となり、ブースト容量ＣＢによ
って昇圧電位を発生させる。動作期間中、発振器３０１
は、一定の周期（概ね数百ナノ秒から数マイクロ秒の周
期）で信号を出力し、周期的にブースト容量ＣＢの予備
充電と駆動を行い続けるので、ワード線昇圧レベルＶＢ
ＳＴは、ほぼ一定の昇圧電位を維持し続けることができ
る。

【００１０】次に読み出し動作について述べる。書込み
時にワード線の昇圧が行われていれば、メモリセルの記
憶節点のハイレベル電位はＶｃｃになっているので、読
み出し時にワード線を昇圧する必要はない。

【００１１】しかし、この種の低消費電力型ＳＲＡＭで
は、待機状態で一旦電源電圧を２Ｖ程度の低電圧まで低
下させ、データを保持し、任意の時間を経過した後に、
電源電圧を通常の値（たとえば２．７Ｖ）に戻して保持
していたデータを読み出すというデータリテンション動
作が要求される。

【００１２】この場合、メモリセルの記憶節点のハイレ
ベルは、データ保持の期間中に２Ｖまで低下しており、
電源を２．７Ｖに戻した直後では、電源線との間を接続
している高抵抗負荷の抵抗値が非常に大きいため、記憶
節点のハイレベルはほとんど回復していない。この状態
で、ワード線をＶｃｃまで上昇させても、ディジット線
とハイ側の記憶節点との間にＶｔｎＴ＝０．７Ｖ以上の
電位差がないため、ハイ側の記憶節点は２Ｖより上昇せ
ず、ほぼ２Ｖでの読み出しとなり動作マージンが悪化す
る。

【００１３】通常、このような問題を解決するために、
電源電圧復帰から読み出しまでの待ち時間を設定し、記
憶節点の回復を待ってから読み出しを行うが、動作環境
が低温になると、多結晶シリコンの高抵抗負荷の抵抗値
が上昇し、通常の待ち時間では記憶節点の電位が十分に
回復しなくなるため、読み出し動作について十分なマー
ジンがなくなる。

【００１４】このとき、ワード線をＶｃｃ＋ＶｔｎＴま
で昇圧すれば、読み出し時のディジット線は、正（正
転）、補（反転）側ともに、Ｖｃｃレベルまで予備充電
されているので、ワード線が選択されてＶｃｃ＋Ｖｔｎ
Ｔまで上昇した時点で、記憶節点のハイレベルの電位
は、転送トランジスタを介して、ディジット線からＶｃ
ｃレベルに充電される。これによりデータリテンション
後の読み出し動作もマージンが改善される。

【００１５】このように、従来の昇圧回路を備えた低消
費電力型ＳＲＡＭでは、書込み動作、読み出し動作の両
方の場合でワード線昇圧を行っている。すなわち、ワー
ド線活性信号ＸＥの逆相信号を、図３の昇圧電位発生回
路の入力ΦＢＥＮ／に入力し、ワード線活性期間中は、
発振回路３０１を駆動させて、定期的に昇圧を行う。

【００１６】図９にパルスワード方式の構成をブロック
図にて示す。また図１０に、図９の回路の各部の信号波
形図を示す。

【００１７】書込みサイクルでは、アドレス信号変化も
しくはチップ選択信号ＣＥ／の変化を受けて、アドレス
遷移検知（Address Transition Detection；「ＡＴ
Ｄ」という）回路４１０が作動し、ワンショットパルス
（ΦＯＳ）が発生する。図１１に、アドレス信号の遷移
を検出してワンショットパルスを生成するアドレス遷移
検知回路４１０の構成の一例を示す。

【００１８】ワード線活性化信号ＸＥはΦＯＳのリセッ
ト期間以降、次のサイクルまでハイレベルを継続する。
よって、昇圧電位発生回路４１５は、同様に、書込み期
間中、昇圧動作を周期的に継続する。つまり、書込みサ
イクルの期間中は、昇圧電位発生回路４１５は継続的に
電力を消費し続け、サイクルタイムに比例して増大す
る。

【００１９】次に、書込み制御信号ＷＥ／がハイレベル
になり、読み出しサイクルに入ると、同様にＡＴＤ回路
４１０が作動し、アドレス遷移検出信号ΦＯＳが発生す
る。このΦＯＳは、遅延回路でパルス幅を拡大され、読
み出しを終了するまでに要する時間だけの幅の基本パル
スを生成し、これをもとにして、一定時間幅のＸＥおよ
びセンスアンプ活性化信号ＳＡＣが発生する。

【００２０】よって、この場合は、昇圧電位発生回路は
４１５、上記遅延回路で決定される一定時間の間、すな
わちワード線が活性化されている間だけ動作し、その
後、停止する。この読み出しパルスの時間幅は、概ね、
数十ナノ秒ないし百数十ナノ秒に設定するので、読み出
しサイクル期間は長くなっても、昇圧電位発生回路４１
５で消費される電力は一定となり、消費電力の節減とな
っている。

【００２１】しかし、パルスワード方式の場合は、読み
出し期間が終了すると、ワード線が非選択になり、セン
スアンプも非活性状態になって、データの出力源が途絶
えるので、この後のデータ出力を保証するために、確定
した出力をラッチしておく機構が必要である。たとえ
ば、図１２に示すように、読み出し経路に、フリップフ
ロップからなるラッチ回路７０２を設け、センスアンプ
から出力が出ている期間は、このデータを通過させ、セ
ンスアンプの出力が切れるタイミングで、センスアンプ
からの入力を遮断して、フリップフロップにラッチして
いるデータを出力させる回路が採用されている。すなわ
ち図１２を参照して、リードバス線には、ラッチイネー
ブル信号ＬＥでオン・オフ制御されるクロックドインバ
ータ、及びインバータＩＮＶ１、ＩＮＶ２よりなるフリ
ップフロップを備えたラッチ回路が接続されている。な
お、図１２において、ＳＯＥ／はセンスアンプ出力イネ
ーブル信号であり、ローレベルの時センスアンプの出力
がリードバス線に出力され、ＤＯＥ／はアウトプットイ
ネーブル信号であり、ローレベルの時、リードバス線の
信号値が出力バッファから出力端子に出力される。

【００２２】また、パルスワードを採用しない回路方式
の場合は、書込みサイクルも読み出しサイクルもワード
線昇圧動作は同じであり、ΦＯＳリセット期間以外はＸ
Ｅがハイになりワード線が選択状態となる。したがっ
て、書込み／読み出しサイクルとも昇圧電位発生回路は
作動し続け、この回路での消費電力としても、書込み／
読み出しサイクルともサイクルタイムに比例して増大す
る。

【００２３】この回路方式の場合、読み出しサイクル期
間中、センスアンプが出力し続けるので、読み出しデー
タのラッチ機構は不要であり、回路素子数はパルスワー
ド方式より少なくなる。

【００２４】

【発明が解決しようとする課題】しかしながら、上記し
た従来の技術は、動作時低消費電力と回路面積の削減の
両立ができない、という問題点を有している。

【００２５】製造コストを下げるためには、回路構成を
できるだけ単純にして、チップサイズを縮小させなけれ
ばならない。非パルスワード方式は、読み出しサイクル
ではセンスアンプを常時作動させるため消費電力は増え
るが、出力データラッチ機構が不要になるため、低コス
ト化を図ることができる。しかし、これに、ワード線昇
圧技術を導入しようとすると、前述したように、書込み
サイクルでも読み出しサイクルでも、そのサイクルの期
間中は、常に昇圧電位発生回路が作動するためさらに消
費電力は増大してしまう。

【００２６】したがって、本発明は上記のような問題点
を解消すべくなされたものであって、その目的は、非パ
ルスワードの回路方式を採用してチップサイズの増大を
抑えつつ、昇圧電位発生回路のみをパルス動作させるこ
とにより、昇圧電位発生回路での消費電力を低減させ、
低コストと動作時低消費電力と低電圧動作特性を両立し
た低消費電力型の半導体記憶装置を提供することにあ
る。

【００２７】

【課題を解決するための手段】前記目的を達成するた
め、本発明の半導体記憶装置は、その概略を述べれば、
読み出しサイクルのみ昇圧電位発生回路をパルス動作さ
せるようにしたものである。すなわち、本発明は、読み
出し動作時には、読み出しサイクル当初に所定のパルス
幅の昇圧信号を発生して昇圧電位発生回路で一回だけ昇
圧動作させ、書込み動作時には、書込み期間中常に昇圧
信号を発生し前記昇圧電位発生回路で定期的に昇圧動作
するように制御する昇圧信号発生回路と、を備えたこと
を特徴とする。

【００２８】［発明の概要］上記のように、本発明は、
読み出しサイクルのみ昇圧電位発生回路をパルス動作さ
せるようにしたものであり、好ましくは、発振器を備え
周期的に昇圧を行う昇圧電位発生回路（図１の１１５）
と、アドレス遷移検知ワンショット信号から、所定の時
間幅のパルス信号を発生させ、書込み制御信号との論理
をとって、読み出しサイクルのみ昇圧電位発生回路をパ
ルス動作させる昇圧信号発生回路（図１の１１４）を含
む。

【００２９】本発明では、読み出しサイクルでワード線
が選択されると同時に昇圧電位発生回路が作動し、ワー
ド線がほぼＶｃｃ＋ＶｔｎＴまで昇圧される。その後、
数十ナノ秒で昇圧電位発生回路は停止するので、読み出
しサイクルの時間がいくら長くなっても、消費電力は増
加しない。

【００３０】このとき、読み出し動作は、サイクル期間
の初期の数十ナノ秒のうちに終了しているので、その
後、ワード線の電位をＶｃｃレベルに戻しても一旦読み
出された情報が反転するようなことはない。

【００３１】書込みサイクルでは、ワード線が選択状態
にある期間中は、常に、昇圧電位発生回路が作動し続
け、発振器により周期的に昇圧電源を発生するので、漏
れ電流などでワード線の昇圧電位が低下しかかっても、
そのレベルを所定の電位まで復帰することができる。こ
の結果、書込みサイクル中いつデータが確定しても、メ
モリセルの記憶節点にはＶｃｃと等しいハイレベルが書
き込めるため、低電圧動作マージンが改善する。

【００３２】また、読み出し回路方式は非パルスワード
方式であることから、出力データのラッチ機構が不要と
なり、パルスワード方式に比べ、より小さいチップサイ
ズで製造することができる。

【００３３】

【発明の実施の形態】次に本発明の実施の形態について
図面を参照して説明する。

【００３４】［実施の形態１］図１は、本発明をＳＲＡ
Ｍに適用した実施の形態の構成を示すブロック図であ
る。ＡＴＤ回路１１０はアドレス信号、もしくはＣＥ／
信号の変化を検知して、ワンショットパルス信号（ΦＯ
Ｓ）を発生させる。

【００３５】ＸＥ発生回路１１１は、ＡＴＤ回路１１０
からのアドレス遷移検知を示すワンショットパルス信号
ΦＯＳとチップ選択信号ＣＥ／を入力し、ワード線活性
化信号ＸＥを発生する。このＸＥ発生回路１１１は、書
込み制御信号ＷＥ／の制御を受けていないので、書込み
／読み出しサイクルともに、ＸＥの動作は同じであり、
次サイクルのアドレス変化による信号ΦＯＳでリセット
されるまでハイレベルを出力し続け、ワード線を活性状
態に維持する。

【００３６】ロウデコーダ回路１０２は、ロウアドレス
信号を入力し、ワード線を選択するロウ選択信号を発生
する。

【００３７】昇圧信号発生回路１１４は、ワード線活性
化信号ＸＥと書き込み制御信号ＷＥ／を入力として、昇
圧信号ΦＢＥＮ／を発生する。

【００３８】昇圧電位発生回路１１５は、昇圧信号ΦＢ
ＥＮ／がローレベルのとき作動し、昇圧電位ＶＢＳＴを
発生する。

【００３９】ワード線ドライバ１０４は、昇圧電位ＶＢ
ＳＴを電源とし、ワード線活性化信号ＸＥとロウ選択信
号を入力して、ワード線を選択する。

【００４０】選択されたワード線は、昇圧電位ＶＢＳＴ
まで上昇し、メモリセルへの書込み、またはメモリセル
からの読み出しを行う。

【００４１】センスアンプ活性信号発生回路１１２は、
ワード線活性化信号ＸＥと書き込み制御信号ＷＥ／を入
力として、センスアンプ活性信号ＳＥを発生する。信号
ＳＥは読み出しサイクルでのみ発生し、ワード線上昇
後、ある遅延時間の後ハイレベルとなり、次サイクルの
アドレス変化による、ΦＯＳでリセットされるまで、ハ
イレベルを出力し続け、センスアンプ１０６を活性状態
に保ち続ける。

【００４２】センスアンプ１０６は、カラムデコーダ１
０３の出力によりカラム選択スイッチ１０５で選択され
た相補デジット線ＤＧ、ＤＧＢの信号を入力とし、セン
スアンプ活性信号ＳＥがハイレベルの期間、メモリセル
からのデータを増幅して出力する。非パルスワード方式
なので、一旦読み出しを開始すると次サイクルまでセン
スアンプは読み出し動作を継続するため、センスアンプ
の出力をラッチしておく機構は不必要である。

【００４３】図４に、昇圧信号発生回路１１４の具体的
な構成の一例を示す。また図５に、動作波形を示す。図
４および図５を参照して、昇圧信号発生回路の動作を説
明する。

【００４４】まず、ワード線活性化信号ＸＥは、複数段
縦続接続されたインバータよりなる遅延回路２０１によ
り幅を引き延ばされ、ワード線活性化信号ＸＥとのＮＡ
ＮＤゲート２０１でＮＡＮＤ論理をとって、信号ＸＥＰ
を生成する。信号ＸＥＰはワード線活性化信号ＸＥのセ
ット後、一定の時間だけ、ローレベルを出力するパルス
となる。

【００４５】この信号ＸＥＰは、書込制御信号ＷＥ／と
ＮＡＮＤゲート２０３に入力され、これらのＮＡＮＤ論
理をとった信号ＸＥＰＷが出力される。

【００４６】この信号ＸＥＰＷは、ワード線活性化信号
ＸＥおよび外部電源低下検知信号ΦＶＬｏｗとともに３
入力ＮＡＮＤゲート２０４に入力され、これらのＮＡＮ
Ｄ論理をとった信号を昇圧信号ΦＢＥＮ／として出力す
る。図４に示すように、外部電源低下検知信号ΦＶＬｏ
ｗは例えばＶｃｃが３．８Ｖを下回ったときハイレベ
ル、３．８Ｖ以上の時ローレベルとされる。

【００４７】図５を参照すると、昇圧信号ΦＢＥＮ／
は、書込みサイクル中は、ＡＴＤによるリセット期間を
除き、ローレベルを出力し続け、ワード線が活性化され
ている期間は、常に昇圧電位発生回路を活性化してい
る。

【００４８】また読み出しサイクルでは、遅延回路２０
１で決まる一定の時間だけローレベルを出力して昇圧電
位発生回路を活性化し、その後再びリセットして、昇圧
電位発生回路を停止させる。

【００４９】昇圧電位発生回路は、図３と同じ構成とさ
れる。

【００５０】図６は、書込みサイクルにおける昇圧電位
発生回路の各節点の波形図である。図６を参照して、書
込みサイクルにおける昇圧電位発生回路の動作を説明す
る。

【００５１】待機期間中または、アドレス変化後の、Ａ
ＴＤリセット期間中で、ΦＢＥＮ／がハイレベルの時
（ｔ０〜ｔ１）は、発振器３０１は停止しており、また
ブースト容量ＣＢおよび昇圧電源ＶＢＳＴは、予備充電
状態にあり、昇圧は行われていない。

【００５２】時刻ｔ１において、ＡＴＤリセット期間が
終了し、ΦＢＥＮ／がローレベルになると、ブースト容
量ＣＢの予備充電は停止し、ブースト容量駆動信号ΦＢ
ＤＶがハイレベルになり、ブースト動作が行われる。昇
圧電位発生段の電位ＶＢＮは、Ｖｃｃレベルから所定の
電位Ｖｃｃ＋ＶＢまで上昇し、この昇圧電位は、伝達ト
ランジスタＱＰＴを介して、昇圧電源ＶＢＳＴに伝達さ
れる。

【００５３】また、同時に、発振器３０１が発振動作を
開始する。発振器３０１の出力ΦＲＯはローレベルから
始まり、発振器固有の周期の２分の１の時間Ｔｃｒｏ／
２後（ｔ２）にハイレベルに切り替わる。

【００５４】発振器３０１の出力ΦＲＯがハイレベルに
変化すると、伝達トランジスタ制御信号ΦＢＴがハイレ
ベルに、ブースト容量予備充電信号ΦＢＣＰおよび、ブ
ースト容量駆動信号ΦＢＤＶがローレベルになる。

【００５５】これにより、昇圧電位発生段ＶＢＮはＶｃ
ｃレベルに戻り、ブースト準備状態に入るが、伝達トラ
ンジスタＱＰＴおよびＱＰ１はオフしているため、昇圧
電源ＶＢＳＴの電位は変化しない。

【００５６】さらに、時刻ｔ２からＴｃｒｏ／２時間経
過後には、ΦＲＯは再びローレベルへと変化する。この
立ち下がりを受けて、まずΦＢＣＰがハイレベルにな
り、ブースト容量の予備充電を終了し、次いでΦＢＤＶ
がハイレベルに上昇してブースト動作が行われ、ＶＢＮ
の電位はＶｃｃ＋ＶＢに上昇する。

【００５７】このとき、昇圧電源ＶＢＳＴの電位が漏れ
電流などによる電荷の消失のため、初期の電位よりも低
下していたとすると、伝達トランジスタＱＰ１、ＱＰ２
を介してＶＢＮから電位が補給され初期の電位に回復す
る。

【００５８】書込みサイクルの期間中は、このような一
連の動作が繰り返し行われるため、サイクルタイムが極
めて長期間になったとしても、昇圧電源ＶＢＳＴは、所
定の電位以上を維持し続ける。また、発振器による定期
的な昇圧動作が繰り返されるため、消費電力はサイクル
タイムにほぼ比例して増大する。

【００５９】図７に、読み出しサイクルにおける昇圧電
位発生回路の各節点の波形図を示す。図７を参照して、
読み出しサイクルにおける昇圧電位発生回路の動作を説
明する。

【００６０】待機期間（ｔ０〜ｔ１）から、最初のブー
スト動作が行われるまでは、書込みサイクルと同じ動作
である。

【００６１】読み出しサイクルではΦＢＥＮ／がパルス
動作するため、ΦＢＥＮ／の活性期間終了後のｔ４には
ΦＢＥＮ／がハイレベルに変化し、昇圧電位発生回路の
動作を停止し、昇圧準備状態に入る。

【００６２】よって、昇圧電源ＶＢＳＴの電位は読み出
しサイクルの初期（ｔ１〜ｔ４）の期間のみ昇圧電位Ｖ
ｃｃ＋ＶＢとなり、ｔ４以降はＶｃｃに戻る。

【００６３】このように読み出しサイクルでは、ブース
ト動作は初期に一度行われるだけなので、昇圧電位発生
回路での消費電力はサイクルタイムによらず一定であ
る。

【００６４】［実施例］上記した本発明の実施の形態に
ついて更に詳細に説明すべく、本発明の実施例を図面を
参照して以下に説明する。

【００６５】図１を参照すると、本発明の一実施例は、
マトリクス状に複数のメモリセルが配列されてなるメモ
リセルアレイ１０１と、それぞれのメモリセルアレイに
ワード線昇圧電位を供給する昇圧電位発生回路１１５
と、昇圧信号発生回路１１４と、外部電源が低電圧かど
うかを検知する電源電位検知回路（図１では図示しな
い）と、を備えている。

【００６６】図３を参照すると、昇圧電位発生回路１１
５は、２段のＮＯＲゲート３０４、３０５と１段のＮＡ
ＮＤゲート３０２とそれぞれの出力に接続された３個の
容量素子Ｃ１、Ｃ２、Ｃ３からなる発振器３０１を備
え、発振器３０１の周期は、電源電圧が２Ｖから４Ｖの
範囲で、概ね２００ナノ秒ないし１マイクロ秒に設定さ
れている。

【００６７】電源電位検知回路は、参照電圧発生回路を
備えて構成され、外部電源電位と参照電圧を比較し、外
部電源電圧が概ね３．６ないし３．９Ｖ程度の範囲で設
定された参照電圧よりも低下すると、これを検知し、電
源低下検知信号ΦＶＬｏｗ（図４参照）を発生する。

【００６８】昇圧信号発生回路１１４は、書込み／読み
出し制御信号ＷＥ／と、ワード線活性信号ＸＥと電源低
下検知信号ΦＶＬｏｗを入力とし、昇圧信号ΦＢＥＮ／
を出力する。

【００６９】書込みサイクル期間中は、昇圧信号は常に
出力され、読み出しサイクルでは昇圧信号は一定の幅の
パルス信号としてサイクル当初に出力される。

【００７０】次に本発明の第２の実施の形態について図
面を参照して説明する。

【００７１】［実施の形態２］図８は、本発明の第２の
実施の形態の昇圧電位発生回路における発振回路の構成
を示す図である。本発明においては、読み出しサイクル
では、サイクル当初のみ昇圧動作を行えばよいので、長
時間動作を保証するための発振回路は動作する必要がな
い。

【００７２】このため、この実施の形態では、図８に示
すように、書込み／読み出し制御信号ＷＥ／で発振回路
３０１′を制御し、読み出しサイクルでは発振回路３０
１′を停止させておく。信号ＷＥ／はインバータ３０６
で反転され、信号ΦＢＥＮ／とともにＮＡＮＤ回路３０
５に入力され、このＮＡＮＤ回路３０５の出力がＮＯＲ
回路３０３に入力されている。

【００７３】図３に示した前記第１の実施の形態では、
昇圧信号ΦＢＥＮ／がローレベルになると発振回路３０
１が活性状態になり、発振動作を開始する。実際には、
発振回路の固有周期が経過して２度目の昇圧動作準備に
入る前に昇圧信号ΦＢＥＮ／が終了するため発振回路と
しての機能は果たさないが、回路自体は作動し始めるた
め無駄な電力を消費している。

【００７４】これに対し、本発明の第２の実施の形態で
は、読み出しサイクル期間中（信号ＷＥ／がハイレベ
ル）は発振回路は停止しているため無駄な消費電力をな
くすことができる。

【００７５】

【発明の効果】以上説明したように、本発明によれば下
記記載の効果を奏する。

【００７６】本発明の第１の効果は、読み出しサイクル
でのワード線昇圧動作での消費電力が低減できる、とい
うことである。

【００７７】その理由は、本発明においては、昇圧動作
をサイクル開始時に一度行うだけなので、書込みサイク
ルのように発振回路で繰り返し昇圧回路を動作させない
で済むためである。

【００７８】本発明の第２の効果は、パルスワード、パ
ルスセンス方式に比べ、回路構成が簡略になり、チップ
サイズを小さくすることができる、ということである。

【００７９】その理由は、読み出しに必要なパルス幅を
生成する回路はパルスワード、パルスセンス方式と同様
に必要だが、出力をラッチしておく機構が不要になるた
め、ラッチ回路、およびラッチ信号発生回路を設ける必
要がないためである。

【図面の簡単な説明】

【図１】本発明の実施の形態の半導体記憶装置の構成を
示すブロック図である。

【図２】高抵抗負荷型メモリセルの回路構成を示す図で
ある。

【図３】昇圧電位発生回路の一例を示す図である。

【図４】本発明の実施の形態における昇圧信号発生回路
の構成を示す図である。

【図５】本発明の実施の形態における昇圧信号発生回路
の動作波形を示すタイミング図である。

【図６】本発明の実施の形態における昇圧電位発生回路
の書き込み動作時の動作信号波形を示すタイミング図で
ある。

【図７】本発明の実施の形態における昇圧電位発生回路
の読み出し動作時の動作信号波形を示すタイミング図で
ある。

【図８】本発明の別の実施の形態の昇圧電位発生回路の
発振回路に構成を示す図である。

【図９】従来の半導体記憶装置の構成を示すブロック図
である。

【図１０】従来の半導体記憶装置の動作を説明するため
のタイミングチャートであり、（Ａ）は書込みサイクル
時の各部信号波形を示す図、（Ｂ）は読み出しサイクル
時の各部の信号波形を示す図である。

【図１１】アドレス遷移検知回路の構成の一例を示す図
である。

【図１２】出力回路の構成の一例を示す図である。

【符号の説明】

１０１、４０１メモリセルアレイ１０２、４０２ロウデコーダ１０３、４０３カラムデコーダ１０４、４０４ワード線ドライバ１０５、４０５カラム選択スイッチ１０６、４０６センスアンプ／ライトドライバ１０７、４０７入力バッファ回路１０８、４０８出力バッファ回路１１０、４１０ＡＴＤ回路１１１、４１１ＸＥ発生回路１１２、４１２センスアンプ活性信号発生回路１１４昇圧信号発生回路１１５、４１５昇圧電位発生回路４１３パルス発生回路４１４ＬＥ発生回路

Claims

(57)【特許請求の範囲】

【請求項１】昇圧信号発生回路から出力される昇圧信号
によって制御され、動作時には電源電圧以上の昇圧電位
を発生する昇圧電位発生回路を備え、前記昇圧電位発生
回路によりワード線の昇圧が行われるスタティック・ラ
ンダムアクセス型半導体記憶装置であって、前記昇圧信号発生回路が、読み出し動作時には、読み出
しサイクル当初に所定のパルス幅の昇圧信号を発生して
前記昇圧電位発生回路に一回だけ昇圧動作を行わせ、書
込み動作時には、書込み期間中常に前記昇圧信号を発生
して前記昇圧電位発生回路を動作させるように制御する
手段を備えた、ことを特徴とする半導体記憶装置。
【請求項２】スタティック型メモリセルを備えた半導体
記憶装置において、選択されたワード線に供給される、動作電源電圧以上の
昇圧電位を発生する昇圧電位発生回路であって、入力さ
れる昇圧信号がアクティブ状態のときに昇圧動作を周期
的に行う昇圧電位発生回路と、書込み読み出し制御信号に基づき、書込み動作時には、
前記昇圧電位発生回路の昇圧動作を制御する前記昇圧信
号をアクティブ状態として、書込みサイクル中、前記昇
圧電位発生回路を活性化させ、読み出し動作時には、読
み出しサイクル当初一定の期間だけ前記昇圧信号をアク
ティブ状態とし前記昇圧電位発生回路を活性化させて昇
圧電位を発生させた後、前記昇圧信号をインアクティブ
状態とし前記昇圧電位発生回路の動作を停止させるよう
に制御する昇圧信号発生回路と、を備えた、ことを特徴とする半導体記憶装置。
【請求項３】高抵抗負荷型メモリセルを備えたスタティ
ック型の半導体記憶装置において、アドレス遷移検知回路から出力されるワンショットパル
ス信号を受けてワード線活性化信号（ＸＥ）を生成出力
するワード線活性化信号発生回路と、前記ワード線活性化信号と書込み制御信号（ＷＥ／）を
入力とし、読み出し動作時において、前記ワード線活性
化信号がセットされた後所定の期間だけ、昇圧信号（φ
ＢＥＮ／）をパルス状にアクティブ状態にして出力し、
書込み動作時には、書込みサイクル中、前記昇圧信号を
アクティブ状態として出力するように制御する手段を備
えた昇圧信号発生回路と、前記昇圧信号を入力とし、前記昇圧信号がアクティブ状
態の間、活性化され、周期的に昇圧を行う昇圧電位発生
回路と、を備え、前記昇圧電位発生回路からの出力電圧が選択さ
れたワード線に供給され、書込み動作時には前記昇圧電位発生回路では周期的に昇
圧動作が行われ、読み出し動作時には、読み出しサイク
ル当初に一度前記昇圧電位発生回路を動作させた後に前
記昇圧電位発生回路の動作を停止させて昇圧準備状態と
する構成とされてなる、ことを特徴とする導体記憶装
置。
【請求項４】前記昇圧電位発生回路が、前記昇圧信号発
生回路から出力される前記昇圧信号がアクティブ状態の
とき、所定の周期で信号を発生する発振回路を備え、前
記発振周期は、前記読み出し動作時の前記昇圧信号パル
ス幅と、同等か、これよりも長い時間であることを特徴
とする請求項１乃至３のいずれか一に記載の半導体記憶
装置。
【請求項５】電源電圧が予め定めた所定の基準電圧より
も低下したことを検知した際に電源低下検知信号をアク
ティブ状態として出力する電源電圧検出手段を有し、前記昇圧信号発生回路が、前記電源電圧検出手段からの
前記電源低下検知信号を入力し、前記電源低下検知信号
がアクティブ状態のときに、前記昇圧信号をアクティブ
状態とするように制御する制御回路を備え、前記昇圧電
位発生回路において、電源電圧が前記基準電圧以上の時
は昇圧動作を停止し、前記基準電位を下回る時は昇圧を
行うように制御する、ことを特徴とする請求項１乃至４
のいずれか一に記載の半導体記憶装置。