KR930008850A - 분할된 판독 데이타 버스 시스템을 갖는 반도체 메모리 디바이스 - Google Patents

분할된 판독 데이타 버스 시스템을 갖는 반도체 메모리 디바이스 Download PDF

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KR930008850A
KR930008850A KR1019920018460A KR920018460A KR930008850A KR 930008850 A KR930008850 A KR 930008850A KR 1019920018460 A KR1019920018460 A KR 1019920018460A KR 920018460 A KR920018460 A KR 920018460A KR 930008850 A KR930008850 A KR 930008850A
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야스히로 사루와따리
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세끼모또 다다히로
니뽄 덴끼 가부시끼가이샤
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    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
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    • G—PHYSICS
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Abstract

억세스된 데이터 비트는 메모리 셀 어레이(12)의 일부에 연결된 데이터 버스 서브-시스템(14a,14b)중 하나를 구동시키는 센스 증폭기 유니트(13a,13b)에 의해 발생되며, 데이터 라인 선택 유니트(18a,18b,18c,18d,10)는 출력 데이터 회로(17a,17b,17c,17d)로 하여금 선택된 버스 서브-시스템 상에서만 억세스된 데이터 비트에 응답하도록 하여, 그때 센스 증폭 회로는 억세스된 데이터 비트가 기생캐패시턴스의 감소 때문에 고속으로 전달되는 것을 허용한다.

Description

분할된 판독 데이터 버스 시스템을 갖는 반도체 메모리 디바이스
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제2도는 본 발명에 따른 반도체 메모리 디바이스의 배열을 나타내는 블럭 다이어그램.
제3도는 본 발명에 따른 또 다른 반도체 메모리 디바이스 배열을 나타내는 블록 다이어그램.

Claims (6)

  1. a)로우 및 칼럼으로 배열된 다수의 메모리 셀을 가지며, 상기 다수의 메모리 셀에 각각 데이터 비트를 기억 하는 메모리 셀 어레이(12)와, b)다수의 메모리 셀 칼럼으로부터 각각 판독된 데이터 비트를 표시하는 전압 레벨을 발생하도록 다수의 메모리 셀 칼럼에 각각 연결된 다수의 센스 증폭 회로를 갖는 증폭 유니트(13a,13b)와,c)출력 데이터 신호를 발생하는 다수의 데이터 비트로부터 선택된 억세스된 데이터 비트에 응답하는 출력 데이터 회로(17a,17b,17c,17d)와, d)상기 다수의 데이터 비트로부터 억세스된 데이터 비트를 선택하는 어드레싱 수단(16a,16b)을 구비하는 반도체 칩(11)상에 제조된 반도체 메모리 디바이스에 있어서, e)상호 전기적으로 절연되는 다수의 데이터 버스 서브-시스템(14a,14b,24a,24b,24c,24d)으로 분할되며, 상기 다수의 데이터 버스 서브-시스템은 상기 출력 데이터 회로와 병렬로 접속되며, 상기 데이타 버스 서브-시스템중 하나는억세스된 데이타 비트를 상기 출력 데이타 회로에 전달하는 센스 증폭 유니트에 의해 구동되는 데이타 버스 시스템(14, 24)과 , f) 상기 다수의 데이타 버스 서브-시스템에 접속되며, 상기 출력 데이터 회로가 상기 다수의 데이터 버스 서브-시스템 중 나머지 시스템상에서 전압 레벨에 반응하지 않도록 동작 하는 데이터 라인 선택 수단(18a,18b,18c,18d)을 특징으로 하는 반도체 메모리 디바이스.
  2. 제1항에 있어서, 상기 다수의 메모리 셀은 다수의 메모리 셀 서브-어리에으로 그룹되며, 상기 데이터 버스 서브-시스템(14a,14b;24a,24b,24c,24d) 은 상기 다수의 메모리 셀 서브-어레이에 각각 연결되는 것을 특징으로 하는 반도체 메모리 디바이스.
  3. 제2항에 있어서, 상기 억세스핀 데이터 비트는 상기 메모리 셀 서브-어레이의 하나로부터 판독되고, 상기 메모리 셀 서브-어레이의 일부에 연결된 다수의 데이터 버스 서브-시스템중 하나에 전달되는 것을 특징으로 하는 반도체 메모리 디바이스.
  4. 제1항에 있어서, 상기 데이터 버스 서브-시스템은 데이터 라인의 다수 세트에 의해 각각 제공되며, 상기 데이터 라인 선택 수단은,f-1)다수의 데이터 서브-시스템중 하나를 표시하는 제어 신호(CNT)를 발생하는 제어 회로와, f-2),데이타 라인의 다수 세트로부터 각각 선택된 데이터 라인에 접속되는 다수의 데이터 라인 선택 회로(18a,18b,18c,18d)를 구비하며, 상기 다수의 데이터 라인 선택 회로 각각은, f-2-1)상기 제어 신호에 응답하고 상기 다수의 데이터 버스 서브-시스템 중 하나에 포함된 데이터 라인의 하나를 표시하는 디코드된 신호를 발생하기 위한 디코더(IV4;18ba)와, f-2-2)상기 디코드된 신호에 응답하고 상기 디코드된 신호에 의해 표시된 상기 데이터 k인의 하나는 일정한 전원 전압으로부터 절연되고, 다른 데이터 라인을 일정한 전원전압(Vdd)에 접속시키는 충전 회로(QP3,QP4;QP21,QP22;QP23,QP24)을 구비하는 것을 특징으로 하는 반도체 메모리 디바이스.
  5. 제4항에 있어서, 상기 충전 회로는 상기 일정한 전원 전압과 상기 연결된 데이터 라인사이에 접속되고, 상기 데이터 라인에 연결된 다수의 충전 트랜지스터(QP3,QP4;QP21,QP22;QP23,QP24)을 구비하는 것을 특징으로 하는 반도체 메모리 디바이스.
  6. 제1항에 있어서, 상기 다수의 데이터 버스 서브-시스템은 판독 데이터 라인의 다수 세트에 의해 이행되고, 판독 데이터 라인의 다수 세트로부터 각각 선택 된 판독 데이터 라인은 판독 데이터 라인 그룹을 형성하며, 상기 출력 데이터 회로(18a 내지 18d)각각은 d-1)상기 판독 데이터 라인 그룹 중 하나에 접속된 입력 노드를 갖는 AND 게이트(AND1),d-2)출력 인에이블 신호(DE)로 인에이블되고 상기 AND게이트의 출력 노드에 접속된 NOR게이트(NR2),d-3)상기 출력 인에이블 신호의 상보성 신호로 인에이블되고, 판독 데이터 라인 그룹중 하나에 접속된 입력 노드를 갖는 NAND게이트(ND2), d-4)상호 상보적인 구동 신호를 발생하는 상기 NAND게이트의 출력 노드 및 상기 NOR게이트의 출력 노드에 각각 접속된 두 개의 인버터(IV6,IV7),d-5)상기 구동 신호에 응답하여 데이터 핀중 하나를 구동시키는 출력 인버터(IV8)를 구비하는 것을 특징으로 하는 반도체 메모리 디바이스.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
KR1019920018460A 1991-10-09 1992-10-08 분할된 판독 데이타 버스 시스템을 갖는 반도체 메모리 디바이스 KR950010761B1 (ko)

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