KR910008731A - 고속 스태틱 램 - Google Patents
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Landscapes
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- Dram (AREA)
Abstract
내용 없음
Description
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제1도는 64Kx4메모리의 기능상의 블록도.
제6도는 리셋트할 수 있는 데이타 입력 지연 버퍼.
Claims (7)
- 기록모드 또는 판독 모드를 제어하기 위한 제어수단, 메모리 셀의 적어도 한 열, 상기 열의 한 셀을 선택적으로 주소 지정하기 위한 제1어드레싱 수단과, 임의의 상기 열에 대하여; -상기 열에 세로로 인접한 비트라인 및 반전 비트라인; -상기 한 셀에 저장하기 위하여 데이타 비트를 수신하기 위한 입력수단; -상기 입력수단에 의해 공급되고, 상호 논리적으로 역인 데이타 출력을 갖는 버퍼링 수단; -상기 데이타 출력에 의해 공급되는 제1및 제2의 상호 동일한 지연 체인을 포함하여 이루어지며, 각각의 상기 지연 체인은 선택적인 인버터/게이트 계열 회로의 제1스퀸스 및 적어도 하나의 인버터의 상기 제1스퀸스에 의해 공급되는 제2시퀸스를 가지며, 상기 비트 라인은 상기 제1라인 체인의 상기 제2시퀸스에 의해 공급되며, 상기 반전된 비트 라인은 상기 제2지연 체인의 상기 제2시퀸스에 의해 공급되며, 임의의 상기 게이트는 제2시퀸스의 출력에서 임의의 연속 셀렉트 상태 이전에 디셀렉트 상태를 발생시키는 제1신호에 적용할 수 있는 액티브 입력 신호와 반대되는 리셋트 신호를 수신하는 집적 회로 스태틱 램.
- 제1항에 있어서, 상기 리셋트 신호는 상기 버퍼링 수단으로부터 데이타 출력에 의해 직접 발생되는 것을 특징으로 하는 집적 회로.
- 제2항에 있어서, 상기 버퍼링 수단의 출력과 상기 제1 및 제2지연 체인의 입력 사이의 크로스 결합된 게이트 쌍으로 이루어지는 집적 회로 메모리.
- 제1 내지 3항중 임의의 항에 있어서, 단조 증가하는 사이즈에 따라 디멘션되는 상기 제2순서의 인버터들을 특징으로 하는 집적회로.
- 제1 내지 4항중 임의의 항에 있어서, 임의의 상기 제1순서의 임의의 디바이스가 출력 MOS 축전지 노드와 함께 제공되는 것을 특징으로 하는 집적회로.
- 제1 내지 5항중 임의의 항에 있어서, 상기 제1순서의 임의의 디바이스가 축전기의 인버터 및 게이트 사이의 결합에서 중간 MOS축전기와 함께 제공되는 것을 특징으로 하는 집적회로.
- 제1 내지 6항중 임의의 항에 있어서, 상기 지연 체인으로부터의 임의의 출력 극성이 상기 지연 체인을 공급하는 버퍼링 수단의 출력 극성에 해당하는 것을 특징으로 하는 집적회로.※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
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- 1990-10-30 JP JP2290956A patent/JPH03154294A/ja active Pending
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