DE68925360T2

DE68925360T2 - Schneller statischer Direktzugriffsspeicher

Info

Publication number: DE68925360T2
Application number: DE68925360T
Authority: DE
Inventors: Peter Herrmann Voss
Original assignee: Philips Electronics NV
Current assignee: Koninklijke Philips NV
Priority date: 1989-10-30
Filing date: 1989-10-30
Publication date: 1996-07-25
Anticipated expiration: 2009-10-31
Also published as: US5227998A; DE68925360D1; JPH03154294A; EP0425734A1; KR910008731A; EP0425734B1

Description

Die Erfindung betrifft einen statischen Speicher mit wahifreiem Zugriff (RAM) als integrierte Schaltung, mit Steuerungsmitteln zum Steuern entweder eines Schreib- oder eines Lesebetriebs, mindestens einer Zeile von Speicherzellen, Adressierungsmitteln zum selektiven Adressieren einer einzelnen Zelle in einer solchen Zeile, und für jede beliebige solche Zeile:
- eine Bitleitung und eine invertierte Bitleitung, die in der Lenge an die genannte Zeile grenzen;
- Eingabemittel (142, 144) zum Empfangen eines Datenbits zur Speicherung in der genannten einen Zelle;
- von den genannten Eingabemitteln gespeiste Pufferungsmittel (140) mit zueinander logisch inversen Datenausgängen.
Eine Speicheranordnung dieser Art wird EP-A2-239.021 (D1) beschrieben. Der vorliegenden Erfindung liegt unter anderem die Aufgabe zugrunde, die Arbeitsgeschwindigkeit zu beschleunigen und dabei die Operationsspielräume beizubehalten. Dementsprechend ist die Erfindung daher dadurch gekennzeichnet, daß sie folgendes aufweist:
- erste und zweite von den genannten Datenausgängen gespeiste zueinander identische Verzögerungsketten, wobei jede dieser Verzögerungsketten eine aus einer Vielzahl von in Reihe geschalteten Anordnungen bestehende erste Folge aufweist, wobei jede Anordnung einen Inverter (150, 154) und ein Gatter (152, 156) in Reihe enthält, und eine von der genannten ersten Folge gespeiste, mindestens einen Inverter (158, 160, 162) enthaltende zweite Folge aufweist, wobei die genannte Bitleitung (166) von der zweiten Folge der genannten ersten Verzögerungskette gespeist wird und die genannte invertierte Bitleitung (164) von der zweiten Folge der genannten zweiten Verzögerungskette gespeist wird, jedes beliebige genannte Gatter ein Rücksetzsignal empfangt, das auf niedrigem Pegel liegt und auch dem Eingang jeder ersten Folge zugeführt wird, um am Ausgang jeder zweiten Folge vor einem darauffolgenden Selektionszustand einen Deselektionzustand zu erzeugen.
Dieses Merkmal ermöglicht es, daß die zu der Zelle gelenkten aktuellen Daten einen Moment gestoppt werden, und daß die Bitleitungen in einen sicheren nichtschreibenden Zustand zurückkehren. Dies liefert eine große Verbesserung des Spielraums für die Datenhaltezeit bei einer sogenannten heißen Umgebung, da der lokale Schreibtreiber nicht ansteuert, wenn ein Ausgleichsimpuls am Ende einer Schreiboperation zur Verfügung steht, somit kann der gesamte Spielraum bezüglich Tdh und Tdv (Daten gültig) größer gemacht werden. Typischerweise wird ein schnelles Ende- Schreiben-Sperrsignal zum Schreibtreiber oder zur Durchlaßeinrichtung gesendet, um die aktuelle Schreiboperation zu beenden.
Insbesondere sind zwei parallele rücksetzbare Verzögerungsleitungen vorgesehen, eine für jeden der beiden Legikwerte (Daten und invertierte Daten). In einer vorteilhaften Ausführungsform ist ein kreuzgekoppeltes Gatterpaar vorgesehen, um eine Schnittstelle zwischen den beiden rücksetzbaren Verzögerungsleitungen und dem Eingangsschreibpuffer zu bilden. Ein solches Gatterpaar verbessert mit Hilfe des Kreuzkopplungseffektes die Symmetrie zwischen den beiden rücksetzbaren Verzögerungsketten.
Insbesondere dort, wo in früheren Lösungen häufig ein Schreib/Lesezyklus obligatorisch war, wird jetzt ein solcher Schreibzyklusteil überflüssig, weil jetzt die Rücksetzhandlung die Bitleitungen sicher macht, wodurch dann unmittelbar eine Änderung entweder einer Adresse oder von Daten oder von beidem möglich ist. Es ist jetzt möglich, einen Schreibzyklus dort zu spezifizieren, wo das Schreibfreigabesignal nicht getaktet ist. Insbesondere das detektierte Adressenübergangssignal (ATD) würde für Pseudotakten sorgen.
Zusätzliche vorteilhafte Ausführungsformen sind in den abhängigen Ansprüchen genannt.

KURZE BESCHREIBUNG DER ZEICHNUNG

Ausführungsbeispiele der Erfindung sind in der Zeichnung dargestellt und werden im folgenden näher beschrieben. Es zeigen:
Figur 1 ein Funktionsblockschaltbild eines Speichers von 64 K x 4,
Figur 2 Teilsysteme davon in der x1-Konfiguration,
Figur 3 alternative Teilsysteme davon in der x4-Konfiguration,
Figur 4 ein Blockschaltbild eines abgewandelten Ausgangsanordnung zur Verwendung in einer x1-Konfiguration,
Figur 5 ein Zeitdiagramm eines Mehradressen-Seitenbetriebs;
Figur 6 einen rücksetzbaren Dateneingabeverzögerungspuffer;
Figur 7 ein Zeitdiagramm des Dateneingabeverzögerungspuffers,

BESCHREIBUNG EINER BEVORZUGTEN AUSFÜHRUNGSFORM

Figur list ein Funktionsblockschaltbild eines Speichers von 64 K x 4. Insbesondere werden eine 64-K-Speicherzellenmatrix 20 mit Blockredundanz 24 gezeigt, die durch Schmelzsicherungsdurchbrennen als Ersatz für defekte Speicherspalten aktivierbar ist, ein 1-aus-16-Blockdecodierer 22, ein 1-aus-128-Zeilendecodierer 26, allgemeine Y-Selektion eins aus acht 28 und 64 lokale Leseverstärker und Schreibschaltungen 30. Der Block hat weiterhin einen Y-Freigabe-Treiber 32, der das Element 28 speist und einen Blockselektionsfreigabe-Treiber 34, der den Blockdecodierer 22 speist. Die meisten der oben genannten Elemente sind vierfach vorhanden, nicht erneut numeriert. Nur die Blöcke der lokalen Leseverstärker mit den Schreibschaltungen (30) sind nur zweimal vorhanden.
Als weitere Teilsysteme sind ein sich auf drei Adreßbits auswirkender YP- Decodierer 36, sich jeweils auf vier identische Adreßbits Z(0:3) auswirkende Blockselektier-Vordecodierer 38, sich auf sieben Adreßbits X(0:6) und das wesentliche Halbspeicherselektierbit MO auswirkende Zeilen-Vordecodierer 40 vorhanden, wobei der Blockfreigabe-Treiber 42 sich auf die Blockselektierbits M(0,1) auswirkt. Verbindungen zwischen dem Decodierer 38 und dem Treiber 42, zwischen dem Decodierer 36 und dem Treiber 32, zwischen dem Eingangstreiber 42 und dem weiteren Treiber 34 und zwischen dem Vordecodierer 40 und dem Decodierer 26 verlaufen wie abgebildet.
Die Steuerung wird von dem Steuerungsdecodierer 44 vorgenommen, der invertierte Werte des Baustein-Auswahl- ( ; Chip Select), Schreibfreigabe- ( ; Write Enable) und Ausgabefreigabesignals ( ; Output Enable) empfängt. Weitere Teilsysteme sind der Leistungsregler 46, Testdecodierer 48, der die gleichen Adreßbits empfängt wie der Decodierer 86, die im Testbetrieb auch die Rolle von Steuerbits haben, und ein Testbetrieb-Setzerblock 50. Zu letzterem führt die Leitung 52, und er wird verwendet, um bei Erkennung eines vorher bestimmten Adressenüberganges in einen Testbetrieb überzugehen, wobei die Leitung 54 die Ausgabe bestimmter spezieller Testergebnissignale steuert. Die gegebenen Details beschreiben das Umfeld, aber sind nicht kennzeichnend für die vorliegende Erfindung, und der Kürze halber ist eine detaillierte Beschreibung der Funktionsweise sowie das Auflisten verschiedener Verbindungen weggelassen worden. Auch eine Detaillierung der Speicherzellen selbst, insbesondere statischer Zellen, ist nicht dargestellt.
Mehr mit der Erfindung zusammenhängend gibt es den Y-Multiplexcontroller 56, der zwei Selektionsbits empfängt, und Block 58, der von Block 56 und für Testzwecke von Block 50 gesteuert wird, mit vier modulübergreifenden Leseverstärkern und einer gleichen Anzahl modulübergreifender Schreibtreiber. Dieser Block umfaßt eine Schaltungsanordnung, um selektiv aktivierbar durch das Herstellen von Metallisierung, entweder eine x1- oder eine x4-Konfiguration zu realisieren. Im ersten Fall können einzelne Eingangs- und Ausgangsbondflecken (DIN, DOUT) verwendet werden, im letzteren vier parallele Eingangs/Ausgangs-Verbindungen I/O (0:3). Eine effektive Verwendung aller beschriebenen Verbindungen erfordert ein Bonden mit funktionsmäßigen Anschlußstiften eines Standard-DIL- oder geometrisch anders geformten Gehäuses.
Figur 2 zeigt Teilsysteme des Speichers von Figur 1 in einer x1-Konfiguration. Das bedeutet, daß der den Baustein und die Umgebung verbindende Datenpfad ein Bit breit ist. Im allgemeinen enthält die Schaltung drei Teile A, B, C. Teil A ist ein 4-zu-1-Selektor, Teil B ist die Schreibsteuerungsschaltung, Teil C ist die Lesesteuerungsschaltung.
Für eine Leseoperation wird das Lesebit RBTO zusammen mit seinem Inversen mit einem p-Leseverstärker 70 verbunden und zu dessen zueinander inversen Ausgängen OUT, OUTB verstärkt. Eine entsprechende Schaltungsanordnung ist für die weiteren Bits RBT 1,.. 3 vorgesehen, wobei deren Ausgänge zum Ausgangspuffer 72 hin ODER-verknüpft werden, der ein Bit DOUT mit TTL-Pegel ausgibt. Drei ähnliche Ausgangspuffer 74 empfangen VDD und sind faktisch Pseudopuffer. Steuersignale für die Puffer sind das invertierte Ausgabefreigabesignal OEB, ein Teststeuersignal TEO ENL und Testdaten TDATAB, wobei die beiden letzteren der Kürze halber nicht weiter erläutert werden.
Für eine Schreiboperation erscheint das TTL-Datenbit TTLDIN am Eingangspuffer 76. In gleicher Weise empfängt Puffer 78 die Bezugsspannung VREF, vorzugsweise gleich VDD, und arbeitet als Pseudopuffer. Gleichartige Puffer 80, 82 (siehe Block 56 in Figur 1) empfangen Adreßsignale YM (0:1) auf TTL-Pegeln. Der Block 76 und der Leerblock 78 empfangen als Steuersignal die Schreibfreigabedaten im WEDIN-Signal.
Die Blöcke 80, 82 empfangen als Steuersignal das Baustein-Freigabe (Schreib-) CEB-Signal. An der Zellenmatrixseite ist der Block 84 ein rücksetzbarer Dateneingabeverzögerungspuffer, der im weiteren näher erläutert werden soll. Die Verwendung dieser Verzögerungspuffer beseitigt die Notwendigkeit eines Ausgleichsimpulses für die Adreßbits YM (0:1). Bei einem Schreibzugriff versorgt der Puffer 84 die betreffende Bitleitung mit dem Datenbit WBT3 und dessen Inversen WBT3B. Gleichartige Puffer sind für die anderen drei Datenbits vorgesehen. Der Kürze halber ist die Verbindung der Schaltungsanordnung von Figur 2 mit der Zellenmatrix nicht dargestellt. Das Adressieren statischer RAMs und Verschaffen von nicht invertierten und invertierten Bitleitungen sowohl zum Lesen als auch zum Schreiben ist nämlich Standardtechnik.
Teil A von Figur 2 enthält die Multiplex-(Lesen)- und Demultiplex- (Schreiben)-Steuerung für die Leseverstärker bzw. Verzögerungspuffer. Die Ausgangssignale der Puffer 80, 82 und ihre inversen Werte liefern mittels selektivem Lenken zu UND-verknüpften Eingängen AIN, BIN von DEMUX-Controllern 85, 86, 88, 90 eine Eins-aus-Vier-Vorcodierung.
Für eine Leseoperation aktiviert das SEB-Steuersignal des p-Leseverstärkers direkt alle Leseverstärker KPPSAMP 70, während Eins-aus-vier-Selektion von einem jeweiligen Paar von Ausgabeselektionssignalpaaren SEL (0:3), SEPB (0:3) von Controllern 85 .. 90 ausgeführt wird, die auch das Signal SEB empfangen. Letzteres Signal steuert effektiv das Sperren des letzten Datenbits bei jeder beliebigen Leseadresse, wie durch das Abfallen des Verlaufs 128 in der im weiteren zu besprechenden Figur gezeigt wird. Andererseits steuern die Selektionssignale SEPB (0:3) die emittergekoppelte Schaltungsanordnung der p-Leseverstärker 70, um darin den Strom der Stromspiegelanordnung zu regeln. Andererseits haben die Signale SEL(0:3) eine Verzögerung von einer Gate-Verzögerung weniger, so daß SEPB(0:3) vor der Ankunft von Signalen den Strom in dem zu aktivierenden Teil der CMOS-Kombination ansteuert. Für eine Schreiboperation wird das Datensignal TTLDIN vom Puffer 76 aus selektiv zu einem von vier Schreibverzögerungspuffern 86 übermittelt, wobei die Leseverstärker gesperrt werden.
Figur 3 zeigt alternativ einen Aufbau des gleichen Teilsystems in einer x4- Konfiguration. Faktisch sind sowohl die Schaltungen als auch ihre relativen Anordnungen identisch zu Figur 4, aber ihre Metallverdrahtungsstruktur ist geändert. Die Herstellung des beschriebenen RAM erforderte die aufeinanderfolgende Anbringung von elf Maskengeometrien, von denen zwei zu jeweiligen Metallverdrahtungsstrukturanordnungen gehörten. Nur die letzte Metailisierungsstruktur muß beim Übergang von einer x4- Organisation zu einer x1-Organisation und umgekehrt geändert werden. Der Unterschied zwischen den Figuren 2 und 3 liegt nur in der Änderung einer der beiden Masken für die Metallverdrahtungsstruktur. Jetzt empfängt der Leseverstärker 70 für eine Leseoperation das gleiche Eingangssignal und führt es seinem eigenen Puffer 74A zu, damit beim bidirektionalen Kontaktgebiet TYLIO1 das TFL-Ausgangssignal ausgegeben wird. Gleichartige Maßnahmen gibt es für andere ausgelesene Datenbits RBT(1:3). Die Leseverstärker empfangen jeweils zwei identische Steuereingangsignale vom Eingang SEB und werden gesondert, aber gleichzeitig vom von den Cobntrollerblöcken 84-90 kommenden Signal SEL gesteuert. Tatsächlich werden letztere durch Versorgen ihrer Eingänge AIN, BIN mit der Spannung VZZ fortdauernd inaktiv gemacht. Ihr SEL-Ausgang aktiviert dann fortdauernd einen zugehörigen Leseverstärker. Ihre Ausgänge SEPBO sind mit dem Signal SEB verbunden worden. Die Art der für Block 85-90 gezeigten Verbindungen war nicht durch die angestrebte Funktion begründet, sondern wurde durch das Designsystem erleichtert, das die Verwendung bestimmter Metallisierungsstrukturen einfacher macht als die anderer. Weiterhin zu obigen werden die Ausgangspuffer 72, 74-C vollständig parallel durch das Ausgabefreigabesignal OEB gesteuert. Wie zuvor sind Testdaten TOENL, TDTAB gezeigt worden. Die Blöcke 76, 78, 80, 82 werden in genau gleicher Weise gesteuert wie in Figur 2, wobei der Unterschied darin liegt, daß sie alle mit einer jeweiligen Verbindung TTLI(01004) verbunden sind. Im Unterschied zu Figur 2 speisen all ihre Ausgänge einen jeweiligen Verzögerungspuffer 84, 83.
Figur 4 zeigt eine Anordnung, die der Erfindung entsprechend abgewandelt worden ist, insbesondere zur Verwendung in dem Aufbau von Figur 2. Insbesonde re sind Leseverstärker 70A-70C entsprechend dem Element 70 von Figur 2 gezeigt worden. Ihre Steuerung ist durch den Block 100 symbolisiert worden, der seinerseits vom Signal SEB und den Ausgangssignalen von den Puffern 80, 82 gesteuert wird, die jeweils symbolisch als Signale AYM0, AYM1 dargestellt worden sind. Sowohl die invertierten als auch die nichtinvertierten Datenausgaben RB, aus den jeweiligen Leseverstärkern werden in einer oder zwei ODER-verknüpften Konfigurationen den zugehörigen Eingängen von Latch 102 zugeführt. Ausgänge von Latch 102 werden mit entsprechenden multiplexten Ausgängen und dem Steuersignal OE, Ausgabefreigabe, in zwei NAND-Gattern 104, 106 verknüpft. Letztere steuern eine Ausgangsschaltung mit Transistoren 108, 110, 112 und einem Inverter 114 an. Eines der in Reihe geschalteten Transistorpaare 108, 112 leitet, während das andere gesperrt ist. Zusätzliche Reihentransistoren 107, 111 verringern "Hot electron stress"-Probleme. Bei bestimmten Technologien könnten sie überflüssig sein. Mit Hilfe des von einer invertierten Steuerspannung angesteuerten Transistors 110 vom entgegengesetzten Leitungstyp wie Transistor 10 wird die Umschaltzeit weiter verkleinert.
Eine alternative Lösung wäre, daß den Leseverstärkern ihre eigene jeweilige Latch-Schaltung folgen würde. Bei diesem Aufbau würden die Leseverstärker gleichzeitig aktiv, aber die Selektionssignale würden die jeweiligen einen der n (hier n=4) Latches aktivieren. Weitere geringfügig abgewandelte Anordnungen sind denkbar.
Figur 5 ist ein Zeitdiagramm eines Mehradressen-Seitenbetriebs mit Hinblick auf die Anordnung der Figuren 2, 4. Im Unterschied dazu besteht der Einzeladressen-Seitenbetrieb oder Einzeladressen-4-Bit-Betrieb darin, eine Adresse zuzuführen, auf eine Vielzahl Bits parallel zuzugreifen, aus diesen Datenbits zwei oder mehr Bits hintereinander auszuwählen und nach Selektion des letzten Datenbits eine folgende Leseadresse zuzuführen. Die Selektion dieser Datenbits kann in jeder beliebigen Reihenfolge erfolgen. Es ist nicht notwendig, alle Datenbits, auf die so zugegriffen wird, zu selektieren. Die Selektion kann in bezug auf die aufeinanderfolgenden Adressenstellen einheitlich sein, aber im Prinzip wäre auch Uneinheitlichkeit zulässig. Auch die Anzahl der selektierten Datenbits kann hinsichtlich aufeinanderfolgender Adressenstellen nicht uneinheitlich sein. Die Selektion kann für ein einzelnes Datenbit pro Leseadresse ausgeführt werden. Nun ist wegen der Zugriffsverzögerung die Zeit zwischen aufeinanderfolgenden Bits bei einer Einzeladressenselektionsfolge üblicherweise kürzer als die Trennung zwischen dem letzten bei einer bestimmten Adresse selektierten, am Speicherausgang auftretenden Bit und dem ersten so auftretenden Bit aus der nächsten Adresse. Die Länge der letzteren Trennung ist ein Problem, das von der vorliegenden Erfindung vermieden wird, indem die mittlere Zugriffsgeschwindigkeit des Speichers erhöht wird.
Im Zeitdiagramm von Figur 5 gibt der Verlauf 120 die Speicheradresse an, die effektiv dem Speicher zugeführt wird. Erst ist dies Adresse A0 und dann wechselt sie zu Adresse A1. Übergangsanstiege sind auf Standardwerte idealisiert worden. Von solcher zugeführten Adresse selektiert die Kombination aus X, Z und M Adreßbits 32 Zellen. Von einer solchen Gruppe von Zellen wählen die Bits YP(0:2) vier Zellen und eine selektive Zuführung des Selektionssignals YM(0:1) würde das Zugreifen auf bis zu vier Datenbits ermöglichen, in Figur 5 auf die vollständige Gruppe aus vier Datenbits im Lesebetrieb entsprechend BIT(0..3). Der Verlauf 122 zeigt die Bitselektionssignale YM(0:1), wie sie dem Element 56 in Figur 1 oder Elementen 80, 82 in Figur 2 oder Element 100 in Figur 4 zugeführt werden. Der Übergang der Adresse im Verlauf 120 stimmt mit einem der Übergänge der Selektionssignale im Verlauf 122 überein, wobei insbesondere der letzte davon zu der alten Adresse A0 gehört. Wie gezeigt kann dies das Datenbit 8IT3 sein, aber jedes andere Bit ist auch möglich, unabhängig von der Anzahl Datenbits, die bei dieser alten Adresse tatsächlich selektiert sind. Die obengenannte Übereinstimmung verringert Interferenzeffekte. Die Adresse umfaßt Bits X(0:6), YP(0:2), M(0:1), insgesamt 16 Adreßbits. Selektion von Datenbits BIT3 erfolgt daher zusammen mit der nachfolgenden Adresse A1. Der Mehradressen-Seitenbetrieb oder Kreuzadressen-4-Bit-Betrieb ist durch Beseitigung der Notwendigkeit eines Ausgleichssignals bezüglich der Bits YM(0: 1) möglich geworden. Normalerweise hat ein solcher Ausgleichsimpuls zwei Aufgaben. Erstens liefert er einen größeren Spielraum für das Spezifizieren der Schreiberholungszeit Twr. Zweitens setzt es den Datenpfad voller Breite für einen schnelleren Zugriff zurück. Die Lösung auf elektronischem Niveau soll im folgenden anhand der Figuren 6, 7 beschrieben werden. Da die YM-Selektion keinen Ausgleich aufweist, ist es selbst ohne Änderung der Adresse notwendig, eventuelle andere (in diesem Fall bis zu drei) an den Eingängen der p-Kanal-Verstärker 70 von Figur 2 vorhandene Datenbits zu lesen. Dies wird in Figur 5 symbolisch in Verlauf 126 dargestellt, der die Datenbits RB/ an den Eingängen dieser vier Verstärker zeigt. Im Prinzip kann die Verfügbarkeit dieser so erhaltenen Datenbits für eine genügend lange Zeit andauern, im Zeitlängenrahmen von Figur 5 (10- 100 ns), oder sogar länger. Folglich ist es bei Verwendung des Steuersignals SEPB und der decodierten Selektionssignale SEL/SEPB (0:3) möglich, drei der vier Leseverstärker in einem Zustand hoher Impedanz zu halten (sogenannter Drittzustand) und nur den willkürlich gewählten vierten dieser vier Leseverstärker 70 selektiv zu aktivieren. In Figur 5 zeigt Verlauf 128 die jeweiligen Datenbits am Ausgang der Leseverstärker 70, etwas verzögert in bezug auf die in Verlauf 122 gezeigte Selektion. Verlauf 130 gibt an, daß etwas mehr Verzögerung auftritt, bevor die jeweiligen Datenbits am Ausgangspuffer 72 von Figur 2 auftreten. Verlauf 124 zeigt ein symbolisiertes Ausgangssignal ATD eines Adressenübergangsdetektors, wobei dieses Signal dem eher beschriebenen Signal SEB entspricht. Dieses aus einem nicht abgebildeten Detektor kommende Signal stammt aus dem Übergang zwischen den Adressen A0, A1 auf Verlauf 120. Insbesondere setzt dieser Impuls, am Eingang SEB in Figur 2, Leseverstärker durch Sperren zurück. Dies verkürzt nämlich die effektive Dauer des Datenbits BIT3 im Verlauf 128 merklich. Dieser asymmetrische Charakter des Signals des Datenbits BIT3 wird durch den Ausgaiigspuffer-Latch wieder erweitert und symmetrisiert. Auf diese Weise wird der Mehradressen-Seitenbetrieb oder Kreuzadressen-4-Bit-Betrieb realisiert. Die Verbesserung kann auf zwei Weisen erläutert werden. Erstens könnten für den Zugriff auf Daten aus aufeinanderfolgenden Adressenstellen in der gleichen Zeit mehr Daten ver fügbar werden. Zum Auslesen einer 40-Bit-Einheit sind beispielsweise nur Vier-Bit- Trennungen erforderlich, im Vergleich zu etwa 4+1 nach einer früheren Technik. Auf einem Benutzersynchronisationsniveau ist der Vorteil noch deutlicher, da alle Bits einander mit der erhöhten Geschwindigkeit folgen. Nach einer früheren Technik wiirde diese hohe Geschwindigkeit schließlich durch Übergänge zu einer folgenden Adresse unterbrochen. Für eine Benutzereinrichtung mit fester Operationenfolge würde dies ein Einstellen auf niedrigere Geschwindigkeit bedeuten. In dieser Hinsicht beträgt die Erhöhung der Geschwindigkeit einen Faktor 2.
Im Schreibbetrieb haben die Blöcke 86 in Figur 2 eine rücksetzbare Datenverzögerungsketten-Schaltung wie in Figur 6 gezeigt. Hiermit werden die nachfolgenden zu schreibenden Daten bei Auftreten einer YM-Selektionsänderung (Verlauf 122 in Figur 5) vor Beendigung einer Schreiboperation um die gleiche Zeitdauer verzögert, als wenn ein Ausgleichsimpuls aufgetreten wäre.
Figur 6 zeigt als Beispiel einen rücksetzbaren Dateneingabeverzögerungspuffer zur Verwendung als Block 76 in der Anordnung von Figur 2 oder in gleicher Weise zur Verwendung als einen beliebigen der Blöcke 76, 78, 80, 82 in der Anordnung von Figur 3. Als allgemeiner organisatorischer Hintergrund müssen für einen korrekten Betrieb bei einem Übergang von einem Schreibzyklus zu einem Lesezyklus zugunsten eines gewissen Spielraums verschiedene Verzögerungen beibehalten werden. Zunächst ist eine minimale Zeitdauer zwischen der Datenverfügbarkeit und der Beendigung des Schreibfreigabesignals erforderlich (Aulbau-Spielraum), um ein einwandfreies Schreiben zu garantieren. Zweitens ist eine weitere minimale Zeitdauer (Haltezeit) zwischen der Beendigung des Schreibfreigabesignals und der nachfolgenden Änderung an einem Dateneingang erforderlich, damit die nachfolgenden Daten nicht auf die alte Adresse geschrieben werden. Wenn eine Aufeinanderfolge von Schreibzyklen in Folge auftritt, braucht keine Raltezeit vorhanden zu sein. Bei aufeinanderfolgenden Schreibzyklen ergibt sich jedoch ein Problem, da die Bitleitungen auf ein geeignetes Potential geladen werden müssen, was unter anderem bedeutet, die laterale Kapazität bezüglich einer benachbarten Bitleitung oder Bitleitungen aufzuladen. Besonders wenn zwei aufeinanderfolgende Schreiboperationen sich auf entgegengesetzte Bitwerte beziehen, kann die notwendige Coulomb-Ladung bezüglich einer speziellen Datenleitung groß sein. Wenn jedoch zwei aufeinanderfolgende Schreiboperationen immer durch eine Vorladung voneinander getrennt wären, würde die ungünstigste Coulomb-Ladung halbiert, was entweder Halbieren der Stromstärke oder Halbieren der Ladedauer oder ein Kompromiß zwischen beiden bedeutet. Nun erfordert die Standardpraxis, daß das gesamte Schreibfreigabesteuersignal vor jeder Adressenübertragung aktiviert wird. Bei der Verwendung der im nachfolgenden zu beschreibenden Schaltung wird jedoch eine Art Pseudo-Schreiboperation ausgeführt: in multiplexten Eingangspfaden ermöglicht eine vorgeladene Überlappung, ein Multiplexen von Adressenänderungen auszuführen, ohne das Adressenübergangsdetektionssignal zu verwenden. Daher können sich jetzt die Adresse oder die zugeführten Daten ändern, ohne daß es notwendig ist, das Schreibfreigabesignal zu deaktivieren.
Insbesondere zeigt Figur 6 jetzt eine ausführlichere Schaltung, die in jedem der Blöcke 86 zu verwenden ist, in jedem jeweiligen Dateneingangskanal. Pufferungselement 140 entspricht Block 76 von Figur 2 und damit elektronisch auch den Blöcken 78, 80, 82. Es empfängt Dateneingabesignale INPUT, die am Eingang 142 TTL-Werte haben können, aber nicht müssen, und am Eingang 144 das Steuersignal WEDIN haben. Letzteres Signal ist ein UND-verknüpftes Signal aus dem Schreibfreigabe-Puffersignal und dem Baustein-Freigabe-Steuersignal. Der Kürze halber ist deren Erzeugung nicht abgebildet. Block 140 kann herkömmlicher Art sein und wird daher nicht weiter im einzelnen dargestellt. Zueinander inverse Ausgangsdatensignale werden für jede der beiden rücksetzbaren Datenverzögerungsketten ausgegeben. Jede dieser Ketten hat acht Elemente als kaskode-geschaltete Inverter oder kaskode-geschaltete Zwei-Eingangs-NAND-Gatter, wie jeweils dargestellt. Kaskodeschaltung wird insbeson dere im Fertigungsprozeß verwendet, es verringert "Hot eleetron stress"-Probleme. Bei einer anderen Technologie oder einem anderen Prozeß wäre solche Kaskodeschaltung nicht notwendig. Für den speziellen verwendeten Prozeß betrugen die Längen der p- Transistoren 1 Mikrometer, für n-Transistoren 0,9 Mikrometer. Für jeden Inverter sind die Breiten von oberen, kaskode-geschalteten und unteren Transistoren hintereinander dargestellt und in Mikrometer ausgedrückt. In einem NAND-Gatter hat natürlich jedes Eingangssignal seinen eigenen oberen bzw. unteren Transistor, wobei die gesamte Realisierung in CMOS erfolgt. Wieder hat sich gezeigt, daß bei dem verwendeten Prozeß die Verwendung einer Kaskode zu empfehlen ist. Außerdem sind verschiedene rechteckige MOS-Transistoren, die wie dargestellt Mikrometerabmessungen haben, als jewei lige Implementationen verschiedener Verzögerungselementteile verwendet worden.
An sich kann ein Dateneingabeverzögerungspuffer in statischen RAMS aufgenommen sein, um eine geeignete Beziehung zwischen den beiden Zeitspezifikationen für Tdh (Daten halten) bei kalter (= 0 ºC) Umgebungstemperatur, wobei die TTL- Spannung 5,5 Volt beträgt, und Tdv (Daten gültig) bei hoher Betriebstemperatur (70 ºC), wobei die TTL-Spannung im allgemeinen auf 4,5 Volt abgenommen hat. Als Alternative ist vorgeschlagen worden, den Puffer mit einer Inverterverzögerung auszuführen, was den notwendigen Spielraum für Tdh bei kalter Umgebung verschaffen kann. Diese Verzögerung verschafft dann den zeitlichen Spielraum, der für eine Spezifikation notwendig ist, die null ns vorschreibt, aber wenn die Verzögerung zu lang wird, würde sie mit der anderen Schreibspezifikation für Tdv bei heißer Umgebung in Konflikt kommen. Die Kombination der beiden so spezifizierten Zeitintervalle ist umso schwieriger zu erreichen, je weiter die Zugriffszeit für einen schnellen statischen RAM unter 20 ns sinkt, da alle Zeitintervalle mehr oder weniger proportional sind. Die Lösung wurde mit dem gezeigten Verzögerungspuffer verschafft. Außerdem kann durch Verwendung zweier Pfade für jede Verzögerung statt nur eines einzigen Pfades der Verzögerungspfad so eingerichtet werden, daß die alten Daten freigegeben werden, bevor die neuen Daten verfügbar werden. Dies ermöglicht es, die zur Zelle gelenkten aktuellen Daten kurzzeitig zu stoppen und die Bitleitungen in den sicheren Nicht-Schreibzustand zurückkehren zu lassen. Dies liefert eine starke Verbesserung von Tdh, da der lokale Schreibtreiber nicht ansteuert, wenn ein Ausgleichsimpuls am Ende einer Schreiboperation verfügbar ist; somit kann bezüglich sowohl Tdh als auch Tdv ein größerer Gesamtspielraum reali siert werden. Typischerweise wird an den Schreibtreiber oder zur Durchlaßeinrichtung ein schnelles Ende-Schreiben-Sperrsignal gesendet, um die laufende Schreiboperation abzuschalten.
In der Schaltung werden die Knoten N1 und N2 von einem Puffer 140 aus angesteuert, was Nullen liefert, wenn der Baustein nicht in einem Schreibbetrieb ist. Niemals erzeugt der Datenverzögerungspuffer gleichzeitig einen hohen (1) oder aktiven Zustand an beiden Ausgängen DIN und DINB 164, 166. Dieses Merkmal wird erreicht durch:
a) ein kreuzgekoppeltes NAND-Gatter (146, 148), das verwendet wird, um für ein Unterbrechen vor dem Einschalten zu sorgen (eine abgewandelte Implementierung durch kreuzgekoppelte NOT-Gatter würde offensichtlich sein)
b) und dadurch, daß die alten aktiven Daten in den niedrigen Zustand (0) gebracht werden, bevor die neuen aktiv (1) werden.
Auf detailliertem Schaltungsniveau bilden kreuzgekoppelte NAND-Gatter 146, 148 die Hauptpufferungsmöglichkeit; ein(e) geradzahlige(r) Inverter/NAND-Folge 150/152, 154/156 liefert dank der abwechselnd sowohl mit VDD als auch mit Masse verbundenen MOS-Kondensatoren die notwendige Verzögerung. Zwei Folgen weiterer Inverter mit ansteigenden geometrischen Abmessungen bilden Ausgangspuffer 158, 160, 162. Es sei bemerkt, daß die betreffende Reihenfolge in dieser Darstellung unterer, oberer, unterer Transistor ist, somit 20, 30 bzw. 70 Mikrometer. In gleicher Weise ist die andere betreffende Reihenfolge oberer, unterer, oberer Transistor, somit 10, 15 bzw. 50 Mikrometer. Hinzufügen oder Entfernen eines seriellen Inverterpaares würde natürlich die zugehörige Zeitverzögerung vergrößern oder verkleinern. Hinzufügen oder Entfernen eines einzelnen Inverters in jeder der parallelen Ketten würde die Vorzeichen umkehren und im Prinzip die DIN/DINB-Signale umwechseln. Außerdem sollten geeignete Maßnahmen ergriffen werden, so daß die Signale DIN/DINB niemals gleichzeitig 1 sein würden, beispielsweise durch erneutes Anordnungen des kreuzgekoppelten Gatterpaares und direkt folgender Inverter. Andererseits könnten die Ketten ebenso durch ein Paar serieller Teile wie 154+156 verlängert werden.
Bei der CAD-Simulationszeichnung in Figur 7 kann man erkennen, daß bei Änderung der Eingangsdaten des Bausteins die vorangehenden Daten (164, 166) erst in den niedrigen Zustand gehen, was seinerseits die lokalen Schreibtreiber in den lokalen Lese-Schreibblöcken deaktiviert. Die Zeichnung zeigt, daß die relative Verzögerung zwischen DIN und DINB wegen der aus dem Adreßpuffer kommenden asymmetrischen Verzögerung von N1 und N2 inaktiv wird, obwohl die neuen Daten (0 bis 1) sehr symmetrisch (107) bezüglich Eingabewechsel sind. Die Verzögerungsketten selbst werden gebildet, indem NAND-Gatter in die Kette eingebracht werden, um entweder auf DIN oder auf DINB einen niedrigen Zustand zum schnellen Deselektieren zu ergeben, und indem Mehrtor-Kondensatoren zu VDD und GND für gute prozeßunabhängige Verzögerungen verwendet werden. Weit links ist DIN/DINB (168) des vorangehenden Zyklus gezeigt. Die Figur ist zusammengesetzt, weil in der Praxis eines der Signale DIN/- DINB während des gesamten Betriebes niedrig bleibt. Die Figur zeigt, daß immer beide DIN/DINB niedrig werden, bevor eines der beiden (wieder) hoch wird.

Claims

1. Statischer Speicher mit wahlfreiem Zugriff als integrierte Schaltung, mit Steuerungsmitteln zum Steuern entweder eines Schreib- oder eines Lesebetriebs, mindestens einer Zeile von Speicherzellen, Adressierungsmitteln zum selektiven Adressieren einer einzelnen Zelle in einer solchen Zeile, und wobei jede beliebige solche Zeile folgendes umfaßt:

- eine Bitleitung und eine invertierte Bitleitung, die in der Länge an die genannte Zeile grenzen;

- Eingabemittel (142, 144) zum Empfangen eines Datenbits zur Speicherung in der genannten einen Zelle;

- von den genannten Eingabemitteln gespeiste Pufferungsmittel (140) mit zueinander logisch inversen Datenausgängen, und dadurch gekennzeichnet, daß sie folgendes aufweist:

- erste und zweite von den genannten Datenausgängen gespeiste zueinander identische Verzögerungsketten, wobei jede dieser Verzögerungsketten eine aus einer Vielzahl von in Reihe geschalteten Anordnungen bestehende erste Folge aufweist, wobei jede Anordnung einen Inverter (150, 154) und ein Gatter (152, 156) in Reihe enthält, und eine von der genannten ersten Folge gespeiste, mindestens einen Inverter (158, 160, 162) enthaltende zweite Folge aufweist, wobei die genannte Bitleitung (166) von der zweiten Folge der genannten ersten Verzögerungskette gespeist wird und die genannte invertierte Bitleitung (164) von der zweiten Folge der genannten zweiten Verzögerungskette gespeist wird, jedes beliebige genannte Gatter ein Rücksetzsignal empfängt, das auf niedrigem Pegel liegt und auch dem Eingang jeder ersten Folge zugeführt wird, um am Ausgang jeder zweiten Folge vor einem darauffolgenden Selektionszustand einen Deselektionzustand zu erzeugen.

2. Schaltung nach Anspruch 1, in der die genannten Rücksetzsignale von den Datenausgängen direkt aus den genannten Pufferungsmitteln (140) generiert werden.

3. Schaltung nach Anspruch 2, die weiterhin zwischen den Ausgängen der genannten Pufferungsmittel und den Eingängen der ersten und der zweiten Verzögerungskette ein kreuzgekoppeltes Gatter-Paar (146, 148) hat.

4. Schaltung nach Anspruch 1, 2 oder 3, wobei die Inverter der genannten zweiten Folge entsprechend monoton ansteigenden Größen dimensioniert sind.

5. Schaltung nach einem der Ansprüche 1 bis 4, wobei jede beliebige Anordnung der genannten ersten Folge mit einem zwischen den Ausgangsknoten jedes Gatters und ein Versorgungsspannungspotential geschalteten MOS-Kondensator versehen ist.

6. Schaltung nach einem der Ansprüche 1 bis 5, wobei jede beliebige Anordnung der genannten ersten Folge mit einem dazwischenliegenden, mit dem Knoten zwischen ihrem Inverter und ihrem Gatter und mit Massepotential verbundenen MOS- Kondensator versehen ist.

7. Schaltung nach einem der Ansprüche 1 bis 6, wobei eine beliebige Ausgangspolarität aus der Verzögerungskette der Ausgangspolarität der die Verzögerungskette speisenden Pufferungsmittel entspricht.