JPH05101674A - 半導体メモリ - Google Patents
半導体メモリInfo
- Publication number
- JPH05101674A JPH05101674A JP3261557A JP26155791A JPH05101674A JP H05101674 A JPH05101674 A JP H05101674A JP 3261557 A JP3261557 A JP 3261557A JP 26155791 A JP26155791 A JP 26155791A JP H05101674 A JPH05101674 A JP H05101674A
- Authority
- JP
- Japan
- Prior art keywords
- read bus
- bus line
- output circuit
- output
- input
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 239000004065 semiconductor Substances 0.000 title claims description 6
- 239000002131 composite material Substances 0.000 claims abstract description 8
- 230000005540 biological transmission Effects 0.000 abstract 1
- 238000004904 shortening Methods 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 5
- 102000000582 Retinoblastoma-Like Protein p107 Human genes 0.000 description 3
- 108010002342 Retinoblastoma-Like Protein p107 Proteins 0.000 description 3
- 101150111267 RBR1 gene Proteins 0.000 description 2
- 230000004913 activation Effects 0.000 description 1
- 239000011229 interlayer Substances 0.000 description 1
- 238000000034 method Methods 0.000 description 1
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Dram (AREA)
- Static Random-Access Memory (AREA)
Abstract
で伝達するリードバス線は、各I/O毎に共通に使用し
ているためレイアウト構成上チップの長辺方向に1本長
く延びてしまう。そのため配線容量,抵抗が無視できな
くなり伝達遅延に時間がかかっている。この配線容量,
抵抗を減少することが目的である。 【構成】第1図のようにリードバス線を2分割し、その
リードバス線の信号を受けるデータアウト回路には複合
ゲートを使用する構成。 【効果】リードバス線の配線容量,抵抗が半分になるの
で、そのCRの時定数分のスピードUPがはかれる。
Description
にセンスアンプの出力線であるリードバス線と出力回路
に関する。
図3に示すようにアレイ部とリードバス線と出力回路1
で構成され、各I/O毎にセンスアンプの出力線である
リードバス線が1本づつあり、それぞれに出力回路1が
備わっている。
号DOEとリードバスとのデータで論理がとられ、DO
E=Lowの出力回路動作状態では、PチャネルMOS
トランジスタQP1とNチャネルMOSトランジスタQ
N1のゲートには、リードバスと同相の論理になるよう
に2入力のNOR回路1と2入力のNAND回路2とイ
ンバータ3,4,5とで構成されている。
る。
占め、図3に示すように長辺方向にいくつかのブロック
単位でアレイされ、ブロック内もI/O毎にアレイされ
ている。各I/O毎のセンスアンプも長辺方向にセルア
レイに沿ってアレイされるため長辺方向に長く延びる構
成になっている。そのためセンスアンプの出力線である
リードバス線もI/O毎に共通のため、I/O毎に長辺
方向に一本長く延びる構成になる。出力回路は、各リー
ドバス線にそれぞれ備わっている。
ンプに入力され、センスアンプで増幅し、リードバス線
をHiまたはLowに駆動する。そのリードバス線のデ
ータが出力回路に入力され、DOE=Lowの出力回路
動作状態時は、リードバスのデータの逆データが出力回
路から出力される。
リにおいては、近年のますますのメモリ容量の増大化に
よるチップ面積の増大化とプロセスの薄膜化に伴い、リ
ードバス線の配線長の増大化と層間容量の増大化がおき
ている。このためリードバス線の配線容量,抵抗が増え
てセンスアンプで駆動するのに時間がかかるという問題
点があった。
は、センスアンプの出力線であるリードバス線と、その
リードバス線の信号を受ける出力回路において、各I/
O毎に複数に分割されたリードバス線を有し、データア
ウトのコントロール信号と前記複数のリードバス線とで
論理をとる出力回路に複合ゲートを有する。
る。
ある。本実施例が図3に示す従来例と異なるのは、出力
回路1aの部分である。
D−NORの複合ゲート1aと3入力NAND2aとイ
ンバータ3a,4a,5aとPチャネルMOSトランジ
スタQP1a,NチャネルMOSトランジスタQN1a
とからなっている。
対応するリードバス線が、中央から左右に2本に分割さ
れてあり、更にその左右の選択,非選択の切換えを行う
ためのPチャネルMOSトランジスタQP2a,QP3
a,インバータ6aがつけ加えてある。
る。
OE=Lowの出力回路動作状態を説明する。
セルが選ばれたとすると、そのデータがセンスアンプへ
入力され増幅して、分割されたリードバス線の一方のR
BR1を駆動する。この時非選択となるもう片方のRB
L1は、Hiにプリチャージされる。それからRBR
1,RBL1の2つのデータが出力回路1aへ入力され
る。RBR1がHiの時は、3入力のAND−NORの
複合ゲート1aの出力と3入力NANDの出力は、それ
ぞれLowとなり、インバータ4a,5aの出力はHi
となり、データアウトはLowとなる。RBL1がLo
wの時は、Hiの場合と逆相のHiのデータアウトとな
る。
線長が半分となり、出力回路の段数は同じであるので、
短くなったリードバス線の配線長分の時定数T=配線容
量×配線抵抗だけはやくなる。例えば、従来例のように
1本の長い時のリードバス線の配線長が、15000
[μm]で、幅1[μm]、配線間隔1[μm]で、こ
の時の単位配線容量が0.2[fF/μm]、単位長さ
当りの配線抵抗を100[mΩ/μm]とするとリード
バス線の配線容量は3[pF]、配線抵抗は1500
[Ω]より、 T=3[pF]×1500[Ω]=4.5[nS] である。分割されると配線容量,抵抗が半分になるの
で、4.5[ns]の4分の1の1.13[ns]にな
る。即ち、4.5−1.13=3.37[ns]のスピ
ード改善が達成できる。
る。第1の実施例との違いは、リードバスがさらに分割
され4分割になっていることと、リードバス選択回路の
選択信号が2つになっていることと、出力回路のゲート
入力が5入力になっていることである。動作については
第1の実施例と同じであり、リードバスが4分割になる
ことによりリードバスの配線容量、抵抗が減少し、リー
ドバスを駆動する遅延時間は、さらにはやくなる。
ス線を複数に分割し、その信号を受ける出力回路に複合
ゲートを用い、従来と同じ段数にすることにより、短く
なったリードバス線の配線長分の時定数だけ、出力時間
がはやくなりという効果を有する。
である。
である。
ルMOSトランジスタ QN1a,QN1b,QN1 NチャネルMOSトラ
ンジスタ 3a〜6a,3b〜9b,3〜5 インバータ 2 2入力NAND 1 2入力NOR 2a 3入力NAND 2b 5入力NAND 1a 3入力AND−NOR複合ゲート 1b 5入力AND−NOR複合ゲート 10b〜13b 2入力AND
Claims (1)
- 【請求項1】 センスアンプの出力線であるリードバス
線と、そのリードバス線の信号を受ける出力回路におい
て、各I/O毎に複数に分割されたリードバス線を有
し、データアウトのコントロール信号と前記複数のリー
ドバス線とで論理をとる出力回路に複合ゲートを有する
ことを特徴とする半導体装置。
Priority Applications (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP3261557A JP2853407B2 (ja) | 1991-10-09 | 1991-10-09 | 半導体メモリ |
KR1019920018460A KR950010761B1 (ko) | 1991-10-09 | 1992-10-08 | 분할된 판독 데이타 버스 시스템을 갖는 반도체 메모리 디바이스 |
US07/958,794 US5319595A (en) | 1991-10-09 | 1992-10-09 | Semiconductor memory device with split read data bus system |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP3261557A JP2853407B2 (ja) | 1991-10-09 | 1991-10-09 | 半導体メモリ |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH05101674A true JPH05101674A (ja) | 1993-04-23 |
JP2853407B2 JP2853407B2 (ja) | 1999-02-03 |
Family
ID=17363555
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP3261557A Expired - Fee Related JP2853407B2 (ja) | 1991-10-09 | 1991-10-09 | 半導体メモリ |
Country Status (3)
Country | Link |
---|---|
US (1) | US5319595A (ja) |
JP (1) | JP2853407B2 (ja) |
KR (1) | KR950010761B1 (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2017054563A (ja) * | 2015-09-08 | 2017-03-16 | 凸版印刷株式会社 | 半導体記憶装置 |
Families Citing this family (11)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH06290584A (ja) * | 1993-04-01 | 1994-10-18 | Nec Corp | 半導体記憶装置 |
US5802395A (en) * | 1996-07-08 | 1998-09-01 | International Business Machines Corporation | High density memory modules with improved data bus performance |
JPH10208484A (ja) * | 1997-01-29 | 1998-08-07 | Mitsubishi Electric Corp | 半導体記憶装置のデータ読出回路及び半導体記憶装置 |
US6349051B1 (en) * | 1998-01-29 | 2002-02-19 | Micron Technology, Inc. | High speed data bus |
US6721860B2 (en) * | 1998-01-29 | 2004-04-13 | Micron Technology, Inc. | Method for bus capacitance reduction |
US6381190B1 (en) * | 1999-05-13 | 2002-04-30 | Nec Corporation | Semiconductor memory device in which use of cache can be selected |
US6944087B2 (en) * | 2001-02-24 | 2005-09-13 | Intel Corporation | Method and apparatus for off boundary memory access |
US7372056B2 (en) * | 2005-06-29 | 2008-05-13 | Cymer, Inc. | LPP EUV plasma source material target delivery system |
US6771536B2 (en) | 2002-02-27 | 2004-08-03 | Sandisk Corporation | Operating techniques for reducing program and read disturbs of a non-volatile memory |
JP4156985B2 (ja) * | 2003-06-30 | 2008-09-24 | 株式会社東芝 | 半導体記憶装置 |
US8737117B2 (en) * | 2010-05-05 | 2014-05-27 | Qualcomm Incorporated | System and method to read a memory cell with a complementary metal-oxide-semiconductor (CMOS) read transistor |
Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS58222562A (ja) * | 1982-06-19 | 1983-12-24 | Mitsubishi Electric Corp | 半導体記憶装置 |
Family Cites Families (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US4554646A (en) * | 1983-10-17 | 1985-11-19 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor memory device |
US4935901A (en) * | 1987-02-23 | 1990-06-19 | Hitachi, Ltd. | Semiconductor memory with divided bit load and data bus lines |
US5172335A (en) * | 1987-02-23 | 1992-12-15 | Hitachi, Ltd. | Semiconductor memory with divided bit load and data bus lines |
-
1991
- 1991-10-09 JP JP3261557A patent/JP2853407B2/ja not_active Expired - Fee Related
-
1992
- 1992-10-08 KR KR1019920018460A patent/KR950010761B1/ko not_active IP Right Cessation
- 1992-10-09 US US07/958,794 patent/US5319595A/en not_active Expired - Lifetime
Patent Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS58222562A (ja) * | 1982-06-19 | 1983-12-24 | Mitsubishi Electric Corp | 半導体記憶装置 |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2017054563A (ja) * | 2015-09-08 | 2017-03-16 | 凸版印刷株式会社 | 半導体記憶装置 |
Also Published As
Publication number | Publication date |
---|---|
JP2853407B2 (ja) | 1999-02-03 |
KR930008850A (ko) | 1993-05-22 |
US5319595A (en) | 1994-06-07 |
KR950010761B1 (ko) | 1995-09-22 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US5151621A (en) | High speed output buffer unit that preliminarily sets the output voltage level | |
JPH0573293B2 (ja) | ||
US4951259A (en) | Semiconductor memory device with first and second word line drivers | |
US4961164A (en) | Semiconductor memory device with dual selection circuitry including CMOS and bipolar transistors | |
US5481495A (en) | Cells and read-circuits for high-performance register files | |
IE54069B1 (en) | Improvements in logic circuit operation speed | |
JPH05101674A (ja) | 半導体メモリ | |
US4905201A (en) | Semiconductor memory device capable of selective operation of memory cell blocks | |
US5636161A (en) | Eprom bit-line interface for implementing programming, verification and testing | |
US5446700A (en) | Decoder circuit having CMOS inverter circuits | |
US4730133A (en) | Decoder circuit of a semiconductor memory device | |
US5140550A (en) | Semiconductor memory device | |
US4724341A (en) | CMOS decoder circuit resistant to latch-up | |
JPS62291788A (ja) | メモリ回路 | |
US4583202A (en) | Semiconductor memory device | |
US4555778A (en) | Semiconductor memory device | |
JP2771375B2 (ja) | レベルシフト回路 | |
JPH05127872A (ja) | 半導体集積回路 | |
JP2842816B2 (ja) | 半導体記憶装置 | |
KR940003084B1 (ko) | 프로그래머블 로직 어레이 | |
KR920007442B1 (ko) | 반도체메모리 | |
KR930007567B1 (ko) | 다입력 디코더회로 | |
JP3082091B2 (ja) | 半導体集積回路 | |
JPS60136095A (ja) | 半導体メモリ | |
US4754436A (en) | Sense amplifier for a read only memory cell array |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313117 |
|
R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20071120 Year of fee payment: 9 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20081120 Year of fee payment: 10 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20081120 Year of fee payment: 10 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20091120 Year of fee payment: 11 |
|
LAPS | Cancellation because of no payment of annual fees |