JPH06290584A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPH06290584A JPH06290584A JP5075979A JP7597993A JPH06290584A JP H06290584 A JPH06290584 A JP H06290584A JP 5075979 A JP5075979 A JP 5075979A JP 7597993 A JP7597993 A JP 7597993A JP H06290584 A JPH06290584 A JP H06290584A
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Abstract
(57)【要約】
【目的】シリアルデータの出力動作を高速化すると共
に、回路規模，チップ面積を縮減する。 【構成】単位データの各ビット対応のデータバスＤＢ１
〜ＤＢ４を設ける。これらデータバスＤＢ１〜ＤＢ４と
対応するデータバッファ６１〜６４を設ける。ラッチ回
路７を設ける。データバッファ６３のデータを出力中に
データバッファ６４のデータをラッチ回路７に転写し続
いてこのラッチ回路７のデータを出力する出力選択回路
８を設ける。選択転送制御回路５により、ラッチ回路７
のデータを出力するタイミングでデータレジスタ回路３
から次の単位データをデータバッファ６１〜６４に転送
するように制御する。
に、回路規模，チップ面積を縮減する。 【構成】単位データの各ビット対応のデータバスＤＢ１
〜ＤＢ４を設ける。これらデータバスＤＢ１〜ＤＢ４と
対応するデータバッファ６１〜６４を設ける。ラッチ回
路７を設ける。データバッファ６３のデータを出力中に
データバッファ６４のデータをラッチ回路７に転写し続
いてこのラッチ回路７のデータを出力する出力選択回路
８を設ける。選択転送制御回路５により、ラッチ回路７
のデータを出力するタイミングでデータレジスタ回路３
から次の単位データをデータバッファ６１〜６４に転送
するように制御する。
Description
【０００１】
【産業上の利用分野】本発明は半導体記憶装置に関し、
特にメモリセルアレイ部から読出された所定ビットのデ
ータをビットシリアルに出力する構成の半導体記憶装置
に関する。
特にメモリセルアレイ部から読出された所定ビットのデ
ータをビットシリアルに出力する構成の半導体記憶装置
に関する。
【０００２】
【従来の技術】従来のこの種の半導体記憶装置の第１の
例を図３に示す。
例を図３に示す。
【０００３】この半導体記憶装置は、例えば１ワード２
５６ビットのデータを同時に、又は１２８ビットずつ別
々に読出すメモリセルアレイ部１と、このメモリセルア
レイ部１から読出された２５６ビットのデータを同時
に、又は１２８ビットずつ別々に転送するデータ転送回
路２と、このデータ転送回路２から転送された２５６ビ
ットのデータを保持するデータレジスタ回路３と、１本
のデータバスＤＢと、選択レベルの選択転送制御信号Ｓ
Ｔ１１〜ＳＴ１ｎ（ｎは例えば２５６）に従って１ビッ
トずつ順次データバスＤＢへ転送するデータ選択転送回
路４ａと、アドレス信号（図示省略）及びシリアルクロ
ックＳＣに従って選択転送制御信号ＳＴ１１〜ＳＴ１ｎ
を１つずつ順次選択レベルとする選択転送制御回路５ａ
と、シリアルクロックＳＣに同期してデータバスＤＢの
データをラッチし出力するラッチ回路７ａとを有する構
成となっている。
５６ビットのデータを同時に、又は１２８ビットずつ別
々に読出すメモリセルアレイ部１と、このメモリセルア
レイ部１から読出された２５６ビットのデータを同時
に、又は１２８ビットずつ別々に転送するデータ転送回
路２と、このデータ転送回路２から転送された２５６ビ
ットのデータを保持するデータレジスタ回路３と、１本
のデータバスＤＢと、選択レベルの選択転送制御信号Ｓ
Ｔ１１〜ＳＴ１ｎ（ｎは例えば２５６）に従って１ビッ
トずつ順次データバスＤＢへ転送するデータ選択転送回
路４ａと、アドレス信号（図示省略）及びシリアルクロ
ックＳＣに従って選択転送制御信号ＳＴ１１〜ＳＴ１ｎ
を１つずつ順次選択レベルとする選択転送制御回路５ａ
と、シリアルクロックＳＣに同期してデータバスＤＢの
データをラッチし出力するラッチ回路７ａとを有する構
成となっている。
【０００４】この半導体記憶装置においては、データ選
択転送回路４ａによりデータレジスタ回路３のデータバ
スＤＢへ転送した後、ラッチ回路７ａによりデータバス
ＤＢのデータをラッチし出力するという動作を１ビット
ごとにくり返えすため、動作の高速化が困難であった。
択転送回路４ａによりデータレジスタ回路３のデータバ
スＤＢへ転送した後、ラッチ回路７ａによりデータバス
ＤＢのデータをラッチし出力するという動作を１ビット
ごとにくり返えすため、動作の高速化が困難であった。
【０００５】これに対し図４に示された第２の例では、
データ転送の複数ビット化、及び２組の回路によるデー
タ転送動作とデータ出力動作の同時進行によって高速化
をはかっている。
データ転送の複数ビット化、及び２組の回路によるデー
タ転送動作とデータ出力動作の同時進行によって高速化
をはかっている。
【０００６】この半導体記憶装置は、第１の例と同一構
成のメモリセルアレイ部１とデータ転送回路２とデータ
レジスタ回路３と、データレジスタ回路３の保持データ
を例えば１２８ビットずつの２つのブロックにかつ４ビ
ットずつの単位データに分割し、アドレス信号（図示省
略）及びシリアルクロックＳＣに従ってこれら２つのブ
ロックのそれぞれの単位データと対応する選択転送制御
信号ＳＴ１〜ＳＴｊ，ＳＴ（ｊ＋１）〜ＳＴｍを１つず
つかつ上記２つのブロックに対し交互に順次選択レベル
とする選択単位制御回路５ｂと、データレジスタ回路３
の保持データの２つのブロックをそれぞれ対応して設け
られ対応ブロックの４ビットの単位データを並列転送す
る（ビットパラレル）データバスＤＢ１〜ＤＢ４，ＤＢ
５〜ＤＢ８と、選択レベルの選択転送制御信号（ＳＴ１
〜ＳＴｊ，ＳＴ（ｊ＋１）〜ＳＴｍ）と対応するデータ
レジスタ回路３の４ビットの単位データを対応するデー
タバス（ＤＢ１〜ＤＢ４，ＤＢ５〜ＤＢ８）へ転送する
データ選択転送回路４ｂと、データバスＤＢ１〜ＤＢ４
とそれぞれ対応して設けられ対応するデータバスの転送
データを保持するデータバッファ６１〜６４を備えたデ
ータバッファ回路６ａ、及びデータバスＤＢ５〜ＤＢ８
とそれぞれ対応して設けられ対応するデータバスの転送
データを保持するデータバッファ回路６ｂと、トランジ
スタＱ１〜Ｑ４を備え出力選択制御信号ＳＯ１ａ〜ＳＯ
４ａのうちの選択レベルの信号によりデータバッファ回
路６ａの対応するデータバッファ（６１〜６４）の保持
データを１ビットずつ順次出力バスＤＯＢに出力する出
力選択回路８ａ、及び同様にトランジスタＱ１〜Ｑ４を
備え出力選択制御信号ＳＯ１ｂ〜ＳＯ４ｂのうちの選択
レベルの信号によりデータバッファ回路６ｂの対応する
データバッファ（６１〜６４）の保持データを１ビット
ずつ順次出力バスＤＯＢに出力する出力選択回路８ｂ
と、アドレス信号（図示省略）及びシリアルクロック信
号ＳＣに従って、データバッファ回路６ｂにデータレジ
スタ回路３からデータ転送中のときは出力選択制御信号
ＳＯ１ａ〜ＳＯ４ａを１つずつ順次選択レベルとしデー
タバッファ回路６ａにデータ転送中のときは出力選択制
御信号ＳＯ１ｂ〜ＳＯ４ｂを１つずつ順次選択レベルと
する出力選択制御回路９ａとを有する構成となってい
る。
成のメモリセルアレイ部１とデータ転送回路２とデータ
レジスタ回路３と、データレジスタ回路３の保持データ
を例えば１２８ビットずつの２つのブロックにかつ４ビ
ットずつの単位データに分割し、アドレス信号（図示省
略）及びシリアルクロックＳＣに従ってこれら２つのブ
ロックのそれぞれの単位データと対応する選択転送制御
信号ＳＴ１〜ＳＴｊ，ＳＴ（ｊ＋１）〜ＳＴｍを１つず
つかつ上記２つのブロックに対し交互に順次選択レベル
とする選択単位制御回路５ｂと、データレジスタ回路３
の保持データの２つのブロックをそれぞれ対応して設け
られ対応ブロックの４ビットの単位データを並列転送す
る（ビットパラレル）データバスＤＢ１〜ＤＢ４，ＤＢ
５〜ＤＢ８と、選択レベルの選択転送制御信号（ＳＴ１
〜ＳＴｊ，ＳＴ（ｊ＋１）〜ＳＴｍ）と対応するデータ
レジスタ回路３の４ビットの単位データを対応するデー
タバス（ＤＢ１〜ＤＢ４，ＤＢ５〜ＤＢ８）へ転送する
データ選択転送回路４ｂと、データバスＤＢ１〜ＤＢ４
とそれぞれ対応して設けられ対応するデータバスの転送
データを保持するデータバッファ６１〜６４を備えたデ
ータバッファ回路６ａ、及びデータバスＤＢ５〜ＤＢ８
とそれぞれ対応して設けられ対応するデータバスの転送
データを保持するデータバッファ回路６ｂと、トランジ
スタＱ１〜Ｑ４を備え出力選択制御信号ＳＯ１ａ〜ＳＯ
４ａのうちの選択レベルの信号によりデータバッファ回
路６ａの対応するデータバッファ（６１〜６４）の保持
データを１ビットずつ順次出力バスＤＯＢに出力する出
力選択回路８ａ、及び同様にトランジスタＱ１〜Ｑ４を
備え出力選択制御信号ＳＯ１ｂ〜ＳＯ４ｂのうちの選択
レベルの信号によりデータバッファ回路６ｂの対応する
データバッファ（６１〜６４）の保持データを１ビット
ずつ順次出力バスＤＯＢに出力する出力選択回路８ｂ
と、アドレス信号（図示省略）及びシリアルクロック信
号ＳＣに従って、データバッファ回路６ｂにデータレジ
スタ回路３からデータ転送中のときは出力選択制御信号
ＳＯ１ａ〜ＳＯ４ａを１つずつ順次選択レベルとしデー
タバッファ回路６ａにデータ転送中のときは出力選択制
御信号ＳＯ１ｂ〜ＳＯ４ｂを１つずつ順次選択レベルと
する出力選択制御回路９ａとを有する構成となってい
る。
【０００７】この半導体記憶装置においては、例えばデ
ータバッファ回路６ａの保持データを全て出力し終った
ら、データ転送の待ち時間なしにすぐデータバッファ回
路６ｂの保持データを出力することができ、また、デー
タ転送を４ビット並列（ビットパラレル）に行っている
ためこのデータ転送時間はデータバッファ回路６ａ，６
ｂの保持データの出力時間よりはるかに短かいので、こ
のデータバッファ回路６ａ，６ｂの保持データの出力時
間を短縮することによって全体の動作時間を短縮するこ
とができる。
ータバッファ回路６ａの保持データを全て出力し終った
ら、データ転送の待ち時間なしにすぐデータバッファ回
路６ｂの保持データを出力することができ、また、デー
タ転送を４ビット並列（ビットパラレル）に行っている
ためこのデータ転送時間はデータバッファ回路６ａ，６
ｂの保持データの出力時間よりはるかに短かいので、こ
のデータバッファ回路６ａ，６ｂの保持データの出力時
間を短縮することによって全体の動作時間を短縮するこ
とができる。
【０００８】これらの半導体記憶装置において、データ
レジスタ回路３の保持データの出力順を変更するジャン
プ（選択転送制御回路５ａ，５ｂ、出力選択制御回路９
ａへのアドレス信号のアドレス値の変更）が生じた場
合、第１の例では保持データ中のどの単位データ、単位
データ中のどのビットへのジャンプも任意にできるが、
第２の例では、データレジスタ回路３の保持データの２
つのブロック間ではどの単位データ、どのビットへのジ
ャンプも任意にできるものの同一ブロック内へのジャン
プはできない。なお、これらの例において、ジャンプや
データ出力は、単位データの最終ビット出力後にジャン
プ先等のビットデータが出力される。
レジスタ回路３の保持データの出力順を変更するジャン
プ（選択転送制御回路５ａ，５ｂ、出力選択制御回路９
ａへのアドレス信号のアドレス値の変更）が生じた場
合、第１の例では保持データ中のどの単位データ、単位
データ中のどのビットへのジャンプも任意にできるが、
第２の例では、データレジスタ回路３の保持データの２
つのブロック間ではどの単位データ、どのビットへのジ
ャンプも任意にできるものの同一ブロック内へのジャン
プはできない。なお、これらの例において、ジャンプや
データ出力は、単位データの最終ビット出力後にジャン
プ先等のビットデータが出力される。
【０００９】
【発明が解決しようとする課題】上述した従来の半導体
記憶装置の第１の例では、１ビットずつデータをラッチ
した後そのデータを出力するという動作をくり返すため
に動作の高速化が困難であるという欠点があり、第２の
例では、２組のデータバス，データバッファ回路，出力
選択回路を有し、一方の組でデータ転送を行っていると
きは他方の組でデータ出力を行い、かつデータ転送が複
数ビット並列（ビットパラレル）となっているので、動
作の高速化は計れるものの、回路規模，チップ面積が増
大するという欠点があった。また第２の例では、同一ブ
ロック内でのジャンプができないという欠点があった。
記憶装置の第１の例では、１ビットずつデータをラッチ
した後そのデータを出力するという動作をくり返すため
に動作の高速化が困難であるという欠点があり、第２の
例では、２組のデータバス，データバッファ回路，出力
選択回路を有し、一方の組でデータ転送を行っていると
きは他方の組でデータ出力を行い、かつデータ転送が複
数ビット並列（ビットパラレル）となっているので、動
作の高速化は計れるものの、回路規模，チップ面積が増
大するという欠点があった。また第２の例では、同一ブ
ロック内でのジャンプができないという欠点があった。
【００１０】本発明の目的は、動作の高速化を計ると共
に回路規模，チップ面積を縮減することができ、かつ同
一ブロック内のジャンプが可能な半導体記憶装置を提供
することにある。
に回路規模，チップ面積を縮減することができ、かつ同
一ブロック内のジャンプが可能な半導体記憶装置を提供
することにある。
【００１１】
【課題を解決するための手段】本発明の半導体記憶装置
は、メモリセルアレイ部からの所定ビットのデータを保
持するデータレジスタ回路と、このデータレジスタ回路
の保持データを所定ビット数ごとの単位データに順次区
切りこの単位データの１つをビットパラレルに転送する
複数本のデータバスと、前記データレジスタ回路の保持
データの各単位データとそれぞれ対応する選択転送制御
信号のうちの所定の１つを順次選択レベルとする選択転
送制御回路と、前記選択レベルの選択転送制御信号と対
応する前記データレジスタ回路の単位データを前記複数
本のデータバスに伝達するデータ選択転送回路と、前記
複数本のデータバスそれぞれと対応して設けられ対応す
るデータバスの転送データをそれぞれ保持する複数のデ
ータバッファと、伝達されたデータを所定のタイミング
でラッチし出力するラッチ回路と、前記複数のデータバ
ッファの保持データを出力選択制御信号に従ってこの保
持データ中の最終出力ビットの１つ前のビットまでビッ
トシリアルに出力バスに出力し前記最終出力ビットの１
つ前のビットの出力中に前記最終出力ビットと対応する
前記データバッファの保持データを前記ラッチ回路に伝
達し前記複数のデータバッファへの更新単位データ転送
のタイミングと同期した前記最終出力ビットの出力タイ
ミングに前記ラッチ回路のラッチデータを前記出力バス
に出力する出力選択回路と、前記出力選択制御信号を発
生すると共に前記ラッチ回路のデータラッチ動作を制御
する出力選択制御回路とを有している。
は、メモリセルアレイ部からの所定ビットのデータを保
持するデータレジスタ回路と、このデータレジスタ回路
の保持データを所定ビット数ごとの単位データに順次区
切りこの単位データの１つをビットパラレルに転送する
複数本のデータバスと、前記データレジスタ回路の保持
データの各単位データとそれぞれ対応する選択転送制御
信号のうちの所定の１つを順次選択レベルとする選択転
送制御回路と、前記選択レベルの選択転送制御信号と対
応する前記データレジスタ回路の単位データを前記複数
本のデータバスに伝達するデータ選択転送回路と、前記
複数本のデータバスそれぞれと対応して設けられ対応す
るデータバスの転送データをそれぞれ保持する複数のデ
ータバッファと、伝達されたデータを所定のタイミング
でラッチし出力するラッチ回路と、前記複数のデータバ
ッファの保持データを出力選択制御信号に従ってこの保
持データ中の最終出力ビットの１つ前のビットまでビッ
トシリアルに出力バスに出力し前記最終出力ビットの１
つ前のビットの出力中に前記最終出力ビットと対応する
前記データバッファの保持データを前記ラッチ回路に伝
達し前記複数のデータバッファへの更新単位データ転送
のタイミングと同期した前記最終出力ビットの出力タイ
ミングに前記ラッチ回路のラッチデータを前記出力バス
に出力する出力選択回路と、前記出力選択制御信号を発
生すると共に前記ラッチ回路のデータラッチ動作を制御
する出力選択制御回路とを有している。
【００１２】また、メモリセルアレイ部が、それぞれ所
定ビットのデータを別々に読出しできる２つの部分に分
割され、データレジスタ回路が、前記メモリセルアレイ
部の分割された２つの部分とそれぞれ対応する２つの部
分に分割されかつこれら部分に前記メモリセルアレイ部
の対応する部分からの所定ビットのデータを保持し、前
記分割された２つの部分から成るデータレジスタ回路に
対し、１つの単位データ転送用の複数本のデータバス、
１つの選択転送制御回路、１つの単位データ用の複数の
データバッファ、１つのラッチ回路、１つの出力選択回
路、及び１つの出力選択制御回路が設けられた構成を有
している。
定ビットのデータを別々に読出しできる２つの部分に分
割され、データレジスタ回路が、前記メモリセルアレイ
部の分割された２つの部分とそれぞれ対応する２つの部
分に分割されかつこれら部分に前記メモリセルアレイ部
の対応する部分からの所定ビットのデータを保持し、前
記分割された２つの部分から成るデータレジスタ回路に
対し、１つの単位データ転送用の複数本のデータバス、
１つの選択転送制御回路、１つの単位データ用の複数の
データバッファ、１つのラッチ回路、１つの出力選択回
路、及び１つの出力選択制御回路が設けられた構成を有
している。
【００１３】
【実施例】次に本発明の実施例について図面を参照して
説明する。
説明する。
【００１４】図１は本発明の一実施例の一部回路図を含
むブロック図である。
むブロック図である。
【００１５】この実施例は、従来の第１及び第２の例と
同一構成のメモリセルアレイ部１とデータ転送回路２と
データレジスタ回路３と、このデータレジスタ回路３の
保持データの４ビットの単位データ１つをビットパラレ
ルに転送する４本のデータバスＤＢ１〜ＤＢ４と、アド
レス信号（図示省略）及びシリアルクロックＳＣに従っ
てデータレジスタ回路３の保持データの各単位データと
それぞれ対応する選択転送制御信号ＳＴ１〜ＳＴｍのう
ちの所定の１つを順次選択レベルとする選択転送制御回
路５と、選択レベルの選択転送制御信号（ＳＴ１〜ＳＴ
ｍ）と対応するデータレジスタ回路３の単位データをデ
ータバスＤＢ１〜ＤＢ４に伝達するデータ選択転送回路
４と、データバスＤＢ１〜ＤＢ４それぞれと対応して設
けられ対応するデータバスの転送データをそれぞれ保持
するデータバッファ６１〜６４を備えたデータバッファ
回路６と、伝達されたデータをラッチ信号ＬＨに従って
所定のタイミングでラッチし出力するラッチ回路７と、
トランジスタＱ１〜Ｑ６を備えデータバッファ６１〜６
４の保持データを出力選択制御信号ＳＯ１〜ＳＯ５に従
ってこの保持データ中の最終出力ビット（データバッフ
ァ６４のデータ）の１つ前のビット（データバッファ６
３のデータ）までビットシリアルに出力バスＤＯＢに出
力し上記最終出力ビットの１つ前のビットの出力中に上
記最終出力ビットと対応するデータバッファの保持デー
タをラッチ回路７に伝達しデータバッファ６１〜６４へ
の更新単位データ転送のタイミングと同期した上記最終
出力ビットの出力タイミングにラッチ回路７のラッチデ
ータを出力バスＤＯＢに出力する出力選択回路８と、ア
ドレス信号（図示省略）及びシリアルクロックＳＣに従
って出力選択制御信号ＳＯ１〜ＳＯ５を発生すると共に
ラッチ回路７のデータラッチ動作を制御するラッチ信号
ＬＨを発生する出力選択制御回路９とを有する構成とな
っている。
同一構成のメモリセルアレイ部１とデータ転送回路２と
データレジスタ回路３と、このデータレジスタ回路３の
保持データの４ビットの単位データ１つをビットパラレ
ルに転送する４本のデータバスＤＢ１〜ＤＢ４と、アド
レス信号（図示省略）及びシリアルクロックＳＣに従っ
てデータレジスタ回路３の保持データの各単位データと
それぞれ対応する選択転送制御信号ＳＴ１〜ＳＴｍのう
ちの所定の１つを順次選択レベルとする選択転送制御回
路５と、選択レベルの選択転送制御信号（ＳＴ１〜ＳＴ
ｍ）と対応するデータレジスタ回路３の単位データをデ
ータバスＤＢ１〜ＤＢ４に伝達するデータ選択転送回路
４と、データバスＤＢ１〜ＤＢ４それぞれと対応して設
けられ対応するデータバスの転送データをそれぞれ保持
するデータバッファ６１〜６４を備えたデータバッファ
回路６と、伝達されたデータをラッチ信号ＬＨに従って
所定のタイミングでラッチし出力するラッチ回路７と、
トランジスタＱ１〜Ｑ６を備えデータバッファ６１〜６
４の保持データを出力選択制御信号ＳＯ１〜ＳＯ５に従
ってこの保持データ中の最終出力ビット（データバッフ
ァ６４のデータ）の１つ前のビット（データバッファ６
３のデータ）までビットシリアルに出力バスＤＯＢに出
力し上記最終出力ビットの１つ前のビットの出力中に上
記最終出力ビットと対応するデータバッファの保持デー
タをラッチ回路７に伝達しデータバッファ６１〜６４へ
の更新単位データ転送のタイミングと同期した上記最終
出力ビットの出力タイミングにラッチ回路７のラッチデ
ータを出力バスＤＯＢに出力する出力選択回路８と、ア
ドレス信号（図示省略）及びシリアルクロックＳＣに従
って出力選択制御信号ＳＯ１〜ＳＯ５を発生すると共に
ラッチ回路７のデータラッチ動作を制御するラッチ信号
ＬＨを発生する出力選択制御回路９とを有する構成とな
っている。
【００１６】また、この実施例において、メモリセルア
レイ部１が、例えばそれぞれ１２８ビットずつのデータ
を別々に読出しできる２つの部分に分割され、データ転
送回路２が、メモリセルアレイ部１の各部分から別々に
読出されたデータをそれぞれ対応して転送する回路であ
り、データレジスタ回路３が、メモリセルアレイ部１の
２つの部分とそれぞれ対応する２つのブロックに分割さ
れていてもよい。
レイ部１が、例えばそれぞれ１２８ビットずつのデータ
を別々に読出しできる２つの部分に分割され、データ転
送回路２が、メモリセルアレイ部１の各部分から別々に
読出されたデータをそれぞれ対応して転送する回路であ
り、データレジスタ回路３が、メモリセルアレイ部１の
２つの部分とそれぞれ対応する２つのブロックに分割さ
れていてもよい。
【００１７】次にこの実施例の動作について説明する。
図２はこの実施例の動作を説明するための各部の信号タ
イミング図である。
図２はこの実施例の動作を説明するための各部の信号タ
イミング図である。
【００１８】データレジスタ回路３にメモリセルアレイ
部１のデータが転送されるまでの動作は従来例と同一で
あるので、それ以降の動作について説明する。また、デ
ータレジスタ回路３には０番から２５５番までの２５６
ビットのデータが保持されているものとする。
部１のデータが転送されるまでの動作は従来例と同一で
あるので、それ以降の動作について説明する。また、デ
ータレジスタ回路３には０番から２５５番までの２５６
ビットのデータが保持されているものとする。
【００１９】まず、シリアルクロックＳＣの最初の立上
りで選択転送制御信号ＳＴ１が選択レベルとなりデータ
レジスタ回路３から０番〜３番の最初の単位データがデ
ータバッファ６１〜６４に転送される。
りで選択転送制御信号ＳＴ１が選択レベルとなりデータ
レジスタ回路３から０番〜３番の最初の単位データがデ
ータバッファ６１〜６４に転送される。
【００２０】シリアルクロックＳＣの次の周期以降の各
周期に対応して、出力選択制御信号ＳＯ１，ＳＯ２，Ｓ
Ｏ３，ＳＯ５が順次選択レベルとなる。出力選択制御信
号ＳＯ１の選択レベルに応答してトランジスタＱ１が導
通しデータバッファ６１の保持データが出力（ＯＵＴ）
され、以下、ＳＯ２の選択レベルに応答してトランジス
タＱ２が導通しデータバッファ６２の保持データが、Ｓ
Ｏ３の選択レベルに応答してトランジスタＱ３が導通し
データバッファ６３の保持データがそれぞれ出力され
る。出力選択制御信号ＳＯ３が選択レベルのときはトラ
ンジスタＱ５も導通するので、データバッファ６４の保
持データがラッチ回路７に伝達される。この出力選択制
御信号ＳＯ３と同期してラッチ信号ＬＨもアクティブレ
ベルとなり、ラッチ回路７にデータバッファ６４の保持
データがラッチされる。続いて出力選択制御信号ＳＯ５
の選択レベルに応答してトランジスタＱ６が導通しラッ
チ回路７からデータバッファ回路６に保持された１つの
単位データの最終出力ビットが出力される。この出力選
択制御信号ＳＯ５の選択レベルの立上りと同期して選択
転送制御信号ＳＴ２が選択レベルとなり、４番〜７番の
２番目の単位データがデータバッファ６１〜６４に転送
される。以下、同様の動作がくり返えされ、データレジ
スタ回路３の保持データがビットシリアルに外部へ出力
される。
周期に対応して、出力選択制御信号ＳＯ１，ＳＯ２，Ｓ
Ｏ３，ＳＯ５が順次選択レベルとなる。出力選択制御信
号ＳＯ１の選択レベルに応答してトランジスタＱ１が導
通しデータバッファ６１の保持データが出力（ＯＵＴ）
され、以下、ＳＯ２の選択レベルに応答してトランジス
タＱ２が導通しデータバッファ６２の保持データが、Ｓ
Ｏ３の選択レベルに応答してトランジスタＱ３が導通し
データバッファ６３の保持データがそれぞれ出力され
る。出力選択制御信号ＳＯ３が選択レベルのときはトラ
ンジスタＱ５も導通するので、データバッファ６４の保
持データがラッチ回路７に伝達される。この出力選択制
御信号ＳＯ３と同期してラッチ信号ＬＨもアクティブレ
ベルとなり、ラッチ回路７にデータバッファ６４の保持
データがラッチされる。続いて出力選択制御信号ＳＯ５
の選択レベルに応答してトランジスタＱ６が導通しラッ
チ回路７からデータバッファ回路６に保持された１つの
単位データの最終出力ビットが出力される。この出力選
択制御信号ＳＯ５の選択レベルの立上りと同期して選択
転送制御信号ＳＴ２が選択レベルとなり、４番〜７番の
２番目の単位データがデータバッファ６１〜６４に転送
される。以下、同様の動作がくり返えされ、データレジ
スタ回路３の保持データがビットシリアルに外部へ出力
される。
【００２１】ここで、データレジスタ回路３の保持デー
タ７番から２０２番にジャンプし、この２０２番の属す
る単位データの最終出力ビットを出力した後、更に２２
１番にジャンプし、この２２１番の属する単位データの
最終出力ビットを出力した後、元の８番に戻る場合の動
作について説明する。
タ７番から２０２番にジャンプし、この２０２番の属す
る単位データの最終出力ビットを出力した後、更に２２
１番にジャンプし、この２２１番の属する単位データの
最終出力ビットを出力した後、元の８番に戻る場合の動
作について説明する。
【００２２】７番のデータ出力のための出力選択制御信
号ＳＯ５の選択レベルに同期して、２０２番対応のアド
レス信号を受けた選択転送制御回路５は、２０２番の属
する単位データと対応する選択転送制御信号ＳＴｋを選
択レベルとする。このＳＴｋの選択レベルに応答して２
００番〜２０３番のデータがデータレジスタ回路３から
データバッファ６１〜６４に転送される。２０２番対応
のアドレス信号を受けた出力選択制御回路９は、出力選
択制御信号ＳＯ５に続いてＳＯ３を選択レベルにし、デ
ータバッファ６３に保持された２０２番のデータを出力
すると共に、データバッファ６４の保持データ（２０３
番）をラッチ回路７にラッチさせる。続いて出力選択制
御信号ＳＯ５を選択レベルとしてラッチ回路７から２０
３番のデータを出力する。
号ＳＯ５の選択レベルに同期して、２０２番対応のアド
レス信号を受けた選択転送制御回路５は、２０２番の属
する単位データと対応する選択転送制御信号ＳＴｋを選
択レベルとする。このＳＴｋの選択レベルに応答して２
００番〜２０３番のデータがデータレジスタ回路３から
データバッファ６１〜６４に転送される。２０２番対応
のアドレス信号を受けた出力選択制御回路９は、出力選
択制御信号ＳＯ５に続いてＳＯ３を選択レベルにし、デ
ータバッファ６３に保持された２０２番のデータを出力
すると共に、データバッファ６４の保持データ（２０３
番）をラッチ回路７にラッチさせる。続いて出力選択制
御信号ＳＯ５を選択レベルとしてラッチ回路７から２０
３番のデータを出力する。
【００２３】この出力制御信号ＳＯ５の選択レベルに同
期して、２２１番対応のアドレス信号を受けた選択転送
制御回路５は、２２１番の属する単位データと対応する
選択転送制御信号ＳＴ（ｋ＋ｉ）を選択レベルとする。
このＳＴ（ｋ＋ｉ）の選択レベルに応答して２２０番〜
２２３番のデータがデータレジスタ回路３からデータバ
ッファ６１〜６４に転送される。２２１番対応のアドレ
ス信号を受けた出力選択制御回路９は、出力選択制御信
号ＳＯ５に続いてＳＯ２を、このＳＯ２に続いてＳＯ３
を順次選択レベルとし、データバッファ６２，６３の保
持データ２２１番，２２２番のデータを順次出力する。
出力選択制御信号ＳＯ３が選択レベルのとき、データバ
ッファ６４の保持データ（２２３番）がラッチ回路７に
ラッチされ、続いて出力選択制御信号ＳＯ５の選択レベ
ルに応答してこのラッチ回路７から２２３番のデータが
出力される。
期して、２２１番対応のアドレス信号を受けた選択転送
制御回路５は、２２１番の属する単位データと対応する
選択転送制御信号ＳＴ（ｋ＋ｉ）を選択レベルとする。
このＳＴ（ｋ＋ｉ）の選択レベルに応答して２２０番〜
２２３番のデータがデータレジスタ回路３からデータバ
ッファ６１〜６４に転送される。２２１番対応のアドレ
ス信号を受けた出力選択制御回路９は、出力選択制御信
号ＳＯ５に続いてＳＯ２を、このＳＯ２に続いてＳＯ３
を順次選択レベルとし、データバッファ６２，６３の保
持データ２２１番，２２２番のデータを順次出力する。
出力選択制御信号ＳＯ３が選択レベルのとき、データバ
ッファ６４の保持データ（２２３番）がラッチ回路７に
ラッチされ、続いて出力選択制御信号ＳＯ５の選択レベ
ルに応答してこのラッチ回路７から２２３番のデータが
出力される。
【００２４】この出力選択制御信号ＳＯ５の選択レベル
に同期して、８番対応のアドレス信号を受けた選択転送
制御回路５は、この８番の属する単位データと対応する
選択転送制御信号ＳＴ３を選択レベルとする。以降の動
作は、基本的にはこれまでの説明の中に含まれるので、
その説明は省略する。
に同期して、８番対応のアドレス信号を受けた選択転送
制御回路５は、この８番の属する単位データと対応する
選択転送制御信号ＳＴ３を選択レベルとする。以降の動
作は、基本的にはこれまでの説明の中に含まれるので、
その説明は省略する。
【００２５】この実施例においては、単位データの最終
出力ビットの出力中にデータレジスタ回路３からデータ
バッファ６１〜６４へのデータ転送が行なわれるので、
最終出力ビットの出力後、直ちに次の単位データの先頭
出力ビットの出力が可能であるので、従来の第２の例と
同等の高速動作が得られる。しかもデータバス，データ
バッファ回路，出力選択回路は１組で済み、新規付加回
路はラッチ回路７，トランジスタＱ５，Ｑ６のみである
ので、これらを含めたデータバス，データバッファ回
路，出力選択回路の回路規模，チップ面積を従来の第２
の例のほぼ１／２に縮減できる。また、データバスが１
組であるので、データレジスタ回路３のどの単位データ
へもジャンプすることができる。ただし、単位データ中
の最終出力ビットへのジャンプは、最終出力の単位デー
タに対してのみ可能である。
出力ビットの出力中にデータレジスタ回路３からデータ
バッファ６１〜６４へのデータ転送が行なわれるので、
最終出力ビットの出力後、直ちに次の単位データの先頭
出力ビットの出力が可能であるので、従来の第２の例と
同等の高速動作が得られる。しかもデータバス，データ
バッファ回路，出力選択回路は１組で済み、新規付加回
路はラッチ回路７，トランジスタＱ５，Ｑ６のみである
ので、これらを含めたデータバス，データバッファ回
路，出力選択回路の回路規模，チップ面積を従来の第２
の例のほぼ１／２に縮減できる。また、データバスが１
組であるので、データレジスタ回路３のどの単位データ
へもジャンプすることができる。ただし、単位データ中
の最終出力ビットへのジャンプは、最終出力の単位デー
タに対してのみ可能である。
【００２６】上記実施例において、データバッファ６１
〜６４には通常、Ｄ−フリップフロップ回路が使用され
るが、Ｄ−フリップフロップ回路の場合、データレジス
タ回路３からの転送データの高レベル，低レベルの差が
十分でないと誤動作する危険性もあるので、データバッ
ファ６１〜６４をセンス増幅型回路とすることにより、
高レベル低レベルの差が縮小された場合でも、高レベ
ル，低レベルのデータを正確にかつ十分なレベルに増
幅，整形でき、誤動作も防止できる。
〜６４には通常、Ｄ−フリップフロップ回路が使用され
るが、Ｄ−フリップフロップ回路の場合、データレジス
タ回路３からの転送データの高レベル，低レベルの差が
十分でないと誤動作する危険性もあるので、データバッ
ファ６１〜６４をセンス増幅型回路とすることにより、
高レベル低レベルの差が縮小された場合でも、高レベ
ル，低レベルのデータを正確にかつ十分なレベルに増
幅，整形でき、誤動作も防止できる。
【００２７】
【発明の効果】以上説明したように本発明は、１組のデ
ータバス，データバッファ回路及び出力選択回路に１つ
のラッチ回路と２つのトランジスタを付加し、単位デー
タの最終出力ビットの１つ前のビットの出力中に上記最
終出力ビットをデータバッファ回路からラッチ回路に転
送し、このラッチ回路のデータを出力中にデータバッフ
ァ回路に次の単位データを転送する構成とすることによ
り、単位データの最終出力ビットを出力した後、直ちに
次の単位データの先頭ビットを出力することができるの
で、高速動作が得られると共に回路規模，チップ面積を
縮減することができ、かつ同一ブロック内の任意の単位
データへのジャンプが可能になるという効果がある。
ータバス，データバッファ回路及び出力選択回路に１つ
のラッチ回路と２つのトランジスタを付加し、単位デー
タの最終出力ビットの１つ前のビットの出力中に上記最
終出力ビットをデータバッファ回路からラッチ回路に転
送し、このラッチ回路のデータを出力中にデータバッフ
ァ回路に次の単位データを転送する構成とすることによ
り、単位データの最終出力ビットを出力した後、直ちに
次の単位データの先頭ビットを出力することができるの
で、高速動作が得られると共に回路規模，チップ面積を
縮減することができ、かつ同一ブロック内の任意の単位
データへのジャンプが可能になるという効果がある。
【図１】本発明の一実施例の一部回路図を含むブロック
図である。
図である。
【図２】図１に示された実施例の動作を説明するための
動作タイミング図である。
動作タイミング図である。
【図３】従来の半導体記憶装置の第１の例のブロック図
である。
である。
【図４】従来の半導体記憶装置の第２の例の一部回路図
を含むブロック図である。
を含むブロック図である。
１ メモリセルアレイ部 ２ データ転送回路 ３ データレジスタ回路 ４，４ａ，４ｂ データ選択転送回路 ５，５ａ，５ｂ 選択転送制御回路 ６，６ａ，６ｂ データバッファ回路 ７，７ａ ラッチ回路 ８，８ａ，８ｂ 出力選択回路 ９，９ａ 出力選択制御回路 ６１〜６４ データバッファ ＤＢ，ＤＢ１〜ＤＢ８ データバス Ｑ１〜Ｑ６ トランジスタ
Claims (2)
- 【請求項１】 メモリセルアレイ部からの所定ビットの
データを保持するデータレジスタ回路と、このデータレ
ジスタ回路の保持データを所定ビット数ごとの単位デー
タに順次区切りこの単位データの１つをビットパラレル
に転送する複数本のデータバスと、前記データレジスタ
回路の保持データの各単位データとそれぞれ対応する選
択転送制御信号のうちの所定の１つを順次選択レベルと
する選択転送制御回路と、前記選択レベルの選択転送制
御信号と対応する前記データレジスタ回路の単位データ
を前記複数本のデータバスに伝達するデータ選択転送回
路と、前記複数本のデータバスそれぞれと対応して設け
られ対応するデータバスの転送データをそれぞれ保持す
る複数のデータバッファと、伝達されたデータを所定の
タイミングでラッチし出力するラッチ回路と、前記複数
のデータバッファの保持データを出力選択制御信号に従
ってこの保持データ中の最終出力ビットの１つ前のビッ
トまでビットシリアルに出力バスに出力し前記最終出力
ビットの１つ前のビットの出力中に前記最終出力ビット
と対応する前記データバッファの保持データを前記ラッ
チ回路に伝達し前記複数のデータバッファへの更新単位
データ転送のタイミングと同期した前記最終出力ビット
の出力タイミングに前記ラッチ回路のラッチデータを前
記出力バスに出力する出力選択回路と、前記出力選択制
御信号を発生すると共に前記ラッチ回路のデータラッチ
動作を制御する出力選択制御回路とを有することを特徴
とする半導体記憶装置。 - 【請求項２】 メモリセルアレイ部が、それぞれ所定ビ
ットのデータを別々に読出しできる２つの部分に分割さ
れ、データレジスタ回路が、前記メモリセルアレイ部の
分割された２つの部分とそれぞれ対応する２つの部分に
分割されかつこれら部分に前記メモリセルアレイ部の対
応する部分からの所定ビットのデータを保持し、前記分
割された２つの部分から成るデータレジスタ回路に対
し、１つの単位データ転送用の複数本のデータバス、１
つの選択転送制御回路、１つの単位データ用の複数のデ
ータバッファ、１つのラッチ回路、１つの出力選択回
路、及び１つの出力選択制御回路が設けられた請求項１
記載の半導体記憶装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5075979A JPH06290584A (ja) | 1993-04-01 | 1993-04-01 | 半導体記憶装置 |
| US08/220,979 US5394364A (en) | 1993-04-01 | 1994-03-31 | High-speed memory readout circuit using a single set of data buffers |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5075979A JPH06290584A (ja) | 1993-04-01 | 1993-04-01 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06290584A true JPH06290584A (ja) | 1994-10-18 |
Family
ID=13591890
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5075979A Pending JPH06290584A (ja) | 1993-04-01 | 1993-04-01 | 半導体記憶装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5394364A (ja) |
| JP (1) | JPH06290584A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100260489B1 (ko) * | 1996-12-30 | 2000-11-01 | 김영환 | 저장 장치를 포함하는 디지탈 신호 처리 장치 |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5745422A (en) * | 1996-11-12 | 1998-04-28 | International Business Machines Corporation | Cross-coupled bitline segments for generalized data propagation |
| US11167912B2 (en) | 2017-09-13 | 2021-11-09 | The Procter & Gamble Company | Preform with valve anti-removal feature |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5853087A (ja) * | 1981-09-25 | 1983-03-29 | Nec Corp | レジスタの読出制御方式 |
| JPS62165785A (ja) * | 1986-01-17 | 1987-07-22 | Mitsubishi Electric Corp | 半導体記憶装置 |
| US5146428A (en) * | 1989-02-07 | 1992-09-08 | Hitachi, Ltd. | Single chip gate array |
| JP2853407B2 (ja) * | 1991-10-09 | 1999-02-03 | 日本電気株式会社 | 半導体メモリ |
-
1993
- 1993-04-01 JP JP5075979A patent/JPH06290584A/ja active Pending
-
1994
- 1994-03-31 US US08/220,979 patent/US5394364A/en not_active Expired - Lifetime
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100260489B1 (ko) * | 1996-12-30 | 2000-11-01 | 김영환 | 저장 장치를 포함하는 디지탈 신호 처리 장치 |
Also Published As
| Publication number | Publication date |
|---|---|
| US5394364A (en) | 1995-02-28 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19990330 |