JP2853407B2 - 半導体メモリ - Google Patents
半導体メモリInfo
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- memory cell
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- 230000004913 activation Effects 0.000 claims description 3
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- 238000010586 diagram Methods 0.000 description 5
- 102000000582 Retinoblastoma-Like Protein p107 Human genes 0.000 description 2
- 108010002342 Retinoblastoma-Like Protein p107 Proteins 0.000 description 2
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Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Dram (AREA)
- Static Random-Access Memory (AREA)
Description
【０００１】
【産業上の利用分野】本発明は半導体メモリに関し、特
にセンスアンプの出力線であるリードバス線と出力回路
に関する。
にセンスアンプの出力線であるリードバス線と出力回路
に関する。
【０００２】
【従来の技術】従来の４ビット出力の半導体メモリは、
図３に示すようにアレイ部とリードバス線と出力回路１
で構成され、各Ｉ／Ｏ毎にセンスアンプの出力線である
リードバス線が１本づつあり、それぞれに出力回路１が
備わっている。
図３に示すようにアレイ部とリードバス線と出力回路１
で構成され、各Ｉ／Ｏ毎にセンスアンプの出力線である
リードバス線が１本づつあり、それぞれに出力回路１が
備わっている。
【０００３】出力回路１は、データアウトイネーブル信
号ＤＯＥとリードバスとのデータで論理がとられ、ＤＯ
Ｅ＝Ｌｏｗの出力回路動作状態では、ＰチャネルＭＯＳ
トランジスタＱＰ１とＮチャネルＭＯＳトランジスタＱ
Ｎ１のゲートには、リードバスと同相の論理になるよう
に２入力のＮＯＲ回路１と２入力のＮＡＮＤ回路２とイ
ンバータ３，４，５とで構成されている。
号ＤＯＥとリードバスとのデータで論理がとられ、ＤＯ
Ｅ＝Ｌｏｗの出力回路動作状態では、ＰチャネルＭＯＳ
トランジスタＱＰ１とＮチャネルＭＯＳトランジスタＱ
Ｎ１のゲートには、リードバスと同相の論理になるよう
に２入力のＮＯＲ回路１と２入力のＮＡＮＤ回路２とイ
ンバータ３，４，５とで構成されている。
【０００４】次にレイアウト構成と動作について説明す
る。
る。
【０００５】通常メモリセルは、チップの多くの面積を
占め、図３に示すように長辺方向にいくつかのブロック
単位でアレイされ、ブロック内もＩ／Ｏ毎にアレイされ
ている。各Ｉ／Ｏ毎のセンスアンプも長辺方向にセルア
レイに沿ってアレイされるため長辺方向に長く延びる構
成になっている。そのためセンスアンプの出力線である
リードバス線もＩ／Ｏ毎に共通のため、Ｉ／Ｏ毎に長辺
方向に一本長く延びる構成になる。出力回路は、各リー
ドバス線にそれぞれ備わっている。
占め、図３に示すように長辺方向にいくつかのブロック
単位でアレイされ、ブロック内もＩ／Ｏ毎にアレイされ
ている。各Ｉ／Ｏ毎のセンスアンプも長辺方向にセルア
レイに沿ってアレイされるため長辺方向に長く延びる構
成になっている。そのためセンスアンプの出力線である
リードバス線もＩ／Ｏ毎に共通のため、Ｉ／Ｏ毎に長辺
方向に一本長く延びる構成になる。出力回路は、各リー
ドバス線にそれぞれ備わっている。
【０００６】次に動作について説明する。
【０００７】選択されたメモリセルのデータはセンスア
ンプに入力され、センスアンプで増幅し、リードバス線
をＨｉまたはＬｏｗに駆動する。そのリードバス線のデ
ータが出力回路に入力され、ＤＯＥ＝Ｌｏｗの出力回路
動作状態時は、リードバスのデータの逆データが出力回
路から出力される。
ンプに入力され、センスアンプで増幅し、リードバス線
をＨｉまたはＬｏｗに駆動する。そのリードバス線のデ
ータが出力回路に入力され、ＤＯＥ＝Ｌｏｗの出力回路
動作状態時は、リードバスのデータの逆データが出力回
路から出力される。
【０００８】
【発明が解決しようとする課題】この従来の半導体メモ
リにおいては、近年のますますのメモリ容量の増大化に
よるチップ面積の増大化とプロセスの薄膜化に伴い、リ
ードバス線の配線長の増大化と層間容量の増大化がおき
ている。このためリードバス線の配線容量，抵抗が増え
てセンスアンプで駆動するのに時間がかかるという問題
点があった。
リにおいては、近年のますますのメモリ容量の増大化に
よるチップ面積の増大化とプロセスの薄膜化に伴い、リ
ードバス線の配線長の増大化と層間容量の増大化がおき
ている。このためリードバス線の配線容量，抵抗が増え
てセンスアンプで駆動するのに時間がかかるという問題
点があった。
【０００９】
【課題を解決するための手段】本発明の半導体メモリ
は、センスアンプの出力線であるリードバス線と、その
リードバス線の信号を受ける出力回路において、各Ｉ／
Ｏ毎に複数に分割されたリードバス線を有し、データア
ウトのコントロール信号と前記複数のリードバス線とで
論理をとる出力回路に複合ゲートを有する。
は、センスアンプの出力線であるリードバス線と、その
リードバス線の信号を受ける出力回路において、各Ｉ／
Ｏ毎に複数に分割されたリードバス線を有し、データア
ウトのコントロール信号と前記複数のリードバス線とで
論理をとる出力回路に複合ゲートを有する。
【００１０】
【実施例】次に、本発明について図面を参照して説明す
る。
る。
【００１１】図１は、本発明の第１の実施例の回路図で
ある。本実施例が図３に示す従来例と異なるのは、出力
回路１ａの部分である。
ある。本実施例が図３に示す従来例と異なるのは、出力
回路１ａの部分である。
【００１２】本実施例の出力回路１ａは、３入力のＡＮ
Ｄ−ＮＯＲの複合ゲート１ａと３入力ＮＡＮＤ２ａとイ
ンバータ３ａ，４ａ，５ａとＰチャネルＭＯＳトランジ
スタＱＰ１ａ，ＮチャネルＭＯＳトランジスタＱＮ１ａ
とからなっている。
Ｄ−ＮＯＲの複合ゲート１ａと３入力ＮＡＮＤ２ａとイ
ンバータ３ａ，４ａ，５ａとＰチャネルＭＯＳトランジ
スタＱＰ１ａ，ＮチャネルＭＯＳトランジスタＱＮ１ａ
とからなっている。
【００１３】更に異なるのはリードバス線で各Ｉ／Ｏに
対応するリードバス線が、中央から左右に２本に分割さ
れてあり、更にその左右の選択，非選択の切換えを行う
ためのＰチャネルＭＯＳトランジスタＱＰ２ａ，ＱＰ３
ａ，インバータ６ａがつけ加えてある。
対応するリードバス線が、中央から左右に２本に分割さ
れてあり、更にその左右の選択，非選択の切換えを行う
ためのＰチャネルＭＯＳトランジスタＱＰ２ａ，ＱＰ３
ａ，インバータ６ａがつけ加えてある。
【００１４】以下に本実施例の回路動作について説明す
る。
る。
【００１５】ＤＯＥは出力回路の動作活性化信号よりＤ
ＯＥ＝Ｌｏｗの出力回路動作状態を説明する。
ＯＥ＝Ｌｏｗの出力回路動作状態を説明する。
【００１６】例えば右側のＩ／Ｏ１に対応するメモリー
セルが選ばれたとすると、そのデータがセンスアンプへ
入力され増幅して、分割されたリードバス線の一方のＲ
ＢＲ１を駆動する。この時非選択となるもう片方のＲＢ
Ｌ１は、Ｈｉにプリチャージされる。それからＲＢＲ
１，ＲＢＬ１の２つのデータが出力回路１ａへ入力され
る。ＲＢＲ１がＨｉの時は、３入力のＡＮＤ−ＮＯＲの
複合ゲート１ａの出力と３入力ＮＡＮＤの出力は、それ
ぞれＬｏｗとなり、インバータ４ａ，５ａの出力はＨｉ
となり、データアウトはＬｏｗとなる。ＲＢＬ１がＬｏ
ｗの時は、Ｈｉの場合と逆相のＨｉのデータアウトとな
る。
セルが選ばれたとすると、そのデータがセンスアンプへ
入力され増幅して、分割されたリードバス線の一方のＲ
ＢＲ１を駆動する。この時非選択となるもう片方のＲＢ
Ｌ１は、Ｈｉにプリチャージされる。それからＲＢＲ
１，ＲＢＬ１の２つのデータが出力回路１ａへ入力され
る。ＲＢＲ１がＨｉの時は、３入力のＡＮＤ−ＮＯＲの
複合ゲート１ａの出力と３入力ＮＡＮＤの出力は、それ
ぞれＬｏｗとなり、インバータ４ａ，５ａの出力はＨｉ
となり、データアウトはＬｏｗとなる。ＲＢＬ１がＬｏ
ｗの時は、Ｈｉの場合と逆相のＨｉのデータアウトとな
る。
【００１７】上述の通り、従来と比べリードバス線の配
線長が半分となり、出力回路の段数は同じであるので、
短くなったリードバス線の配線長分の時定数Ｔ＝配線容
量×配線抵抗だけはやくなる。例えば、従来例のように
１本の長い時のリードバス線の配線長が、１５０００
［μｍ］で、幅１［μｍ］、配線間隔１［μｍ］で、こ
の時の単位配線容量が０．２［ｆＦ／μｍ］、単位長さ
当りの配線抵抗を１００［ｍΩ／μｍ］とするとリード
バス線の配線容量は３［ｐＦ］、配線抵抗は１５００
［Ω］より、 Ｔ＝３［ｐＦ］×１５００［Ω］＝４．５［ｎＳ］ である。分割されると配線容量，抵抗が半分になるの
で、４．５［ｎｓ］の４分の１の１．１３［ｎｓ］にな
る。即ち、４．５−１．１３＝３．３７［ｎｓ］のスピ
ード改善が達成できる。
線長が半分となり、出力回路の段数は同じであるので、
短くなったリードバス線の配線長分の時定数Ｔ＝配線容
量×配線抵抗だけはやくなる。例えば、従来例のように
１本の長い時のリードバス線の配線長が、１５０００
［μｍ］で、幅１［μｍ］、配線間隔１［μｍ］で、こ
の時の単位配線容量が０．２［ｆＦ／μｍ］、単位長さ
当りの配線抵抗を１００［ｍΩ／μｍ］とするとリード
バス線の配線容量は３［ｐＦ］、配線抵抗は１５００
［Ω］より、 Ｔ＝３［ｐＦ］×１５００［Ω］＝４．５［ｎＳ］ である。分割されると配線容量，抵抗が半分になるの
で、４．５［ｎｓ］の４分の１の１．１３［ｎｓ］にな
る。即ち、４．５−１．１３＝３．３７［ｎｓ］のスピ
ード改善が達成できる。
【００１８】図２は本発明の第２の実施例の回路図であ
る。第１の実施例との違いは、リードバスがさらに分割
され４分割になっていることと、リードバス選択回路の
選択信号が２つになっていることと、出力回路のゲート
入力が５入力になっていることである。動作については
第１の実施例と同じであり、リードバスが４分割になる
ことによりリードバスの配線容量、抵抗が減少し、リー
ドバスを駆動する遅延時間は、さらにはやくなる。
る。第１の実施例との違いは、リードバスがさらに分割
され４分割になっていることと、リードバス選択回路の
選択信号が２つになっていることと、出力回路のゲート
入力が５入力になっていることである。動作については
第１の実施例と同じであり、リードバスが４分割になる
ことによりリードバスの配線容量、抵抗が減少し、リー
ドバスを駆動する遅延時間は、さらにはやくなる。
【００１９】
【発明の効果】以上説明したように本発明は、リードバ
ス線を複数に分割し、その信号を受ける出力回路に複合
ゲートを用い、従来と同じ段数にすることにより、短く
なったリードバス線の配線長分の時定数だけ、出力時間
がはやくなりという効果を有する。
ス線を複数に分割し、その信号を受ける出力回路に複合
ゲートを用い、従来と同じ段数にすることにより、短く
なったリードバス線の配線長分の時定数だけ、出力時間
がはやくなりという効果を有する。
【図１】本発明の第１の実施例の回路構成を示す回路図
である。
である。
【図２】本発明の第２の実施例の回路構成を示す回路図
である。
である。
【図３】従来の回路構成を示す回路図である。
ＲＢＲ１〜４，ＲＢＬ１〜４ リードバス ＱＰ１ａ〜３ａ，ＱＰ１ｂ〜５ｂ，ＱＰ１ Ｐチャネ
ルＭＯＳトランジスタ ＱＮ１ａ，ＱＮ１ｂ，ＱＮ１ ＮチャネルＭＯＳトラ
ンジスタ ３ａ〜６ａ，３ｂ〜９ｂ，３〜５ インバータ ２ ２入力ＮＡＮＤ １ ２入力ＮＯＲ ２ａ ３入力ＮＡＮＤ ２ｂ ５入力ＮＡＮＤ １ａ ３入力ＡＮＤ−ＮＯＲ複合ゲート １ｂ ５入力ＡＮＤ−ＮＯＲ複合ゲート １０ｂ〜１３ｂ ２入力ＡＮＤ
ルＭＯＳトランジスタ ＱＮ１ａ，ＱＮ１ｂ，ＱＮ１ ＮチャネルＭＯＳトラ
ンジスタ ３ａ〜６ａ，３ｂ〜９ｂ，３〜５ インバータ ２ ２入力ＮＡＮＤ １ ２入力ＮＯＲ ２ａ ３入力ＮＡＮＤ ２ｂ ５入力ＮＡＮＤ １ａ ３入力ＡＮＤ−ＮＯＲ複合ゲート １ｂ ５入力ＡＮＤ−ＮＯＲ複合ゲート １０ｂ〜１３ｂ ２入力ＡＮＤ
Claims (1)
- 【請求項１】 第１及び第２のメモリセルアレイと、前
記第１のメモリセルアレイに沿って設けられた第１のリ
ードバスと、前記第２のメモリセルアレイに沿って設け
られた第２のリードバスと、前記第１及び第２のリード
バスに接続され少なくともこれらリードバスからの信号
がいずれも第１の論理レベルであることに応答して出力
を活性化状態とする第１のゲート回路と、前記第１及び
第２のリードバスに接続され少なくともこれらリードバ
スからの信号の一方が第２の論理レベルであることに応
答して出力を活性化状態とする第２のゲート回路と、前
記第１のゲート回路の出力の活性化状態に応答して出力
端子を一方の電源端子に接続する手段と、前記第２のゲ
ート回路の出力の活性化状態に応答して前記出力端子を
他方の電源端子に接続する手段と、前記第１のメモリセ
ルアレイから前記出力端子へデータを読み出す場合には
前記第２のリードバスを前記第１の論理レベルにプリチ
ャージし、前記第２のメモリセルアレイからデータを読
み出す場合には前記第１のリードバスを前記第１の論理
レベルにプリチャージするリードバス選択回路とを備え
る半導体メモリ。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3261557A JP2853407B2 (ja) | 1991-10-09 | 1991-10-09 | 半導体メモリ |
| KR1019920018460A KR950010761B1 (ko) | 1991-10-09 | 1992-10-08 | 분할된 판독 데이타 버스 시스템을 갖는 반도체 메모리 디바이스 |
| US07/958,794 US5319595A (en) | 1991-10-09 | 1992-10-09 | Semiconductor memory device with split read data bus system |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3261557A JP2853407B2 (ja) | 1991-10-09 | 1991-10-09 | 半導体メモリ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05101674A JPH05101674A (ja) | 1993-04-23 |
| JP2853407B2 true JP2853407B2 (ja) | 1999-02-03 |
Family
ID=17363555
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3261557A Expired - Fee Related JP2853407B2 (ja) | 1991-10-09 | 1991-10-09 | 半導体メモリ |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5319595A (ja) |
| JP (1) | JP2853407B2 (ja) |
| KR (1) | KR950010761B1 (ja) |
Families Citing this family (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06290584A (ja) * | 1993-04-01 | 1994-10-18 | Nec Corp | 半導体記憶装置 |
| US5802395A (en) * | 1996-07-08 | 1998-09-01 | International Business Machines Corporation | High density memory modules with improved data bus performance |
| JPH10208484A (ja) * | 1997-01-29 | 1998-08-07 | Mitsubishi Electric Corp | 半導体記憶装置のデータ読出回路及び半導体記憶装置 |
| US6349051B1 (en) * | 1998-01-29 | 2002-02-19 | Micron Technology, Inc. | High speed data bus |
| US6721860B2 (en) * | 1998-01-29 | 2004-04-13 | Micron Technology, Inc. | Method for bus capacitance reduction |
| US6381190B1 (en) * | 1999-05-13 | 2002-04-30 | Nec Corporation | Semiconductor memory device in which use of cache can be selected |
| US6944087B2 (en) * | 2001-02-24 | 2005-09-13 | Intel Corporation | Method and apparatus for off boundary memory access |
| US7372056B2 (en) * | 2005-06-29 | 2008-05-13 | Cymer, Inc. | LPP EUV plasma source material target delivery system |
| US6771536B2 (en) | 2002-02-27 | 2004-08-03 | Sandisk Corporation | Operating techniques for reducing program and read disturbs of a non-volatile memory |
| JP4156985B2 (ja) * | 2003-06-30 | 2008-09-24 | 株式会社東芝 | 半導体記憶装置 |
| US8737117B2 (en) * | 2010-05-05 | 2014-05-27 | Qualcomm Incorporated | System and method to read a memory cell with a complementary metal-oxide-semiconductor (CMOS) read transistor |
| JP6620472B2 (ja) * | 2015-09-08 | 2019-12-18 | 凸版印刷株式会社 | 半導体記憶装置 |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58222562A (ja) * | 1982-06-19 | 1983-12-24 | Mitsubishi Electric Corp | 半導体記憶装置 |
| US4554646A (en) * | 1983-10-17 | 1985-11-19 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor memory device |
| US4935901A (en) * | 1987-02-23 | 1990-06-19 | Hitachi, Ltd. | Semiconductor memory with divided bit load and data bus lines |
| US5172335A (en) * | 1987-02-23 | 1992-12-15 | Hitachi, Ltd. | Semiconductor memory with divided bit load and data bus lines |
-
1991
- 1991-10-09 JP JP3261557A patent/JP2853407B2/ja not_active Expired - Fee Related
-
1992
- 1992-10-08 KR KR1019920018460A patent/KR950010761B1/ko not_active IP Right Cessation
- 1992-10-09 US US07/958,794 patent/US5319595A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH05101674A (ja) | 1993-04-23 |
| KR930008850A (ko) | 1993-05-22 |
| US5319595A (en) | 1994-06-07 |
| KR950010761B1 (ko) | 1995-09-22 |
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Legal Events
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|---|---|---|---|
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