JP3266346B2 - 半導体記憶装置 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、論理回路、さらにはそ
れにおける動作の高速化技術に関し、例えば半導体記憶
装置のデコーダに適用して有効な技術に関する。

【０００２】

【従来の技術】ある時刻における出力論理がその時刻に
加えられた入力論理によってのみ決定される回路として
の組合せ回路は、基本的にインバータを変形することに
よって実現され、そのような組合せ回路の基本形として
ナンド（ＮＡＮＤ）回路、及びノア（ＮＯＲ）回路があ
る。特に、ＣＭＯＳ回路では、ナンド回路及びノア回路
のいずれにおいてもトランジスタが縦続接続されるが、
移動度の多いｎチャンネル型ＭＯＳトランジスタが縦続
接続されるナンド回路の方が、より高速な点で有利とさ
れる。いずれの場合にも、縦続可能な段数は動作速度、
占有面積、直流特性等を考慮して決定される。

【０００３】尚、ナンド回路や、ノア回路について記載
された文献の例としては、昭和５９年１１月３０日に、
株式会社オーム社から発行された「ＬＳＩハンドブック
（第１４３頁〜）」がある。

【０００４】

【発明が解決しようとする課題】図５に示されるよう
に、ｐチャンネル型ＭＯＳトランジスタ１１、ｎチャン
ネル型ＭＯＳトランジスタ１３、１４が直列接続され、
それにｐチャンネル型ＭＯＳトランジスタ１２が結合さ
れて成る２入力ナンド回路１０１，１０２，１０３にお
ける一方の入力端子ｂ１，ｂ２，ｂ３が共通接合される
場合において、各ナンド回路１０１，１０２，１０３に
けるｎチャンネル型ＭＯＳトランジスタ１４を、図６に
示されるように、１個のｐチャンネル型ＭＯＳトランジ
スタ１４´に置き変えることができ、それによってゲー
ト負荷の低減が可能とされる。

【０００５】しかしながら、半導体集積回路の微細化が
進むと、ゲート容量に対して中間ノード１６の容量が無
視できなくなる。例えば、入力端子ａ１，ａ２，ａ３の
いずれか一つが選択的にハイレベルとされることを前提
とした場合、図６の回路構成では、中間ノード１６の存
在により、複数のｎチャンネル型ＭＯＳトランジスタ１
３のソース容量ＣＳが合成されるため、ｐチャンネル型
ＭＯＳトランジスタ１２がオンされた際にこのソース容
量ＣＳへの充電に時間がかかり、出力端子Ｓや中間ノー
ド１６がハイレベルになるまでに時間がかかる。また、
上記のような論理回路を、例えば半導体記憶装置のアド
レスデコーダに適用した場合には、当該メモリのアドレ
シングの高速化が阻害される。

【０００６】本発明の目的は、動作の高速化を図った論
理回路を提供することにある。また、本発明の別の目的
は、そのような論理回路を備えた半導体記憶装置を提供
することにある。

【０００７】本発明の前記並びにその他の目的と新規な
特徴は本明細書の記述及び添付図面から明らかになるで
あろう。

【０００８】

【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を簡単に説明すれば下記
の通りである。

【０００９】すなわち、第１手段として、複数のナンド
回路における電流引抜きのための経路を共通接続するこ
とによって中間ノードを形成し、この中間ノードとグラ
ンド端子との間に第１トランジスタを設けるとともに、
回路の高電位側電源端子と上記中間ノードとの間に上記
第１トランジスタとは導電型の異なる第２トランジスタ
を設け、上記共通入力端子の論理レベルに応じて上記第
１，第２トランジスタが動作制御されるように論理回路
を構成する。

【００１０】また、第２手段として、複数のノア回路に
おける電流供給のための経路を共通接続することによっ
て中間ノードを形成し、この中間ノードと回路の高電位
側電源端子との間に第３トランジスタを設けるととも
に、グランド端子と上記中間ノードとの間に上記第３ト
ランジスタとは導電型の異なる第４トランジスタを設
け、上記共通入力端子の論理レベルに応じて上記第３，
第４トランジスタが動作制御されるように構成する。

【００１１】さらに、上記のような論理回路を含んで、
半導体記憶装置におけるデコーダを形成する。

【００１２】

【作用】上記した第１手段によれば、高電位側電源端子
と上記中間ノードとの間に設けられた第２トランジスタ
は、ナンド回路における上記中間ノードの駆動を補助す
るように作用し、このことが、論理回路の動作の高速化
を達成する。

【００１３】上記第２手段によれば、グランド端子と上
記中間ノードとの間に設けられた第４トランジスタは、
ノア回路における上記中間ノードの駆動を補助するよう
に作用し、このことが、論理回路の動作の高速化を達成
する。

【００１４】

【実施例】図７には本発明の一実施例であるＳ（スタテ
ィック）ＲＡＭが示される。

【００１５】図７に示されるＳＲＡＭは、特に制限され
ないが、公知の半導体集積回路製造技術によってシリコ
ン基板のような一つの半導体基板に形成されている。

【００１６】６は、複数個のスタティック型メモリセル
をマトリクス配置したメモリセルアレイであり、メモリ
セルの選択端子はロウ方向毎にワード線に結合され、メ
モリセルのデータ入出力端子はカラム方向毎に相補デー
タ線（相補ビット線とも称される）に結合される。それ
ぞれの相補データ線は、相補データ線に１対１で結合さ
れた複数個のカラム選択スイッチを含むＹ選択スイッチ
回路９を介して相補コモンデータ線に共通接続されてい
る。

【００１７】外部より入力されるアドレス信号Ａ０〜Ａ
ｎのうちＡ０〜Ａｍは、それに対応して配置されたアド
レスバッファＡＢＵＦを介してＸデコーダ７４に伝達さ
れ、アドレス信号Ａｍ＋１〜Ａｎは、それに対応して配
置されたアドレスバッファＡＢＵＦを介してＹデコーダ
７８に伝達される。ワードドライバ７５はＸデコーダ７
４のデコード出力に基づいて、入力アドレス信号に対応
するワード線を選択レベルに駆動する。所定のワード線
が駆動されると、このワード線に結合されたメモリセル
が選択される。またＹデコーダ７８は、これに供給され
るアドレス信号に対応するカラム選択スイッチをオン動
作させて、上記選択された相補コモンデータ線に導通す
る。このとき相補コモンデータ線の電位は、データ入出
力回路８０に含まれるセンスアンプで増幅され、これに
よってメモリセルデータが外部に読出される。また、外
部からデータ入出力回路８０に書込みデータが与えられ
ると、当該データ入出力回路８０に含まれる書込みアン
プがその書込みデータに従って相補コモンデータ線を駆
動し、これにより、アドレス信号によって選択された相
補データ線を介して所定のメモリセルに、そのデータに
応ずる電荷情報が蓄積される。

【００１８】さらに、アドレス信号Ａ０〜Ａｎの変化を
検出するアドレス変化検出回路（ＡＴＤ回路とも称され
る）７１の検出結果が制御部７７に伝達され、そして外
部から与えられる選択信号としてのチップセレクト信号
ＣＳ＊（＊は当該信号がローアクティブであることを示
す）及びリードライト信号ＷＥ＊がそれぞれＣＳ＊バッ
ファ７２及びＷＥ＊バッファ３を介して当該制御部７７
に取込まれ、この制御部により各部の動作制御信号が生
成されるようになっている。

【００１９】図４には上記ＳＲＡＭに含まれるＸデコー
ダ７４付近の構成例が示される。

【００２０】アドレスＡ０，Ａ１の入力により、対応す
るアドレスバッファＡＢＵＦから相補レベルの信号が出
力され、それが、後段のプリデコーダ４１に入力される
ようになっている。プリデコーダ４１は、特に制限され
ないが、４個の２入力ナンド回路を含んで構成され、ア
ドレスＡ０，Ａ１の組合せに応じて当該４個の２入力ナ
ンド回路のいずれかがローレベルにされる。このプリデ
コーダ４１の後段には上記２入力ナンド回路に対応する
４個のインバータが配置され、対応するインバータを介
してデコーダ４３に伝達される。このデコーダ４３は、
特に制限されないが、複数の２入力ナンド回路を含んで
構成され、この２入力ナンド回路の一方の入力端子に上
記インバータ４２の出力論理状態が伝達されるようにな
っている。また、このデコーダ４３を構成する２入力ナ
ンド回路の他方の入力端子は４個単位で共通接続され、
そこへ、上位アドレスＡ２〜Ａｍについてのプリデコー
ドを行うプリデコーダ４５の出力信号が伝達されるよう
になっている。すなわち、プリデコーダ４５の出力信号
に従って、上記４個単位の２入力ナンド回路群が選択さ
れ、さらに上記インバータ４２の出力に基づいて、その
うちの１個のナンド回路出力が、図７に示されるメモリ
アレイセル７６のワード線駆動のためにアサートされる
ようになっている。

【００２１】図１には上記デコーダ４３を構成する２入
力ナンド回路の詳細な構成が示される。

【００２２】図１に示されるように、上記デコーダ４３
を構成する２入力ナンド回路は、ｐチャンネル型ＭＯＳ
トランジスタ１１とｎチャンネル型ＭＯＳトランジスタ
１３とが直列接続されて成るＣＭＯＳインバータＩＮＶ
１を含む。すなわち、２入力ナンド回路は、図６に示さ
れる回路と同様にＣＭＯＳインバータＩＮＶ１と、それ
の出力端子と高電位側電源Ｖｄｄ端子との間に設けられ
たｐチャンネル型ＭＯＳトランジスタ１２と、上記ＣＭ
ＯＳインバータＩＮＶ１を構成するｎチャンネル型ＭＯ
Ｓトランジスタ１３と低電位側電源Ｖｓｓ（グランド）
端子との間に設けられたｎチャンネル型ＭＯＳトランジ
スタ１４´とによって形成される。このｎチャンネル型
ＭＯＳトランジスタ１４´は、図６に示される回路と同
様に、ゲート負荷の低減のため、上記ＣＭＯＳインバー
タを構成するｎチャンネル型ＭＯＳトランジスタ１３の
ソース電極同士を互いに結合して中間ノード１６を形成
し、図５の各ナンド回路１０１，１０２，１０３に含ま
れるｎチャンネル型ＭＯＳトランジスタ１４を１個のト
ランジスタに置き変えたものに等しい。尚、図４に従え
ば、４個の２入力ナンド回路の一方の入力端子がプリデ
コーダ４５の出力端子に共通接続されるのであるが、図
１においては、そのうちの３個の２入力ナンド回路２０
１，２０２，２０３が代表的に示されている。

【００２３】入力端子ａ１，ａ２，ａ３のうちａ１のみ
がハイレベル（他の入力端子ａ２，ａ３はローレベル）
の状態で、共通入力端子ｂ１〜ｂ３がハイレベルからロ
ーレベルに変わる場合を考えると、図６に示される回路
構成では出力Ｓ１及び中間ノード１６のハイレベル引き
上げに関与するのは、１個のｐチャンネル型ＭＯＳトラ
ンジスタ１２だけであるため、中間ノード１６の容量負
荷が重くなると、ハイレベルへの引き上げが遅延する。

【００２４】ここで、電荷の引き上げ速度は、次のよう
に表すことができる。 ｔ＝Ｃ・Ｖ／Ｉ ｔは引き上げに要する時間、Ｃは引き上げるべきノード
の容量（この場合、中間ノード１６の容量が最も大き
い）、Ｖは引き上げ電位、ＩはＭＯＳトランジスタの流
し得る電流で、ＭＯＳサイズに比例する。

【００２５】今、中間ノード１６での合成容量（ＣＳ）
が、５倍になったと仮定すると、図６に示される回路方
式ではｐチャンネル型ＭＯＳトランジスタ１２のサイズ
を５倍にする必要がある。しかしながら、そのように大
きなサイズのＭＯＳトランジスタを用いるのは、共通入
力端子ｂ１〜ｂ３でのゲート容量もほぼ５倍となり、消
費電力の面等を考慮すると、扱いが困難な回路といわざ
るを得ない。

【００２６】そこで、ｐチャンネル型ＭＯＳトランジス
タ１２は、今まで通りのサイズとし、新たにｐチャンネ
ル型ＭＯＳトランジスタ５１を、高電位側電源Ｖｄｄ端
子と中間ノード１６との間に設ける。このＭＯＳトラン
ジスタ５１のゲート電極は共通入力端子ｂ１，ｂ２，ｂ
３に結合される。ｐチャンネル型ＭＯＳトランジスタ５
１のサイズは、ｐチャンネル型ＭＯＳトランジスタ１２
の４倍とされる。それによれば、前記条件で出力、及び
中間ノード１６の引き上げに、ＭＯＳトランジスタ１
２，５１が関与するため、結果的にＭＯＳのサイズが５
倍になったのに等しくなり、それによって電流が供給さ
れるため、中間ノード１６の容量が大きいのにもかかわ
らず、論理レベルの切換え速度の低下を生じないで済
む。

【００２７】図３（ａ）には、図１に示される論理回路
の特性が、図６に示される論理回路との関係で示され
る。

【００２８】共通入力端子ｂ１，ｂ２，ｂ３がローレベ
ルとされてから、図６の論理回路では出力端子Ｓ１の論
理レベルがなだらかに上昇するのに対して（図３（ａ）
の３０２参照）、図１に示される論理回路ではｐチャン
ネル型ＭＯＳトランジスタ５１の作用により急激に上昇
する（図３（ａ）の３０１参照）。そのような急激な変
化により、出力端子Ｓ１の論理レベルが、ハイレベルに
達するまでに要する時間ｔが大幅に短縮される。

【００２９】実際にはｐチャンネル型ＭＯＳトランジス
タ１２は、ｎチャンネル型ＭＯＳトランジスタ１３を介
して中間ノード１６の電荷を引き上げており、その抵抗
成分が引き上げ速度に影響するが、ｐチャンネル型ＭＯ
Ｓトランジスタ５１は、その影響が全くないため、ｐチ
ャンネル型ＭＯＳトランジスタ１２の４倍程度の大きさ
で十分である。また、ｐチャンネル型ＭＯＳトランジス
タ５１は、一つの中間ノード１６において、一つ設けれ
ば良いから、当該中間ノード１６において、当該ＭＯＳ
トランジスタ５１を設けたことに起因するける容量増加
は少なく、特に問題とはならない。

【００３０】尚、ｎチャンネル型ＭＯＳトランジスタ１
４´は、中間ノード１６の電荷を全て引き抜くように動
作するのであるから、ｎチャンネル型ＭＯＳトランジス
タ１３より十分に大きなサイズのものを適用する。

【００３１】上記実施例によれば以下の作用効果が得ら
れる。

【００３２】（１）ＣＭＯＳインバータＩＮＶ１を含ん
で成る複数のナンド回路２０１，２０２，２０３の一方
の入力端子ｂ１，ｂ２，ｂ３同士が共通接続され、且
つ、上記ＣＭＯＳインバータＩＮＶ１のｎチャンネル型
ＭＯＳトランジスタ１３のソース電極同士が互いに結合
されることによって中間ノード１６が形成されるととも
に、当該中間ノード１６と低電位側電源Ｖｓｓ（グラン
ド）端子との間に上記共通入力端子ｂ１，ｂ２，ｂ３の
論理レベルによってオン・オフ制御されるｎチャンネル
型ＭＯＳトランジスタ１４´が設けられる場合におい
て、高電位側電源Ｖｄｄ端子と上記中間ノード１６との
間に、上記共通入力端子ｂ１，ｂ２，ｂ３の論理レベル
でオン・オフ制御されるｐチャンネル型ＭＯＳトランジ
スタ５１が設けられたことにより、中間ノード１６の引
き上げにＭＯＳトランジスタ１２，５１が関与するた
め、中間ノード１６の容量が大きいのにもかかわらず、
論理レベルの切換え速度の低下を生じないで済む。

【００３３】（２）上記（１）の作用効果により、上記
のような論理回路をデコーダ４３に適用した場合には、
デコード出力論理の確定時間の短縮により、メモリアク
セス速度の向上を図ることができる。

【００３４】図２には本発明の他の実施例が示される。

【００３５】上記実施例では、デコーダに２入力ナンド
回路を適用した場合について説明したが、複数の２入力
ノア回路を適用し、それの一方の入力端子同士を共通接
続してデコーダを構成する場合も考えられる。その場合
の論理回路は、図２に示されるように、ＣＭＯＳインバ
ータＩＮＶ２を含んで成る複数のノア回路４０１，４０
２の一方の入力端子ｂ１，ｂ２同士が共通接続され、且
つ、上記ＣＭＯＳインバータＩＮＶ２のｐチャンネル型
ＭＯＳトランジスタのソース電極同士が互いに結合され
ることによって中間ノード６７が形成される。インバー
タＩＮＶの出力ノードが個々のノア回路の出力端子Ｓ
１，Ｓ２とされる。この出力端子と高電位側電源Ｖｄｄ
端子との間にｎチャンネル型ＭＯＳトランジスタ６３が
結合され、このｎチャンネル型ＭＯＳトランジスタ６３
のゲート電極が、ノア回路の一方の入力端子とされる。
また、当該中間ノード６７と高電位側電源Ｖｄｄ端子と
の間に上記共通入力端子ｂ１，ｂ２の論理レベルによっ
てオン・オフ制御されるｐチャンネル型ＭＯＳトランジ
スタが設けられることによってゲート負荷が低減され
る。

【００３６】そのようなノア回路においても、中間ノー
ド６７を有するため、上記ナンド回路の場合と同様に、
当該中間ノード６７の容量によって論理状態の切換えが
遅延される。そこで、低電位側電源Ｖｓｓ（グランド）
端子と上記中間ノード６７との間に、上記共通入力端子
ｂ１，ｂ２の論理レベルでオン・オフ制御されるｎチャ
ンネル型ＭＯＳトランジスタ６６を設け、このＭＯＳト
ランジスタ６６によって中間ノード６７を補助駆動する
ことにより、中間ノード６７の論理レベルの切換え速度
の低下を回避するようにしている。すなわち、ｎチャン
ネル型ＭＯＳトランジスタ６６が無い場合には、図３
（ｂ）において特性曲線３０４で示されるように中間ノ
ード６７の論理レベルがなだらかに低下するのに対し
て、ｎチャンネル型ＭＯＳトランジスタ６６を有する場
合には、それの補助駆動により、出力Ｓ１の論理レベル
は、同図（ｂ）において特性曲線３０３で示されるよう
に急激に低下する。

【００３７】以上本発明者によってなされた発明を実施
例に基づいて具体的に説明したが、本発明はそれに限定
されるものではなく、その要旨を逸脱しない範囲におい
て種々変更可能であることは言うまでもない。

【００３８】例えば、上記実施例では、２入力ナンド回
路や、２入力ノア回路について説明したが、ナンド回路
やノア回路は、３入力以上であってもよい。

【００３９】以上の説明では主として本発明者によって
なされた発明をその背景となった利用分野であるＳＲＡ
Ｍに適用した場合について説明したが、本発明はそれに
限定されるものではなく、例えば、ダイナミックＲＡＭ
やその他の半導体記憶装置、さらには半導体集積回路に
広く適用することができる。

【００４０】本発明は、少なくとも中間ノードを有する
ことを条件に適用することができる。

【００４１】

【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば下記
の通りである。

【００４２】すなわち、複数のナンド回路における電流
引抜きのための経路を共通接続することによって中間ノ
ードを形成し、この中間ノードとグランド端子との間に
第１トランジスタを設けるとともに、回路の高電位側電
源端子と上記中間ノードとの間に上記第１トランジスタ
とは導電型の異なる第２トランジスタを設け、上記共通
入力端子の論理レベルに応じて上記第１，第２トランジ
スタを動作制御することにより、この第２トランジスタ
によって上記中間ノードが補助駆動されるので、論理回
路の動作の高速化を図ることができる。

【００４３】また、複数のノア回路における電流供給の
ための経路を共通接続することによって中間ノードを形
成し、この中間ノードと回路の高電位側電源端子との間
に第３トランジスタを設けるとともに、グランド端子と
上記中間ノードとの間に上記第３トランジスタとは導電
型の異なる第４トランジスタを設け、上記共通入力端子
の論理レベルに応じて上記第３，第４トランジスタを動
作制御することによって上記中間ノードが補助駆動され
るので、論理回路の動作の高速化を図ることができる。

【００４４】さらに、上記のような論理回路を半導体記
憶装置のデコーダに適用することによって、当該半導体
記憶装置のアドレシングの高速化を図ることができる。

【図面の簡単な説明】

【図１】図１は本発明の一実施例であるＳＲＡＭに含ま
れるデコーダの主要部回路図である。

【図２】図２は本発明の他の実施例であるデコーダの主
要部回路図である。

【図３】図３（ａ）は図１に示される回路の特性図であ
り、図３（ｂ）は図２に示される回路の特性図である。

【図４】図４は本発明の一実施例であるＳＲＡＭのＸデ
コーダ付近の構成ブロック図である。

【図５】図５は複数のナンド回路を結合して成る論理回
路の電気結線図である。

【図６】図６は本発明の前提となる論理回路の電気結線
図である。

【図７】本発明の一実施例であるＳＲＡＭの全体的な構
成ブロック図である。

【符号の説明】

１１ ｐチャンネル型ＭＯＳトランジスタ １２ ｐチャンネル型ＭＯＳトランジスタ １３ ｎチャンネル型ＭＯＳトランジスタ １４´ ｎチャンネル型ＭＯＳトランジスタ １６ 中間ノード ４３ デコーダ ５１ ｐチャンネル型ＭＯＳトランジスタ ６１ ｐチャンネル型ＭＯＳトランジスタ ６２ ｎチャンネル型ＭＯＳトランジスタ ６３ ｎチャンネル型ＭＯＳトランジスタ ６５ ｐチャンネル型ＭＯＳトランジスタ ６６ ｎチャンネル型ＭＯＳトランジスタ ６７ 中間ノード ７１ アドレス変化検出回路 ７２ ＣＳ＊バッファ ７３ ＷＥ＊バッファ ７４ Ｘデコーダ ７５ ワードドライバ ７６ メモリセルアレイ ７７ 制御部 ７８ Ｙデコーダ ７９ Ｙ選択スイッチ回路 ８０ データ入出力回路 ２０１ ナンド回路 ２０２ ナンド回路 ２０３ ナンド回路 ４０１ ノア回路 ４０２ ノア回路 ＡＢＵＦ アドレスバッファ Ｓ１ 出力端子 Ｓ２ 出力端子 Ｓ３ 出力端子 ａ１，ａ２，ａ３ 入力端子 ｂ１，ｂ２，ｂ３ 入力端子 Ｖｄｄ 高電位側電源 Ｖｓｓ 低電位側電源

Claims (3)

(57)【特許請求の範囲】
1. 【請求項１】 複数のメモリセルが含まれるメモリセル
   アレイと、上記メモリセルに接続された線を選択するデ
   コーダとを具備する半導体記憶装置であって、 上記デコーダは、それぞれ信号入力のための第１入力端
   子及び第２入力端子を有し、上記第１入力端子同士が共
   通接続された複数のナンド回路と、 上記複数のナンド回路における電流引抜きのための経路
   が共通接続されることで形成された中間ノードと低電位
   側電源との間にソース・ドレイン経路が接続された第１
   導電型の第１トランジスタと、 上記中間ノードと高電位側電源との間に配置され、且
   つ、上記第１トランジスタのドレイン及びゲートにそれ
   ぞれ共通接続された第２導電型の第２トランジスタとを
   含み、 上記ナンド回路は、高電位側電源にソースが接続された
   上記第２導電型の第３トランジスタと、 上記第３トランジスタのドレインに接続されたドレイン
   と、上記第１トランジスタのゲートに接続されるととも
   に上記第１入力端子に接続されたゲートとを有する第２
   導電型の第４トランジスタと、 上記第３トランジスタのゲートに接続されるとともに上
   記第２入力端子に接続されたゲートと、上記第３トラン
   ジスタのドレインと上記第１トランジスタのドレインと
   の間に設けられたソース・ドレイン経路とを有する第１
   導電型の第５トランジスタと、を含んで成る ことを特徴
   とする半導体記憶装置。
2. 【請求項２】 複数のメモリセルが含まれるメモリセル
   アレイと、上記メモリセルに接続された線を選択するデ
   コーダとを具備する半導体記憶装置であって、 上記デコーダは、それぞれ信号入力のための第１入力端
   子及び第２入力端子を有し、上記第１入力端子同士が共
   通接続された複数のノア回路と、 上記複数のノア回路における電流供給のための経路を共
   通接続することによって形成された中間ノードと高電位
   側電源との間にソース・ドレイン経路が接続さ れた第１
   導電型の第１トランジスタと、 低電位側電源と上記中間ノードとの間に配置され、且
   つ、上記第１トランジスタのドレイン及びゲートがそれ
   ぞれ共通接続された第２導電型の第２トランジスタとを
   含み、 上記ノア回路は、低電位側電源にソースが接続された上
   記第２導電型の第３トランジスタと、 上記第３トランジスタのドレインに接続されたドレイン
   と、上記第１トランジスタのゲートに接続されるととも
   に上記第１入力端子に接続されたゲートとを有する第２
   導電型の第４トランジスタと、 上記第３トランジスタのゲートに接続されるとともに上
   記第２入力端子に接続されたゲートと、上記第３トラン
   ジスタのドレインと上記第１トランジスタのドレインと
   の間に設けられたソース・ドレイン経路とを有する上記
   第１導電型の第５トランジスタと、を含んで成る ことを
   特徴とする半導体記憶装置。
3. 【請求項３】 複数のメモリセルが含まれるメモリセル
   アレイと、上記メモリセルに接続された線を選択するデ
   コーダとを具備する半導体記憶装置において、 上記デコーダは、複数の第１回路と、 上記複数の第１回路と第１電源との間にソース・ドレイ
   ン経路が接続された第１導電型の第１ＭＯＳトランジス
   タと、 上記第１ＭＯＳトランジスタのドレインと第２電源との
   間にソース・ドレイン経路が接続された第２導電型の第
   ２ＭＯＳトランジスタとを有し、 上記第１回路は、第２電源とソースが接続された上記第
   ２導電型の第３ＭＯＳトランジスタと、 上記第３ＭＯＳトランジスタのドレインと第２電源との
   間にソース・ドレイン経路が接続された上記第２導電型
   の第４ＭＯＳトランジスタと、上 記第３ＭＯＳトランジスタのドレインと上記第１ＭＯ
   Ｓトランジスタのドレインとの間にソース・ドレイン経
   路を有する上記第１導電型の第５ＭＯＳトランジスタと
   を有し、上記第１ＭＯＳトランジスタと、上記第２ＭＯＳトラン
   ジスタと、上記第４Ｍ ＯＳトランジスタとのゲートは第
   １入力信号を受け、上記第３ＭＯＳトランジスタと、上
   記第５ＭＯＳトランジスタとのゲートは第２入力信号を
   受ける ことを特徴とする半導体記憶装置。