JPS58222562A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPS58222562A JPS58222562A JP57106424A JP10642482A JPS58222562A JP S58222562 A JPS58222562 A JP S58222562A JP 57106424 A JP57106424 A JP 57106424A JP 10642482 A JP10642482 A JP 10642482A JP S58222562 A JPS58222562 A JP S58222562A
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- 239000004065 semiconductor Substances 0.000 title claims description 12
- 239000011159 matrix material Substances 0.000 claims description 2
- 238000009825 accumulation Methods 0.000 abstract 1
- 238000000034 method Methods 0.000 description 3
- 238000001514 detection method Methods 0.000 description 2
- 230000003071 parasitic effect Effects 0.000 description 2
- 230000003321 amplification Effects 0.000 description 1
- 210000000988 bone and bone Anatomy 0.000 description 1
- 239000003795 chemical substances by application Substances 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 238000003199 nucleic acid amplification method Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
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- Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
この発明は複数個のメモリセルをマトリックス状に配置
したメモリセルアレイを複数個のブロックに分割し、ア
ドレス方式および記憶データ検出方式に階層構造を導入
し、集積化した半導体記憶装置に関するものである。
したメモリセルアレイを複数個のブロックに分割し、ア
ドレス方式および記憶データ検出方式に階層構造を導入
し、集積化した半導体記憶装置に関するものである。
第１図は従来の半導体記憶装置のレイアウトを示す平面
図である。同図において、（１）はメモリセル、（２）
はこのメモリセル（１）を行列に配置したメモリセルア
レイ、（３）は符号化した行アドレス信号が入力する行
デコーダ、（４）は行駆動線、（５）はビット線と呼ば
れる下位データ線、（６）はし０線と呼ばれる上位デー
タ線、（７）は列マルチプレクサ、（８）ｔｊ：列デコ
ーダ、（９）はセンスアンプ、（１０）は出力バッファ
、（ｉｉ）はデータ出力端子である。
図である。同図において、（１）はメモリセル、（２）
はこのメモリセル（１）を行列に配置したメモリセルア
レイ、（３）は符号化した行アドレス信号が入力する行
デコーダ、（４）は行駆動線、（５）はビット線と呼ば
れる下位データ線、（６）はし０線と呼ばれる上位デー
タ線、（７）は列マルチプレクサ、（８）ｔｊ：列デコ
ーダ、（９）はセンスアンプ、（１０）は出力バッファ
、（ｉｉ）はデータ出力端子である。
次に上記構成による半導体記憶装置の動作について説明
する。まず、符号化した行アドレス信号が行デコーダ（
３）に入力すると、この行デコーダ（３）が動作し、対
応する１つの行を選択する。したがって、この選択され
た行に対応する行駆動線（４）のみが活性レベルに充電
され、他の行駆動ｍ＜４）Ｆｌ非活性化レベルに放電さ
れる。そして、選択された行のメモリセル（１）は行駆
動線信号を受けて、蓄積しているデータをその列に対応
した下位データ線（５）に伝達する。また、符号化し次
列アドレス信号が列デコーダ（８）に入力すると、この
列デコーダ（８）が動作し、対応する１つの列を選択す
る。したがって、この選択さｆした列は列マルチプレク
サ（７）ヲ介して、選択された列に対応し次下位データ
線（５）の上位データ線（６）に接続する。したがって
、行と列の両方が選択さ′ｉｔた１つのメモリセル（１
）のデータのみが上位データ線（６）に伝達される。こ
の上位データ線信号はセンスアンプ（９）で増幅したの
ち、出力バッファ（１０）で所定のレベルに整えられデ
ータ出力端子（１１）から出力する。
する。まず、符号化した行アドレス信号が行デコーダ（
３）に入力すると、この行デコーダ（３）が動作し、対
応する１つの行を選択する。したがって、この選択され
た行に対応する行駆動線（４）のみが活性レベルに充電
され、他の行駆動ｍ＜４）Ｆｌ非活性化レベルに放電さ
れる。そして、選択された行のメモリセル（１）は行駆
動線信号を受けて、蓄積しているデータをその列に対応
した下位データ線（５）に伝達する。また、符号化し次
列アドレス信号が列デコーダ（８）に入力すると、この
列デコーダ（８）が動作し、対応する１つの列を選択す
る。したがって、この選択さｆした列は列マルチプレク
サ（７）ヲ介して、選択された列に対応し次下位データ
線（５）の上位データ線（６）に接続する。したがって
、行と列の両方が選択さ′ｉｔた１つのメモリセル（１
）のデータのみが上位データ線（６）に伝達される。こ
の上位データ線信号はセンスアンプ（９）で増幅したの
ち、出力バッファ（１０）で所定のレベルに整えられデ
ータ出力端子（１１）から出力する。
しかしながら、従来の半導体記憶装置はビット線である
下位データ線（５）おＬびＩ１０線である上位データ線
（６）が各々列方向および行方向に、メモリセルアレイ
（２）の端から端まで延びているので、これらの寄生容
量が大きく、メモリセル情報をセンスアンプが検出する
のに要する時間が長く、アクセス時間が長い。特に、メ
モリ容量が大きいＩ′５とアクセス時間が長くなる。そ
こで近時、センスアンプを数列毎に設けてＩ１０線容量
を減少させる方法が提案されているが、ビット線容量に
対しては熱動である欠点があった０ したがって、この発明の目的はメモリセルの駆動すべき
負荷容量を小さくして、アクセス時間を短かくすると共
に、消費電力の歩方い半導体記憶装置を提供するもので
ある０ このような目的を達成するため、この発明は行列に配置
したメモリセル群全複数個の大ブロックに分割し、各々
の大ブロックを複数個の小ブロックに分割したメモリセ
ルアレイと、各々の大ブロックに対して配置し、上位行
アドレス信号が入力する上位行デコーダと、下位行アド
レス信号が入力する下位行デコーダと、上位列アドレス
信号が入力する上位列デコーダと、下位列アドレス信号
が入力する下位列デコーダと、前記メモリセルアレイを
列方向に貫通する上位データ線と、各々の大ブロツク内
を行方向に貫通する中位データ線と、小ブロツク内を列
方向に貫通するビット線としての下位データ線と、中位
データ線の信号を増幅して上位データ線に出力するアン
プと、上位データ線の一方を選択するマルチプレクサと
、前記上位データ線の出力で制御されるセンスアンプと
、前記下位データ線のうちの選択されたもののみをこの
センスアンプに接続するマルチプレクサとを備えるもの
であり、以下実施例を用いて詳細に説明する０ 第２図はこの発明に係る半導体記憶装置の一実施例のレ
イアラ）１示す平面図である。同図において、（１２）
は大ブロック、（１３）は小ブロック、（１４）はこの
大ブロック（１２）に対応してチップ、中央部に配置し
、行アドレス信号の上位群である上位行アドレス信号が
入力する上位行デコーダ、（１５） ｔ−１この大ブロ
ック（１２）に対応してチップ中央部に配置し、行アド
レス信号の下位群である下位行アドレス信号が入力する
下位行デコーダ、（１６） ４１メモリセルアレイ（２
）の−辺に隣接して配置し、列アドレス信号の上位群で
ある上位列アドレス信号が入力する上位列デコーダ、（
１７）ｔｉメモリセルアレイ（２）の下辺に配置し、列
アドレス信号の下位群である下位列アドレス信号が入力
する下位列デコーダ、（１８）Ｆｉ大ブ四ツク（１２）
内を行方向に貫通する中位データ線、（１９）はメモリ
セルアレイ（２）を列方向に貫通する上位データ線、（
２０）は中位データ線（１８）の信号を増幅し、上位デ
ータ線（１９）に出力するアンプ、（２１）はマルチプ
レクサである。
下位データ線（５）おＬびＩ１０線である上位データ線
（６）が各々列方向および行方向に、メモリセルアレイ
（２）の端から端まで延びているので、これらの寄生容
量が大きく、メモリセル情報をセンスアンプが検出する
のに要する時間が長く、アクセス時間が長い。特に、メ
モリ容量が大きいＩ′５とアクセス時間が長くなる。そ
こで近時、センスアンプを数列毎に設けてＩ１０線容量
を減少させる方法が提案されているが、ビット線容量に
対しては熱動である欠点があった０ したがって、この発明の目的はメモリセルの駆動すべき
負荷容量を小さくして、アクセス時間を短かくすると共
に、消費電力の歩方い半導体記憶装置を提供するもので
ある０ このような目的を達成するため、この発明は行列に配置
したメモリセル群全複数個の大ブロックに分割し、各々
の大ブロックを複数個の小ブロックに分割したメモリセ
ルアレイと、各々の大ブロックに対して配置し、上位行
アドレス信号が入力する上位行デコーダと、下位行アド
レス信号が入力する下位行デコーダと、上位列アドレス
信号が入力する上位列デコーダと、下位列アドレス信号
が入力する下位列デコーダと、前記メモリセルアレイを
列方向に貫通する上位データ線と、各々の大ブロツク内
を行方向に貫通する中位データ線と、小ブロツク内を列
方向に貫通するビット線としての下位データ線と、中位
データ線の信号を増幅して上位データ線に出力するアン
プと、上位データ線の一方を選択するマルチプレクサと
、前記上位データ線の出力で制御されるセンスアンプと
、前記下位データ線のうちの選択されたもののみをこの
センスアンプに接続するマルチプレクサとを備えるもの
であり、以下実施例を用いて詳細に説明する０ 第２図はこの発明に係る半導体記憶装置の一実施例のレ
イアラ）１示す平面図である。同図において、（１２）
は大ブロック、（１３）は小ブロック、（１４）はこの
大ブロック（１２）に対応してチップ、中央部に配置し
、行アドレス信号の上位群である上位行アドレス信号が
入力する上位行デコーダ、（１５） ｔ−１この大ブロ
ック（１２）に対応してチップ中央部に配置し、行アド
レス信号の下位群である下位行アドレス信号が入力する
下位行デコーダ、（１６） ４１メモリセルアレイ（２
）の−辺に隣接して配置し、列アドレス信号の上位群で
ある上位列アドレス信号が入力する上位列デコーダ、（
１７）ｔｉメモリセルアレイ（２）の下辺に配置し、列
アドレス信号の下位群である下位列アドレス信号が入力
する下位列デコーダ、（１８）Ｆｉ大ブ四ツク（１２）
内を行方向に貫通する中位データ線、（１９）はメモリ
セルアレイ（２）を列方向に貫通する上位データ線、（
２０）は中位データ線（１８）の信号を増幅し、上位デ
ータ線（１９）に出力するアンプ、（２１）はマルチプ
レクサである。
なお、前記大プ筒ツク（１２）はメモリセルアレイ（２
）を複数個のブロック例えば４個のブロックに分割した
ときのそれぞれのブロックである。また前記小ブロック
（１３）は大ブロック（１２）を複数個のブロックに分
割したときのそれぞれのブロックであり、その詳細な構
成を第３図に示す。この第３図に示す小ブロック（１３
）において、（７ａ）はメモリセルアレイ（２）の一部
（２ａ）内を列方向に貫通する全てのビット線である下
位データ線（５ａ）のうちの選択さｊ、たもののみをセ
ンスアンプ（９ａ）に接続するマルチプレクサ、（９ａ
）はメモリセル（１８）に接続するセンスアンプ、（２
２）は大ブロック（１２）を行方向に貫通する下位列デ
コーダ（１７）の出力（１７ａ） を入力とするＭＯＳ
）ランジスタである。なお、メモリセルアレイ（２）の
一部（２ａ）の各行駆動線（４）は下位行デコーダ（１
５）の出力に接続する０ 次に、上記構成による半導体記憶装置の読み出し動作に
ついて説明する０まず、上位行デコーダ（１４）によっ
て隣り合う２つのブロック対が選択され、その間にある
下位行デコーダ（１５）のみが活性化され、他の下位行
デコーダはパワーカットされ、出力は非活性レベルに固
定される０そしてこの活性化し次下位行デコーダが大ブ
ロック（１２）内の１つの行、すなわち、小ブロツク内
の１つの行を選択し、その行に対応した行駆動線（４）
？ ？４性化レベルに充電する。したがって、選択さ
れた行のメモリセル蓄積データはビット線である下位デ
ータ線（５＆）に伝達され、下位列デコーダ出力を受は
念マルチプレクサ（７ａ）により小ブロック（１３）内
で１つのビット線である下位データ線（５ａ） （７）
みがセンスアンプ（９ｍ）に接続する０そして、このセ
ンスアンプ（９ｍ）の出力は両通の中位データ線（１８
）に接続するが、上位列デコーダ出力（１６ａ）で制御
されているため、どの上位列デコーダで選択された小ブ
ロック（１３）のセンスアンプのみ、データを検知し、
中位データ線（１８）を駆動する。このとき、ビット線
である下位データ線（５ａ）およびマルチプレクサ（７
＆）の寄生容量は小さいため、データはセンスアンプ（
９ａ）ですみやかに検知される。また、他のセンスアン
プはパワーカットさｊｌ、高インピーダンス出力となる
。そして、センスアンプで増幅された中位データ線信号
はアンプ（２０）で更に増幅され、上位データ線（１９
）を駆動するが、アンプ（２０） Ｆｉ上位行デコーダ
（１４）で制御されているため、非選択のアンプ（２０
）はパワーカットされ、高インピーダンス出力となる。
）を複数個のブロック例えば４個のブロックに分割した
ときのそれぞれのブロックである。また前記小ブロック
（１３）は大ブロック（１２）を複数個のブロックに分
割したときのそれぞれのブロックであり、その詳細な構
成を第３図に示す。この第３図に示す小ブロック（１３
）において、（７ａ）はメモリセルアレイ（２）の一部
（２ａ）内を列方向に貫通する全てのビット線である下
位データ線（５ａ）のうちの選択さｊ、たもののみをセ
ンスアンプ（９ａ）に接続するマルチプレクサ、（９ａ
）はメモリセル（１８）に接続するセンスアンプ、（２
２）は大ブロック（１２）を行方向に貫通する下位列デ
コーダ（１７）の出力（１７ａ） を入力とするＭＯＳ
）ランジスタである。なお、メモリセルアレイ（２）の
一部（２ａ）の各行駆動線（４）は下位行デコーダ（１
５）の出力に接続する０ 次に、上記構成による半導体記憶装置の読み出し動作に
ついて説明する０まず、上位行デコーダ（１４）によっ
て隣り合う２つのブロック対が選択され、その間にある
下位行デコーダ（１５）のみが活性化され、他の下位行
デコーダはパワーカットされ、出力は非活性レベルに固
定される０そしてこの活性化し次下位行デコーダが大ブ
ロック（１２）内の１つの行、すなわち、小ブロツク内
の１つの行を選択し、その行に対応した行駆動線（４）
？ ？４性化レベルに充電する。したがって、選択さ
れた行のメモリセル蓄積データはビット線である下位デ
ータ線（５＆）に伝達され、下位列デコーダ出力を受は
念マルチプレクサ（７ａ）により小ブロック（１３）内
で１つのビット線である下位データ線（５ａ） （７）
みがセンスアンプ（９ｍ）に接続する０そして、このセ
ンスアンプ（９ｍ）の出力は両通の中位データ線（１８
）に接続するが、上位列デコーダ出力（１６ａ）で制御
されているため、どの上位列デコーダで選択された小ブ
ロック（１３）のセンスアンプのみ、データを検知し、
中位データ線（１８）を駆動する。このとき、ビット線
である下位データ線（５ａ）およびマルチプレクサ（７
＆）の寄生容量は小さいため、データはセンスアンプ（
９ａ）ですみやかに検知される。また、他のセンスアン
プはパワーカットさｊｌ、高インピーダンス出力となる
。そして、センスアンプで増幅された中位データ線信号
はアンプ（２０）で更に増幅され、上位データ線（１９
）を駆動するが、アンプ（２０） Ｆｉ上位行デコーダ
（１４）で制御されているため、非選択のアンプ（２０
）はパワーカットされ、高インピーダンス出力となる。
このように小ブロック（１３）は上位行デコーダ（１４
）と上位列デコーダ（１６）で選択さね１、小ブロック
（１３）内の行と列は下位行デコーダ（１５）と下位列
デコーダ（１Ｔ）で選択される。また、データ線には小
ブロック（１３）内を列方向に貫通するビット線である
下位データ線（５ａ）、大ブロック（１２）内を行方向
に貫通する中位データ＃（１Ｂ）およびメモリセルアレ
イ（２）全体を列方向に貫通する上位データ線（１９）
の３種類があり、それらの間には各々上位行デコーダ出
力または上位列デコーダ出力で制御されたセンスアンプ
（９ａ）お↓びアンプ（２０）があり、順次データの伝
達増幅を行なうことができる。
）と上位列デコーダ（１６）で選択さね１、小ブロック
（１３）内の行と列は下位行デコーダ（１５）と下位列
デコーダ（１Ｔ）で選択される。また、データ線には小
ブロック（１３）内を列方向に貫通するビット線である
下位データ線（５ａ）、大ブロック（１２）内を行方向
に貫通する中位データ＃（１Ｂ）およびメモリセルアレ
イ（２）全体を列方向に貫通する上位データ線（１９）
の３種類があり、それらの間には各々上位行デコーダ出
力または上位列デコーダ出力で制御されたセンスアンプ
（９ａ）お↓びアンプ（２０）があり、順次データの伝
達増幅を行なうことができる。
なお、以上の実施例ではセンスアンプ（９ａ）は上位列
デコーダ出力（１６ａ）のみで制御する場合を示したが
、更に、上位行デコーダ（１４）の出力で制御してもよ
いことはもちろんである。また、中位データ線（１８）
と上位データ線（１９）との間にアンプ（２０）を設け
た場合を示したが、その代りに、トランスファゲートな
どの増幅機能を持たないマルチプレクサ手段を設けても
↓いことはもちろんである。
デコーダ出力（１６ａ）のみで制御する場合を示したが
、更に、上位行デコーダ（１４）の出力で制御してもよ
いことはもちろんである。また、中位データ線（１８）
と上位データ線（１９）との間にアンプ（２０）を設け
た場合を示したが、その代りに、トランスファゲートな
どの増幅機能を持たないマルチプレクサ手段を設けても
↓いことはもちろんである。
以上詳細に説明したように、この発明に係る半導体記憶
装置によればアドレス方式および記憶データ検出方式に
階層構造を導入したので、アクセス時間の短いものが得
られる。さらに、上位行デコーダ出力による下位行デコ
ーダ出力のパワーカット、上位列デコーダと下位列デコ
ーダの２分化による列デコーダ回路総数の減少により消
費電力が少なくなるなどの効果がある。
装置によればアドレス方式および記憶データ検出方式に
階層構造を導入したので、アクセス時間の短いものが得
られる。さらに、上位行デコーダ出力による下位行デコ
ーダ出力のパワーカット、上位列デコーダと下位列デコ
ーダの２分化による列デコーダ回路総数の減少により消
費電力が少なくなるなどの効果がある。
第１図は従来の半導体記憶装置のレイアウＩｆ示す平面
図、第２図はこの発明に係る半導体記憶装置の一実施例
のレイアウトを示す平面図、第３図は第２図の小ブロッ
クの詳細な結線図である。 （１）・・・・メモリセル、（２）および（２ｂ）・・
・・メモリセルアレイ、（３）・・・−行デコーダ、（
４）・・・・行駆動線、（５）および（５ｂ）・・・・
下位データ線（ビット線）、（６）＠・・・上位データ
線（工１０線）、（７）および（７ａ）・・・・列マル
チプレクサ、（８）・・・・列デコーダ、（９）および
（９ａ）・・・・センスアンプ、（１０）・φ・・出力
ハツファ、（１１）・・・・データ出力端子、（１２）
・・・・大ブロック、（１３）・・・・小ブロック、（
１４）・・・会上位行デコーダ、（１５）・・・骨下位
行デコーダ、（１６）ψ・・・上位列デコーダ、（１７
）・・・・下位列デコーダ、（１Ｂ）・・・・中位デー
タ線、（１９）・・−・上位データ線、（２０）・・−
・アン７’、（２１）・・争・マルチプレクサ、（２２
）―・・・ＭＯＳ ）ランジスタ。 なお、図中、同一符号は同一ま２＋：は相当部分を示す
０ 代理人 葛 野 信 − 第１図 第２図 第３図
図、第２図はこの発明に係る半導体記憶装置の一実施例
のレイアウトを示す平面図、第３図は第２図の小ブロッ
クの詳細な結線図である。 （１）・・・・メモリセル、（２）および（２ｂ）・・
・・メモリセルアレイ、（３）・・・−行デコーダ、（
４）・・・・行駆動線、（５）および（５ｂ）・・・・
下位データ線（ビット線）、（６）＠・・・上位データ
線（工１０線）、（７）および（７ａ）・・・・列マル
チプレクサ、（８）・・・・列デコーダ、（９）および
（９ａ）・・・・センスアンプ、（１０）・φ・・出力
ハツファ、（１１）・・・・データ出力端子、（１２）
・・・・大ブロック、（１３）・・・・小ブロック、（
１４）・・・会上位行デコーダ、（１５）・・・骨下位
行デコーダ、（１６）ψ・・・上位列デコーダ、（１７
）・・・・下位列デコーダ、（１Ｂ）・・・・中位デー
タ線、（１９）・・−・上位データ線、（２０）・・−
・アン７’、（２１）・・争・マルチプレクサ、（２２
）―・・・ＭＯＳ ）ランジスタ。 なお、図中、同一符号は同一ま２＋：は相当部分を示す
０ 代理人 葛 野 信 − 第１図 第２図 第３図
Claims (1)
- 行列に配置したメモリセル群を複数個の大ブロックに分
割し、各々の大ブロックを複数個の小ブロックに分割し
たメモリセルアレイと、各々の大ブロックに対して配置
し、上位行アドレス信号が入力する上位行デコーダと、
下位行アドレス信号が入力する下位行デコーダと、上位
列アドレス信号が入力する上位列デコーダと、下位列ア
ドレス信号が入力する下位列デコーダと、前記メモリセ
ルアレイを列方向に貫通する上位データ線と、各々の大
ブロツク内を行方向に貫通する中位データ線と、小ブロ
ツク内を列方向に貫通するビット線としての下位データ
線と、中位データ線の信号を増幅して上位データ線に出
力するアンプと、上位データ線の一方を選択するマルチ
プレクサと、前記上位データ線の出力で制御されるセン
スアンプと、前記下位データ線のうちの選択さｊ−たも
ののみをこのセンスアンプに接続するマルチプレクサと
を備えたことを特徴とする半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57106424A JPS58222562A (ja) | 1982-06-19 | 1982-06-19 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57106424A JPS58222562A (ja) | 1982-06-19 | 1982-06-19 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS58222562A true JPS58222562A (ja) | 1983-12-24 |
Family
ID=14433273
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57106424A Pending JPS58222562A (ja) | 1982-06-19 | 1982-06-19 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58222562A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63226060A (ja) * | 1986-10-27 | 1988-09-20 | Seiko Epson Corp | 半導体記憶装置 |
| JPH03142877A (ja) * | 1989-10-27 | 1991-06-18 | Sony Corp | 読み出し専用メモリ装置 |
| JPH05101674A (ja) * | 1991-10-09 | 1993-04-23 | Nec Corp | 半導体メモリ |
| WO2002003459A3 (en) * | 2000-07-05 | 2002-05-30 | Mosaic Systems Inc | High-speed low-power semiconductor memory architecture |
-
1982
- 1982-06-19 JP JP57106424A patent/JPS58222562A/ja active Pending
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