JP2002074962A - 半導体記憶装置 - Google Patents
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Abstract
(57)【要約】
【課題】 ＤＲＡＭのセンスアンプ駆動回路において、
センス動作時にビット線の充放電電流を分散させて、セ
ンスアンプ同士の干渉を抑制し、データの読み出し速度
を速くする。 【解決手段】 複数個のセンスアンプＳＡは、個々に、
ＰＭＯＳ型及びＮＭＯＳ型のセンスアンプ駆動トランジ
スタＱＳＤＰ３、ＱＳＤＮ２を持つ。各ＰＭＯＳ型のセ
ンスアンプ駆動トランジスタＱＳＤＰ３のソースは、第
１の共用電源線ＶＤＤ及びこれと直行する多数本の独立
電源線ＶＤＤ１に接続される。また、各ＮＭＯＳ型のセ
ンスアンプ駆動トランジスタＱＳＤＮ２のソースは、第
１の共用電源線ＶＳＳ及びこれと直行する多数本の独立
電源線ＶＳＳ１に接続される。従って、充電電流及び放
電電流は、前記メッシュ状に配置した多数本の電源線Ｖ
ＤＤ、ＶＤＤ１、ＶＳＳ、ＶＳＳ１に分散する。
センス動作時にビット線の充放電電流を分散させて、セ
ンスアンプ同士の干渉を抑制し、データの読み出し速度
を速くする。 【解決手段】 複数個のセンスアンプＳＡは、個々に、
ＰＭＯＳ型及びＮＭＯＳ型のセンスアンプ駆動トランジ
スタＱＳＤＰ３、ＱＳＤＮ２を持つ。各ＰＭＯＳ型のセ
ンスアンプ駆動トランジスタＱＳＤＰ３のソースは、第
１の共用電源線ＶＤＤ及びこれと直行する多数本の独立
電源線ＶＤＤ１に接続される。また、各ＮＭＯＳ型のセ
ンスアンプ駆動トランジスタＱＳＤＮ２のソースは、第
１の共用電源線ＶＳＳ及びこれと直行する多数本の独立
電源線ＶＳＳ１に接続される。従って、充電電流及び放
電電流は、前記メッシュ状に配置した多数本の電源線Ｖ
ＤＤ、ＶＤＤ１、ＶＳＳ、ＶＳＳ１に分散する。
Description
【０００１】
【発明の属する技術分野】本発明は、ダイナミックラン
ダムアクセスメモリ（ＤＲＡＭ）等の半導体記憶装置に
関し、詳しくは、そのセンスアンプ駆動回路の改良に関
する。
ダムアクセスメモリ（ＤＲＡＭ）等の半導体記憶装置に
関し、詳しくは、そのセンスアンプ駆動回路の改良に関
する。
【０００２】
【従来の技術】一般に、ＤＲＡＭは、メモリセルと呼ば
れる部分に微小な電荷を蓄え、その電荷を論理"１"のデ
ータ、又は論理"０"のデータとして保持している。前記
メモリセルはアレイ状に配置されており、外部から行ア
ドレス及び列アドレスを入力することによって任意のメ
モリセルを選択することができる。前記行アドレスは行
デコーダによってデコードされ、任意のビット線対を選
択する。また列アドレスは列デコーダによってデコード
され、任意のワード線を選択する。このワード線とビッ
ト線との各交点に前記メモリセルが位置する。
れる部分に微小な電荷を蓄え、その電荷を論理"１"のデ
ータ、又は論理"０"のデータとして保持している。前記
メモリセルはアレイ状に配置されており、外部から行ア
ドレス及び列アドレスを入力することによって任意のメ
モリセルを選択することができる。前記行アドレスは行
デコーダによってデコードされ、任意のビット線対を選
択する。また列アドレスは列デコーダによってデコード
され、任意のワード線を選択する。このワード線とビッ
ト線との各交点に前記メモリセルが位置する。
【０００３】データの読み出し動作時には、任意のワー
ド線を活性化し、これにより前記ワード線に繋がる全て
のメモリセルの微小電荷のデータを、前記メモリセルに
繋がっているビット線に各々読み出し、そのビット線に
繋がるセンスアンプで増幅する。データをセンスアンプ
で増幅する際には、データの読み出されていないビット
線の電位を参照電位として用いるため、２本のビット
線、即ち１つのビット線対が必要である。
ド線を活性化し、これにより前記ワード線に繋がる全て
のメモリセルの微小電荷のデータを、前記メモリセルに
繋がっているビット線に各々読み出し、そのビット線に
繋がるセンスアンプで増幅する。データをセンスアンプ
で増幅する際には、データの読み出されていないビット
線の電位を参照電位として用いるため、２本のビット
線、即ち１つのビット線対が必要である。
【０００４】センスアンプにより増幅動作の行われた複
数のビット線対の中から任意のビット線対を選択し、そ
の選択されたビット線対のデータをグローバルデータ線
に取り出し、更にメインアンプで増幅し、インターフェ
ースを通してＤＲＡＭ外部へデータを送り出す動作が読
み出し動作である。
数のビット線対の中から任意のビット線対を選択し、そ
の選択されたビット線対のデータをグローバルデータ線
に取り出し、更にメインアンプで増幅し、インターフェ
ースを通してＤＲＡＭ外部へデータを送り出す動作が読
み出し動作である。
【０００５】本発明は、ＤＲＡＭを構成する前記要素群
のうち、特にセンスアンプの駆動回路について行われ
た。
のうち、特にセンスアンプの駆動回路について行われ
た。
【０００６】従来のセンスアンプ駆動回路の代表的な例
を図６を用いて説明する。同図において、ＭＡは１つの
メモリアレイであって、アレイ状に配置された多数個の
メモリセルＭＣを持つ。ＷＬはワード線、ＢＬ１０６、
／ＢＬ１０７はビット線である。ＳＡ１０１はＣＭＯＳ
型センスアンプであって、２個のＮＭＯＳ型トランジス
タＮ１、Ｎ２を持つＮＭＯＳ型アンプ１０８と、２個の
ＰＭＯＳ型トランジスタＰ１、Ｐ２を持つＰＭＯＳ型ア
ンプ１０９とを有する。ＱＳＤＮ１０２はＮＭＯＳ型の
センスアンプ駆動トランジスタであって、ゲートにセン
スアンプ活性化信号ＳＡＮを受けてＯＮし、接地用の電
源線ＶＳＳを前記ＮＭＯＳ型アンプ１０８のソースに接
続する。ＱＳＤＰ１０３はＰＭＯＳ型のセンスアンプ駆
動トランジスタであって、ゲートにセンスアンプ活性化
信号ＳＡＰを受けてＯＮし、所定電位の電源線ＶＤＤを
前記ＰＭＯＳ型アンプ１０９のソースに接続する。１０
４及び１０５は各々配線抵抗ｒを持つセンスアンプ駆動
線であって、このセンスアンプ駆動線４、５には、ＣＭ
ＯＳ型センスアンプＳＡが多数個並列に接続されてい
る。以下、このセンスアンプ駆動回路の動作を簡単に説
明する。
を図６を用いて説明する。同図において、ＭＡは１つの
メモリアレイであって、アレイ状に配置された多数個の
メモリセルＭＣを持つ。ＷＬはワード線、ＢＬ１０６、
／ＢＬ１０７はビット線である。ＳＡ１０１はＣＭＯＳ
型センスアンプであって、２個のＮＭＯＳ型トランジス
タＮ１、Ｎ２を持つＮＭＯＳ型アンプ１０８と、２個の
ＰＭＯＳ型トランジスタＰ１、Ｐ２を持つＰＭＯＳ型ア
ンプ１０９とを有する。ＱＳＤＮ１０２はＮＭＯＳ型の
センスアンプ駆動トランジスタであって、ゲートにセン
スアンプ活性化信号ＳＡＮを受けてＯＮし、接地用の電
源線ＶＳＳを前記ＮＭＯＳ型アンプ１０８のソースに接
続する。ＱＳＤＰ１０３はＰＭＯＳ型のセンスアンプ駆
動トランジスタであって、ゲートにセンスアンプ活性化
信号ＳＡＰを受けてＯＮし、所定電位の電源線ＶＤＤを
前記ＰＭＯＳ型アンプ１０９のソースに接続する。１０
４及び１０５は各々配線抵抗ｒを持つセンスアンプ駆動
線であって、このセンスアンプ駆動線４、５には、ＣＭ
ＯＳ型センスアンプＳＡが多数個並列に接続されてい
る。以下、このセンスアンプ駆動回路の動作を簡単に説
明する。
【０００７】一本のワード線ＷＬを活性化すると、中間
電位（電源線ＶＤＤの持つ所定電位の１／２の電位）に
プリチャージされたビット線ＢＬ１０６、／ＢＬ１０７
よりなるビット線対の一方のビット線に、前記ワード線
ＷＬに接続されたメモリセルＭＣの微小電位が読み出さ
れる。次に、センスアンプ駆動トランジスタＱＳＤＮ１
０２、ＱＳＤＰ１０３を各々センスアンプ活性化信号Ｓ
ＡＮ、ＳＡＰによりＯＮさせると、センスアンプＳＡで
センス動作が開始され、このセンス動作によりビット線
対の他方はＰＭＯＳ型のセンスアンプ駆動トランジスタ
ＱＳＤＰ１０３により所定電位へと充電され、他方のビ
ット線はＮＭＯＳ型のセンスアンプ駆動トランジスタＱ
ＳＤＮ１０２により接地電位へと放電される。この動作
により、メモリセルＭＣの微小電位が増幅される。ま
た、この増幅動作時の充電電流はセンスアンプ駆動線１
０５に流れ込み、放電電流はセンスアンプ駆動線１０４
に流れ込む。
電位（電源線ＶＤＤの持つ所定電位の１／２の電位）に
プリチャージされたビット線ＢＬ１０６、／ＢＬ１０７
よりなるビット線対の一方のビット線に、前記ワード線
ＷＬに接続されたメモリセルＭＣの微小電位が読み出さ
れる。次に、センスアンプ駆動トランジスタＱＳＤＮ１
０２、ＱＳＤＰ１０３を各々センスアンプ活性化信号Ｓ
ＡＮ、ＳＡＰによりＯＮさせると、センスアンプＳＡで
センス動作が開始され、このセンス動作によりビット線
対の他方はＰＭＯＳ型のセンスアンプ駆動トランジスタ
ＱＳＤＰ１０３により所定電位へと充電され、他方のビ
ット線はＮＭＯＳ型のセンスアンプ駆動トランジスタＱ
ＳＤＮ１０２により接地電位へと放電される。この動作
により、メモリセルＭＣの微小電位が増幅される。ま
た、この増幅動作時の充電電流はセンスアンプ駆動線１
０５に流れ込み、放電電流はセンスアンプ駆動線１０４
に流れ込む。
【０００８】
【発明が解決しようとする課題】しかしながら、前記従
来のセンスアンプ駆動回路では、多数のセンスアンプＳ
Ａ１０１からの充放電電流が１本のセンスアンプ駆動線
１０４、１０５に集中する構成であるため、センスアン
プ駆動線１０４、１０５自身の配線抵抗ｒによる電圧降
下が大きく、ビット線ＢＬ１０６、／ＢＬ１０７の充放
電に時間を要するため、結果として、データの読み出し
速度が遅くなったり、データを正しく読み出せなくなっ
たりする場合がある。
来のセンスアンプ駆動回路では、多数のセンスアンプＳ
Ａ１０１からの充放電電流が１本のセンスアンプ駆動線
１０４、１０５に集中する構成であるため、センスアン
プ駆動線１０４、１０５自身の配線抵抗ｒによる電圧降
下が大きく、ビット線ＢＬ１０６、／ＢＬ１０７の充放
電に時間を要するため、結果として、データの読み出し
速度が遅くなったり、データを正しく読み出せなくなっ
たりする場合がある。
【０００９】その原因をＮＭＯＳ型アンプ１０８側の動
作を例に挙げて説明する（尚、ＰＭＯＳ型アンプ１０９
側はＮＭＯＳ型アンプ１０８側と動作原理的に対称であ
るので、説明を省略する）。一本のワード線ＷＬを活性
化し、メモリセルアレイＭＡの任意のメモリセルＭＣか
らビット線対の一方ビット線（例えばＢＬ１０６）に微
小電位が読み出されると、続いてセンスアンプ活性化信
号ＳＡＰ、ＳＡＮによりセンスアンプ駆動トランジスタ
ＱＳＤＰ１０３、ＱＳＤＮ１０２がＯＮし、センスアン
プＳＡ１０１が活性化し、増幅動作が開始される。
作を例に挙げて説明する（尚、ＰＭＯＳ型アンプ１０９
側はＮＭＯＳ型アンプ１０８側と動作原理的に対称であ
るので、説明を省略する）。一本のワード線ＷＬを活性
化し、メモリセルアレイＭＡの任意のメモリセルＭＣか
らビット線対の一方ビット線（例えばＢＬ１０６）に微
小電位が読み出されると、続いてセンスアンプ活性化信
号ＳＡＰ、ＳＡＮによりセンスアンプ駆動トランジスタ
ＱＳＤＰ１０３、ＱＳＤＮ１０２がＯＮし、センスアン
プＳＡ１０１が活性化し、増幅動作が開始される。
【００１０】この時、ＰＭＯＳ型アンプ１０９がＯＮ
し、ビット線のＢＬ１０６の電位が上昇すると、そのビ
ット線ＢＬ１０６に繋がるＮＭＯＳ型アンプ１０８のＮ
ＭＯＳ型トランジスタＮ２のゲート電位が高くなるた
め、そのＮＭＯＳ型トランジスタＮ２は低インピーダン
スになり、電流をより多く流そうとする。その結果、前
記ビット線ＢＬ１０６と対を成す他方のビット線／ＢＬ
１０７からセンスアンプ駆動線１０４に流れ込む電流、
即ち放電電流がセンスアンプ駆動トランジスタＱＳＤＮ
１０２の電流能力を上回った場合、又はセンスアンプ駆
動線１０４の配線抵抗ｒによる電圧降下が大きい場合に
は、ＮＭＯＳ型アンプ１０８のソース電位（ボトム電
位）が上昇し、浮いてしまう。これに伴い、ＮＭＯＳ型
アンプ１０８のＮＭＯＳ型トランジスタＮ２のゲート-
ソース間電圧Ｖｇｓが小さくなるため、そのＮＭＯＳ型
トランジスタＮ２の電流能力が落ち、放電に時間を要す
る。その結果、データの増幅動作が遅くなって、読み出
し速度が遅くなり、ひいてはデータを正しく読み出せな
くなる。
し、ビット線のＢＬ１０６の電位が上昇すると、そのビ
ット線ＢＬ１０６に繋がるＮＭＯＳ型アンプ１０８のＮ
ＭＯＳ型トランジスタＮ２のゲート電位が高くなるた
め、そのＮＭＯＳ型トランジスタＮ２は低インピーダン
スになり、電流をより多く流そうとする。その結果、前
記ビット線ＢＬ１０６と対を成す他方のビット線／ＢＬ
１０７からセンスアンプ駆動線１０４に流れ込む電流、
即ち放電電流がセンスアンプ駆動トランジスタＱＳＤＮ
１０２の電流能力を上回った場合、又はセンスアンプ駆
動線１０４の配線抵抗ｒによる電圧降下が大きい場合に
は、ＮＭＯＳ型アンプ１０８のソース電位（ボトム電
位）が上昇し、浮いてしまう。これに伴い、ＮＭＯＳ型
アンプ１０８のＮＭＯＳ型トランジスタＮ２のゲート-
ソース間電圧Ｖｇｓが小さくなるため、そのＮＭＯＳ型
トランジスタＮ２の電流能力が落ち、放電に時間を要す
る。その結果、データの増幅動作が遅くなって、読み出
し速度が遅くなり、ひいてはデータを正しく読み出せな
くなる。
【００１１】また、センスアンプＳＡ１０１のＮＭＯＳ
型トランジスタＮ１、Ｎ２の中に製造時のバラツキによ
るしきい電圧の高いトランジスタが存在する場合は、そ
のＮＭＯＳ型トランジスタは、ソース電位の上昇に起因
して、しきい値電圧を確保することがより難しくなるた
め、ＯＮ動作が一層に遅くなり、データ読み出し速度が
益々遅くなる。
型トランジスタＮ１、Ｎ２の中に製造時のバラツキによ
るしきい電圧の高いトランジスタが存在する場合は、そ
のＮＭＯＳ型トランジスタは、ソース電位の上昇に起因
して、しきい値電圧を確保することがより難しくなるた
め、ＯＮ動作が一層に遅くなり、データ読み出し速度が
益々遅くなる。
【００１２】前記ＮＭＯＳ型アンプ１０８のソース電位
が浮くことに起因する読み出し速度の低下は、以下のよ
うな場合にも起こり得る。例えば、読み出すデータのパ
ターン（読み出し動作時に、対象となる多数のビット線
対に各々どのようなデータが読み出されるかを示すも
の）に依存し、そのパターンに応じてセンス動作のスピ
ードが異なってくる。動作速度的に最も厳しくなるパタ
ーンは、１対のビット線からの"０"読み出しであって、
他のビット線対は全て"１"のデータを読み出す場合であ
る。これを詳述すると、"１"を読み出すビット線は増幅
動作開始時にプリチャージ電位＋ΔＶの微小電圧を持
ち、この電圧がセンスアンプの一方のＮＭＯＳトランジ
スタＮ１又はＮ２のゲート電位を与え、このトランジス
タにより放電を行うのに対し、"０"が読み出されるビッ
ト線対は、参照電位となるプリチャージ電位が与えられ
るゲートを持つトランジスタにより放電されるため、"
１"を読み出す時の方が放電を行うトランジスタのゲー
ト電圧が高い。従って、"１"を読み出すセンスアンプＳ
Ａ１０１の方が"０"を読み出すセンスアンプＳＡ１０１
よりもセンス動作の開始が早い。すると、その放電電流
によりソース電位が浮くため、"０"を読み出すセンスア
ンプＳＡ１０１のＮＭＯＳ型トランジスタＮ１又はＮ２
のゲート- ソース間電圧Ｖｇｓが小さくなって、電流能
力が低下し、放電に時間を要する。
が浮くことに起因する読み出し速度の低下は、以下のよ
うな場合にも起こり得る。例えば、読み出すデータのパ
ターン（読み出し動作時に、対象となる多数のビット線
対に各々どのようなデータが読み出されるかを示すも
の）に依存し、そのパターンに応じてセンス動作のスピ
ードが異なってくる。動作速度的に最も厳しくなるパタ
ーンは、１対のビット線からの"０"読み出しであって、
他のビット線対は全て"１"のデータを読み出す場合であ
る。これを詳述すると、"１"を読み出すビット線は増幅
動作開始時にプリチャージ電位＋ΔＶの微小電圧を持
ち、この電圧がセンスアンプの一方のＮＭＯＳトランジ
スタＮ１又はＮ２のゲート電位を与え、このトランジス
タにより放電を行うのに対し、"０"が読み出されるビッ
ト線対は、参照電位となるプリチャージ電位が与えられ
るゲートを持つトランジスタにより放電されるため、"
１"を読み出す時の方が放電を行うトランジスタのゲー
ト電圧が高い。従って、"１"を読み出すセンスアンプＳ
Ａ１０１の方が"０"を読み出すセンスアンプＳＡ１０１
よりもセンス動作の開始が早い。すると、その放電電流
によりソース電位が浮くため、"０"を読み出すセンスア
ンプＳＡ１０１のＮＭＯＳ型トランジスタＮ１又はＮ２
のゲート- ソース間電圧Ｖｇｓが小さくなって、電流能
力が低下し、放電に時間を要する。
【００１３】このように、センスアンプ駆動線１０４、
１０５を共通化すると、センスアンプＳＡ１０１同士が
互いに干渉するため、センス動作の高速化に難点があ
る。
１０５を共通化すると、センスアンプＳＡ１０１同士が
互いに干渉するため、センス動作の高速化に難点があ
る。
【００１４】また、従来、特開平５−６２４６１号公報
には、２個のセンスアンプ毎にＮチャネル及びＰチャネ
ルのドライブトランジスタを設け、これらドライブトラ
ンジスタを所定電位の１本の電源線、及び接地電位の１
本の電源線に接続した構成の半導体記憶装置が開示され
ているが、この構成でも、所定電位の電源線及び接地電
位の電源線（センスアンプ駆動線）が前記複数個のセン
スアンプが共用されるため、やはり個々のセンスアンプ
同士が互いに干渉して、センス動作の高速化に難点があ
る。
には、２個のセンスアンプ毎にＮチャネル及びＰチャネ
ルのドライブトランジスタを設け、これらドライブトラ
ンジスタを所定電位の１本の電源線、及び接地電位の１
本の電源線に接続した構成の半導体記憶装置が開示され
ているが、この構成でも、所定電位の電源線及び接地電
位の電源線（センスアンプ駆動線）が前記複数個のセン
スアンプが共用されるため、やはり個々のセンスアンプ
同士が互いに干渉して、センス動作の高速化に難点があ
る。
【００１５】本発明は、前記従来の問題に鑑み、その目
的は、センスアンプ同士の干渉を小さくして、センス動
作の高速化を実現した半導体記憶装置を提供することに
ある。
的は、センスアンプ同士の干渉を小さくして、センス動
作の高速化を実現した半導体記憶装置を提供することに
ある。
【００１６】
【課題を解決するための手段】前記の目的を達成するた
め、本発明では、センスアンプ駆動線を１本に共通化せ
ず、複数本のセンスアンプ駆動線を設けて、多数のセン
スアンプへの充電電流を前記複数本のセンスアンプ駆動
線を経て分散供給すると共に、多数のセンスアンプから
の放電電流を前記複数本のセンスアンプ駆動線を経て分
散排出することとする。
め、本発明では、センスアンプ駆動線を１本に共通化せ
ず、複数本のセンスアンプ駆動線を設けて、多数のセン
スアンプへの充電電流を前記複数本のセンスアンプ駆動
線を経て分散供給すると共に、多数のセンスアンプから
の放電電流を前記複数本のセンスアンプ駆動線を経て分
散排出することとする。
【００１７】具体的に、請求項１記載の本発明の半導体
記憶装置は、ＰＭＯＳ型及びＮＭＯＳ型の両トランジス
タを備えた複数個のＣＭＯＳ型センスアンプと、前記複
数個のＣＭＯＳ型センスアンプの所定個毎に１個設けら
れ、対応する所定個のＣＭＯＳ型センスアンプのＰＭＯ
Ｓ型トランジスタのソースに接続され、センスアンプ駆
動信号により駆動されるＰＭＯＳ型センスアンプ駆動ト
ランジスタと、前記複数個のＣＭＯＳ型センスアンプの
所定個毎に１個設けられ、対応する所定個のＣＭＯＳ型
センスアンプのＮＭＯＳ型トランジスタのソースに接続
され、他のセンスアンプ駆動信号により駆動されるＮＭ
ＯＳ型センスアンプ駆動トランジスタとを有し、前記各
ＰＭＯＳ型センスアンプ駆動トランジスタを経て前記複
数個のＣＭＯＳ型センスアンプに所定電源を供給するた
めの多数本の第１の電源線と、前記各ＮＭＯＳ型センス
アンプ駆動トランジスタを経て前記複数個のＣＭＯＳ型
センスアンプに他の所定電源を供給するための多数本の
第２の電源線とを備えたことを特徴とする。
記憶装置は、ＰＭＯＳ型及びＮＭＯＳ型の両トランジス
タを備えた複数個のＣＭＯＳ型センスアンプと、前記複
数個のＣＭＯＳ型センスアンプの所定個毎に１個設けら
れ、対応する所定個のＣＭＯＳ型センスアンプのＰＭＯ
Ｓ型トランジスタのソースに接続され、センスアンプ駆
動信号により駆動されるＰＭＯＳ型センスアンプ駆動ト
ランジスタと、前記複数個のＣＭＯＳ型センスアンプの
所定個毎に１個設けられ、対応する所定個のＣＭＯＳ型
センスアンプのＮＭＯＳ型トランジスタのソースに接続
され、他のセンスアンプ駆動信号により駆動されるＮＭ
ＯＳ型センスアンプ駆動トランジスタとを有し、前記各
ＰＭＯＳ型センスアンプ駆動トランジスタを経て前記複
数個のＣＭＯＳ型センスアンプに所定電源を供給するた
めの多数本の第１の電源線と、前記各ＮＭＯＳ型センス
アンプ駆動トランジスタを経て前記複数個のＣＭＯＳ型
センスアンプに他の所定電源を供給するための多数本の
第２の電源線とを備えたことを特徴とする。
【００１８】また、請求項２記載の発明は、前記請求項
１記載の半導体記憶装置において、ＰＭＯＳ型及びＮＭ
ＯＳ型の各センスアンプ駆動トランジスタは、２個のＣ
ＭＯＳ型センスアンプ毎に１個設けられることを特徴と
する。
１記載の半導体記憶装置において、ＰＭＯＳ型及びＮＭ
ＯＳ型の各センスアンプ駆動トランジスタは、２個のＣ
ＭＯＳ型センスアンプ毎に１個設けられることを特徴と
する。
【００１９】更に、請求項３記載の発明は、前記請求項
２記載の半導体記憶装置において、２個のＣＭＯＳ型セ
ンスアンプ毎に、ＰＭＯＳ型及びＮＭＯＳ型の各センス
アンプ駆動トランジスタが共用され、前記各センスアン
プ駆動トランジスタが配置されないＣＭＯＳ型センスア
ンプでは、前記各センスアンプ駆動トランジスタが配置
されない領域に、前記第１及び第２の電源線を基板に接
続する基板コンタクトが形成されていることを特徴とす
る。
２記載の半導体記憶装置において、２個のＣＭＯＳ型セ
ンスアンプ毎に、ＰＭＯＳ型及びＮＭＯＳ型の各センス
アンプ駆動トランジスタが共用され、前記各センスアン
プ駆動トランジスタが配置されないＣＭＯＳ型センスア
ンプでは、前記各センスアンプ駆動トランジスタが配置
されない領域に、前記第１及び第２の電源線を基板に接
続する基板コンタクトが形成されていることを特徴とす
る。
【００２０】加えて、請求項４記載の発明は、前記請求
項１記載の半導体記憶装置において、前記多数本の第１
の電源線は、ＣＭＯＳ型センスアンプ列方向に延び且つ
前記各ＰＭＯＳ型の各センスアンプ駆動トランジスタに
接続された第１の共用電源線と、前記共用電源線に接続
された多数本の第１の独立電源線とを有し、前記多数本
の第２の電源線は、ＣＭＯＳ型センスアンプ列方向に延
び且つ前記各ＮＭＯＳ型の各センスアンプ駆動トランジ
スタに接続された第２の共用電源線と、前記共用電源線
に接続された多数本の第２の独立電源線とを有すること
を特徴とする。
項１記載の半導体記憶装置において、前記多数本の第１
の電源線は、ＣＭＯＳ型センスアンプ列方向に延び且つ
前記各ＰＭＯＳ型の各センスアンプ駆動トランジスタに
接続された第１の共用電源線と、前記共用電源線に接続
された多数本の第１の独立電源線とを有し、前記多数本
の第２の電源線は、ＣＭＯＳ型センスアンプ列方向に延
び且つ前記各ＮＭＯＳ型の各センスアンプ駆動トランジ
スタに接続された第２の共用電源線と、前記共用電源線
に接続された多数本の第２の独立電源線とを有すること
を特徴とする。
【００２１】また、請求項５記載の発明は、前記請求項
１記載の半導体記憶装置において、前記多数本の第１の
電源線及び第２の電源線は、各々、所定個のＣＭＯＳ型
センスアンプ毎に１本設けられ、各１本の第１及び第２
の電源線は、対応する所定の少数個のＣＭＯＳ型センス
アンプで専用されることを特徴とする。
１記載の半導体記憶装置において、前記多数本の第１の
電源線及び第２の電源線は、各々、所定個のＣＭＯＳ型
センスアンプ毎に１本設けられ、各１本の第１及び第２
の電源線は、対応する所定の少数個のＣＭＯＳ型センス
アンプで専用されることを特徴とする。
【００２２】更に、請求項６記載の発明は、前記請求項
４記載の半導体記憶装置において、前記多数本の第１の
独立電源線及び前記多数本の第２の独立電源線は、各
々、２個のＣＭＯＳ型センスアンプ毎に１本設けられ、
任意の２個のＣＭＯＳ型センスアンプに対応する第１の
独立電源線及び第２の独立電源線の間には、前記任意の
２個のＣＭＯＳ型センスアンプの何れかで増幅されたデ
ータが出力されるグローバルデータ線が前記第１及び第
２の独立電源線と平行に延びて配置されていることを特
徴とする。
４記載の半導体記憶装置において、前記多数本の第１の
独立電源線及び前記多数本の第２の独立電源線は、各
々、２個のＣＭＯＳ型センスアンプ毎に１本設けられ、
任意の２個のＣＭＯＳ型センスアンプに対応する第１の
独立電源線及び第２の独立電源線の間には、前記任意の
２個のＣＭＯＳ型センスアンプの何れかで増幅されたデ
ータが出力されるグローバルデータ線が前記第１及び第
２の独立電源線と平行に延びて配置されていることを特
徴とする。
【００２３】加えて、請求項７記載の発明は、前記請求
項５記載の半導体記憶装置において、所定の少数個のＣ
ＭＯＳ型センスアンプで専用する前記第１の電源及び第
２の電源線の間には、前記所定個のＣＭＯＳ型センスア
ンプの何れかで増幅されたデータが出力されるグローバ
ルデータ線が前記第１及び第２の電源線と平行に延びて
配置されていることを特徴とする。
項５記載の半導体記憶装置において、所定の少数個のＣ
ＭＯＳ型センスアンプで専用する前記第１の電源及び第
２の電源線の間には、前記所定個のＣＭＯＳ型センスア
ンプの何れかで増幅されたデータが出力されるグローバ
ルデータ線が前記第１及び第２の電源線と平行に延びて
配置されていることを特徴とする。
【００２４】以上により、請求項１ないし請求項７記載
の発明では、所定電源からＰＭＯＳ型センスアンプ駆動
トランジスタを経てＣＭＯＳ型センスアンプへ充電され
る充電電流は、多数本の第１の電源線を用いて供給され
る。また、ＣＭＯＳ型センスアンプからＮＭＯＳ型セン
スアンプ駆動トランジスタを経て所定電源へ放電される
放電電流は、多数本の第２の電源線を用いて放出され
る。従って、従来のようにセンスアンプ駆動線を共通化
した構成での充放電電流の集中が緩和され、その結果、
ＣＭＯＳ型センスアンプを構成するＰＭＯＳ型トランジ
スタ及びＮＭＯＳ型トランジスタの各ソース電位の上
昇、及びこれに起因するセンスアンプ同士の干渉が有効
に抑えられて、センス動作の高速化が実現される。
の発明では、所定電源からＰＭＯＳ型センスアンプ駆動
トランジスタを経てＣＭＯＳ型センスアンプへ充電され
る充電電流は、多数本の第１の電源線を用いて供給され
る。また、ＣＭＯＳ型センスアンプからＮＭＯＳ型セン
スアンプ駆動トランジスタを経て所定電源へ放電される
放電電流は、多数本の第２の電源線を用いて放出され
る。従って、従来のようにセンスアンプ駆動線を共通化
した構成での充放電電流の集中が緩和され、その結果、
ＣＭＯＳ型センスアンプを構成するＰＭＯＳ型トランジ
スタ及びＮＭＯＳ型トランジスタの各ソース電位の上
昇、及びこれに起因するセンスアンプ同士の干渉が有効
に抑えられて、センス動作の高速化が実現される。
【００２５】特に、請求項２及び請求項３記載の発明で
は、センスアンプ駆動トランジスタが共用されて、これ
が配置されない領域を有効利用して、例えば第１及び第
２の電源線の基板コンタクトがこの領域に形成される。
従って、基板コンタクトなどのための特別の領域を必要
とせず、レイアウトがコンパクトになる。
は、センスアンプ駆動トランジスタが共用されて、これ
が配置されない領域を有効利用して、例えば第１及び第
２の電源線の基板コンタクトがこの領域に形成される。
従って、基板コンタクトなどのための特別の領域を必要
とせず、レイアウトがコンパクトになる。
【００２６】また、請求項５記載の発明では、所定個の
センスアンプ毎に専用の電源線を持つので、センスアン
プへの充放電電流が確実に分散して、センスアンプ同士
の干渉がより一層小さくなり、データの書き込み速度が
より一層に速くなる。
センスアンプ毎に専用の電源線を持つので、センスアン
プへの充放電電流が確実に分散して、センスアンプ同士
の干渉がより一層小さくなり、データの書き込み速度が
より一層に速くなる。
【００２７】更に、請求項６及び請求項７記載の発明で
は、第１の電源線と第２の電源線との間にグローバルデ
ータ線が平行に位置して、グローバルデータ線がこれら
の電源線でシールドされるので、複数のグローバルデー
タ線相互の干渉によるノイズが低減されて、データの読
み出し及び書き込みの信頼性が向上する。
は、第１の電源線と第２の電源線との間にグローバルデ
ータ線が平行に位置して、グローバルデータ線がこれら
の電源線でシールドされるので、複数のグローバルデー
タ線相互の干渉によるノイズが低減されて、データの読
み出し及び書き込みの信頼性が向上する。
【００２８】
【発明の実施の形態】（第１の実施の形態）以下、本発
明の第１の実施の形態の半導体記憶装置について、図１
を参照しながら説明する。
明の第１の実施の形態の半導体記憶装置について、図１
を参照しながら説明する。
【００２９】図１は、本実施の形態の半導体記憶装置と
しての個別センスアンプ駆動回路を示す。同図におい
て、ＭＡは１つのメモリアレイであって、内部には多数
のメモリセルＭＣがアレイ状に配置される。ＷＬは同一
行のメモリセルＭＣを選択する複数本のワード線、ＢＬ
６、／ＢＬ７は同一列のメモリセルＭＣに接続されたビ
ット線であって、多数対備えられる。ＳＡは複数個のセ
ンスアンプであって、各々、一対のビット線ＢＬ６、／
ＢＬ７が接続される。前記各センスアンプＳＡには、デ
コードスイッチ１９を介してグローバルデータ線ＧＤＬ
１０が接続される。このグローバルデータ線ＧＤＬ１０
は、センスアンプＳＡを介してビット線ＢＬ６、／ＢＬ
７とメインアンプ１８とを繋ぐ配線である。前記メイン
アンプ１８は、センスアンプＳＡにより増幅されたビッ
ト線ＢＬ６、／ＢＬ７のデータを更に増幅するアンプで
ある。
しての個別センスアンプ駆動回路を示す。同図におい
て、ＭＡは１つのメモリアレイであって、内部には多数
のメモリセルＭＣがアレイ状に配置される。ＷＬは同一
行のメモリセルＭＣを選択する複数本のワード線、ＢＬ
６、／ＢＬ７は同一列のメモリセルＭＣに接続されたビ
ット線であって、多数対備えられる。ＳＡは複数個のセ
ンスアンプであって、各々、一対のビット線ＢＬ６、／
ＢＬ７が接続される。前記各センスアンプＳＡには、デ
コードスイッチ１９を介してグローバルデータ線ＧＤＬ
１０が接続される。このグローバルデータ線ＧＤＬ１０
は、センスアンプＳＡを介してビット線ＢＬ６、／ＢＬ
７とメインアンプ１８とを繋ぐ配線である。前記メイン
アンプ１８は、センスアンプＳＡにより増幅されたビッ
ト線ＢＬ６、／ＢＬ７のデータを更に増幅するアンプで
ある。
【００３０】前記複数個のセンスアンプＳＡ１は、２個
のＰＭＯＳ型トランジスタＰ１、Ｐ２からなるＰＭＯＳ
型アンプ９と、２個のＮＭＯＳ型トランジスタＮ１、Ｎ
２からなるＮＭＯＳ型アンプ８により構成されるＣＭＯ
Ｓ型アンプである。
のＰＭＯＳ型トランジスタＰ１、Ｐ２からなるＰＭＯＳ
型アンプ９と、２個のＮＭＯＳ型トランジスタＮ１、Ｎ
２からなるＮＭＯＳ型アンプ８により構成されるＣＭＯ
Ｓ型アンプである。
【００３１】前記複数個のＣＭＯＳ型センスアンプＳＡ
１では、所定個（同図では１個）毎に、ＮＭＯＳ型アン
プ８のソースノード４にＮＭＯＳ型のセンスアンプ駆動
トランジスタＱＳＤＮ２のドレインが接続され、一方、
ＰＭＯＳ型アンプ９のソースノード５にＰＭＯＳ型のセ
ンスアンプ駆動トランジスタＱＳＤＰ３のドレインが接
続されている。前記ＰＭＯＳ型の各センスアンプ駆動ト
ランジスタＱＳＤＰ３は、そのソースが、センスアンプ
列方向に延びる所定電位の共用電源線（第１の共用電源
線）ＶＤＤに接続されていて、センスアンプ駆動信号Ｓ
ＡＰが接地電位ＶＳＳになればＯＮして、対応するＰＭ
ＯＳ型アンプ９のソースノード５を所定電位にする。一
方、ＮＭＯＳ型の各センスアンプ駆動トランジスタＱＳ
ＤＮ２は、そのソースが、センスアンプ列方向に延びる
接地電位の共用電源線（第２の共用電源線）ＶＳＳに接
続されていて、他のセンスアンプ駆動信号ＳＡＮが所定
電位ＶＤＤになればＯＮして、対応するＮＭＯＳ型アン
プ８のソースノード４を接地電位にする。
１では、所定個（同図では１個）毎に、ＮＭＯＳ型アン
プ８のソースノード４にＮＭＯＳ型のセンスアンプ駆動
トランジスタＱＳＤＮ２のドレインが接続され、一方、
ＰＭＯＳ型アンプ９のソースノード５にＰＭＯＳ型のセ
ンスアンプ駆動トランジスタＱＳＤＰ３のドレインが接
続されている。前記ＰＭＯＳ型の各センスアンプ駆動ト
ランジスタＱＳＤＰ３は、そのソースが、センスアンプ
列方向に延びる所定電位の共用電源線（第１の共用電源
線）ＶＤＤに接続されていて、センスアンプ駆動信号Ｓ
ＡＰが接地電位ＶＳＳになればＯＮして、対応するＰＭ
ＯＳ型アンプ９のソースノード５を所定電位にする。一
方、ＮＭＯＳ型の各センスアンプ駆動トランジスタＱＳ
ＤＮ２は、そのソースが、センスアンプ列方向に延びる
接地電位の共用電源線（第２の共用電源線）ＶＳＳに接
続されていて、他のセンスアンプ駆動信号ＳＡＮが所定
電位ＶＤＤになればＯＮして、対応するＮＭＯＳ型アン
プ８のソースノード４を接地電位にする。
【００３２】前記複数個のＣＭＯＳ型センスアンプＳＡ
１は、２個毎に、ビット線方向に延びる所定電位の第１
の独立電源線ＶＤＤ１及び接地電位の第２の独立電源線
ＶＳＳ１とを有する。具体的に説明すると、図１左側に
描いた２個のＣＭＯＳ型センスアンプＳＡ１において、
左側のセンスアンプＳＡの左方には所定電位の第１の独
立電源線ＶＤＤ１が延び、右側のセンスアンプＳＡの左
方には接地電位の第２の独立電源線ＶＳＳ１が延びてい
る。これら多数本の第１の独立電源線ＶＤＤ１は、これ
と直行する前記第１の共用電源線ＶＤＤと接続され、同
様に多数本の第２の独立電源線ＶＳＳ１は、これと直行
する前記第２の共用電源線ＶＳＳと接続されている。前
記第１及び第２の独立電源線ＶＤＤ１、ＶＳＳ１の合計
本数は、１つのメモリアレイＭＡ当たりに備えるＣＭＯ
Ｓ型センスアンプＳＡ１の個数と同数である。
１は、２個毎に、ビット線方向に延びる所定電位の第１
の独立電源線ＶＤＤ１及び接地電位の第２の独立電源線
ＶＳＳ１とを有する。具体的に説明すると、図１左側に
描いた２個のＣＭＯＳ型センスアンプＳＡ１において、
左側のセンスアンプＳＡの左方には所定電位の第１の独
立電源線ＶＤＤ１が延び、右側のセンスアンプＳＡの左
方には接地電位の第２の独立電源線ＶＳＳ１が延びてい
る。これら多数本の第１の独立電源線ＶＤＤ１は、これ
と直行する前記第１の共用電源線ＶＤＤと接続され、同
様に多数本の第２の独立電源線ＶＳＳ１は、これと直行
する前記第２の共用電源線ＶＳＳと接続されている。前
記第１及び第２の独立電源線ＶＤＤ１、ＶＳＳ１の合計
本数は、１つのメモリアレイＭＡ当たりに備えるＣＭＯ
Ｓ型センスアンプＳＡ１の個数と同数である。
【００３３】前記１本の第１の共用電源線ＶＤＤ及び多
数本の第１の独立電源線ＶＤＤ１により、所定電源を各
ＰＭＯＳ型センスアンプ駆動トランジスタ３を介して複
数個のＣＭＯＳ型センスアンプＳＡ１に供給する多数本
の第１の電源線Ａを構成し、前記１本の第２の共用電源
線ＶＳＳ及び多数本の第２の独立電源線ＶＳＳ１によ
り、接地電源を各ＮＭＯＳ型センスアンプ駆動トランジ
スタ２を介して複数個のＣＭＯＳ型センスアンプＳＡ１
に供給する多数本の第２の電源線Ｂを構成している。
数本の第１の独立電源線ＶＤＤ１により、所定電源を各
ＰＭＯＳ型センスアンプ駆動トランジスタ３を介して複
数個のＣＭＯＳ型センスアンプＳＡ１に供給する多数本
の第１の電源線Ａを構成し、前記１本の第２の共用電源
線ＶＳＳ及び多数本の第２の独立電源線ＶＳＳ１によ
り、接地電源を各ＮＭＯＳ型センスアンプ駆動トランジ
スタ２を介して複数個のＣＭＯＳ型センスアンプＳＡ１
に供給する多数本の第２の電源線Ｂを構成している。
【００３４】次に、本実施の形態の個別センスアンプ駆
動回路の動作を説明する。１本のワード線ＷＬを活性化
すると、メモリセルＭＣからビット線（例えばＢＬ６）
に微小電位のデータが読み出される。次いで、ＰＭＯＳ
型のセンスアンプ駆動トランジスタＱＳＤＰ３により前
記ビット線ＢＬ６はプリチャージ電位（所定電源の電位
の１／２の電位）から所定電源の電位へと充電され、同
時に前記ビット線ＢＬ６と対をなす他方のビット線／Ｂ
Ｌ７は、ＮＭＯＳ型のセンスアンプ駆動トランジスタＱ
ＳＤＮ２により前記プリチャージ電位から接地へと放電
される。
動回路の動作を説明する。１本のワード線ＷＬを活性化
すると、メモリセルＭＣからビット線（例えばＢＬ６）
に微小電位のデータが読み出される。次いで、ＰＭＯＳ
型のセンスアンプ駆動トランジスタＱＳＤＰ３により前
記ビット線ＢＬ６はプリチャージ電位（所定電源の電位
の１／２の電位）から所定電源の電位へと充電され、同
時に前記ビット線ＢＬ６と対をなす他方のビット線／Ｂ
Ｌ７は、ＮＭＯＳ型のセンスアンプ駆動トランジスタＱ
ＳＤＮ２により前記プリチャージ電位から接地へと放電
される。
【００３５】ここで、ＮＭＯＳ型アンプ８側について説
明すると、ＮＭＯＳ型のセンスアンプ駆動トランジスタ
ＱＳＤＮ２のソースが、第２の共用電源線ＶＳＳ及びこ
れと直行する多数本の第２の独立電源線ＶＳＳ１に接続
されているので、前記接地への放電電流は、これらのメ
ッシュ状に形成されて低インピーダンス化された第２の
電源線Ｂへと分散して流れ込む。その結果、ＮＭＯＳ型
アンプ８のソース電位の浮き（上昇）が抑えられるの
で、従来で問題となっていたＮＭＯＳ型アンプ１０８の
ソース電位の浮きによるＮＭＯＳ型アンプ１０８の電流
能力の低下を回避することができる。よって、放電時間
が短くなり、センス動作がより速くなって、データの読
み出し時間が短縮化される。
明すると、ＮＭＯＳ型のセンスアンプ駆動トランジスタ
ＱＳＤＮ２のソースが、第２の共用電源線ＶＳＳ及びこ
れと直行する多数本の第２の独立電源線ＶＳＳ１に接続
されているので、前記接地への放電電流は、これらのメ
ッシュ状に形成されて低インピーダンス化された第２の
電源線Ｂへと分散して流れ込む。その結果、ＮＭＯＳ型
アンプ８のソース電位の浮き（上昇）が抑えられるの
で、従来で問題となっていたＮＭＯＳ型アンプ１０８の
ソース電位の浮きによるＮＭＯＳ型アンプ１０８の電流
能力の低下を回避することができる。よって、放電時間
が短くなり、センス動作がより速くなって、データの読
み出し時間が短縮化される。
【００３６】更に、従来では前記の放電電流が共用のセ
ンスアンプ駆動配線１０４に流れ込んでいたために、共
用のセンスアンプ駆動配線１０４の電位が浮くと、この
電位の浮きは全てのＮＭＯＳ型アンプ１０８のソース電
位に影響を及ぼし、その結果、ＮＭＯＳ型アンプ１０８
のしきい電圧のばらつきや読み出しデータのパターンに
応じてセンススピードに変動が生じていたが、本実施の
形態では、充放電電流が多数本の電源線ＶＳＳ、ＶＳＳ
１、ＶＤＤ、ＶＤＤ１に分散するので、複数個のセンス
アンプＳＡ同士の干渉を抑えることができ、読み出し動
作の高速化を実現することができる。
ンスアンプ駆動配線１０４に流れ込んでいたために、共
用のセンスアンプ駆動配線１０４の電位が浮くと、この
電位の浮きは全てのＮＭＯＳ型アンプ１０８のソース電
位に影響を及ぼし、その結果、ＮＭＯＳ型アンプ１０８
のしきい電圧のばらつきや読み出しデータのパターンに
応じてセンススピードに変動が生じていたが、本実施の
形態では、充放電電流が多数本の電源線ＶＳＳ、ＶＳＳ
１、ＶＤＤ、ＶＤＤ１に分散するので、複数個のセンス
アンプＳＡ同士の干渉を抑えることができ、読み出し動
作の高速化を実現することができる。
【００３７】図２は本実施の形態の個別センスアンプ駆
動回路の概略レイアウトを示し、主に電源配線のレイア
ウトを描いている。同図において、２０はＣＭＯＳ型セ
ンスアンプ部であって、図１に示したセンスアンプＳＡ
１、２個のデコードスイッチ１９、２個のセンスアンプ
駆動トランジスタＱＳＤＮ２、ＱＳＤＰ３を含む。図２
に示すように、第１及び第２の共用電源線ＶＤＤ、ＶＳ
Ｓは、相互に平行にセンスアンプ列方向に延び且つ各Ｃ
ＭＯＳ型センスアンプ部２０の上方に位置している。ま
た、多数本の第１及び第２の独立電源線ＶＤＤ１、ＶＳ
Ｓ１は、センスアンプ列方向に交互に配置されると共
に、センスアンプ部２０の上方の位置にて前記共用電源
線ＶＤＤ、ＶＳＳと直行する方向に延び、且つ一対のビ
ット線ＢＬ６、／ＢＬ７の間に配置されている。各グロ
ーバルデータ線ＧＤＬ１０は合い隣る２個のセンスアン
プ部２０の間に位置し、前記第１及び第２の独立電源線
ＶＤＤ１、ＶＳＳ１は交互にセンスアンプ部２０の上方
に配置されているので、結果として、各グローバルデー
タ線ＧＤＬ１０は第１の独立電源線ＶＤＤ１と第２の独
立電源線ＶＳＳ１との間に位置している。図２におい
て、図中縦方向に延びるワード線ＷＬ、共通電源線ＶＤ
Ｄ、ＶＳＳは第１アルミ配線層に、横方向に延びる独立
電源線ＶＤＤ１、ＶＳＳ１及びグローバルデータ線ＧＤ
Ｌ１０は第２アルミ配線層に各々配線される。
動回路の概略レイアウトを示し、主に電源配線のレイア
ウトを描いている。同図において、２０はＣＭＯＳ型セ
ンスアンプ部であって、図１に示したセンスアンプＳＡ
１、２個のデコードスイッチ１９、２個のセンスアンプ
駆動トランジスタＱＳＤＮ２、ＱＳＤＰ３を含む。図２
に示すように、第１及び第２の共用電源線ＶＤＤ、ＶＳ
Ｓは、相互に平行にセンスアンプ列方向に延び且つ各Ｃ
ＭＯＳ型センスアンプ部２０の上方に位置している。ま
た、多数本の第１及び第２の独立電源線ＶＤＤ１、ＶＳ
Ｓ１は、センスアンプ列方向に交互に配置されると共
に、センスアンプ部２０の上方の位置にて前記共用電源
線ＶＤＤ、ＶＳＳと直行する方向に延び、且つ一対のビ
ット線ＢＬ６、／ＢＬ７の間に配置されている。各グロ
ーバルデータ線ＧＤＬ１０は合い隣る２個のセンスアン
プ部２０の間に位置し、前記第１及び第２の独立電源線
ＶＤＤ１、ＶＳＳ１は交互にセンスアンプ部２０の上方
に配置されているので、結果として、各グローバルデー
タ線ＧＤＬ１０は第１の独立電源線ＶＤＤ１と第２の独
立電源線ＶＳＳ１との間に位置している。図２におい
て、図中縦方向に延びるワード線ＷＬ、共通電源線ＶＤ
Ｄ、ＶＳＳは第１アルミ配線層に、横方向に延びる独立
電源線ＶＤＤ１、ＶＳＳ１及びグローバルデータ線ＧＤ
Ｌ１０は第２アルミ配線層に各々配線される。
【００３８】従って、グローバルデータ線ＧＤＬ１０
は、このグローバルデータ線ＧＤＬ１０と平行に走る第
１及び第２の独立電源線ＶＤＤ１、ＶＳＳ１によりシー
ルドされるので、各グローバルデータ線ＧＤＬ１０相互
の干渉によるノイズを小さく抑制でき、誤ったデータの
読み出し又は書き込みの可能性を低減することが可能で
ある。
は、このグローバルデータ線ＧＤＬ１０と平行に走る第
１及び第２の独立電源線ＶＤＤ１、ＶＳＳ１によりシー
ルドされるので、各グローバルデータ線ＧＤＬ１０相互
の干渉によるノイズを小さく抑制でき、誤ったデータの
読み出し又は書き込みの可能性を低減することが可能で
ある。
【００３９】尚、多数本の第１及び第２の独立電源線Ｖ
ＤＤ１、ＶＳＳ１の本数は、本実施の形態に限定され
ず、要は、センスアンプＳＡ１同士の干渉を有効に抑制
してセンス動作の高速化を図る観点から決定される。
ＤＤ１、ＶＳＳ１の本数は、本実施の形態に限定され
ず、要は、センスアンプＳＡ１同士の干渉を有効に抑制
してセンス動作の高速化を図る観点から決定される。
【００４０】（第２の実施の形態）次に、本発明の第２
の実施の形態の半導体記憶装置としての個別センスアン
プ駆動回路を説明する。
の実施の形態の半導体記憶装置としての個別センスアン
プ駆動回路を説明する。
【００４１】図３は本実施の形態の個別センスアンプ駆
動回路を示す。本実施の形態では、ＰＭＯＳ型及びＮＭ
ＯＳ型のセンスアンプ駆動トランジスタＱＳＤＰ３、Ｑ
ＳＤＮ２を１個のＣＭＯＳ型センスアンプＳＡ毎に配置
せず、２個のＣＭＯＳ型センスアンプＳＡで共用したも
のである。
動回路を示す。本実施の形態では、ＰＭＯＳ型及びＮＭ
ＯＳ型のセンスアンプ駆動トランジスタＱＳＤＰ３、Ｑ
ＳＤＮ２を１個のＣＭＯＳ型センスアンプＳＡ毎に配置
せず、２個のＣＭＯＳ型センスアンプＳＡで共用したも
のである。
【００４２】即ち、図３において、例えば同図左側に描
いた２個のＣＭＯＳ型センスアンプＳＡでは、左側に位
置するＣＭＯＳ型センスアンプＳＡには、前記第１の実
施の形態と同様にＰＭＯＳ型及びＮＭＯＳ型のセンスア
ンプ駆動トランジスタＱＳＤＰ３、ＱＳＤＮ２が配置さ
れる。一方、図中右側に位置するＣＭＯＳ型センスアン
プＳＡでは、そのＮＭＯＳ型及びＰＭＯＳ型アンプ８、
９の各ソースノード４、５が前記右側に位置するＣＭＯ
Ｓ型センスアンプＳＡの各ソースノード４、５に接続さ
れる。そして、図中右側のＣＭＯＳ型センスアンプＳＡ
では、ＰＭＯＳ型及びＮＭＯＳ型のセンスアンプ駆動ト
ランジスタＱＳＤＰ３、ＱＳＤＮ２を配置しない空き領
域に、各々、第１の共用電源線ＶＤＤをＮ型基板に接続
する基板コンタクト２１を形成し、第２の共用電源線Ｖ
ＳＳをＰ型ウエルに接続する基板コンタクト２１を形成
して、これら共用電源線ＶＤＤ、ＶＳＳの基板又はウエ
ルに対する抵抗値を小さくしている。尚、ここにいう基
板コンタクトは、電源線を基板に接続することの他、既
述のように電源線をウエルに接続することをも含む。
いた２個のＣＭＯＳ型センスアンプＳＡでは、左側に位
置するＣＭＯＳ型センスアンプＳＡには、前記第１の実
施の形態と同様にＰＭＯＳ型及びＮＭＯＳ型のセンスア
ンプ駆動トランジスタＱＳＤＰ３、ＱＳＤＮ２が配置さ
れる。一方、図中右側に位置するＣＭＯＳ型センスアン
プＳＡでは、そのＮＭＯＳ型及びＰＭＯＳ型アンプ８、
９の各ソースノード４、５が前記右側に位置するＣＭＯ
Ｓ型センスアンプＳＡの各ソースノード４、５に接続さ
れる。そして、図中右側のＣＭＯＳ型センスアンプＳＡ
では、ＰＭＯＳ型及びＮＭＯＳ型のセンスアンプ駆動ト
ランジスタＱＳＤＰ３、ＱＳＤＮ２を配置しない空き領
域に、各々、第１の共用電源線ＶＤＤをＮ型基板に接続
する基板コンタクト２１を形成し、第２の共用電源線Ｖ
ＳＳをＰ型ウエルに接続する基板コンタクト２１を形成
して、これら共用電源線ＶＤＤ、ＶＳＳの基板又はウエ
ルに対する抵抗値を小さくしている。尚、ここにいう基
板コンタクトは、電源線を基板に接続することの他、既
述のように電源線をウエルに接続することをも含む。
【００４３】従って、本実施の形態では、センスアンプ
駆動トランジスタＱＳＤＰ３、ＱＳＤＮ２の共用化によ
ってこのトランジスタを配置しない空き領域を有効利用
して、共用電源線の基板コンタクト２１を形成したの
で、基板コンタクト形成用の領域を別途必要とせず、レ
イアウトをコンパクトにできる。
駆動トランジスタＱＳＤＰ３、ＱＳＤＮ２の共用化によ
ってこのトランジスタを配置しない空き領域を有効利用
して、共用電源線の基板コンタクト２１を形成したの
で、基板コンタクト形成用の領域を別途必要とせず、レ
イアウトをコンパクトにできる。
【００４４】（第３の実施の形態）続いて、本発明の第
３の実施の形態の半導体記憶装置である個別センスアン
プ駆動回路について、図４及び図５を参照しながら説明
する。本実施の形態では、所定の少数個（例えば２個）
のＣＭＯＳ型センスアンプＳＡ毎に専用の第１及び第２
の電源線を設ける構成としたものである。
３の実施の形態の半導体記憶装置である個別センスアン
プ駆動回路について、図４及び図５を参照しながら説明
する。本実施の形態では、所定の少数個（例えば２個）
のＣＭＯＳ型センスアンプＳＡ毎に専用の第１及び第２
の電源線を設ける構成としたものである。
【００４５】即ち、図４及び図５において、センスアン
プ列方向に延びる第１及び第２の共通電源線ＶＤＤ、Ｖ
ＳＳは、２個のセンスアンプＳＡ１毎に切断されて、各
１本の独立電源線ＶＤＤ１、ＶＳＳ１は隣り合う２個の
センスアンプＳＡ１で専用の電源線となっている。本実
施の形態では、充電電流は専用の第１の独立電源線ＶＤ
Ｄ１から前記切断された電源線ＶＤＤを経て対応する２
個のセンスアンプＳＡに供給され、２個のセンスアンプ
ＳＡからの放電電流は前記切断された電源線ＶＳＳ及び
専用の第２の独立電源線ＶＳＳ１を経て接地に流れる。
プ列方向に延びる第１及び第２の共通電源線ＶＤＤ、Ｖ
ＳＳは、２個のセンスアンプＳＡ１毎に切断されて、各
１本の独立電源線ＶＤＤ１、ＶＳＳ１は隣り合う２個の
センスアンプＳＡ１で専用の電源線となっている。本実
施の形態では、充電電流は専用の第１の独立電源線ＶＤ
Ｄ１から前記切断された電源線ＶＤＤを経て対応する２
個のセンスアンプＳＡに供給され、２個のセンスアンプ
ＳＡからの放電電流は前記切断された電源線ＶＳＳ及び
専用の第２の独立電源線ＶＳＳ１を経て接地に流れる。
【００４６】従って、本実施の形態では、２個のＣＭＯ
Ｓ型センスアンプＳＡ毎に、専用の第１の独立電源線Ｖ
ＤＤ１及び専用の第２の独立電源線ＶＳＳ１を設けたの
で、センスアンプの充放電電流を２個のセンスアンプＳ
Ａ毎に分離できて、２個１組のセンスアンプＳＡが他の
組のセンスアンプＳＡと干渉する程度を小さくでき、デ
ータの読み込み及び書き込み速度を高速にできる。
Ｓ型センスアンプＳＡ毎に、専用の第１の独立電源線Ｖ
ＤＤ１及び専用の第２の独立電源線ＶＳＳ１を設けたの
で、センスアンプの充放電電流を２個のセンスアンプＳ
Ａ毎に分離できて、２個１組のセンスアンプＳＡが他の
組のセンスアンプＳＡと干渉する程度を小さくでき、デ
ータの読み込み及び書き込み速度を高速にできる。
【００４７】本実施の形態では、図５に示すように、第
１及び第２の独立電源線ＶＤＤ１、ＶＳＳ１がセンスア
ンプ部ＳＡの上方に配置され、グローバルデータ線ＧＤ
Ｌが２個のセンスアンプＳＡ間に位置することは、前記
第１の実施の形態と同様である。従って、グローバルデ
ータ線ＧＤＬは、このデータ線と平行に延びる第１及び
第２の独立電源線ＶＤＤ１、ＶＳＳ１の間に位置して、
この両電源線ＶＤＤ１、ＶＳＳ１によりシールドされる
ので、各グローバルデータ線ＧＤＬ１０相互の干渉によ
るノイズを小さく抑制でき、誤ったデータの読み出し又
は書き込みの可能性を低減することができる。
１及び第２の独立電源線ＶＤＤ１、ＶＳＳ１がセンスア
ンプ部ＳＡの上方に配置され、グローバルデータ線ＧＤ
Ｌが２個のセンスアンプＳＡ間に位置することは、前記
第１の実施の形態と同様である。従って、グローバルデ
ータ線ＧＤＬは、このデータ線と平行に延びる第１及び
第２の独立電源線ＶＤＤ１、ＶＳＳ１の間に位置して、
この両電源線ＶＤＤ１、ＶＳＳ１によりシールドされる
ので、各グローバルデータ線ＧＤＬ１０相互の干渉によ
るノイズを小さく抑制でき、誤ったデータの読み出し又
は書き込みの可能性を低減することができる。
【００４８】尚、同一の独立電源線ＶＤＤ１、ＶＳＳ１
を専用するセンスアンプＳＡ１の個数は、本実施の形態
のように２個には限定されず、３個又は４個など、セン
スアンプＳＡ１同士の干渉を有効に抑制する観点から適
切な所定の少数個に決定される。
を専用するセンスアンプＳＡ１の個数は、本実施の形態
のように２個には限定されず、３個又は４個など、セン
スアンプＳＡ１同士の干渉を有効に抑制する観点から適
切な所定の少数個に決定される。
【００４９】
【発明の効果】以上説明したように、請求項１ないし請
求項７記載の発明によれば、ＣＭＯＳ型センスアンプへ
充電される充電電流、及びＣＭＯＳ型センスアンプから
放電される放電電流を、各々多数本の電源線を用いて分
散させたので、ＣＭＯＳ型センスアンプのソース電位の
上昇を抑えて、複数個のセンスアンプ相互の干渉を効果
的に抑制できると共に、ビット線の充放電が速くなり、
データ読み出しの高速化を図ることができる。
求項７記載の発明によれば、ＣＭＯＳ型センスアンプへ
充電される充電電流、及びＣＭＯＳ型センスアンプから
放電される放電電流を、各々多数本の電源線を用いて分
散させたので、ＣＭＯＳ型センスアンプのソース電位の
上昇を抑えて、複数個のセンスアンプ相互の干渉を効果
的に抑制できると共に、ビット線の充放電が速くなり、
データ読み出しの高速化を図ることができる。
【００５０】特に、請求項２及び請求項３記載の発明に
よれば、センスアンプ駆動トランジスタを共用して、こ
れが配置されない領域を有効利用し、この領域に例えば
第１及び第２の電源線の基板コンタクトを形成したの
で、基板コンタクトなどのための特別の領域を必要とせ
ず、レイアウトをコンパクトにできる。
よれば、センスアンプ駆動トランジスタを共用して、こ
れが配置されない領域を有効利用し、この領域に例えば
第１及び第２の電源線の基板コンタクトを形成したの
で、基板コンタクトなどのための特別の領域を必要とせ
ず、レイアウトをコンパクトにできる。
【００５１】また、請求項５記載の発明によれば、所定
個のセンスアンプ毎に専用の電源線を持たせたので、セ
ンスアンプへの充放電電流をより確実に分散させること
ができて、複数個のセンスアンプ同士の干渉を更に小さ
くでき、データの書き込み速度をより一層に高速にでき
る。
個のセンスアンプ毎に専用の電源線を持たせたので、セ
ンスアンプへの充放電電流をより確実に分散させること
ができて、複数個のセンスアンプ同士の干渉を更に小さ
くでき、データの書き込み速度をより一層に高速にでき
る。
【００５２】更に、請求項６及び請求項７記載の発明に
よれば、２本の電源線の間にグローバルデータ線を平行
に配置して、グローバルデータ線をこれらの電源線でシ
ールドしたので、複数のグローバルデータ線相互の干渉
によるノイズを低減して、データの読み出し及び書き込
みの信頼性を向上させることができる。
よれば、２本の電源線の間にグローバルデータ線を平行
に配置して、グローバルデータ線をこれらの電源線でシ
ールドしたので、複数のグローバルデータ線相互の干渉
によるノイズを低減して、データの読み出し及び書き込
みの信頼性を向上させることができる。
【図１】本発明の第１の実施の形態の半導体記憶装置で
あるセンスアンプ駆動回路を示す回路図である。
あるセンスアンプ駆動回路を示す回路図である。
【図２】同実施の形態のセンスアンプ駆動回路の概略レ
イアウトを示す図である。
イアウトを示す図である。
【図３】本発明の第２の実施の形態のセンスアンプ駆動
回路を示す回路図である。
回路を示す回路図である。
【図４】本発明の第３の実施の形態のセンスアンプ駆動
回路を示す回路図である。
回路を示す回路図である。
【図５】同実施の形態のセンスアンプ駆動回路の概略レ
イアウトを示す図である。
イアウトを示す図である。
【図６】従来のセンスアンプ駆動回路を示す回路図であ
る。
る。
ＳＡ１ ＣＭＯＳ型センスアンプ Ｐ１、Ｐ２ ＰＭＯＳ型トランジスタ Ｎ１、Ｎ２ ＮＭＯＳ型トランジスタ ＱＳＤＮ２ ＮＭＯＳ型センスアンプ駆動トラ
ンジスタ ＱＳＤＰ３ ＰＭＯＳ型センスアンプ駆動トラ
ンジスタ ４ ＮＭＯＳ型アンプのソースノード ５ ＰＭＯＳ型アンプのソースノード ＢＬ６、／ＢＬ７ ビット線 ８ ＮＭＯＳ型アンプ ９ ＰＭＯＳ型アンプ ＧＤＬ１０ グローバルデータ線 Ａ 第１の電源線 Ｂ 第２の電源線 ＶＤＤ 第１の共用電源線 ＶＳＳ 第２の共用電源線 ＶＤＤ１ 第１の独立電源線 ＶＳＳ１ 第２の独立電源線 ２１ 基板コンタクト
ンジスタ ＱＳＤＰ３ ＰＭＯＳ型センスアンプ駆動トラ
ンジスタ ４ ＮＭＯＳ型アンプのソースノード ５ ＰＭＯＳ型アンプのソースノード ＢＬ６、／ＢＬ７ ビット線 ８ ＮＭＯＳ型アンプ ９ ＰＭＯＳ型アンプ ＧＤＬ１０ グローバルデータ線 Ａ 第１の電源線 Ｂ 第２の電源線 ＶＤＤ 第１の共用電源線 ＶＳＳ 第２の共用電源線 ＶＤＤ１ 第１の独立電源線 ＶＳＳ１ 第２の独立電源線 ２１ 基板コンタクト
───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 5B024 AA03 AA15 BA05 BA09 BA29 CA21 5F083 GA01 GA09 GA13 LA12 LA16 LA17 LA18
Claims (7)
- 【請求項１】 ＰＭＯＳ型及びＮＭＯＳ型の両トランジ
スタを備えた複数個のＣＭＯＳ型センスアンプと、 前記複数個のＣＭＯＳ型センスアンプの所定個毎に１個
設けられ、対応する所定個のＣＭＯＳ型センスアンプの
ＰＭＯＳ型トランジスタのソースに接続され、センスア
ンプ駆動信号により駆動されるＰＭＯＳ型センスアンプ
駆動トランジスタと、 前記複数個のＣＭＯＳ型センスアンプの所定個毎に１個
設けられ、対応する所定個のＣＭＯＳ型センスアンプの
ＮＭＯＳ型トランジスタのソースに接続され、他のセン
スアンプ駆動信号により駆動されるＮＭＯＳ型センスア
ンプ駆動トランジスタとを有し、 前記各ＰＭＯＳ型センスアンプ駆動トランジスタを経て
前記複数個のＣＭＯＳ型センスアンプに所定電源を供給
するための多数本の第１の電源線と、 前記各ＮＭＯＳ型センスアンプ駆動トランジスタを経て
前記複数個のＣＭＯＳ型センスアンプに他の所定電源を
供給するための多数本の第２の電源線とを備えたことを
特徴とする半導体記憶装置。 - 【請求項２】 ＰＭＯＳ型及びＮＭＯＳ型の各センスア
ンプ駆動トランジスタは、２個のＣＭＯＳ型センスアン
プ毎に１個設けられることを特徴とする請求項１記載の
半導体記憶装置。 - 【請求項３】 ２個のＣＭＯＳ型センスアンプ毎に、Ｐ
ＭＯＳ型及びＮＭＯＳ型の各センスアンプ駆動トランジ
スタが共用され、 前記各センスアンプ駆動トランジスタが配置されないＣ
ＭＯＳ型センスアンプでは、前記各センスアンプ駆動ト
ランジスタが配置されない領域に、前記第１及び第２の
電源線を基板に接続する基板コンタクトが形成されてい
ることを特徴とする請求項２記載の半導体記憶装置。 - 【請求項４】 前記多数本の第１の電源線は、ＣＭＯＳ
型センスアンプ列方向に延び且つ前記各ＰＭＯＳ型の各
センスアンプ駆動トランジスタに接続された第１の共用
電源線と、前記共用電源線に接続された多数本の第１の
独立電源線とを有し、 前記多数本の第２の電源線は、ＣＭＯＳ型センスアンプ
列方向に延び且つ前記各ＮＭＯＳ型の各センスアンプ駆
動トランジスタに接続された第２の共用電源線と、前記
共用電源線に接続された多数本の第２の独立電源線とを
有することを特徴とする請求項１記載の半導体記憶装
置。 - 【請求項５】 前記多数本の第１の電源線及び第２の電
源線は、各々、所定個のＣＭＯＳ型センスアンプ毎に１
本設けられ、 各１本の第１及び第２の電源線は、対応する所定の少数
個のＣＭＯＳ型センスアンプで専用されることを特徴と
する請求項１記載の半導体記憶装置。 - 【請求項６】 前記多数本の第１の独立電源線及び前記
多数本の第２の独立電源線は、各々、２個のＣＭＯＳ型
センスアンプ毎に１本設けられ、 任意の２個のＣＭＯＳ型センスアンプに対応する第１の
独立電源線及び第２の独立電源線の間には、前記任意の
２個のＣＭＯＳ型センスアンプの何れかで増幅されたデ
ータが出力されるグローバルデータ線が前記第１及び第
２の独立電源線と平行に延びて配置されていることを特
徴とする請求項４記載の半導体記憶装置。 - 【請求項７】 所定の少数個のＣＭＯＳ型センスアンプ
で専用する前記第１の電源線及び第２の電源線の間に
は、前記所定個のＣＭＯＳ型センスアンプの何れかで増
幅されたデータが出力されるグローバルデータ線が前記
第１及び第２の電源線と平行に延びて配置されているこ
とを特徴とする請求項５記載の半導体記憶装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000262776A JP3453552B2 (ja) | 2000-08-31 | 2000-08-31 | 半導体記憶装置 |
| US09/942,947 US6483763B2 (en) | 2000-08-31 | 2001-08-31 | Semiconductor memory device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000262776A JP3453552B2 (ja) | 2000-08-31 | 2000-08-31 | 半導体記憶装置 |
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| Publication Number | Publication Date |
|---|---|
| JP2002074962A true JP2002074962A (ja) | 2002-03-15 |
| JP3453552B2 JP3453552B2 (ja) | 2003-10-06 |
Family
ID=18750406
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000262776A Expired - Fee Related JP3453552B2 (ja) | 2000-08-31 | 2000-08-31 | 半導体記憶装置 |
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| FR2881565B1 (fr) * | 2005-02-03 | 2007-08-24 | Atmel Corp | Circuits de selection de ligne binaire pour memoires non volatiles |
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| US7977736B2 (en) * | 2006-02-23 | 2011-07-12 | Samsung Electronics Co., Ltd. | Vertical channel transistors and memory devices including vertical channel transistors |
| KR101461624B1 (ko) * | 2008-04-21 | 2014-11-21 | 삼성전자주식회사 | 데이터의 고속 리드아웃을 위한 이미지 센서 |
| US8179708B2 (en) | 2009-02-18 | 2012-05-15 | Atmel Corporation | Anti-cross-talk circuitry for ROM arrays |
| KR101736454B1 (ko) | 2010-12-30 | 2017-05-29 | 삼성전자주식회사 | 불휘발성 메모리 장치 |
| US9196375B2 (en) * | 2013-07-05 | 2015-11-24 | Kabushiki Kaisha Toshiba | Semiconductor storage device |
| TWI630607B (zh) * | 2016-09-09 | 2018-07-21 | 東芝記憶體股份有限公司 | Memory device |
| US10468090B1 (en) * | 2018-09-10 | 2019-11-05 | Micron Technology, Inc. | Multilayered network of power supply lines |
| EP3886102B1 (en) * | 2020-03-25 | 2023-11-08 | Micledi Microdisplays BV | On-chip power regulation circuitry and regulation method thereof |
Family Cites Families (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4807194A (en) | 1986-04-24 | 1989-02-21 | Matsushita Electric Industrial Co., Ltd. | Seimiconductor memory device having sub bit lines |
| KR910009551B1 (ko) | 1988-06-07 | 1991-11-21 | 삼성전자 주식회사 | 메모리장치의 센스앰프 분할 제어회로 |
| US5222038A (en) | 1989-06-13 | 1993-06-22 | Kabushiki Kaisha Toshiba | Dynamic random access memory with enhanced sense-amplifier circuit |
| US5321658A (en) * | 1990-05-31 | 1994-06-14 | Oki Electric Industry Co., Ltd. | Semiconductor memory device being coupled by auxiliary power lines to a main power line |
| JPH0562461A (ja) | 1991-04-09 | 1993-03-12 | Mitsubishi Electric Corp | 半導体記憶装置 |
| KR940003410B1 (ko) * | 1991-08-01 | 1994-04-21 | 삼성전자 주식회사 | 망사 구조의 전원선을 가지는 반도체 메모리 장치 |
| JPH06162779A (ja) * | 1992-11-24 | 1994-06-10 | Oki Electric Ind Co Ltd | 半導体記憶装置におけるセンスアンプ制御回路 |
| JP3354231B2 (ja) * | 1993-09-29 | 2002-12-09 | 三菱電機エンジニアリング株式会社 | 半導体装置 |
| JPH0955482A (ja) * | 1995-06-08 | 1997-02-25 | Mitsubishi Electric Corp | 半導体記憶装置 |
-
2000
- 2000-08-31 JP JP2000262776A patent/JP3453552B2/ja not_active Expired - Fee Related
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2001
- 2001-08-31 US US09/942,947 patent/US6483763B2/en not_active Expired - Lifetime
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| US11264415B2 (en) | 2010-09-06 | 2022-03-01 | Semiconductor Energy Laboratory Co., Ltd. | Electronic device |
| US11430820B2 (en) | 2010-09-06 | 2022-08-30 | Semiconductor Energy Laboratory Co., Ltd. | Electronic device |
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| KR19990086386A (ko) | 계층적 비트라인 구조를 갖는 반도체 메모리장치 |
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