KR100191467B1 - 공유 데이터 라인 구조를 갖는 반도체 메모리 장치 - Google Patents

공유 데이터 라인 구조를 갖는 반도체 메모리 장치 Download PDF

Info

Publication number
KR100191467B1
KR100191467B1 KR1019960004291A KR19960004291A KR100191467B1 KR 100191467 B1 KR100191467 B1 KR 100191467B1 KR 1019960004291 A KR1019960004291 A KR 1019960004291A KR 19960004291 A KR19960004291 A KR 19960004291A KR 100191467 B1 KR100191467 B1 KR 100191467B1
Authority
KR
South Korea
Prior art keywords
data line
line pair
pair
signal
sense amplifier
Prior art date
Application number
KR1019960004291A
Other languages
English (en)
Other versions
KR970063256A (ko
Inventor
유제환
Original Assignee
윤종용
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 윤종용, 삼성전자주식회사 filed Critical 윤종용
Priority to KR1019960004291A priority Critical patent/KR100191467B1/ko
Publication of KR970063256A publication Critical patent/KR970063256A/ko
Application granted granted Critical
Publication of KR100191467B1 publication Critical patent/KR100191467B1/ko

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/409—Read-write [R-W] circuits 
    • G11C11/4097—Bit-line organisation, e.g. bit-line layout, folded bit lines
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/409—Read-write [R-W] circuits 
    • G11C11/4091—Sense or sense/refresh amplifiers, or associated sense circuitry, e.g. for coupled bit-line precharging, equalising or isolating
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/409—Read-write [R-W] circuits 
    • G11C11/4094—Bit-line management or control circuits

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Dram (AREA)

Abstract

본 발명은 고집적 반도체 메모리 장치의 데이터 라인 지연을 줄이기 위한 것으로, 여기서 개시되는 메모리 장치는 로우 어드레스 방향으로 나란히 배열되는 다수의 유니트 블록들(5)에 대응되는 로컬 데이터 라인 쌍들(7)이 하나의 글로벌 데이터라인 쌍(8a)을 통하여 감지 증폭기(3a)와 전기적으로 연결되는 공유 데이터 라인 구조를 가지며, 각 세그먼트(Seg#1~Seg#2,...)의 각 로컬 데이터 라인 쌍(7)에는 프리챠지 회로(300)가 하나씩 연결되고, 제2연결 회로들(200)과 프리챠지 회로들(300)은 상기 유니트 블록들(5) 사이에 각가 위치하되, 서로 상이한 위치들에 각각 배치된다. 이로써, 메모리 셀 어레이 영역이 두 영역으로 나누어져 있는 종래의 기술에 비해 제2 데이터 라인 수 및 전류 증폭기 수가 절반으로 줄어들게 되고, 제1연결 회로에서 다이렉트 감지 증폭기가 없어도 제1데이터 라인 쌍의 데이터에 의해 비트 라인 쌍의 데이터가 영향을 받지 않으므로 인접한 유니트 블록들 사이에서 제1연결 회로 및 전류 증폭기가 각각 차지하는 레이아웃 면적을 줄일 수 있게 된다.

Description

공유 데이터 라인 구조를 갖는 반도체 메모리 장치
제1도는 종래의 계측정 데이터 라인 구조를 갖는 반도체 메모리 장치의 블록도.
제2a도는 제1도에서 참조 번호 10으로 표시된 부분의 상세 회로도.
제2b도는 제1도에서 참조 번호 20으로 표시된 부분의 상세 회로도.
제3도는 본 발명에 따른 공유 데이터 라인 구조를 갖는 반도체 메로리 장치의 블록도.
제4a도는 제3도에서 100으로 표시된 부분의 바람직한 실시예.
제4b도는 제3도에서 200으로 표시된 부분의 바람직한 실시예.
제4c도는 제3도에서 300으로 표시된 부분의 바람직한 실시예.
* 도면의 주요부분에 대한 부호의 설명
1 ; 로우 디코더 2 : 컬럼 디코더
3 :전류 감지 증폭기 4 : 칼럼 선택 라인 쌍
4a : 칼럼 선택 라인 5 : 유니트 블록
6 : 비트 라인 쌍 7 : 로컬 데이터 라인 쌍
8, 9 : 글로벌 데이터 라인 쌍 10, 20, 100, 200 : 연결 회로
11, 110 : 래치형 감지 증폭 회로 12 : 다이렉트 감지 증폭 회로
21, 210 : 전달 게이트 회로 120 : 분리 게이트 회로
300 : 프리챠지 회로 MP : PMOS 트랜지스터
MN : NMOS 트랜지스터 INT : 인버터
[산업상의 이용분야]
본 발명은 반도체 메모리 장치에 관한 것으로, 더 구체적으로는 적어도 2개 이상의 메모리 셀 어레이 블록(memory cell array block)들 각각에서 동시에 읽기(read)/쓰기(wirite) 동작이 이루어지는 DRAM (dyamic random access memory) 장치의 데이터 라인 구조 (data-line architecture)에 관한 것이다.
[종래의 기술 및 그의 문제점]
현재, 반도체 메모리 장치는 대용량화의 추세에 있다. 반도체 메모리 장치 특히, DRAM장치의 용량이 64 Mb 이상으로 증가됨에 따라, 메모리 셀로부터 출력 퍼버output buffer)가지의 데이터 라인의 길이가 종래에 비해 상대적으로 길어지게 되었고 데이터 라인들의 개수도 증가하였다. 이로 인해 데이터 신호의 지연이 초래된다. 따라서, 데이터 라인들에서의 신호 지연을 줄이고 데이터 라인들과 데이터 라인 제어 회로들(data line control circuitry)이 차지하고 있는 레이아웃 면적(layut area)을 축소하는 것이 대용량 메모리의 설계에 있어서 반드시 고려되어야 할 중요한 기술적 사항으로 되어 있다.
한편, 종래에는, 데이터 감지 증폭기data sense amlifier)로서, 전압 감지 방식(voltage sensing type)의 증폭기가 사용되었다는 것은 잘 알려진 바이다. 그러나, 긴 데이터 라인에서의 지연을 줄이기 위해서, 근래에는, 상기 전압 감지 방식 증폭기가 전류 감지 방식(current sensing type)의 증폭기로 대체되고 있는 추세에 있으며(이 감지 증폭기들은 이 기술 분야에 대한 통상의 지식을 가진 자들에게는 잘 알려진 것으로 본 발명의 기술 요지를 벗어나므로 여기서는 이들에 대한 자세한 설명을 생략함. 메모리 셀 어레이 블록 내의 데이터 라인도 로컬 라인(local line)과 글로벌 라인(global line)의 계측정인 구조를 갖는다. 이런 구조의 한 예로서는, 1991년 ISSCC에서 FUJITSU사에 의해 개시된 논문(Masao Taguchi외 다수, A 40ns 64Mb DRAM with Current-Sensing Datea-Bus Amplifer, ISSCC DIGEST OF TECHNICAL PAPERS, pp112-113. Fed, 14, 1991.)을 들 수 있다.
제1도는 위에 기재된 논문에 개시된 광대역 병렬 데이터 입출력 방식(wide-band paralled input/ouput type) DRAM 장치의 구조를 개략적으로 보여주고 있다. 제1도에서, 참조 부호들 BLKA#1~BLKAn, BLKB#1~BLKB#n은 2개의 메모리셀 어레이 블록들을 나타내고 있다.이 도면에서,참조 범호 1은 로우 디코더(row decoder)을 나타내고, 2는 칼럼 디코더(clumn decoder), 3은 전류 감지 증폭기, 4는 칼럼 선택 라인 쌍, 5는 유니트 블럭(unit block), 6은 비트 라인 쌍, 7은 로컬 데이터 라인 쌍, 8 및 9는 글로벌 데이터 라인 쌍을 각각 나타내고 있다.
제1도를 참조하면, 다수의유니트 블록들(5)로 이루어지는 하나의 메모리 셀 어레이 블록은 다수개의 세그먼트들 (Seg#!, Seg#2,...)로 나뉘어지고, 각 세그먼트 2개이상의 유니트 블록들(5)을 포함할 수 있으며 그것을 구성하는 유니트 블록들(5)의 수와 동일하거나 그보다 많은 수의 로컬 데이터 라인 쌍(7)을 구비할 수 있다. 각 유니트 블록(5)에 있어서, 메모리 셀들(도시되지 않음)과 연결되는 비트 라인 쌍(6)은 참조 번호 10으로 표시된 연결 회로를 통하여 로컬 데이터 라인 쌍(7)에 연결되고, 상기 연결 회로(1)는 칼럼 디코더(2)의 출력 및 읽기/쓰기 조건에 의해 선택되는 칼럼 선택 라인 쌍(4)과 연결된다. 제1도에서, 도면의 간략화를 위해 두번째 및 네 번째 행의 유니트 블록들에 각각 대응하는 로컬 데이터 라인들 및 글로벌 데이터 라인들과 이들 상호간을 각각 연결하기 위한 연결 회로들이 생략되어 있지만, 이들 행의 유니트 블록들도 첫 번재 및 세 번째 행의 유니트 블록들과 동일한 구성을 가진다. 상기 도면에서, 2n 개으 메모리 셀 어레이 블록들BLKA#1~BLKA#n, BLKB#1~BLKB#n) 중 빗금이 쳐진 블록들(BLKA#1, BLKB#1)은 로우 어드레스(row address) 신호에 의해 동시에 선택되어서 읽기/쓰기 동작이 이루어지는 블록들이다. 제1군(group)의 블록들(BLKA#1~BLKA#n)의 각각의 로컬 데이터 라인 쌍(7)은 참조 번호 20으로 표시된 연결 회로를 통하여 참조 번호 8로표시된 글로벌 데이터 라인 쌍에 연결되고, 제2군의 블록들(BLKA#1~BLKA#n) 각각의 로컬 데이터 라인 쌍(7)은 연결 회로(20)을 통하여 참조번호 9로 표시된 글로벌 데이터 라인 쌍에 연결된다. 전류 감지 증폭기(3)는 글로벌 데이터 라인쌍(8 또는 9)의 한쪽 끝에 연결되어 선택된 데이터를 감지하여 증폭한 후 출력 버퍼(도시되지 않음)로 제공한다.
제2a도는 연결 회로(10)의 구성을 보여주고 있다. 제2a도를 참조하면, 연결회로(10)는, 각각 2개씩의 PMOS 트랜지스터(MP1, MP2) 및 NMOS 트랜지스터들(MN1, MN2)로 이루어지는 공지의 CMOS 래치 형(latch type)의 비트 라인 감지 증폭기(11)와, 6개의 NMOS 트랜지스터들(NM3~MN8)로 이루어지는 다이렉트 감지 증폭기(direct sense amplifief)(12)로 구성된다.
이 연결 회로(10)에서, 읽기 동작일 때에는, 칼럼 어드레스에 의해 일기 동작용 칼럼 선택 라인(C니(R)이 '하이 레벨(high level)'로 인에이블(enable)된다. 이로써,트랜지스터 MN5 및 MN6가 도통(turn-on)된다. 이때, 먼저, 비트 라인 BL이 '하이'인 경우(이 경우, /BL은 '로우'임)에는, 래치 형 감지 증폭기(11)의 트랜지스터 MP1과 MN2가 도통되어 비트 라인 BL은 Vcc 레벨로 그리고 비트 라인 /BL은 접지 레벨로 각각 발전(develop)된다. 이로써, 다이렉트 감지 증폭기(12)의 트랜지스터 MN3이 도통된다, 그 결과, 로컬 데이터 라인 쌍(LIO, /LIO) 중 라인/LIO가 '로우 레벨(low level)' 즉 접지 레벨로 된다. 다음, 비트 라인 BL이 '로우'인 경우(이 경우, /BL은 '하이'임)에는, 래치 형 감지 증폭기(11)의 트랜지스터 MP2과 MN1가 도통되어 비트 라인 BL은 '접지 레벨'로 그리고비트 라인 /BL은 Vcc 레벨로 각각 발전된다. 이로써, 다이렉트 감지 증폭기(12)의 트랜지스터 MN4가 도통된다. 그 결과, 로컬 데이터 라인 쌍(LIO, /LIO) 중 라인 LIO가 '로우 레벨'즉 접지 레벨로 된다.
상기 연결 회로(10)에서, 쓰기 동작일 때에는, 칼럼 어드레스에 의해 쓰기 동작용 칼럼 선택 라인 CLS(W)이 '하이 레벨'로 인에이블된다. 이로써, 트랜지스터 MN7 및 MN8이 도통된다. 그 결과, 로컬 데이터 라인 쌍(LIO, /LIO)을 통해 입력된 데이터가 비트 라인 쌍(BL, /BL)으로 전달된다.
제2b도는 다른 하나의 연결 회로(20)의 구성을 보여주고 있다. 제2b도를 참조하며, 이 연결 회로(20)은, 2개씩의 PMOS 트랜지스터들 (MP3, MP4) 및 NMOS 트랜지스터들(MN9, MN10) 그리고 하나의 인버터(INT1)로 이루어지는 통상적인 CMOS 형의 전달 게이트 회로(21)로 구성된다.
상기 전달 게이트 회로(21)는 제어 입력 신호인 블록 선택 신호(BLSi)(여기서, I = A#1~A#n, B#1~B#n)에 응답하여 로컬 데이터 라인 쌍(LIO, /LIO)과 글로벌 데이터 라인 쌍(GIO, /GIO)이 상호 전기적으로 연결되도록 하거나 전기적으로 절연되도록 한다. 예를 들어, 제1도를 참조하여, 메모리 셀 어레이 블록 BLKA#1 및 BLKB#2가 선택되는 경우, 해당 블록의 상기 연결 회로(20)로 제공되는 상기 블록 선택 신호(BLSi)가 인에이블되어 각 글로벌 라인 쌍(8 또는 9)과 대응되는 n개의 로컬 라인 쌍 중 하나(즉, 선택된 블록의 로컬 데이터 라인 쌍)만이 해달 글로벌 데이터 라인 쌍과 전기적으로 연결되고 나머지의 로컬 데이터 라인 쌍들은 해당 글로벌 데이터 라인 쌍과 전기적으로 절연된다.
이상에서 상세히 설명된 바와 같이, 이 메모리 장치에서는, 비트 라인 쌍과 로컬 데이터 라인 쌍을 전기적으로 연결하거나 절연하기 위한 첫 번째의 연결 회로(10)가 통상적인 CMOS 래치형의 감지 증폭기(11) 외에 추가적으로 다이렉트 감지 증폭기(12)를 구비하고 있는 데, 그 이유를 설명하면 다음과 같다. 만약, 상기 연결 회로(10)가 CMOS 래치 형의 감지 증폭기 (11)만으로 구성되어 있다면 로컬 데이터 라인 쌍은 분리 게이트 회로(도시되지 않음)를 통하여 비트 라인 쌍과 직접적으로 연결되며, 해당 칼럼 선택 라인이 인에이블 될 때, 로우 어드레스에 의해 동시에 선택되어 있는 메모리 셀 어레이 블록들 예컨대, (BLKA#1, BLKB#1) 각각에서 비트 라인 쌍의 데이터(6)가 해당 로컬 데이터 라인 쌍(7)으로 동시에 각각 출력되나 로컬 데이터 라인 쌍 LIO 와/ LIO 간의 전압차는 매우 작다. 이런 상태에서, 칼럼 어드레스가 변화되고 이 어드레스에 대응되는 다른 칼럼 선택 라인이 인에이블되는 경우, 로컬 데이터 라인 쌍간의 전압차가 작기 때문에 로컬 데이터 라인 쌍에 대한 프리챠지(precharge) 동작은 불필요하지만, 바뀐 칼럼 선택 라인에 대응되는 비트 라인 쌍의 데이터가 해당 로컬 라인 쌍의 데이터와 상이할 때에는 상기 바뀐 칼럼 선택 라인에 대응되는 상기 비트 라인의 데이터가 상기 로컬 데이터 라인의 데이터로 치환되는 결함이 발생된다. 이를 현상을 방지하기 위해서 제1a도 에 도시된 바와 같이 다이렌트 감지 증폭기(12)를 채용한 것이다. 제2a도에서, 트랜지스터 MN3 및 MN4가 도통되더라도 로컬 데이터 라인 쌍(LIO, /LIO)과 비트 라인 쌍(BL, /BL)이 직접적으로 연결되지 않으므로 로컬 데이터 라인 쌍의 데이터에 의해 비트 라인 쌍의 데이터가 영향을 받는 경우는 없다.
전술한 이유로 인해 통상적인 CMOS 래치 형의 감지 증폭기(11) 외에 추가적으로 다이렉트 감지 증폭기(12)를 구비해야 하는 상술한 바와 같은 첫 번째 선택 회로(10)를 가지는 종래 구조를 고밀도 제품에 적용하는 것은 상기 선택 회로(20)가 큰 레이아웃 면적을 차지하기 때문에 매우 곤란하다. 이런 구조를 채용하는 경우에는, 상기 선택 회로(10)로 인해 세그멘트의 사이즈가 커지게 되어 로컬 데이터 라인의 길이가 길어지게 되는 것을 피할 수 없게 되므로 상대적으로 큰 데이터 라인 로딩(data line loading)의 유발되어 데이터 라인에서의 지연을 줄일 수 없게 된다는 것이 자명하다.
[발명의 목적]
본 발명의 목적은 상대적으로 작은 수의 데이터 라인들을 갖는 반도체 메모리 장치의 구조를 제공하는 것이다.
본 발명의 다른 목적은 데이터 라인들과 관련된 회로들의 레이아웃 면적을 줄여 메모리 장치의 고집적화를 도모하는 것이다.
본 발명의 또 다른 목적은 고집적 반도체 메모리 장치에서 뎅터 라인에 의해 지연을 줄이는 것이다.
본 발명의 또 다른 목적은 로컬 데이터 라인과 비트 라인이 직접적으로 연결되는 구조에서 비트 라인의 데이터가 로컬 데이터 라인의 데이터에 영향을 받지 않는 메모리 장치의 구조를 제공하는 것이다.
[발명의 구성]
다수의 메모리 셀 어레이 블록들(BLKA#1~BLKB#n) 중 적어도 2개 이상의 상기 블록들이 동시에 활성 상태로 되고, 상기 각 블록은 소정의 크기의 다수의 세그먼트들(Seg#1, Seg#2,...)로 분할되며, 상기 각 세그먼트는 적어도 2개 이상의 유니트 블록들(5)과 이들에 각각 대응하는 다수의 제1데이터 라인 쌍들(7)을 갖는 본 발명에 따른 메모리 장치는; 칼럼 선택 라인(CLS) 신호에 응답하여, 상기 각 유니트 블록들 각 비트 라인 쌍을 그에 대응하는 상기 제1데이터 라인 쌍에 선택적으로 연결하는 다수의 제1연결 회로들과; 상기 블록들에서 로우 어드레스 방향(in the row address direction)으로 나란히 배열되는 유니트 블록들에 공통적으로 각각 대응되고, 각각의 한쪽 끝이 감지 증폭기와 연결되는 다수의 제2데이터 라인 쌍들과; 소정의 블록 선택 신호에 응답하여, 상기 각 세그먼트의 상기 제1 데이터 라인 쌍들 중 하나를 그에 대응되는 상기 제2데이터 라인 쌍에 연결하는 다수의 제2연결 회로들과; 소정의 구동 신호들에 응답하여, 상기 제1데이터 라인 쌍들을 각각 선택적으로 프리챠지하는 다수의 프리챠지 회로들을 구비한다.
본 발명에 따른 상기 제1 연결 회로들 각각은, 통상적인 COMS 래치형 감지 증폭기만으로 구성된다.
또, 상기 프리챠지 회로들 각각은, 블록 어드레스 신호와 읽기/쓰기 선택 신호를 받들여 논리곱 연산(logical ANDing)을 수행하는 것에 의해 상기 구동 신호를 생성하는 논리 수단을 구비하여, 쓰기 동작 후에 상기 각 제1데이터 라인 쌍을 프리챠지한다.
상기 감지 증폭기로서는 전류 감지 증폭기와 전압 감지 증폭기 중 하나가 사용될 수 있다.
상기 제2연결 회로들과 상기 프리챠지 회로들은 상기 유니트 블록들 사이에 위치하되, 서로 상이한 위치들에 각각 배치된다.
상기 블록 어드레스 신호로서는 로우 블록 어드레스(row block address) 신호가 사용되거나 칼럼 블록 어드레스 신호가 사용될 수 있다.
[작용]
이상과 같은 구성을 갖는 본 발명에 따르면, 공유 데이터 라인 구조를 갖는 메모리 장치를 얻게 되므로, 메모리 셀 어레이 영역이 두 영역으로 나누어져 있는 종래의 기술에 비해 제2데이터 라인 쌍의 수 및 전류 증폭기 수가 절반으로 줄어들게 된다. 또한, 제1연결 회로에서 다이렉트 감지 증폭기가 없어도 제1데이터 라인 쌍의 데이터에 의해 비트 라인 쌍의 데이터가 영향을 받지 않으므로 인접한 유니트 블록들 사이에서 제1연결회로 및 전류 증폭기가 각각 차지하는 레이아웃 면적을 줄일 수 있게 된다.
이제부터는 첨부된 도면들에 의거하여 본 발명의 바람직한 실시예에 대해 상세히 설명해 나가도록 하겠다.
[실시예]
제3도는 본 발명에 따른 공유 데이터 라인 구조를 갖는 반도체 메모리 장치를 보여주는 도면이다. 제3도에서,도면의 간략화를 위해 두 번재 및 네 번째 행의 유니트 블록들에 각각 대응하는 로컬 데이터 라인들 및 글로벌 데이터 라인들과 이들 상호간을 각각 연결하기 위한 연결 회로들이 생략되어 있지만, 이들 행의 유니트 블록들도 첫 번째 및 세 번째 행의 유니트 블록들과 동일한 구성을 가진다.
이 실시예의 메모리 장치는 로우 어드레스 방향으로 나란히 배열되는 다수의 유니트 블록들(5)에 대응되는 로컬 데이터 라인 쌍들(7)이 하나의 글로벌 데이터 라인 쌍(8a)을 통하여 전류 감지 증폭기(3a)와 전기적으로 연결되는 공유 데이터 라인 구조(shared data-line architecture)를 갖는다. 여기서, 상기 전류 감지 증폭기(3a) 대신에 전압 감지 증폭기가 대체되어도 무방한다.
제3도를 참조하면, 메모리 셀들(도시되지 않음)이 연결되어 있는 각비트 라인 쌍(6)은 연결 회로(100)(이하, 제1연결회로'라 함)를 통하여 자신과 대응되는 로컬 데이터 라인 쌍(7)에 연결된다. 칼럼 디코더(2)의 출력인 칼럼 선택 라인(CLS) 신호는 읽기/쓰기에 상관없이 칼럼 어드레스에 의해서만 인에이블되며 2n개의 메모리 셀 어레이 블록들(BLKA#1~BLKA#n, BLKB#1~BLKB#n) 모두에게 제공된다. 제1연결 회로들(100) 각각은 칼럼 선택 라인(CLS) 신호에 응답하여, 각 유니트 블록(5)의 각 비트 라인 쌍(6)을 그에 대응하는 로컬 데이터 라인 쌍(7)에 선택적으로 연결한다. 하나의 글로벌 데이터 라인 쌍(8a)은 2n 개의 메모리 셀 어레이 블록들(BLKA#1~BLKA#n, BLKB#1~BLKB#n)에서 로우 어드레스 방향으로 나란히 배열되는 2n 개의 유니트 블록들(5)에 공통적으로 각각 대응된다. 각 글로벌 데이터 라인 쌍(8a)의 한쪽 끝은 전류 감지 증폭기(3a)와 연결된다. 각 로컬 데이터 라인 쌍(7)은 다른 연결 회로(200)(이하, '제2연결회로'라 함)를 통하여 각 글로벌 데이터 라인 쌍(8a)에 연결된다. 제2연결 회로들(200)은, 소정의 블록 선택 신호에 응답하여, 해당 세그먼트(Seg#1, Seg#2,...)의 로컬 데이터 라인 쌍들(7) 중 하나를 그에 대응되는 글로벌 데이터 라인 쌍(8a)에 연결한다. 각 로컬 데이터 라인 쌍(7)에는 프리챠지 회로(300)가 하나씩 연결된다. 다수의 프리챠지 회로들(300)은, 소정의 구동 신호에 응답하여, 쓰기 동작 후에 로컬 데이터 라인 쌍들(7)을 각각 선택적으로 프리챠지한다. 제2연결 회로들(200)과 프리챠지 회로들(300)은 상기 유니트 블록들(5) 사이에 각각 위치하되, 서로 상이한 위치들에 각각 배치된다.
제4a도는 비트 라인 쌍(6)과 로컬 데이터 라인 쌍(7)을 전기적으로 연결하기 위한 제1 연결회로(100)의 바람직한 실시예를 보여주고 있다. 제4a도에 도시된 바와 같이, 제1연결회로(100)는 4개의 MOS 트랜지스터(MP21, MP22, MN21, MN22)로 구성되는 통상적인 CMOS 래치 형의 감지 증폭기(110)와 두 개의 NMOS 트랜지스터들 MN23, MN24)로 구성되는 분리 게이트 회로(120)만을 구비하고 있다. 이 회로(120)는 자신과 대응하는 로컬 데이터 라인 쌍(LIO, /LIO)과 CMOS 래치 형 감지 증폭기(110)에 의해 구동되는 비트 라인 상(BL, /BL)에 연결된다.
이와 같이 종래에 비해 간략한 구성을 갖는 제1연결 회로(100)는 칼럼 선택 라인(CSL) 신호에 응답하여 로컬 데이터 라인 쌍(LIO, /LIO)과 상기 비트 라인 쌍(BL, /BL)을 선택적으로 연결한다(다시 말해, 전기적으로 연결하거나 전기적으로 절연한다). 구체적으로, 이 연결 회로(100)에서, 읽기 동작일 때, 먼저, 비트 라인 BL이 '하이'인 경우에는, 래치 형 감지 증폭기(110)의 트랜지스터 MP21과 MN22가 도통되어 비트 라인 BL은 Vcc 레벨로 그리고 비트 라인 /BL은 접지 레벨로 각각 발전된다. 이후, 칼럼 어드레스에 의해 칼럼 선택 라인(CSL)이 '하이 레벨'로 인에이블된다. 이로써, 트랜지스터 MN23 및 MN24가 도통된다. 그 결과, 비트 라인 쌍(BL, /BL)의 신호가 로컬 데이터 라인 쌍(LIO, /LIO)으로 전달된다. 다음, 비트 라인 BL이 '로우'인 경우에는, 래치 형 감지 증폭기(110)의 트랜지스터 MP22와 MN21가 도통되어 비트 라인 BL은 '접지 레벨'로 그리고 비트라인 /BL은 Vcc 레벨로 각각 발전된다. 이후, 다시 칼럼 어드레스에 의해 칼럼 선택 라인(CSL)이 '하이 레벨'로 인에이블 된다. 이로써, 비트 라인 쌍(BL, /BL)의 신호가 로컬 데이터 라인 쌍(LIO, /LIO)으로 전달된다.
상기 제1연결회로(100)에서, 쓰기 동작일 때에는, 칼럼 어드레스에 의해 쓰기 동작용 칼럼 선택 라인 CSL이 '하이 레벨'로 인에이블된다. 이로써, 트랜지스터 MN23 및 MN24가 도통된다. 그 결과, 로컬 데이터 라인쌍(LIO, /LIO)을 통해 입력된 데이터가 비트 라인 쌍(BL, /BL)으로 전달된다.
제4b도은 제2연결 회로(200)의 실시예를 보여주고 있다. 제4b도를 참조하면, 이 연결 회로(200)는, 종래와 마찬가지로, 2개씩의 PMOS 트랜지스터들(MP31,MP32) 및 NMOS 트랜지스터들 (MN31, MN32) 그리고 하나의 인버터(INT2)로 이루어지는 통상적인 CMOS 형의 전달 게이트 회로(210)로 구성된다. 상기 전달 게이트 회로(210)는 블록 선택 신호(BLSi)(여기서, i = A#1~A#n, B#1~B#n)에 응답하여 로컬 데이터 라인 쌍(LIO, /LIO)과 글로벌 데이터 라인 쌍(GIO, /GIO)이 상호 전기적으로 연결되도록 하거나 전기적으로 절연되도록 한다.
제4c도는 프리챠지 회로(300)의 실시예을 보여주고 있다, 제3c도를 참조하면, 프리챠지 회로(300)는, 로컬 데이터 라인 쌍(LIO, /LIO) 각각과 전원(Vcc) 사이에 도전 경로(conduction path)를 각각 형성하는 2개의 프리챠지용 NMOS 트랜지스터 (MN41, MN42)과, 로컬 데이터 라인 쌍(LIO, /LIO) 사이에 도전 경로를 형성하여 양 라인의 전위를 등화(equalizing)시키는 이퀄라이저용 NMOS 트랜지스터(MN43) 및, 블록 어드레스 신호(BLSj)(여기서, I = A#1~A#N, B#1~B#n)와 읽기/쓰기 선택 신호(ΦWRB)를 받아들여 논리곱 연산을 수행하는 것에 의해 구동 신호를 생성하여 상기 트랜지스터(MN41~MN43) 각각의 게이트로 제공하는 논리 회로(310)로 구성된다. 여기서, 상기 블록 어드레스 신호(BLSj)로서는 로우 블록 어드레스 신호나 칼럼 블록 어드레스 신호 중 하나가 사용될 수 있다. 한편, 읽기/쓰기 선택 신호(ΦWRB)는 쓰기 동작일 때에만 '로우 레벨'로 된다. 따라서, 쓰기 동작 후에 로컬 데이터 라인 쌍(LIO, /LIO)이 프로챠지된다.
로우 어드레스에 의해 선택되어 비트 라인 감지 동작이 이루어지고 있는 적어도 2개 이상이 메모리 셀 어레이 블록들에 있어서, 읽기 또는 쓰기 동작을 위해 칼럼 선택 라인(CSL) 신호에 의해 선택된 어느 한 블록의 로컬 데이터 라인 쌍(7)은 종래와 동일하게 제2연결 회로(200)를 통하여 글로벌 데이터 라인 쌍(8a)과 연결되지만, 칼럼 블록 어드레스에 의해 선택되지 않은 나머지 블록들에서 논리 회로(310)의 출력이 로우 레벨을 유지하므로 그 블록들의 로컬 데이터 라인들은 프리챠지 회로(300)에 의해 VcC-VTN(여기서 VTN은 NMOS 트랜지스터의 드레솔드 전압)으로 프챠지 된다. 이로써 칼럼, 어드레스가 변하여 칼럼 선택 라인(CSL) 신호가 바뀌어도 로컬 데이터 라인 쌍(LIO, /LIO)에 의해 새롭게 선택된 비트라인 쌍(BL, /BL)의 데이터가 바뀌지 않게 된다.
[발명의 효과]
본 발명에 따르면, 첫째, 로우 어드레스 방향으로 나란히 배열되는 다수의 유니트 블록들(5)에 대응되는 로컬 데이터 라인 쌍들(7)이 하나의 글로벌 데이터 라인 쌍(8a)을 통하여 감지 증폭기(3a)와 전기적으로 연결되도록 하는 공유 뎅터 라인 구조를 갖는 메모리 장치를 얻게 되므로, 메모리 셀 어레이 영역이 두 영역으로 나누어져 있는 종래의 기술에 비해 글로벌 데이터 라인 수 및 증폭기 수가 절반으로 즐어들게 된다. 둘째, 제1연결 회로에서 다이렉트 감지 증폭기가 없어도 로컬 데이터 라인 쌍의 데이터에 의해 비트라인 쌍의 데이터가 영향을 받지 않으므로 인접한 유니트 블록들 사이에서 제1연결 회로 및 증폭기가 각각 차지하는 레이아웃 면적을 줄일 수 있게 된다. 셋째, 메모리 셀로부터 출력버퍼까지의 데이터 라인들의 개수가 줄어들게 되므로 데이터 라인 로딩을 줄일 수 있어 데이터 가지 속도를 증가시킬 수 있다.

Claims (5)

  1. 다수의 메모리 셀 어레이 블록들(BLKA#1~BLKB#n) 중 적어도 2개 이상의 상기 블록들이 동시에 활성 상태로 되고, 상기 각 블록은 소정의 크기의 다수의 세그먼트들(Seg#1~Seg#2,...)로 분할되며, 상기 각 세그먼트는 적어도 2개 이상의 유니트 블록들(5)과 이들에 각각 대응하는 다수의 제1데이터 라인 쌍들(7)을 갖는 반도체 메모리 장치에 있어서; 칼럼 선택 라인 신호(CSL)에 응답하여, 상기 각 유니트 블록의 각 비트 라인 쌍(6)을 그에 대응하는 상기 제1데이터 라인 쌍에 선택적으로 연결하는 다수의 제1 연결 회로들(100)과; 상기 블록들에서 로우 어드레스 방향으로 나란히 배열되는 상기 유니트 블록들에 공통적으로 각각 대응되고, 각각의 한쪽 끝이 감지 증폭기(3a)와 연결되는 다수의 제2데이터 라인쌍들(8a)과; 소정의 블록 선택 신호에 응답하여, 상기 각 세그먼트의 상기 제1데이터 라인 쌍들 중 하나를 그에 대응되는 상기 제2데이터 라인 쌍에 연결하는 다수의 제2연결 회로들(200)과; 소정의 구동 신호에 응답하여, 상기 제1데이터 라인 쌍들을 각각 선택적으로 프리챠지하는 다수의 프리챠지 회로들(300)을 포함하는 것을 특징으로 하는 공유 데이터 라인 구조를 갖는 반도체 메모리 장치.
  2. 제1항에 있어서, 상기 제1연결 회로들 각각은, 자신과 대응하는 상기 비트 라인 쌍에 연결되는 CMOS 래치 형 감지 증폭기(110)와, 자신과 대응하는 상기 제1데이터 라인 쌍과 상기 비트 라인 쌍에 연결되고, 상기 칼럼 선택 라인 신호에 응답하여 상기 제1데이터 라인쌍과 상기 비트 라인 쌍을 선택적으로 연결하는 분리 게이트 회로(120)를 포함하는 것을 특징으로 하는 공유 데이터 라인 구조를 갖는 반도체 메모리 장치.
  3. 제1항에 있어서, 상기 프리챠지 회로들 각각은, 상기 구동 신호들로서 블록 어드레스 신호와 읽기/쓰기 선택 신호를 받아들여 논리곱 연산을 수행하는 것에 의해 상기 구동 신호를 생성하는 논리 수단을 구비하여, 쓰기 동작 후에 상기 각 제1데이터 라인 쌍을 프리챠지하는 것을 특징으로 하는 공유 데이터 라인 구조를 갖는 반도체 메모리 장치.
  4. 제1항 또는 제3항에 있어서, 상기 제2연결 회로들과 상기 프리챠지 회로들은 상기 유니트 블록들 사이에 각각 위치하되, 서로 상이한 위치들에 각각 배치되는 것을 특징으로 하는 공유 데이터 라인 구조를 갖는 반도체 메모리 장치.
  5. 제3항에 있어서, 상기 블록 어드레스 신호는 로우 블록 어드레스 신호와 칼럼 블록 어드레스 신호 중 하나인 것을 특징으로 하는 공유 데이터 라인 구조를 갖는 반도체 메모리 장치.
KR1019960004291A 1996-02-23 1996-02-23 공유 데이터 라인 구조를 갖는 반도체 메모리 장치 KR100191467B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1019960004291A KR100191467B1 (ko) 1996-02-23 1996-02-23 공유 데이터 라인 구조를 갖는 반도체 메모리 장치

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1019960004291A KR100191467B1 (ko) 1996-02-23 1996-02-23 공유 데이터 라인 구조를 갖는 반도체 메모리 장치

Publications (2)

Publication Number Publication Date
KR970063256A KR970063256A (ko) 1997-09-12
KR100191467B1 true KR100191467B1 (ko) 1999-06-15

Family

ID=19451624

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019960004291A KR100191467B1 (ko) 1996-02-23 1996-02-23 공유 데이터 라인 구조를 갖는 반도체 메모리 장치

Country Status (1)

Country Link
KR (1) KR100191467B1 (ko)

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100428775B1 (ko) * 2002-07-16 2004-04-28 삼성전자주식회사 반도체 메모리 장치
KR100427722B1 (ko) * 2002-07-19 2004-04-28 주식회사 하이닉스반도체 반도체 메모리 장치
KR100702767B1 (ko) * 2005-12-05 2007-04-03 주식회사 하이닉스반도체 반도체 메모리 장치의 고속 동작을 위한 로컬 데이터 버스프리차지 회로

Also Published As

Publication number Publication date
KR970063256A (ko) 1997-09-12

Similar Documents

Publication Publication Date Title
US6172918B1 (en) Semiconductor memory device allowing high-speed operation of internal data buses
US6144587A (en) Semiconductor memory device
US7061817B2 (en) Data path having grounded precharge operation and test compression capability
US5638317A (en) Hierarchical DRAM array with grouped I/O lines and high speed sensing circuit
US5418737A (en) DRAM with sub data lines and match lines for test
US5386394A (en) Semiconductor memory device for performing parallel operations on hierarchical data lines
US7248534B2 (en) Semiconductor memory device
US5808930A (en) Semiconductor memory device having improved wiring architecture
JP4005535B2 (ja) 半導体記憶装置
JP2000030457A (ja) 半導体記憶装置
KR100311328B1 (ko) 메모리와 논리 회로를 혼재하고 내부 버스폭을 매우 크게 취한 반도체 집적 회로 장치
EP0490363B1 (en) Semiconductor memory device capable of directly reading the potential of bit lines
US5808933A (en) Zero-write-cycle memory cell apparatus
US5966340A (en) Semiconductor memory device having hierarchical word line structure
US6266266B1 (en) Integrated circuit design exhibiting reduced capacitance
US5986955A (en) Method and apparatus for hiding data path equilibration time
US5828622A (en) Clocked sense amplifier with wordline tracking
JP3366216B2 (ja) 半導体記憶装置
US5463584A (en) Semiconductor memory device
KR100191467B1 (ko) 공유 데이터 라인 구조를 갖는 반도체 메모리 장치
KR100367159B1 (ko) 반도체 메모리소자
US6934208B2 (en) Apparatus and method for a current limiting bleeder device shared by columns of different memory arrays
KR0184513B1 (ko) 반도체 메모리 장치
JP2005340227A (ja) 半導体記憶装置と半導体装置
KR0142154B1 (ko) 동작전류를 감소시킬 수 있는 반도체 메모리 장치

Legal Events

Date Code Title Description
A201 Request for examination
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20061221

Year of fee payment: 9

LAPS Lapse due to unpaid annual fee