KR100428775B1 - 반도체 메모리 장치 - Google Patents

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KR100428775B1 KR10-2002-0041759A KR20020041759A KR100428775B1 KR 100428775 B1 KR100428775 B1 KR 100428775B1 KR 20020041759 A KR20020041759 A KR 20020041759A KR 100428775 B1 KR100428775 B1 KR 100428775B1
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Abstract

본 발명은 반도체 메모리 장치를 공개한다. 이 장치는 복수개의 워드 라인들과 복수개의 비트 라인쌍들사이에 연결된 복수개의 메모리 셀들을 각각 구비하고 복수개의 블록 선택신호들 각각에 응답하여 선택되는 복수개의 메모리 셀 어레이 블록들, 복수개의 메모리 셀 어레이 블록들 각각의 복수개의 비트 라인쌍들과 데이터를 전송하는 복수개의 메모리 셀 어레이 블록들 각각의 소정 개수의 로컬 데이터 입출력 라인쌍들, 복수개의 비트 라인쌍들 각각의 사이에 연결되고 리드 신호 및 컬럼 어드레스에 의해서 액티브되는 리드 센스 증폭기, 복수개의 비트 라인쌍들 각각과 소정 개수의 로컬 데이터 입출력 라인쌍들 각각의 사이에 연결되고 라이트 신호 및 상기 동일하거나 다른 컬럼 어드레스에 의해서 액티브되는 데이터 입출력 게이트, 및 소정 개수의 로컬 데이터 입출력 라인쌍들 각각의 사이에 연결되고 복수개의 메모리 셀 어레이 블록들중 선택되지 않은 메모리 셀 어레이 블록들 각각의 소정 개수의 로컬 데이터 입출력 라인쌍들을 플로팅 상태로 만들기 위한 플로팅 회로로 구성되어 있다. 따라서, 메모리 셀 어레이가 복수개의 메모리 셀 어레이 블록들로 구성되는 경우에 리드 동작시 선택되지 않은 메모리 셀 어레이 블록들의 리드 센스 증폭기들을 통하여 발생되는 원하지 않는 전류 소모를 방지할 수 있다.

Description

반도체 메모리 장치{Semiconductor memory device}
본 발명은 반도체 메모리 장치에 관한 것으로, 특히 직접 리드 센스 증폭기를 구비한 반도체 메모리 장치에 관한 것이다.
종래의 직접 리드 센스 증폭기를 구비한 반도체 메모리 장치는 리드 컬럼 선택신호가 선택된 메모리 셀 어레이 블록과 선택되지 않은 메모리 셀 어레이 블록의 해당 비트 라인쌍으로 동시에 인가되게 구성되어 있다.
따라서, 종래의 직접 리드 센스 증폭기를 구비한 반도체 메모리 장치는 리드 컬럼 선택신호가 발생되면 선택된 메모리 셀 어레이 블록의 해당 비트 라인쌍에 연결된 직접 리드 센스 증폭기가 동작하여 해당 비트 라인쌍의 데이터를 증폭한다. 이때, 리드 컬럼 선택신호가 선택되지 않은 메모리 셀 어레이 블록의 해당 비트 라인쌍에 연결된 직접 리드 센스 증폭기로 인가됨으로써 선택되지 않은 메모리 셀 어레이 블록의 해당 비트 라인쌍에 연결된 리드 센스 증폭기를 통하여 원하지 않는 전류 소모가 발생하게 된다.
이와같은 전류 소모는 메모리 셀 어레이 블록들의 수가 많아지는 경우에는 무시할 수가 없게 된다.
본 발명의 목적은 직접 리드 센스 증폭기를 통한 원하지 않는 전류 소모를 줄일 수 있는 직접 리드 센스 증폭기를 구비한 반도체 메모리 장치를 제공하는데 있다.
이와같은 목적을 달성하기 위한 본 발명의 직접 리드 센스 증폭기를 구비한 반도체 메모리 장치의 제1형태는 복수개의 워드 라인들과 복수개의 비트 라인쌍들사이에 연결된 복수개의 메모리 셀들을 각각 구비하고 복수개의 블록 선택신호들 각각에 응답하여 선택되는 복수개의 메모리 셀 어레이 블록들, 상기 복수개의 메모리 셀 어레이 블록들 각각의 상기 복수개의 비트 라인쌍들과 데이터를 전송하는 복수개의 메모리 셀 어레이 블록들 각각의 소정 개수의 로컬 데이터 입출력 라인쌍들, 상기 복수개의 비트 라인쌍들 각각의 사이에 연결되고 리드 신호 및 컬럼 어드레스에 의해서 액티브되는 리드 센스 증폭기, 상기 복수개의 비트 라인쌍들 각각과 상기 소정 개수의 로컬 데이터 입출력 라인쌍들 각각의 사이에 연결되고 라이트 신호 및 상기 동일하거나 다른 컬럼 어드레스에 의해서 액티브되는 데이터 입출력 게이트, 및 상기 소정 개수의 로컬 데이터 입출력 라인쌍들 각각의 사이에 연결되고 상기 복수개의 메모리 셀 어레이 블록들중 선택되지 않은 메모리 셀 어레이 블록들 각각의 소정 개수의 로컬 데이터 입출력 라인쌍들을 플로팅 상태로 만들기 위한 플로팅 회로를 구비하는 것을 특징으로 한다.
이와같은 목적을 달성하기 위한 본 발명의 직접 리드 센스 증폭기를 구비한 반도체 메모리 장치의 제2형태는 복수개의 워드 라인들과 복수개의 비트 라인쌍들사이에 연결된 복수개의 메모리 셀들을 각각 구비하고 복수개의 블록 선택신호들 각각에 응답하여 선택되는 복수개의 메모리 셀 어레이 블록들, 상기 복수개의 메모리 셀 어레이 블록들 각각의 상기 복수개의 비트 라인쌍들과 데이터를 전송하는 복수개의 메모리 셀 어레이 블록들 각각의 소정 개수의 로컬 데이터 입출력 라인쌍들, 상기 복수개의 비트 라인쌍들 각각의 사이에 연결되고 리드 신호 및 컬럼 어드레스에 의해서 액티브되는 리드 센스 증폭기, 상기 복수개의 비트 라인쌍들 각각과 상기 소정 개수의 로컬 데이터 입출력 라인쌍들 각각의 사이에 연결되고 라이트 신호 및 상기 동일하거나 다른 컬럼 어드레스에 의해서 액티브되는 데이터 입출력 게이트, 및 상기 복수개의 메모리 셀 어레이 블록들 각각의 소정 개수의 로컬 데이터입출력 라인쌍들 각각의 사이에 연결되어 상기 로컬 데이터 입출력 라인쌍들 각각을 프리차지하기 위한 프리차지 회로를 구비하는 것을 특징으로 한다.
도1은 종래의 직접 리드 센스 증폭기를 구비한 반도체 메모리 장치의 구성을 나타내는 것이다.
도2는 본 발명의 직접 리드 센스 증폭기를 구비한 반도체 메모리 장치의 일실시예의 구성을 나타내는 것이다.
도3은 도2에 나타낸 PMOS센스 증폭기, 리드 센스 증폭기, 데이터 입출력 게이트, 및 NMOS센스 증폭기의 실시예의 구성을 나타내는 회로도이다.
도4는 본 발명의 직접 리드 센스 증폭기를 구비한 반도체 메모리 장치의 다른 실시예의 구성을 나타내는 것이다.
도5는 도4에 나타낸 PMOS센스 증폭기, 리드 센스 증폭기, 데이터 입출력 게이트, 및 NMOS센스 증폭기의 실시예의 구성을 나타내는 회로도이다.
이하, 첨부한 도면을 참고로 하여 본 발명의 직접 리드 센스 증폭기를 구비한 반도체 메모리 장치를 설명하기 전에 종래의 직접 리드 센스 증폭기를 구비한 반도체 메모리 장치를 설명하면 다음과 같다.
도1은 종래의 직접 리드 센스 증폭기를 구비한 반도체 메모리 장치의 일예의 구성을 나타내는 것으로, n개의 메모리 셀 어레이 블록들(50-1 ~ 50-n), 로우 디코더(52), 컬럼 디코더(54), 메모리 셀 어레이 블록들(50-1 ~ 50-n) 각각의 왼쪽의 어레이 비트 라인쌍들((ABL1, ABL1B), (ABL2, ABL2B), ...)에 연결된 비트 라인 프리차지 회로들(BLPRE2), 메모리 셀 어레이 블록들(50-1 ~ 50-n) 각각의 오른쪽의 어레이 비트 라인쌍들((ABL1, ABL1B), (ABL2, ABL2B), ...)에 연결된 비트 라인 프리차지 회로들(BLPRE1), 메모리 셀 어레이 블록들(50-1 ~ 50-n) 각각의 센스 비트 라인쌍들((SBL1, SBL1B), (SBL2, SBL2B), ...)에 연결된 PMOS센스 증폭기(PSA)(56), 리드 센스 증폭기(RSA)(58), 데이터 입출력 게이트(DIOG)(60), 및 NMOS센스 증폭기(62), 메모리 셀 어레이 블록들(50-1 ~ 50-n) 각각의 왼쪽의 어레이 비트 라인쌍들((ABL1, ABL1B), (ABL2, ABL2B), ...)과 센스 비트 라인쌍들((SBL1, SBL1B), (SBL2, SBL2B) ...)사이에 연결된 비트 라인 아이솔레이션 게이트(ISOG2), 메모리 셀 어레이 블록들(50-1 ~ 50-n) 각각의 오른쪽의 어레이 비트 라인쌍들((ABL1, ABL1B), (ABL2, ABL2B), ...)과 센스 비트 라인쌍들((SBL1,SBL1B), (SBL2, SBL2B), ...)사이에 연결된 비트 라인 아이솔레이션 게이트(ISOG1), 로컬 데이터 입출력 라인쌍들((LIO11, LIO11B), (LIO12, LIO12B), ...)에 연결된 로컬 데이터 입출력 라인 프리차지 회로들(IOPRE1, IOPRE12, ...), 및 데이터 입출력 멀티플렉서들(IOMUX)(64-1, 64-2, ...), 데이터 입력 버퍼들(DIB)(66-1, 66-2), 글로벌 데이터 입출력 라인 프리차지 회로들(PRE)(68-1, 68-2), 부하 트랜지스터들(LT)(70-1, 70-2), 데이터 출력 센스 증폭기들(DOSA)(72-1, 72-2), 및 데이터 출력 버퍼들(DOB)(74-1, 74-2)로 구성되어 있다.
도1에서, 비트 라인 아이솔레이션 게이트들(ISO1, ISO2, ...) 각각은 NMOS트랜지스터들(N18, N19)로 구성되고, 비트 라인 프리차지 회로들(BLPRE1, BLPRE2) 각각은 NMOS트랜지스터들(N20, N21, N22)로 구성되고, 데이터 입출력 라인 프리차지 회로들(IOPRE1, IOPRE12, ...) 각각은 NMOS트랜지스터들(N23, N24, N25)로 구성되어 있다.
그리고, 도1에서, 부하 트랜지스터들(70-1, 70-2) 각각은 왼쪽과 오른쪽에 위치한 리드 센스 증폭기들(58) 각각과 데이터 출력 센스 증폭기들(72-1, 72-2)에 공유되는 구성이다.
도1에 나타낸 블록들 각각의 기능을 설명하면 다음과 같다.
로우 디코더(52)는 로우 어드레스를 디코딩하여 복수개의 워드 라인 선택신호들(WL1, ..., WLk)을 발생한다. 컬럼 디코더(54)는 컬럼 어드레스를 디코딩하여 라이트 동작시에는 라이트 컬럼 선택신호들(WCSL1 ~ WCSLm)을 발생하고, 리드 동작시에는 리드 컬럼 선택신호들(RCSL1 ~ RCSLm)을 발생한다. PMOS센스 증폭기(56)는내부 전원전압(VINTA) 레벨의 신호(LA)가 인가되면 비트 라인쌍들((BL1, BL1B), (BL2, BL2B), ...)의 "하이"레벨의 신호를 내부 전원전압(VINTA) 레벨로 증폭한다. 리드 센스 증폭기(58)는 리드 동작시에 부하 트랜지스터(70-1)와 함께 리드 컬럼 선택신호(RCSL)에 응답하여 비트 라인쌍들((BL1, BL1B), (BL2, BL2B), ...)사이의 전압 차를 증폭한다. 데이터 입출력 게이트(60)는 라이트 컬럼 선택신호(WCSL)에 응답하여 로컬 데이터 입출력 라인쌍들((LIO11, LIO11B), (LIO12, LIO12B), ...)의 데이터를 비트 라인쌍들((BL1, BL1B), (BL2, BL2B)) 각각으로 전송한다. NMOS 센스 증폭기(NSA)는 접지전압 레벨의 신호(LAB)가 인가되면 비트 라인쌍들((BL1, BL1B), (BL2, BL2B), ...)의 "로우"레벨의 신호를 접지전압 레벨로 증폭한다. 아이솔레이션 게이트들(ISOG1, ISOG2) 각각은 아이솔레이션 제어신호들(ISO1, ISO2, ...) 각각에 응답하여 어레이 비트 라인쌍((ABL1, ABL1B), (ABL2, ABL2B), ...)과 센스 비트 라인쌍((SBL1, SBL1B), (SBL2, SBL2B), ...)을 연결한다. 비트 라인 프리차지 회로들(BLPRE1, BLPRE2) 각각은 프리차지 제어신호(PRE)에 응답하여 어레이 비트 라인쌍들((ABL2, ABL2B), (ABL1, ABL1B), ...)을 전압(VBL) 레벨로 프리차지한다. 데이터 입출력 라인 프리차지 회로들(IOPRE1, IOPRE12, ...) 각각은 프리차지 제어신호(XPRE)에 응답하여 로컬 데이터 입출력 라인쌍들((LIO1, LIO1B), (LIO12, LIO12B), ...) 각각을 전압(VBL) 레벨로 프리차지한다. 프리차지 제어신호(XPRE1, XPRE12, ...)는 선택된 블록 선택신호(BLK1, BLK12, ...)를 포함하고 있는 프리차지 제어신호(PRE1, PRE12)에 응답하여 "하이"레벨로 천이하고, 선택되지 않은 블록 선택신호를 포함하고 있는 프리차지 제어신호(PRE1, PRE12)에 응답하여 "로우"레벨을 유지한다. 블록 선택신호(BLK1)는 메모리 셀 어레이 블록(50-1)을 선택하기 위한 신호이고, 블록 선택신호(BLK12)는 메모리 셀 어레이 블록(50-1) 또는 메모리 셀 어레이 블록(50-2)을 선택하기 위한 신호이다. 즉, 블록 선택신호(BLK12)는 메모리 셀 어레이 블록(50-1)이 선택되는 경우 또는 메모리 셀 어레이 블록(50-2)이 선택되는 경우에 "하이"레벨로 천이하는 신호이다. 데이터 입출력 멀티플렉서들(64-1, 64-2, ...) 각각은 블록 선택신호들(BLK1, BLK12) 각각에 응답하여 해당 로컬 데이터 입출력 라인쌍들(((LIO11, LIO11B), (LIO12, LIO12B)), ...)과 글로벌 데이터 입출력 라인쌍들((GIO1, GIO1B), (GIO2, DIO2B), ...)사이에 데이터를 전송한다. 리드 동작시에는 해당 로컬 데이터 입출력 라인쌍(((LIO11, LIO11B), (LIO12, LIO12B)), ...)의 데이터를 글로벌 데이터 입출력 라인쌍들((GIO1, GIO1B), (GIO2, DIO2B), ...)으로 전송하고, 라이트 동작시에는 글로벌 데이터 입출력 라인쌍((GIO1, GIO1B), (GIO2, DIO2B), ...)의 데이터를 해당 로컬 데이터 입출력 라인쌍(((LIO11, LIO11B), (LIO12, LIO12B)), ...)으로 전송한다. 데이터 입출력 버퍼들(DIB)(66-1, 66-2) 각각은 라이트 동작시에 데이터를 버퍼하여 글로벌 데이터 입출력 라인쌍들((GIO1, GIO1B), (GIO2, GIO2B))로 출력한다. 글로벌 데이터 입출력 라인 프리차지 회로들(68-1, 68-2)은 프리차지시에는 글로벌 데이터 입출력 라인쌍들((GIO1, GIO1B), (GIO2, GIO2B))을 전압(VBL) 레벨로 프리차지하고, 액티브시에는 전원전압 레벨로 프리차지한다. 데이터 출력 센스 증폭기들(72-1, 72-2) 각각은 리드 동작시에 부하 트랜지스터(70-1, 70-2) 각각과 함께 글로벌 데이터 입출력 라인쌍들((GIO1, GIO1B), (GIO2, GIO2B))의 데이터를 증폭한다. 데이터 출력버퍼들(74-1, 74-2) 각각은 데이터 출력 센스 증폭기들(72-1, 72-2) 각각의 데이터를 버퍼하여 출력한다.
상술한 바와 같은 기능을 가진 종래의 반도체 메모리 장치의 리드 동작을 메모리 셀 어레이 블록(50-1)의 워드 라인 선택신호(WL1) 및 리드 컬럼 선택신호(RCSL1)가 발생되는 경우를 가정하여 설명하면 다음과 같다.
리드 신호가 인가되기 전에 비트 라인 프리차지 회로들(BLRRE1, BLPRE2) 및 로컬 데이터 입출력 라인 프리차지 회로들(IOPRE1, IOPRE12, ...)이 프리차지 제어신호들(PRE, XPRE1, XPRE12, ...)에 응답하여 어레이 비트 라인쌍들((ABL1, ABL1B), (ABL2, ABL2B), ...), 센스 비트 라인쌍들((SBL1, SBL1B), (SBL2, SBL2B), ...), 및 로컬 데이터 입출력 라인쌍들((LIO11, LIO11B), (LIO12, LIO12B), ...)을 전압(VBL) 레벨로 프리차지한다. 그리고, 프리차지 회로들(68-1, 68-2)이 글로벌 데이터 입출력 라인쌍들((GIO1, GIO1B), (GIO2, GIO2B))을 프리차지한다.
액티브 신호와 함께 로우 어드레스가 입력되면, 로우 디코더(52)가 로우 어드레스를 디코딩하여 워드 라인 선택신호(WL1)를 발생한다. 또한, 로우 어드레스중 블록 어드레스를 디코딩하여 "하이"레벨의 블록 선택신호들(BLK1, BLK12)을 발생한다. 그러면, 프리차지 제어신호들(XPRE1, XPRE12)이 접지전압 레벨로 천이하게 되고, 아이솔레이션 제어신호(ISO1)는 고전압 레벨로 천이하게 된다. 이때, 나머지 아이솔레이션 제어신호들(IS02, ...)은 접지전압 레벨로 천이하게 된다. 따라서, 메모리 셀 어레이 블록(50-1)의 비트 라인 아이솔레이션 게이트들(ISOG1, ISOG2)은 고전압 레벨의 아이솔레이션 제어신호(ISO1)에 응답하여 완전하게 온되고, 나머지메모리 셀 어레이 블록들(..., 50-n)의 비트 라인 아이솔레이션 게이트들(ISO1, ISO2)은 완전하게 오프된다. 데이터 입출력 멀티플렉서들(64-1, 64-2)은 "하이"레벨의 블록 선택신호들(BLK1, BLK12)에 응답하여 온된다. 워드 라인 선택신호(WL1)에 응답하여 워드 라인 선택신호(WL1)에 연결된 메모리 셀들(미도시)과 어레이 비트 라인쌍들((ABL1, ABL1B), (ABL2, ABL2B))사이에 전하 공유 동작이 수행된다. 이에 따라, 센스 비트 라인쌍들((SBL1, SBL1B), (SBL2, SBL2B))사이에 소정의 전압 차가 발생하게 된다. 이때, 전원전압 레벨과 접지전압 레벨의 신호들(LA, LAB) 각각에 응답하여 PMOS 센스 증폭기(56)와 NMOS 센스 증폭기(62)가 동작하여 센스 비트 라인쌍들((SBL1, SBL1B), (SBL2, SBL2B), ...)의 신호를 전원전압 레벨과 접지전압 레벨로 증폭한다.
그리고, 리드 신호와 함께 컬럼 어드레스가 입력되면, 컬럼 디코더(54)가 컬럼 어드레스를 디코딩하여 리드 컬럼 선택신호(RCSL1)를 발생한다. 그러면, 리드 센스 증폭기(RSA)와 부하 트랜지스터들(70-1, 70-2)이 동작하여 센스 비트 라인쌍들((SBL1, SBL1B), (SBL2, SBL2B))의 신호를 증폭하여 로컬 데이터 입출력 라인쌍들((LIO1, LIO1B), (LIO12, LIO12B))로 증폭된 데이터를 전송한다.
상세하게 설명하지 않았지만, 라이트 동작시에는 라이트 신호와 함께 컬럼 어드레스가 입력되면 컬럼 디코더(54)가 컬럼 어드레스를 디코딩하여 라이트 컬럼 선택신호(WCSL1)를 발생한다. 그러면, 데이터 입출력 게이트(60)가 온되어 로컬 데이터 입출력 라인쌍들((LIO1, LIO1B), (LIO12, LIO12B))로 전송된 데이터를 센스 비트 라인쌍들((SBL1, SBL1B), (SBL2, SBL2B))로 전송한다. 이때, 리드 컬럼 선택신호(RCSL1)가 발생되지 않기 때문에 리드 센스 증폭기(58)는 동작을 수행하지 않게 된다.
상술한 바와 같은 종래의 반도체 메모리 장치는 리드 컬럼 선택신호(RCSL1)가 발생되는 경우에 선택된 메모리 셀 어레이 블록(50-1)의 리드 센스 증폭기(58) 뿐만아니라 선택되지 않은 메모리 셀 어레이 블록들(50-2 ~ 50-n)의 리드 센스 증폭기(58)들로도 "하이"레벨의 리드 컬럼 선택신호(RCSL1)가 인가되게 된다. 이때, 선택되지 않은 메모리 셀 어레이 블록들(50-2 ~ 50-n)의 리드 센스 증폭기(58)들의 센스 비트 라인쌍들((SBL1, SBL1B), (SBL2, SBL2B))이 전압(VINTA/2)으로 프리차지되어 있고, 도시되지 않은 로컬 데이터 입출력 라인쌍들((LIO23, LIO23B) ~ (LIOnn, LIOnnB))이 전압(VBL) 레벨로 프리차지되어 있다. 따라서, 선택되지 않은 메모리 셀 어레이 블록들(50-2 ~ 50-n)의 리드 센스 증폭기(58)를 통하여 원하지 않는 전류 소모가 발생하게 된다.
종래의 반도체 메모리 장치는 메모리 셀 어레이 블록들의 수가 많아지고 이에 따라 하나의 "하이"레벨의 리드 컬럼 선택신호에 응답하여 온되는 리드 센스 증폭기들의 수가 많아지게 되면 리드 센스 증폭기들에서 소모되는 전류가 무시할 수 없게 된다.
도2는 본 발명의 직접 리드 센스 증폭기를 구비한 반도체 메모리 장치의 일실시예의 구성을 나타내는 것으로, 도1의 데이터 입출력 라인 프리차지 회로들(IOPRE1, IOPRE12, ...)을 데이터 입출력 라인 프리차지 회로들(IOPRE1', IOPRE12', ...)로 대체하여 구성되어 있다.
도2에서, 데이터 입출력 라인 프리차지 회로들(IOPRE1', IOPRE12', ...) 각각은 NMOS트랜지스터(N26)로 구성되어 있고, NMOS트랜지스터(N26)는 로컬 데이터 입출력 라인쌍들((LIO1, LIO1B), (LIO12, LIO12B), ...) 각각의 사이에 연결되어 있다.
도3은 도2에 나타낸 PMOS센스 증폭기, 리드 센스 증폭기, 데이터 입출력 게이트, 및 NMOS센스 증폭기의 실시예의 구성을 나타내는 회로도로서, PMOS센스 증폭기(PSA)는 PMOS트랜지스터들(P1, P2)로 구성되고, 리드 센스 증폭기(RSA)는 NMOS트랜지스터들(N1, N2, N3)로 구성되고, 데이터 입출력 게이트(DIOG)는 NMOS트랜지스터들(N4, N5)로 구성되고, NMOS센스 증폭기(NSA)는 NMOS트랜지스터들(N6, N7)로 구성되어 있다.
도2에 나타낸 반도체 메모리 장치의 동작을 도1에 나타낸 반도체 메모리 장치의 동작과 다른 내용을 중심으로 설명하면 다음과 같다.
프리차지 동작시에 프리차지 제어신호들(XPRE1, XPRE12, ...)에 응답하여 로컬 데이터 입출력 라인쌍들((LIO11, LIO11B), (LIO12, LIO12B), ...)이 플로팅된다.
액티브 동작시에 프리차지 회로들(68-1, 68-2)은 글로벌 데이터 입출력 라인쌍들((GIO1, GIO1B), (GIO2, GIO2B))을 전원전압 레벨로 만든다. 이때, 선택된 메모리 셀 어레이 블록(50-1)의 로컬 데이터 입출력 라인쌍들((LIO11, LIO11B), (LIO12, LIO12B))에 연결된 데이터 입출력 멀티플렉서들(64-1, 64-2)이 온된다. 따라서, 글로벌 데이터 입출력 라인쌍들((GIO1, GIO1B), (GIO2, GIO2B))의 전원전압레벨이 로컬 데이터 입출력 라인쌍들((LIO11, LIO11B), (LIO12, LIO12B))로 전송된다. 그러나, 선택되지 않은 메모리 셀 어레이 블록들(50-2 ~ 50-n)의 로컬 데이터 입출력 라인쌍들은 계속해서 플로팅 상태를 유지한다.
리드 동작시에 선택된 메모리 셀 어레이 블록(50-1)의 센스 비트 라인쌍들((SBL1, SBL1B), (SBL2, SBL2B))의 데이터는 로컬 데이터 입출력 라인쌍들((LIO11, LIO11B), (LIO12, LIO12B))을 통하여 글로벌 데이터 입출력 라인쌍들((GIO1, CIO1B), (GIO2, GIO2B))로 전송된다. 이때, 선택되지 않은 메모리 셀 어레이 블록들(50-2 ~ 50-n)의 로컬 데이터 입출력 라인쌍들이 플로팅 상태를 유지하기 때문에 센스 비트 라인쌍들((SBL1, SBL1B), (SBL2, SBL2B))사이에 연결된 리드 센스 증폭기(RSA)들을 구성하는 도3의 NMOS트랜지스터들(N1, N2, N3)을 통하여 전류 소모가 발생되지 않게 된다.
도4는 본 발명의 직접 리드 센스 증폭기를 구비한 반도체 메모리 장치의 다른 실시예의 구성을 나타내는 것으로, 도1의 반도체 메모리 장치의 리드 센스 증폭기들(58) 각각에 NMOS트랜지스터(N27)를 추가적으로 연결하여 구성되어 있다.
도4에서, NMOS트랜지스터들(N27) 각각은 리드 센스 증폭기(58)와 접지전압사이에 연결되고, 프리차지 제어신호들(XPRE1, XPRE12, ...)의 반전된 프리차지 제어신호들(XPRE1B, XPRE12B, ...)이 각각의 게이트로 인가되어 구성되어 있다.
도5는 도4에 나타낸 PMOS센스 증폭기, 리드 센스 증폭기, 데이터 입출력 게이트, 및 NMOS센스 증폭기의 실시예의 구성을 나타내는 회로도로서, 도3의 리드 센스 증폭기(RSA)를 구성하는 NMOS트랜지스터(N1)의 소스와 접지전압사이에 NMOS트랜지스터(N27)를 추가하여 구성되어 있다.
도5에서, NMOS트랜지스터(N27)의 게이트는 반전된 프리차지 제어신호(XPREB)가 인가되고, 드레인은 NMOS트랜지스터(N1)의 소스에 연결되고, 소스는 접지전압에 연결되어 있다.
도4에 나타낸 반도체 메모리 장치의 동작을 도1에 나타낸 반도체 메모리 장치의 동작과 관련하여 설명하면 다음과 같다.
도4에 나타낸 반도체 메모리 장치의 프리차지 동작은 도1에 나타낸 반도체 메모리 장치의 프리차지 동작과 동일하다.
액티브 동작시에 반전된 프리차지 제어신호들(XPRE1B, XPRE12B) 각각에 응답하여 선택된 메모리 셀 어레이 블록(50-1)의 센스 비트 라인쌍들((SBL1, SBL1B), (SBL2, SBL2B), ...)사이에 연결된 리드 센스 증폭기(58)들에 연결된 NMOS트랜지스터(N27)들이 온된다. 그러나, 선택되지 않은 메모리 셀 어레이 블록들(50-2 ~ 50-n)의 센스 비트 라인쌍들((SBL1, SBL1B), (SBL2, SBL2B), ...)사이에 연결된 리드 센스 증폭기(58)들에 연결된 NMOS트랜지스터(N27)이 오프된다. 그 이외의 다른 블록들의 동작은 도14에 나타낸 반도체 메모리 장치의 동작과 동일하다.
리드 동작시에 리드 컬럼 선택신호(RCSL1)를 발생되면, 선택된 메모리 셀 어레이 블록(50-1)의 센스 비트 라인쌍들((SBL1, SBL1B), (SBL2, SBL2B))사이에 연결된 리드 센스 증폭기(RSA)들이 동작하여 센스 비트 라인쌍들((SBL1, SBL1B), (SBL2, SBL2B))의 신호를 증폭하여 로컬 데이터 입출력 라인쌍들((LIO1, LIO1B), (LIO12, LIO12B))로 증폭된 데이터를 전송한다. 그러나, 선택되지 않은 메모리 셀어레이 블록들(50-2 ~ 50-n)의 센스 비트 라인쌍들((SBL1, SBL1B), (SBL2, SBL2B))사이에 연결된 리드 센스 증폭기(RSA)들의 동작이 디스에이블된다. 따라서, 선택되지 않은 메모리 셀 어레이 블록들(50-2 ~ 50-n)의 미도시된 로컬 데이터 입출력 라인쌍들로부터 리드 센스 증폭기(RSA)들을 구성하는 도5의 NMOS트랜지스터들(N1, N2, N3, N27)을 통한 전류 소모를 방지할 수 있다.
상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
따라서, 본 발명의 반도체 메모리 장치는 메모리 셀 어레이가 복수개의 메모리 셀 어레이 블록들로 구성되는 경우에 리드 동작시 선택되지 않은 메모리 셀 어레이 블록들의 리드 센스 증폭기들을 통하여 발생되는 원하지 않는 전류 소모를 방지할 수 있다.

Claims (7)

  1. 복수개의 워드 라인들과 복수개의 비트 라인쌍들사이에 연결된 복수개의 메모리 셀들을 각각 구비하고 복수개의 블록 선택신호들 각각에 응답하여 선택되는 복수개의 메모리 셀 어레이 블록들;
    상기 복수개의 메모리 셀 어레이 블록들 각각의 상기 복수개의 비트 라인쌍들과 데이터를 전송하는 복수개의 메모리 셀 어레이 블록들 각각의 소정 개수의 로컬 데이터 입출력 라인쌍들;
    상기 복수개의 비트 라인쌍들 각각의 사이에 연결되고 리드 신호 및 컬럼 어드레스에 의해서 액티브되는 리드 센스 증폭기;
    상기 복수개의 비트 라인쌍들 각각과 상기 소정 개수의 로컬 데이터 입출력 라인쌍들 각각의 사이에 연결되고 라이트 신호 및 상기 동일하거나 다른 컬럼 어드레스에 의해서 액티브되는 데이터 입출력 게이트; 및
    상기 소정 개수의 로컬 데이터 입출력 라인쌍들 각각의 사이에 연결되고 상기 복수개의 메모리 셀 어레이 블록들중 선택되지 않은 메모리 셀 어레이 블록들 각각의 소정 개수의 로컬 데이터 입출력 라인쌍들을 플로팅 상태로 만들기 위한 플로팅 회로를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  2. 제1항에 있어서, 상기 리드 센스 증폭기는
    상기 비트 라인에 연결된 제1단자와 상기 상보적인 로컬 데이터 입출력 라인과 공통 노드에 각각 연결된 제2 및 제3단자를 가진 제1트랜지스터;
    상기 상보적인 비트 라인에 연결된 제1단자와 상기 로컬 데이터 입출력 라인과 상기 공통 노드에 각각 연결된 제2 및 제3단자를 가진 제2트랜지스터; 및
    상기 리드 신호 및 상기 컬럼 어드레스에 의해서 제어되는 제1단자와 상기 공통 노드와 접지전압에 각각 연결된 제2 및 제3단자를 가진 제3트랜지스터를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  3. 제1항에 있어서, 상기 데이터 입출력 게이트는
    상기 라이트 신호 및 상기 동일하거나 다른 컬럼 어드레스에 의해서 제어되는 제1단자와 상기 로컬 데이터 입출력 라인과 상기 비트 라인에 각각 연결된 제2 및 제3단자를 가진 제4트랜지스터; 및
    상기 라이트 신호 및 상기 동일하거나 다른 컬럼 어드레스에 의해서 제어되는 제1단자와 상기 상보적인 로컬 데이터 입출력 라인과 상기 상보적인 비트 라인에 각각 연결된 제2 및 제3단자를 가진 제5트랜지스터를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  4. 제1항에 있어서, 상기 플로팅 회로는
    상기 블록 선택신호에 응답하는 제1단자와 상기 로컬 데이터 입출력 라인 및 상보적인 로컬 데이터 입출력 라인에 각각 연결된 제2 및 제3단자를 가진 제6트랜지스터를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  5. 복수개의 워드 라인들과 복수개의 비트 라인쌍들사이에 연결된 복수개의 메모리 셀들을 각각 구비하고 복수개의 블록 선택신호들 각각에 응답하여 선택되는 복수개의 메모리 셀 어레이 블록들;
    상기 복수개의 메모리 셀 어레이 블록들 각각의 상기 복수개의 비트 라인쌍들과 데이터를 전송하는 복수개의 메모리 셀 어레이 블록들 각각의 소정 개수의 로컬 데이터 입출력 라인쌍들;
    상기 복수개의 비트 라인쌍들 각각의 사이에 연결되고 리드 신호 및 컬럼 어드레스에 의해서 액티브되는 리드 센스 증폭기;
    상기 복수개의 비트 라인쌍들 각각과 상기 소정 개수의 로컬 데이터 입출력 라인쌍들 각각의 사이에 연결되고 라이트 신호 및 상기 동일하거나 다른 컬럼 어드레스에 의해서 액티브되는 데이터 입출력 게이트; 및
    상기 복수개의 메모리 셀 어레이 블록들 각각의 소정 개수의 로컬 데이터 입출력 라인쌍들 각각의 사이에 연결되어 상기 로컬 데이터 입출력 라인쌍들 각각을 프리차지하기 위한 프리차지 회로를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  6. 제5항에 있어서, 상기 리드 센스 증폭기는
    상기 비트 라인에 연결된 제1단자와 상기 상보적인 로컬 데이터 입출력 라인과 제1노드에 각각 연결된 제2 및 제3단자를 가진 제1트랜지스터;
    상기 상보적인 비트 라인에 연결된 제1단자와 상기 로컬 데이터 입출력 라인과 상기 제1노드에 각각 연결된 제2 및 제3단자를 가진 제2트랜지스터;
    상기 리드 신호 및 상기 컬럼 어드레스에 의해서 제어되는 제1단자와 상기 제1노드와 제2노드에 각각 연결된 제2 및 제3단자를 가진 제3트랜지스터; 및
    상기 블록 선택신호에 응답하는 제1단자와 상기 제2노드와 접지전압에 각각 연결된 제2 및 제3단자를 가진 제4트랜지스터를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  7. 제5항에 있어서, 상기 데이터 입출력 게이트는
    상기 라이트 신호 및 상기 동일하거나 다른 컬럼 어드레스에 의해서 제어되는 제1단자와 상기 로컬 데이터 입출력 라인과 상기 비트 라인에 각각 연결된 제2 및 제3단자를 가진 제5트랜지스터; 및
    상기 라이트 신호 및 상기 동일하거나 다른 컬럼 어드레스에 의해서 제어되는 제1단자와 상기 상보적인 로컬 데이터 입출력 라인과 상기 상보적인 비트 라인에 각각 연결된 제2 및 제3단자를 가진 제6트랜지스터를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
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