JP3459192B2 - 半導体集積回路 - Google Patents
半導体集積回路Info
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- G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
- G11C11/409—Read-write [R-W] circuits
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- G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
- G11C11/4074—Power supply or voltage generation circuits, e.g. bias voltage generators, substrate voltage generators, back-up power, power control circuits
Description
【０００１】
【発明の属する技術分野】本発明は、レイアウト面積の
増加を抑制し、かつ半導体集積回路自体の動作速度やエ
レクトロマイグレーション耐性を向上させながら、複数
のメモリセルやセンスアンプ等に対して、より安定した
電源電位を供給することができる電源電位供給回路を備
えた半導体集積回路に関するものである。
増加を抑制し、かつ半導体集積回路自体の動作速度やエ
レクトロマイグレーション耐性を向上させながら、複数
のメモリセルやセンスアンプ等に対して、より安定した
電源電位を供給することができる電源電位供給回路を備
えた半導体集積回路に関するものである。
【０００２】
【従来の技術】従来の半導体集積回路における電源電位
供給回路の説明として、メモリセルに接続されたセンス
アンプを駆動させるための電源を発生させるセンスアン
プ駆動用電源発生回路を例に挙げる。このようなセンス
アンプ駆動用電源発生回路は、演算増幅器と、その演算
増幅器の出力端子がゲートに接続された電源電位供給回
路としてのＭＯＳ型トランジスタとで構成されている。
ＭＯＳ型トランジスタのソースは外部電源電位に、ドレ
インはセンスアンプ駆動用電源配線を介して各センスア
ンプアレイにそれぞれ接続されている。演算増幅器の二
つの入力端子には、電源電位供給回路（ＭＯＳ型トラン
ジスタ）の出力信号（センスアンプ駆動用電源電位）と
センスアンプ駆動用電源電位に関する基準電位とが入力
される。
供給回路の説明として、メモリセルに接続されたセンス
アンプを駆動させるための電源を発生させるセンスアン
プ駆動用電源発生回路を例に挙げる。このようなセンス
アンプ駆動用電源発生回路は、演算増幅器と、その演算
増幅器の出力端子がゲートに接続された電源電位供給回
路としてのＭＯＳ型トランジスタとで構成されている。
ＭＯＳ型トランジスタのソースは外部電源電位に、ドレ
インはセンスアンプ駆動用電源配線を介して各センスア
ンプアレイにそれぞれ接続されている。演算増幅器の二
つの入力端子には、電源電位供給回路（ＭＯＳ型トラン
ジスタ）の出力信号（センスアンプ駆動用電源電位）と
センスアンプ駆動用電源電位に関する基準電位とが入力
される。
【０００３】このように構成されたセンスアンプ駆動用
電源発生回路では、センスアンプ駆動用電源発生回路の
出力端子であるＭＯＳ型トランジスタのドレイン電位
が、センスアンプでの電流消費等によりセンスアンプ駆
動用電源電位に関する基準電位よりも低くなった場合に
は、演算増幅器からの出力信号によりＭＯＳ型トランジ
スタが導通状態になり、外部電源電位によりＭＯＳ型ト
ランジスタのドレイン電位が上昇する。一方、センスア
ンプ駆動用電源発生回路の出力端子であるＭＯＳ型トラ
ンジスタのドレイン電位が、センスアンプ駆動用電源電
位に関する基準電位よりも大きくなった場合には、演算
増幅器からの出力信号によりＭＯＳ型トランジスタが非
導通状態になり、ＭＯＳ型トランジスタのドレインへの
外部電源電位の供給は停止する。その後、センスアンプ
駆動電源電位はメモリセルやセンスアンプ等における電
流消費により低下していくが、基準電位よりも小さくな
った時には前述したように外部電源電位がＭＯＳ型トラ
ンジスタに供給される。以上のような動作により、ＭＯ
Ｓ型トランジスタのドレイン、すなわち、センスアンプ
駆動用電源発生回路の出力端子は、所望の値のセンスア
ンプ駆動用電源電位に保持され、そのセンスアンプ駆動
用電源電位は各センスアンプに供給される。
電源発生回路では、センスアンプ駆動用電源発生回路の
出力端子であるＭＯＳ型トランジスタのドレイン電位
が、センスアンプでの電流消費等によりセンスアンプ駆
動用電源電位に関する基準電位よりも低くなった場合に
は、演算増幅器からの出力信号によりＭＯＳ型トランジ
スタが導通状態になり、外部電源電位によりＭＯＳ型ト
ランジスタのドレイン電位が上昇する。一方、センスア
ンプ駆動用電源発生回路の出力端子であるＭＯＳ型トラ
ンジスタのドレイン電位が、センスアンプ駆動用電源電
位に関する基準電位よりも大きくなった場合には、演算
増幅器からの出力信号によりＭＯＳ型トランジスタが非
導通状態になり、ＭＯＳ型トランジスタのドレインへの
外部電源電位の供給は停止する。その後、センスアンプ
駆動電源電位はメモリセルやセンスアンプ等における電
流消費により低下していくが、基準電位よりも小さくな
った時には前述したように外部電源電位がＭＯＳ型トラ
ンジスタに供給される。以上のような動作により、ＭＯ
Ｓ型トランジスタのドレイン、すなわち、センスアンプ
駆動用電源発生回路の出力端子は、所望の値のセンスア
ンプ駆動用電源電位に保持され、そのセンスアンプ駆動
用電源電位は各センスアンプに供給される。
【０００４】
【発明が解決しようとする課題】しかしながら、上述の
ような従来の半導体集積回路における電源電位供給回路
においては、センスアンプ駆動用電源発生回路における
電源電位供給回路の出力端子（ＭＯＳ型トランジスタの
ドレイン）は、共通して複数のセンスアンプに駆動用電
源電位を供給するように接続されている。従って、電源
電位供給回路の出力端子の近くに配置されているセンス
アンプには安定したセンスアンプ駆動用電源電位が供給
されるが、電源供給回路の出力端子から離れて配置され
ているセンスアンプに供給される駆動用電源電位は、セ
ンスアンプ駆動用電源配線における負荷抵抗及び寄生抵
抗やセンスアンプでの電流消費によって低下してしま
い、延いては半導体装置自体の動作速度の低下を抑制す
ることが困難になる。
ような従来の半導体集積回路における電源電位供給回路
においては、センスアンプ駆動用電源発生回路における
電源電位供給回路の出力端子（ＭＯＳ型トランジスタの
ドレイン）は、共通して複数のセンスアンプに駆動用電
源電位を供給するように接続されている。従って、電源
電位供給回路の出力端子の近くに配置されているセンス
アンプには安定したセンスアンプ駆動用電源電位が供給
されるが、電源供給回路の出力端子から離れて配置され
ているセンスアンプに供給される駆動用電源電位は、セ
ンスアンプ駆動用電源配線における負荷抵抗及び寄生抵
抗やセンスアンプでの電流消費によって低下してしま
い、延いては半導体装置自体の動作速度の低下を抑制す
ることが困難になる。
【０００５】また、従来の半導体集積回路における電源
電位供給回路においては、一つの電源電位供給回路（Ｍ
ＯＳ型トランジスタ）によって複数のセンスアンプへ駆
動電源電位が供給されているので、特にＭＯＳ型トラン
ジスタの出力端子の配線部分において、エレクトロマイ
グレーション耐性が低下してしまうという問題が発生す
る。このようなエレクトロマイグレーション耐性の低下
を抑制するために、ＭＯＳ型トランジスタの出力端子の
配線幅を大きくし、各センスアンプを駆動させるのに充
分な電源電位を供給するためにＭＯＳ型トランジスタの
ゲート電極幅を大きくすることも考えられるが、その場
合には半導体チップのレイアウト面積の増大を抑制する
ことが困難になる。
電位供給回路においては、一つの電源電位供給回路（Ｍ
ＯＳ型トランジスタ）によって複数のセンスアンプへ駆
動電源電位が供給されているので、特にＭＯＳ型トラン
ジスタの出力端子の配線部分において、エレクトロマイ
グレーション耐性が低下してしまうという問題が発生す
る。このようなエレクトロマイグレーション耐性の低下
を抑制するために、ＭＯＳ型トランジスタの出力端子の
配線幅を大きくし、各センスアンプを駆動させるのに充
分な電源電位を供給するためにＭＯＳ型トランジスタの
ゲート電極幅を大きくすることも考えられるが、その場
合には半導体チップのレイアウト面積の増大を抑制する
ことが困難になる。
【０００６】
【課題を解決するための手段】本発明は、半導体装置の
外部からの外部電源電位を供給する外部電源電位配線
と、第１のメモリセルに接続された第１のセンスアンプ
と、第２のメモリセルに接続された第２のセンスアンプ
と、第１のスイッチ手段を介して第１のセンスアンプに
第１のセンスアンプ駆動用電源電位を供給する第１の配
線と、第２のスイッチ手段を介して第２のセンスアンプ
に第２のセンスアンプ駆動用電源電位を供給する第２の
配線と、外部電源電位配線と第１の配線との間に接続さ
れた第３のスイッチ手段と、外部電源電位配線と第２の
配線との間に接続された第４のスイッチ手段と、基準電
位と第１のセンスアンプ駆動用電源電位とを比較し、そ
の比較結果である出力信号によって第３及び第４のスイ
ッチ手段を制御する制御回路とを有する半導体集積回路
を提供することにより、センスアンプに対してセンスア
ンプ駆動用電源電位を安定して供給することができるよ
うにし、半導体装置における動作速度の低下を抑制する
ものである。
外部からの外部電源電位を供給する外部電源電位配線
と、第１のメモリセルに接続された第１のセンスアンプ
と、第２のメモリセルに接続された第２のセンスアンプ
と、第１のスイッチ手段を介して第１のセンスアンプに
第１のセンスアンプ駆動用電源電位を供給する第１の配
線と、第２のスイッチ手段を介して第２のセンスアンプ
に第２のセンスアンプ駆動用電源電位を供給する第２の
配線と、外部電源電位配線と第１の配線との間に接続さ
れた第３のスイッチ手段と、外部電源電位配線と第２の
配線との間に接続された第４のスイッチ手段と、基準電
位と第１のセンスアンプ駆動用電源電位とを比較し、そ
の比較結果である出力信号によって第３及び第４のスイ
ッチ手段を制御する制御回路とを有する半導体集積回路
を提供することにより、センスアンプに対してセンスア
ンプ駆動用電源電位を安定して供給することができるよ
うにし、半導体装置における動作速度の低下を抑制する
ものである。
【０００７】また本発明は、半導体装置の外部からの外
部電源電位を供給する外部電源電位配線と、複数のメモ
リセルにそれぞれ接続された複数のセンスアンプからな
るセンスアンプアレイと、センスアンプ駆動用電源電位
を供給するセンスアンプ駆動用電源電位配線に第１のス
イッチ手段を介して接続され、かつセンスアンプアレイ
における第１端部に配置された第１のセンスアンプと、
センスアンプ駆動用電源電位配線に第２のスイッチ手段
を介して接続され、かつセンスアンプアレイにおける第
２端部に配置された第２のセンスアンプと、外部電源電
位配線とセンスアンプ駆動用電源電位配線との間に接続
された第３のスイッチ手段と、第２のスイッチ手段及び
センスアンプ駆動用電源電位配線の接続点におけるセン
スアンプ駆動用電源電位と基準電位とを比較し、その比
較結果である出力信号によって第３のスイッチ手段を制
御する制御回路とを有する半導体集積回路を提供するこ
とにより、センスアンプに対してセンスアンプ駆動用電
源電位をより安定して供給することができるようにし、
半導体装置における動作速度の低下を抑制することがで
きるものである。
部電源電位を供給する外部電源電位配線と、複数のメモ
リセルにそれぞれ接続された複数のセンスアンプからな
るセンスアンプアレイと、センスアンプ駆動用電源電位
を供給するセンスアンプ駆動用電源電位配線に第１のス
イッチ手段を介して接続され、かつセンスアンプアレイ
における第１端部に配置された第１のセンスアンプと、
センスアンプ駆動用電源電位配線に第２のスイッチ手段
を介して接続され、かつセンスアンプアレイにおける第
２端部に配置された第２のセンスアンプと、外部電源電
位配線とセンスアンプ駆動用電源電位配線との間に接続
された第３のスイッチ手段と、第２のスイッチ手段及び
センスアンプ駆動用電源電位配線の接続点におけるセン
スアンプ駆動用電源電位と基準電位とを比較し、その比
較結果である出力信号によって第３のスイッチ手段を制
御する制御回路とを有する半導体集積回路を提供するこ
とにより、センスアンプに対してセンスアンプ駆動用電
源電位をより安定して供給することができるようにし、
半導体装置における動作速度の低下を抑制することがで
きるものである。
【０００８】
【発明の実施の形態】本発明の実施の形態を、256MbDRA
M（Dynamic Random Access Memory）を例に挙げて以下
図面を参照しながら説明する。
M（Dynamic Random Access Memory）を例に挙げて以下
図面を参照しながら説明する。
【０００９】図１は、第１の実施の形態におけるセンス
アンプ駆動用電源発生回路とセンスアンプアレイとの接
続関係を表した図である。
アンプ駆動用電源発生回路とセンスアンプアレイとの接
続関係を表した図である。
【００１０】第１の実施の形態において、256MbDRAMは3
2MbのメモリセルアレイＭＡｉ（ｉ＝１０１〜１０８）
に分割されている。図１に示された32Mbのメモリセルア
レイＭＡ１０１及びＭＡ１０２は、複数のメモリセルＭ
Ｃｉ（ｉ＝１〜２５６）からなる2Mbのメモリセルアレ
イＭＣＡｉ（ｉ＝１０１〜１１６）及び2Mbのメモリセ
ルアレイＭＣＡｉ（ｉ＝１１７〜１３２）でそれぞれ構
成されている。2MbのメモリセルアレＭＣＡｉ（ｉ＝１
０１〜１３２）には、複数のセンスアンプからなるセン
スアンプアレイＳＡＡｉ（ｉ＝１０１〜１３４）がそれ
ぞれ接続されており、2MbのメモリセルアレイＭＣＡｉ
（ｉ＝１０１〜１３２）とセンスアンプアレイＳＡＡｉ
（ｉ＝１０１〜１３４）とは交互に配置されている。
2MbのメモリセルアレイＭＡｉ（ｉ＝１０１〜１０８）
に分割されている。図１に示された32Mbのメモリセルア
レイＭＡ１０１及びＭＡ１０２は、複数のメモリセルＭ
Ｃｉ（ｉ＝１〜２５６）からなる2Mbのメモリセルアレ
イＭＣＡｉ（ｉ＝１０１〜１１６）及び2Mbのメモリセ
ルアレイＭＣＡｉ（ｉ＝１１７〜１３２）でそれぞれ構
成されている。2MbのメモリセルアレＭＣＡｉ（ｉ＝１
０１〜１３２）には、複数のセンスアンプからなるセン
スアンプアレイＳＡＡｉ（ｉ＝１０１〜１３４）がそれ
ぞれ接続されており、2MbのメモリセルアレイＭＣＡｉ
（ｉ＝１０１〜１３２）とセンスアンプアレイＳＡＡｉ
（ｉ＝１０１〜１３４）とは交互に配置されている。
【００１１】センスアンプ駆動用電源電位配線Ｓ１０１
〜Ｓ１３４は、それぞれセンスアンプアレイＳＡＡｉ
（ｉ＝１０１〜１３４）の中の複数のセンスアンプに対
してセンスアンプ駆動用電源電位ＶDIを共通して供給す
るようにセンスアンプアレイＳＡＡｉ（ｉ＝１０１〜３
４）を横切るように配線されているので、センスアンプ
駆動用電源電位配線Ｓ１０１〜Ｓ１３４は、センスアン
プ駆動用電源電位配線Ｓ１０１〜Ｓ１３４毎に負荷抵抗
Ｒ１０１〜Ｒ１３４を有している。また、図１に示すよ
うに、例えば、隣接する32MbのメモリセルアレイＭＡ１
０１及びＭＡ１０２において、センスアンプ駆動用電源
電位配線Ｓ１０１〜Ｓ１１７はそれぞれセンスアンプ駆
動用電源電位配線Ｓ１１８〜Ｓ１３４に接続されてお
り、かつセンスアンプ駆動用電源電位配線Ｓ１０１〜Ｓ
１３４のそれぞれは32MbのメモリセルアレイＭＡ１０１
及びＭＡ１０２のそれぞれの両端において接続されてい
るので、各センスアンプ駆動用電源電位配線Ｓ１０１〜
Ｓ１３４の間には、寄生抵抗Ｒ１３５〜Ｒ１８２が発生
する。
〜Ｓ１３４は、それぞれセンスアンプアレイＳＡＡｉ
（ｉ＝１０１〜１３４）の中の複数のセンスアンプに対
してセンスアンプ駆動用電源電位ＶDIを共通して供給す
るようにセンスアンプアレイＳＡＡｉ（ｉ＝１０１〜３
４）を横切るように配線されているので、センスアンプ
駆動用電源電位配線Ｓ１０１〜Ｓ１３４は、センスアン
プ駆動用電源電位配線Ｓ１０１〜Ｓ１３４毎に負荷抵抗
Ｒ１０１〜Ｒ１３４を有している。また、図１に示すよ
うに、例えば、隣接する32MbのメモリセルアレイＭＡ１
０１及びＭＡ１０２において、センスアンプ駆動用電源
電位配線Ｓ１０１〜Ｓ１１７はそれぞれセンスアンプ駆
動用電源電位配線Ｓ１１８〜Ｓ１３４に接続されてお
り、かつセンスアンプ駆動用電源電位配線Ｓ１０１〜Ｓ
１３４のそれぞれは32MbのメモリセルアレイＭＡ１０１
及びＭＡ１０２のそれぞれの両端において接続されてい
るので、各センスアンプ駆動用電源電位配線Ｓ１０１〜
Ｓ１３４の間には、寄生抵抗Ｒ１３５〜Ｒ１８２が発生
する。
【００１２】センスアンプ駆動用電源電位配線Ｓ１０１
〜Ｓ１３４と外部電源電位ＶDDとの間には、センスアン
プ駆動用電源電位供給回路であるＰチャンネル型ＭＯＳ
トランジスタ（以下、ＰＭＯＳとする）Ｔｒ１０１〜Ｔ
ｒ１３４がそれぞれ接続されている。これらのＰＭＯＳ
Ｔｒ１０１〜Ｔｒ１３４のゲート幅の総和は、例えば、
二つの32Mbのメモリセルアレイに関する全てのセンスア
ンプに対して一つのＰＭＯＳＴｒでセンスアンプ駆動用
電源電位を供給する場合のその一つのＰＭＯＳＴｒのゲ
ート幅と同じになっている。そして、ＰＭＯＳＴｒ１０
１〜Ｔｒ１１７のゲート電極は制御回路である演算増幅
器Ａ１０１の出力端子に接続されており、ＰＭＯＳＴｒ
１１８〜Ｔｒ１３４のゲート電極は制御回路である演算
増幅器Ａ１０２の出力端子に接続されている。演算増幅
器Ａ１０１の入力端子には、センスアンプ駆動用電源電
位ＶDIに関する基準電位ＶRと、ＰＭＯＳＴｒ１０１
（電源電位供給回路）からの出力信号であるセンスアン
プ駆動用電源電位ＶＤＩとが入力される。（ここでは、
ＰＭＯＳＴｒ１０１の出力端子をノードＮＡとしてい
る。）一方、演算増幅器Ａ１０２の入力端子には、セン
スアンプ駆動用電源電位ＶDIに関する基準電位ＶRと、
ＰＭＯＳＴｒ１１８（センスアンプ駆動用電源電位供給
回路）からの出力信号であるセンスアンプ駆動用電源電
位ＶDIとが入力される。（ここでは、ＰＭＯＳＴｒ１１
８の出力端子をノードＮＢとしている。）ここで、演算
増幅器Ａ１０１及びＡ１０２の詳細な回路構成は図２に
示すようになっている。（ここでは、演算増幅器Ａ１０
１を例にとって説明する。）演算増幅器Ａ１０１はＰＭ
ＯＳＴｒ１３５及び１３６とＮチャンネル型ＭＯＳトラ
ンジスタ（以下、ＮＭＯＳとする）Ｔｒ１３７及び１３
８、及び電流源Ｉからなる。ＰＭＯＳＴｒ１３５及び１
３６のドレインは外部電源電位ＶDDに、ＰＭＯＳＴｒ１
３５及び１３６のソースはＮＭＯＳＴｒ１３７及び１３
８のドレインにそれぞれ接続されている。ＮＭＯＳＴｒ
１３７及び１３８のソースは電流源Ｉに接続されてお
り、電流源の一端は接地電位ＶSSに接続されている。ま
た、ＰＭＯＳＴｒ１３５及び１３６のゲートはＰＭＯＳ
Ｔｒ１３５Ｔｒ１３５のソースに接続されており、ＮＭ
ＯＳＴｒ１３７及び１３８のゲートはそれぞれ演算増幅
器Ａ１０１の入力端子ＶIN(+)及びＶIN(-)となってい
る。また、ＰＭＯＳＴｒ１３６のソース及びＮＭＯＳＴ
ｒ１３８のドレインは演算増幅器Ａ１０１の出力端子Ｖ
OUTに接続されている。
〜Ｓ１３４と外部電源電位ＶDDとの間には、センスアン
プ駆動用電源電位供給回路であるＰチャンネル型ＭＯＳ
トランジスタ（以下、ＰＭＯＳとする）Ｔｒ１０１〜Ｔ
ｒ１３４がそれぞれ接続されている。これらのＰＭＯＳ
Ｔｒ１０１〜Ｔｒ１３４のゲート幅の総和は、例えば、
二つの32Mbのメモリセルアレイに関する全てのセンスア
ンプに対して一つのＰＭＯＳＴｒでセンスアンプ駆動用
電源電位を供給する場合のその一つのＰＭＯＳＴｒのゲ
ート幅と同じになっている。そして、ＰＭＯＳＴｒ１０
１〜Ｔｒ１１７のゲート電極は制御回路である演算増幅
器Ａ１０１の出力端子に接続されており、ＰＭＯＳＴｒ
１１８〜Ｔｒ１３４のゲート電極は制御回路である演算
増幅器Ａ１０２の出力端子に接続されている。演算増幅
器Ａ１０１の入力端子には、センスアンプ駆動用電源電
位ＶDIに関する基準電位ＶRと、ＰＭＯＳＴｒ１０１
（電源電位供給回路）からの出力信号であるセンスアン
プ駆動用電源電位ＶＤＩとが入力される。（ここでは、
ＰＭＯＳＴｒ１０１の出力端子をノードＮＡとしてい
る。）一方、演算増幅器Ａ１０２の入力端子には、セン
スアンプ駆動用電源電位ＶDIに関する基準電位ＶRと、
ＰＭＯＳＴｒ１１８（センスアンプ駆動用電源電位供給
回路）からの出力信号であるセンスアンプ駆動用電源電
位ＶDIとが入力される。（ここでは、ＰＭＯＳＴｒ１１
８の出力端子をノードＮＢとしている。）ここで、演算
増幅器Ａ１０１及びＡ１０２の詳細な回路構成は図２に
示すようになっている。（ここでは、演算増幅器Ａ１０
１を例にとって説明する。）演算増幅器Ａ１０１はＰＭ
ＯＳＴｒ１３５及び１３６とＮチャンネル型ＭＯＳトラ
ンジスタ（以下、ＮＭＯＳとする）Ｔｒ１３７及び１３
８、及び電流源Ｉからなる。ＰＭＯＳＴｒ１３５及び１
３６のドレインは外部電源電位ＶDDに、ＰＭＯＳＴｒ１
３５及び１３６のソースはＮＭＯＳＴｒ１３７及び１３
８のドレインにそれぞれ接続されている。ＮＭＯＳＴｒ
１３７及び１３８のソースは電流源Ｉに接続されてお
り、電流源の一端は接地電位ＶSSに接続されている。ま
た、ＰＭＯＳＴｒ１３５及び１３６のゲートはＰＭＯＳ
Ｔｒ１３５Ｔｒ１３５のソースに接続されており、ＮＭ
ＯＳＴｒ１３７及び１３８のゲートはそれぞれ演算増幅
器Ａ１０１の入力端子ＶIN(+)及びＶIN(-)となってい
る。また、ＰＭＯＳＴｒ１３６のソース及びＮＭＯＳＴ
ｒ１３８のドレインは演算増幅器Ａ１０１の出力端子Ｖ
OUTに接続されている。
【００１３】図３は、本発明の第１の実施の形態におけ
るメモリセルアレイ及びセンスアンプアレイの回路構成
を簡易的に表した図である。
るメモリセルアレイ及びセンスアンプアレイの回路構成
を簡易的に表した図である。
【００１４】上記各2MbのメモリセルアレイＭＣＡｉ
（ｉ＝１０１〜１３２）はそれぞれ複数のメモリセルＭ
Ｃｉ（ｉ＝１〜２５６）からなり、そのメモリセルアレ
イＭＣｉはＮＭＯＳＴｒｉ（ｉ＝１〜２５６）と、その
ＮＭＯＳＴｒｉのソースに接続されたコンデンサＣｉ
（ｉ＝１〜２５６）で構成されている。ＮＭＯＳＴｒｉ
（ｉ＝１〜２５６）のドレインにはビット線ＢＬｉ（ｉ
＝１〜２５６）が、ＮＭＯＳＴｒｉ（ｉ＝１〜２５６）
のゲートにはワード線ＷＬがそれぞれ接続されている。
また、コンデンサＣｉ（ｉ＝１〜２５６）の一端は1/2
ＶDIに接続されている。
（ｉ＝１０１〜１３２）はそれぞれ複数のメモリセルＭ
Ｃｉ（ｉ＝１〜２５６）からなり、そのメモリセルアレ
イＭＣｉはＮＭＯＳＴｒｉ（ｉ＝１〜２５６）と、その
ＮＭＯＳＴｒｉのソースに接続されたコンデンサＣｉ
（ｉ＝１〜２５６）で構成されている。ＮＭＯＳＴｒｉ
（ｉ＝１〜２５６）のドレインにはビット線ＢＬｉ（ｉ
＝１〜２５６）が、ＮＭＯＳＴｒｉ（ｉ＝１〜２５６）
のゲートにはワード線ＷＬがそれぞれ接続されている。
また、コンデンサＣｉ（ｉ＝１〜２５６）の一端は1/2
ＶDIに接続されている。
【００１５】また、上記各センスアンプアレイＳＡＡｉ
（ｉ＝１０１〜１３４）はそれぞれ複数のセンスアンプ
ＳＡｉ（ｉ＝１〜２５６）からなる。ここで、センスア
ンプアレイＳＡＡ１０１を例にとってその構成を説明す
る。例えば、センスアンプＳＡＡ１０１はＰＭＯＳＴｒ
１３９及びＴｒ１４０とＮＭＯＳＴｒ１４１及びＴｒ１
４２からなる。そして、ノードＮ１にはＰＭＯＳＴｒ１
３９及び１４０のソースが、ビット線ＢＬ１にはＰＭＯ
ＳＴｒ１３９及びＮＭＯＳＴｒ１４１のドレインとＰＭ
ＯＳＴｒ１４０及びＮＭＯＳＴｒ１４２のゲートが、ビ
ット線ＢＬｂ１にはＰＭＯＳＴｒ１４０及びＮＭＯＳＴ
ｒ１４２のドレインとＰＭＯＳＴｒ１３９及びＮＭＯＳ
Ｔｒ１４１のゲートが、ノードＮ２にはＮＭＯＳＴｒ１
４１及び１４２のソースがそれぞれ接続されている。ま
た、ノードＮ１にはＰＭＯＳＴｒ１４３を介してセンス
アンプ駆動用電源電位配線Ｓ１０１が接続されており、
ノードＮ２にはＮＭＯＳＴｒ１４４を介して接地電位配
線ＶSSが接続されている。
（ｉ＝１０１〜１３４）はそれぞれ複数のセンスアンプ
ＳＡｉ（ｉ＝１〜２５６）からなる。ここで、センスア
ンプアレイＳＡＡ１０１を例にとってその構成を説明す
る。例えば、センスアンプＳＡＡ１０１はＰＭＯＳＴｒ
１３９及びＴｒ１４０とＮＭＯＳＴｒ１４１及びＴｒ１
４２からなる。そして、ノードＮ１にはＰＭＯＳＴｒ１
３９及び１４０のソースが、ビット線ＢＬ１にはＰＭＯ
ＳＴｒ１３９及びＮＭＯＳＴｒ１４１のドレインとＰＭ
ＯＳＴｒ１４０及びＮＭＯＳＴｒ１４２のゲートが、ビ
ット線ＢＬｂ１にはＰＭＯＳＴｒ１４０及びＮＭＯＳＴ
ｒ１４２のドレインとＰＭＯＳＴｒ１３９及びＮＭＯＳ
Ｔｒ１４１のゲートが、ノードＮ２にはＮＭＯＳＴｒ１
４１及び１４２のソースがそれぞれ接続されている。ま
た、ノードＮ１にはＰＭＯＳＴｒ１４３を介してセンス
アンプ駆動用電源電位配線Ｓ１０１が接続されており、
ノードＮ２にはＮＭＯＳＴｒ１４４を介して接地電位配
線ＶSSが接続されている。
【００１６】ＮＭＯＳＴｒ１４４のゲートにはＮチャン
ネル側センスアンプ活性化信号ＳＬＮＧが、ＰＭＯＳＴ
ｒ１４３のゲートにはＰチャンネル側センスアンプ活性
化信号ＳＬＰＧがそれぞれ入力され、Ｐチャンネル側セ
ンスアンプ活性化信号ＳＬＰＧはインバータＩＮＶを介
してＮチャンネル側センスアンプ活性化信号ＳＬＮＧを
反転して生成される。
ネル側センスアンプ活性化信号ＳＬＮＧが、ＰＭＯＳＴ
ｒ１４３のゲートにはＰチャンネル側センスアンプ活性
化信号ＳＬＰＧがそれぞれ入力され、Ｐチャンネル側セ
ンスアンプ活性化信号ＳＬＰＧはインバータＩＮＶを介
してＮチャンネル側センスアンプ活性化信号ＳＬＮＧを
反転して生成される。
【００１７】次に、本発明の第１の実施の形態における
半導体集積回路の動作（主に、センスアンプの駆動動
作）について、図４（センスアンプの動作波形）を参照
しながら、メモリセル内からデータ“１”を読み出す場
合を例にとって説明する。
半導体集積回路の動作（主に、センスアンプの駆動動
作）について、図４（センスアンプの動作波形）を参照
しながら、メモリセル内からデータ“１”を読み出す場
合を例にとって説明する。
【００１８】図４には、メモリセル内からデータ“１”
を読み出す場合のワード線ＷＬ、ビット線対ＢＬｉ及び
ＢＬｂｉ、Ｎチャンネル側センスアンプ活性化信号ＳＬ
ＮＧ、ノードＮＡ（又はノードＮＢ）における信号の波
形が示されている。
を読み出す場合のワード線ＷＬ、ビット線対ＢＬｉ及び
ＢＬｂｉ、Ｎチャンネル側センスアンプ活性化信号ＳＬ
ＮＧ、ノードＮＡ（又はノードＮＢ）における信号の波
形が示されている。
【００１９】まず、ワード線ＷＬが“Ｈ”レベルになる
と、共に1/2ＶDIの電位に保持されていたビット線対Ｂ
Ｌｉ及びＢＬｂｉのうち、ビット線ＢＬｉの電位が僅か
に上昇することによりビット線対ＢＬｉ及びＢＬｂｉ間
にデータ“１”による微小電位差が現れる。その後、Ｎ
チャンネル側センスアンプ活性化信号ＳＬＮＧが“Ｈ”
レベル（センスアンプ駆動用電源電位ＶDI）に、Ｐチャ
ンネル側センスアンプ活性化信号ＳＬＰＧが“Ｌ”レベ
ル（接地電位ＶSS）になると、ＰＭＯＳＴｒ１４３及び
ＮＭＯＳＴｒ１４４が共に導通状態となる。またこの
時、ビット線対ＢＬｉの方がビット線ＢＬｂｉよりも高
電位になっているため、ＰＭＯＳＴｒ１３９の方がＰＭ
ＯＳＴｒ１４０よりも導通状態が良好であり、またＮＭ
ＯＳＴｒ１４２の方がＮＭＯＳＴｒ１４１よりも導通状
態が良好である。そのため、センスアンプＳＡｉ（ｉ＝
１〜２５６）が活性化状態になり、ビット線対ＢＬｉ及
びＢＬｂｉ間のデータ“１”による微小電位差が増幅さ
れ、ビット線ＢＬｉの電位がセンスアンプ駆動用電源電
位ＶDIに、ビット線ＢＬｂｉの電位が接地電位ＶSSにな
る。そして、センスアンプＳＡｉ（ｉ＝１〜２５６）が
活性化状態である間はセンスアンプＳＡｉ（ｉ＝１〜２
５６）自身に貫通電流が流れる。
と、共に1/2ＶDIの電位に保持されていたビット線対Ｂ
Ｌｉ及びＢＬｂｉのうち、ビット線ＢＬｉの電位が僅か
に上昇することによりビット線対ＢＬｉ及びＢＬｂｉ間
にデータ“１”による微小電位差が現れる。その後、Ｎ
チャンネル側センスアンプ活性化信号ＳＬＮＧが“Ｈ”
レベル（センスアンプ駆動用電源電位ＶDI）に、Ｐチャ
ンネル側センスアンプ活性化信号ＳＬＰＧが“Ｌ”レベ
ル（接地電位ＶSS）になると、ＰＭＯＳＴｒ１４３及び
ＮＭＯＳＴｒ１４４が共に導通状態となる。またこの
時、ビット線対ＢＬｉの方がビット線ＢＬｂｉよりも高
電位になっているため、ＰＭＯＳＴｒ１３９の方がＰＭ
ＯＳＴｒ１４０よりも導通状態が良好であり、またＮＭ
ＯＳＴｒ１４２の方がＮＭＯＳＴｒ１４１よりも導通状
態が良好である。そのため、センスアンプＳＡｉ（ｉ＝
１〜２５６）が活性化状態になり、ビット線対ＢＬｉ及
びＢＬｂｉ間のデータ“１”による微小電位差が増幅さ
れ、ビット線ＢＬｉの電位がセンスアンプ駆動用電源電
位ＶDIに、ビット線ＢＬｂｉの電位が接地電位ＶSSにな
る。そして、センスアンプＳＡｉ（ｉ＝１〜２５６）が
活性化状態である間はセンスアンプＳＡｉ（ｉ＝１〜２
５６）自身に貫通電流が流れる。
【００２０】この時、例えば、ノードＮＡにおける電位
が、センスアンプＳＡｉ（ｉ＝１〜２５６）での電流消
費によりセンスアンプ駆動用電源電位ＶDIに関する基準
電位ＶRよりも低くなった場合、演算増幅器Ａ１０１の
出力信号の電位が外部電源電位ＶDDから接地電位ＶSSに
切り替わり、ＰＭＯＳＴｒ１０１〜Ｔｒ１１７が導通状
態になり、外部電源電位ＶDDがＰＭＯＳＴｒ１０１〜Ｔ
ｒ１１７を介してセンスアンプ駆動用電源配線Ｓ１０１
〜Ｓ１１７に供給される。従って、センスアンプでの電
流消費によって基準電位ＶRよりも低くなったノードＮ
Ａにおける電位が上昇する。その後、ノードＮＡにおけ
る電位が、外部電源電位ＶDDからの電位供給によってセ
ンスアンプ駆動用電源電位ＶDIの基準電位ＶRよりも高
くなった場合、演算増幅器Ａ１０１の出力信号の電位が
接地電位ＶSSから外部電源電位ＶDDに切り替わり、ＰＭ
ＯＳＴｒ１０１〜Ｔｒ１１７が非導通状態になるので、
センスアンプアレイＳＡＡｉ（ｉ＝１０１〜１１７）の
センスアンプ駆動用電源電位配線Ｓ１０１〜Ｓ１１７に
対する外部電源電位ＶＤＤの供給が停止する。すると、
ノードＮＡの電位は再びセンスアンプＳＡｉ（ｉ＝１〜
２５６）での電流消費により低下し始める。その後、ノ
ードＮＡの電位が基準電位よりも低くなると、前述した
ような演算増幅器Ａ１０１やＰＭＯＳＴｒ１０１〜Ｔｒ
１１７の動作によって、ノードＮＡに外部電源電位ＶDD
が供給される。このようにしてセンスアンプ駆動用電源
電位配線Ｓ１０１〜１１７の電位がセンスアンプ駆動用
電源電位ＶDIに保持される。
が、センスアンプＳＡｉ（ｉ＝１〜２５６）での電流消
費によりセンスアンプ駆動用電源電位ＶDIに関する基準
電位ＶRよりも低くなった場合、演算増幅器Ａ１０１の
出力信号の電位が外部電源電位ＶDDから接地電位ＶSSに
切り替わり、ＰＭＯＳＴｒ１０１〜Ｔｒ１１７が導通状
態になり、外部電源電位ＶDDがＰＭＯＳＴｒ１０１〜Ｔ
ｒ１１７を介してセンスアンプ駆動用電源配線Ｓ１０１
〜Ｓ１１７に供給される。従って、センスアンプでの電
流消費によって基準電位ＶRよりも低くなったノードＮ
Ａにおける電位が上昇する。その後、ノードＮＡにおけ
る電位が、外部電源電位ＶDDからの電位供給によってセ
ンスアンプ駆動用電源電位ＶDIの基準電位ＶRよりも高
くなった場合、演算増幅器Ａ１０１の出力信号の電位が
接地電位ＶSSから外部電源電位ＶDDに切り替わり、ＰＭ
ＯＳＴｒ１０１〜Ｔｒ１１７が非導通状態になるので、
センスアンプアレイＳＡＡｉ（ｉ＝１０１〜１１７）の
センスアンプ駆動用電源電位配線Ｓ１０１〜Ｓ１１７に
対する外部電源電位ＶＤＤの供給が停止する。すると、
ノードＮＡの電位は再びセンスアンプＳＡｉ（ｉ＝１〜
２５６）での電流消費により低下し始める。その後、ノ
ードＮＡの電位が基準電位よりも低くなると、前述した
ような演算増幅器Ａ１０１やＰＭＯＳＴｒ１０１〜Ｔｒ
１１７の動作によって、ノードＮＡに外部電源電位ＶDD
が供給される。このようにしてセンスアンプ駆動用電源
電位配線Ｓ１０１〜１１７の電位がセンスアンプ駆動用
電源電位ＶDIに保持される。
【００２１】以上のように第１の実施の形態によれば、
センスアンプ駆動用電源電位供給回路（ゲート幅を小さ
くしたＰチャンネル型ＭＯＳトランジスタ）を複数のセ
ンスアンプアレイ毎に配置させて、センスアンプ駆動用
電源電位配線における電位（ノードＮＡにおける電位）
とセンスアンプ駆動用電源電位ＶDIに関する基準電位Ｖ
Rとを比較し、各センスアンプ駆動用電源電位配線への
外部電源電位の供給を制御するようにしたので、センス
アンプ駆動用電源電位配線へセンスアンプ駆動用電源電
位ＶDIを常に安定して供給することができる。その結
果、センスアンプ駆動用電源電位配線における電位の低
下によるビット線対ＢＬ及びＢＬｂ間の電位差の増幅遅
延を回避することができる。すなわち、半導体装置の動
作速度の低下を抑制することができる。また、複数のセ
ンスアンプ毎にゲート幅を小さくしたＰＭＯＳトランジ
スタ（センスアンプ駆動用電源電位供給回路）を設けた
ので、レイアウト面積を増加させずにエレクトロマイグ
レーション耐性の低下を抑制することができる。
センスアンプ駆動用電源電位供給回路（ゲート幅を小さ
くしたＰチャンネル型ＭＯＳトランジスタ）を複数のセ
ンスアンプアレイ毎に配置させて、センスアンプ駆動用
電源電位配線における電位（ノードＮＡにおける電位）
とセンスアンプ駆動用電源電位ＶDIに関する基準電位Ｖ
Rとを比較し、各センスアンプ駆動用電源電位配線への
外部電源電位の供給を制御するようにしたので、センス
アンプ駆動用電源電位配線へセンスアンプ駆動用電源電
位ＶDIを常に安定して供給することができる。その結
果、センスアンプ駆動用電源電位配線における電位の低
下によるビット線対ＢＬ及びＢＬｂ間の電位差の増幅遅
延を回避することができる。すなわち、半導体装置の動
作速度の低下を抑制することができる。また、複数のセ
ンスアンプ毎にゲート幅を小さくしたＰＭＯＳトランジ
スタ（センスアンプ駆動用電源電位供給回路）を設けた
ので、レイアウト面積を増加させずにエレクトロマイグ
レーション耐性の低下を抑制することができる。
【００２２】図５は、第２の実施の形態におけるセンス
アンプ駆動用電源発生回路とセンスアンプアレイとの接
続関係を表した図である。
アンプ駆動用電源発生回路とセンスアンプアレイとの接
続関係を表した図である。
【００２３】第２の実施の形態において、256MbDRAMは3
2MbのメモリセルアレイＭＡｉ（ｉ＝２０１〜２０８）
に分割されている。図５に示された32Mbのメモリセルア
レイＭＡ２０１及びＭＡ２０２は、複数のメモリセルＭ
Ｃｉ（ｉ＝１〜２５６）からなる2Mbのメモリセルアレ
イＭＣＡｉ（ｉ＝２０１〜２１６）及び2Mbのメモリセ
ルアレイＭＣＡｉ（ｉ＝２１７〜２３２）でそれぞれ構
成されている。2MbのメモリセルアレＭＣＡｉ（ｉ＝２
０１〜２３２）には、複数のセンスアンプからなるセン
スアンプアレイＳＡＡｉ（ｉ＝２０１〜２３４）がそれ
ぞれ接続されており、2MbのメモリセルアレイＭＣＡｉ
（ｉ＝２０１〜２３２）とセンスアンプアレイＳＡＡｉ
（ｉ＝２０１〜２３４）とは交互に配置されている。
2MbのメモリセルアレイＭＡｉ（ｉ＝２０１〜２０８）
に分割されている。図５に示された32Mbのメモリセルア
レイＭＡ２０１及びＭＡ２０２は、複数のメモリセルＭ
Ｃｉ（ｉ＝１〜２５６）からなる2Mbのメモリセルアレ
イＭＣＡｉ（ｉ＝２０１〜２１６）及び2Mbのメモリセ
ルアレイＭＣＡｉ（ｉ＝２１７〜２３２）でそれぞれ構
成されている。2MbのメモリセルアレＭＣＡｉ（ｉ＝２
０１〜２３２）には、複数のセンスアンプからなるセン
スアンプアレイＳＡＡｉ（ｉ＝２０１〜２３４）がそれ
ぞれ接続されており、2MbのメモリセルアレイＭＣＡｉ
（ｉ＝２０１〜２３２）とセンスアンプアレイＳＡＡｉ
（ｉ＝２０１〜２３４）とは交互に配置されている。
【００２４】センスアンプ駆動用電源電位配線Ｓ２０１
〜Ｓ２３４は、それぞれセンスアンプアレイＳＡＡｉ
（ｉ＝２０１〜２３４）の中の複数のセンスアンプに対
してセンスアンプ駆動用電源電位ＶDIを共通して供給す
るようにセンスアンプアレイＳＡＡｉ（ｉ＝２０１〜２
３４）を横切るように配線されているので、センスアン
プ駆動用電源電位配線Ｓ２０１〜Ｓ２３４は、センスア
ンプ駆動用電源電位配線Ｓ２０１〜Ｓ２３４毎に負荷抵
抗Ｒ２０１〜Ｒ２３４を有している。また、図５に示す
ように、例えば、隣接する32MbのメモリセルアレイＭＡ
２０１及びＭＡ２０２において、センスアンプ駆動用電
源電位配線Ｓ２０１〜Ｓ２１７はそれぞれセンスアンプ
駆動用電源電位配線Ｓ２１８〜Ｓ２３４に接続されてお
り、かつセンスアンプ駆動用電源電位配線Ｓ２０１〜Ｓ
２３４のそれぞれは32MbのメモリセルアレイＭＡ２０１
及びＭＡ２０２のそれぞれの両端において接続されてい
るので、センスアンプ駆動用電源電位配線Ｓ２０１〜Ｓ
２３４の間には、寄生抵抗Ｒ２３５〜Ｒ２８２が発生す
る。
〜Ｓ２３４は、それぞれセンスアンプアレイＳＡＡｉ
（ｉ＝２０１〜２３４）の中の複数のセンスアンプに対
してセンスアンプ駆動用電源電位ＶDIを共通して供給す
るようにセンスアンプアレイＳＡＡｉ（ｉ＝２０１〜２
３４）を横切るように配線されているので、センスアン
プ駆動用電源電位配線Ｓ２０１〜Ｓ２３４は、センスア
ンプ駆動用電源電位配線Ｓ２０１〜Ｓ２３４毎に負荷抵
抗Ｒ２０１〜Ｒ２３４を有している。また、図５に示す
ように、例えば、隣接する32MbのメモリセルアレイＭＡ
２０１及びＭＡ２０２において、センスアンプ駆動用電
源電位配線Ｓ２０１〜Ｓ２１７はそれぞれセンスアンプ
駆動用電源電位配線Ｓ２１８〜Ｓ２３４に接続されてお
り、かつセンスアンプ駆動用電源電位配線Ｓ２０１〜Ｓ
２３４のそれぞれは32MbのメモリセルアレイＭＡ２０１
及びＭＡ２０２のそれぞれの両端において接続されてい
るので、センスアンプ駆動用電源電位配線Ｓ２０１〜Ｓ
２３４の間には、寄生抵抗Ｒ２３５〜Ｒ２８２が発生す
る。
【００２５】センスアンプ駆動用電源電位配線Ｓ２０１
と外部電源電位ＶDDとの間には、センスアンプ駆動用電
源電位供給回路であるＰＭＯＳトランジスタＴｒ２０１
が接続されている。また、センスアンプ駆動用電源電位
配線Ｓ２１８と外部電源電位ＶDDとの間には、センスア
ンプ駆動用電源電位供給回路であるＰＭＯＳトランジス
タＴｒ２０２が接続されている。これらのＰＭＯＳＴｒ
２０１及びＴｒ２０２のゲート幅の総和は、例えば、二
つの32Mbのメモリセルアレイに関する全てのセンスアン
プに対して一つのＰＭＯＳＴｒでセンスアンプ駆動用電
源電位を供給する場合のその一つのＰＭＯＳＴｒのゲー
ト幅と同じになっている。
と外部電源電位ＶDDとの間には、センスアンプ駆動用電
源電位供給回路であるＰＭＯＳトランジスタＴｒ２０１
が接続されている。また、センスアンプ駆動用電源電位
配線Ｓ２１８と外部電源電位ＶDDとの間には、センスア
ンプ駆動用電源電位供給回路であるＰＭＯＳトランジス
タＴｒ２０２が接続されている。これらのＰＭＯＳＴｒ
２０１及びＴｒ２０２のゲート幅の総和は、例えば、二
つの32Mbのメモリセルアレイに関する全てのセンスアン
プに対して一つのＰＭＯＳＴｒでセンスアンプ駆動用電
源電位を供給する場合のその一つのＰＭＯＳＴｒのゲー
ト幅と同じになっている。
【００２６】そして、ＰＭＯＳＴｒ２０１のゲート電極
は制御回路である演算増幅器Ａ２０１の出力端子に接続
されており、ＰＭＯＳＴｒ２０２のゲート電極は制御回
路である演算増幅器Ａ２０２の出力端子に接続されてい
る。演算増幅器Ａ２０１の入力端子には、センスアンプ
駆動用電源電位ＶDIに関する基準電位ＶRと、センスア
ンプ駆動用電源電位配線Ｓ２０１及びＳ２１８の接続点
であるノードＮＣにおける電位とが入力される。一方、
演算増幅器Ａ２０２の入力端子にも、センスアンプ駆動
用電源電位ＶDIに関する基準電位ＶRと、センスアンプ
駆動用電源電位配線Ｓ２０１及びＳ２１８の接続点であ
るノードＮＣにおける電位とが入力される。ここで、演
算増幅器Ａ２０１及びＡ２０２の詳細な回路構成は、第
１の実施の形態における演算増幅器Ａ１０１やＡ１０２
と同じ構成である。また、本発明の第２の実施の形態に
おけるメモリセルアレイ及びセンスアンプアレイの簡易
的な回路構成も、第１の実施の形態の場合と同じであ
る。
は制御回路である演算増幅器Ａ２０１の出力端子に接続
されており、ＰＭＯＳＴｒ２０２のゲート電極は制御回
路である演算増幅器Ａ２０２の出力端子に接続されてい
る。演算増幅器Ａ２０１の入力端子には、センスアンプ
駆動用電源電位ＶDIに関する基準電位ＶRと、センスア
ンプ駆動用電源電位配線Ｓ２０１及びＳ２１８の接続点
であるノードＮＣにおける電位とが入力される。一方、
演算増幅器Ａ２０２の入力端子にも、センスアンプ駆動
用電源電位ＶDIに関する基準電位ＶRと、センスアンプ
駆動用電源電位配線Ｓ２０１及びＳ２１８の接続点であ
るノードＮＣにおける電位とが入力される。ここで、演
算増幅器Ａ２０１及びＡ２０２の詳細な回路構成は、第
１の実施の形態における演算増幅器Ａ１０１やＡ１０２
と同じ構成である。また、本発明の第２の実施の形態に
おけるメモリセルアレイ及びセンスアンプアレイの簡易
的な回路構成も、第１の実施の形態の場合と同じであ
る。
【００２７】次に、本発明の第２の実施の形態における
半導体集積回路の動作（主に、センスアンプの駆動動
作）について、図４（センスアンプの動作波形）を参照
しながら、メモリセル内からデータ“１”を読み出す場
合を例にとって説明する。
半導体集積回路の動作（主に、センスアンプの駆動動
作）について、図４（センスアンプの動作波形）を参照
しながら、メモリセル内からデータ“１”を読み出す場
合を例にとって説明する。
【００２８】図４には、メモリセル内からデータ“１”
を読み出す場合のワード線ＷＬ、ビット線対ＢＬｉ及び
ＢＬｂｉ、Ｎチャンネル側センスアンプ活性化信号ＳＬ
ＮＧ、ノードＮＡ（又はノードＮＢ）における信号の波
形が示されている。
を読み出す場合のワード線ＷＬ、ビット線対ＢＬｉ及び
ＢＬｂｉ、Ｎチャンネル側センスアンプ活性化信号ＳＬ
ＮＧ、ノードＮＡ（又はノードＮＢ）における信号の波
形が示されている。
【００２９】各センスアンプアレイＭＡＡｉ（ｉ＝２０
１〜２３４）におけるセンスアンプＳＡｉ（ｉ＝１〜２
５６）が活性化され、自身に貫通電流が流れるまでの動
作は第１の実施の形態の場合と同じであるので省略す
る。第２の実施の形態において、センスアンプＳＡｉ
（ｉ＝１〜２５６）に貫通電流が流れた時、例えば、ノ
ードＮＣにおける電位がセンスアンプＳＡｉ（ｉ＝１〜
２５６）での電流消費によりセンスアンプ駆動用電源電
位ＶDIに関する基準電位ＶRよりも低くなった場合（セ
ンスアンプでの電流消費によりノードＮＣにおける電位
が大きく低下する。）、演算増幅器Ａ２０１及びＡ２０
２の出力信号の電位が外部電源電位ＶDDから接地電位Ｖ
SSに切り替わり、ＰＭＯＳＴｒ２０１及びＴｒ２０２が
導通状態になり、外部電源電位ＶDDがＰＭＯＳＴｒ２０
１及びＴｒ２０２を介してセンスアンプ駆動用電源配線
Ｓ２０１〜Ｓ２３４に供給される。従って、センスアン
プでの電流消費によって基準電位ＶRよりも低くなった
ノードＮＣにおける電位が上昇する。
１〜２３４）におけるセンスアンプＳＡｉ（ｉ＝１〜２
５６）が活性化され、自身に貫通電流が流れるまでの動
作は第１の実施の形態の場合と同じであるので省略す
る。第２の実施の形態において、センスアンプＳＡｉ
（ｉ＝１〜２５６）に貫通電流が流れた時、例えば、ノ
ードＮＣにおける電位がセンスアンプＳＡｉ（ｉ＝１〜
２５６）での電流消費によりセンスアンプ駆動用電源電
位ＶDIに関する基準電位ＶRよりも低くなった場合（セ
ンスアンプでの電流消費によりノードＮＣにおける電位
が大きく低下する。）、演算増幅器Ａ２０１及びＡ２０
２の出力信号の電位が外部電源電位ＶDDから接地電位Ｖ
SSに切り替わり、ＰＭＯＳＴｒ２０１及びＴｒ２０２が
導通状態になり、外部電源電位ＶDDがＰＭＯＳＴｒ２０
１及びＴｒ２０２を介してセンスアンプ駆動用電源配線
Ｓ２０１〜Ｓ２３４に供給される。従って、センスアン
プでの電流消費によって基準電位ＶRよりも低くなった
ノードＮＣにおける電位が上昇する。
【００３０】その後、ノードＮＣにおける電位が、外部
電源電位ＶDDからの電位供給によってセンスアンプ駆動
用電源電位ＶDIに関する基準電位ＶRよりも高くなった
場合、演算増幅器Ａ１０１の出力信号の電位が接地電位
ＶSSから外部電源電位ＶDDに切り替わり、 ＰＭＯＳＴ
ｒ２０１及びＴｒ２０２が非導通状態になるので、セン
スアンプアレイＳＡＡｉ（ｉ＝２０１〜２３４）のセン
スアンプ駆動用電源電位配線Ｓ２０１〜Ｓ２３４に対す
る外部電源電位ＶDDの供給が停止する。すると、ノード
ＮＣの電位は再びセンスアンプＳＡｉ（ｉ＝１〜２５
６）での電流消費により低下し始める。その後、ノード
ＮＣの電位が基準電位ＶRよりも低くなると、前述した
ような演算増幅器Ａ２０１及びＡ２０２やＰＭＯＳＴｒ
２０１及びＴｒ２０２の動作によって、ノードＮＣに外
部電源電位ＶDDが供給される。このようにしてセンスア
ンプ駆動用電源電位配線Ｓ２０１〜２３４の電位がセン
スアンプ駆動用電源電位ＶDIに保持される。
電源電位ＶDDからの電位供給によってセンスアンプ駆動
用電源電位ＶDIに関する基準電位ＶRよりも高くなった
場合、演算増幅器Ａ１０１の出力信号の電位が接地電位
ＶSSから外部電源電位ＶDDに切り替わり、 ＰＭＯＳＴ
ｒ２０１及びＴｒ２０２が非導通状態になるので、セン
スアンプアレイＳＡＡｉ（ｉ＝２０１〜２３４）のセン
スアンプ駆動用電源電位配線Ｓ２０１〜Ｓ２３４に対す
る外部電源電位ＶDDの供給が停止する。すると、ノード
ＮＣの電位は再びセンスアンプＳＡｉ（ｉ＝１〜２５
６）での電流消費により低下し始める。その後、ノード
ＮＣの電位が基準電位ＶRよりも低くなると、前述した
ような演算増幅器Ａ２０１及びＡ２０２やＰＭＯＳＴｒ
２０１及びＴｒ２０２の動作によって、ノードＮＣに外
部電源電位ＶDDが供給される。このようにしてセンスア
ンプ駆動用電源電位配線Ｓ２０１〜２３４の電位がセン
スアンプ駆動用電源電位ＶDIに保持される。
【００３１】以上のように第２の実施の形態によれば、
センスアンプ駆動用電源電位配線において、供給される
センスアンプ駆動用電源電位ＶＤＩがセンスアンプでの
電流消費により最も低下するノードＮＣにおける電位と
センスアンプ駆動用電源電位ＶDIに関する基準電位ＶR
とを比較し、各センスアンプ駆動用電源電位配線への外
部電源電位ＶDDの供給を制御するようにしたので、セン
スアンプ駆動用電源電位配線へセンスアンプ駆動用電源
電位ＶDIを第１の実施の形態の場合よりもさらに安定し
て供給することができる。その結果、センスアンプ駆動
用電源電位配線における電位の低下によるビット線対Ｂ
Ｌ及びＢＬｂ間の電位差の増幅遅延を回避することがで
き、延いては半導体装置の動作速度の低下を抑制するこ
とができる。
センスアンプ駆動用電源電位配線において、供給される
センスアンプ駆動用電源電位ＶＤＩがセンスアンプでの
電流消費により最も低下するノードＮＣにおける電位と
センスアンプ駆動用電源電位ＶDIに関する基準電位ＶR
とを比較し、各センスアンプ駆動用電源電位配線への外
部電源電位ＶDDの供給を制御するようにしたので、セン
スアンプ駆動用電源電位配線へセンスアンプ駆動用電源
電位ＶDIを第１の実施の形態の場合よりもさらに安定し
て供給することができる。その結果、センスアンプ駆動
用電源電位配線における電位の低下によるビット線対Ｂ
Ｌ及びＢＬｂ間の電位差の増幅遅延を回避することがで
き、延いては半導体装置の動作速度の低下を抑制するこ
とができる。
【００３２】
【発明の効果】本発明における半導体集積回路によれ
ば、各センスアンプ駆動用電源電位配線に対してそれぞ
れ電源電位供給回路を設け、かつセンスアンプ駆動用電
源電位配線における電位とある基準電位とを比較した結
果に基づいて各センスアンプ駆動用電源電位配線への外
部電源電位の供給を制御するようにしたので、センスア
ンプに対して常に安定したセンスアンプ駆動用電源電位
を供給することができ、その結果、半導体装置自体にお
ける動作速度の低下を抑制することができる。また、複
数のセンスアンプ毎にゲート幅を小さくしたＰＭＯＳト
ランジスタ（センスアンプ駆動用電源電位供給回路）を
設けたので、レイアウト面積を増加させずにエレクトロ
マイグレーション耐性の低下を抑制することができる。
ば、各センスアンプ駆動用電源電位配線に対してそれぞ
れ電源電位供給回路を設け、かつセンスアンプ駆動用電
源電位配線における電位とある基準電位とを比較した結
果に基づいて各センスアンプ駆動用電源電位配線への外
部電源電位の供給を制御するようにしたので、センスア
ンプに対して常に安定したセンスアンプ駆動用電源電位
を供給することができ、その結果、半導体装置自体にお
ける動作速度の低下を抑制することができる。また、複
数のセンスアンプ毎にゲート幅を小さくしたＰＭＯＳト
ランジスタ（センスアンプ駆動用電源電位供給回路）を
設けたので、レイアウト面積を増加させずにエレクトロ
マイグレーション耐性の低下を抑制することができる。
【００３３】さらに、本発明における半導体集積回路に
よれば、センスアンプ駆動用電源電位配線において、セ
ンスアンプでの電流消費により最も電位が低下した箇所
の電位とある基準電位とを比較した結果に基づいて、各
センスアンプ駆動用電源電位配線への外部電源電位の供
給を制御するようにしたので、センスアンプに対してよ
り安定したセンスアンプ駆動用電源電位を供給すること
ができ、その結果、半導体装置自体における動作速度の
低下を抑制することができる。
よれば、センスアンプ駆動用電源電位配線において、セ
ンスアンプでの電流消費により最も電位が低下した箇所
の電位とある基準電位とを比較した結果に基づいて、各
センスアンプ駆動用電源電位配線への外部電源電位の供
給を制御するようにしたので、センスアンプに対してよ
り安定したセンスアンプ駆動用電源電位を供給すること
ができ、その結果、半導体装置自体における動作速度の
低下を抑制することができる。
【図１】本発明の第１の実施の形態におけるセンスアン
プ駆動用電源発生回路とセンスアンプアレイとの接続関
係を表した図である。
プ駆動用電源発生回路とセンスアンプアレイとの接続関
係を表した図である。
【図２】本発明の第１及び第２の実施の形態における演
算増幅器の詳細な回路構成を表す図である。
算増幅器の詳細な回路構成を表す図である。
【図３】本発明の第１の実施の形態におけるメモリセル
アレイ及びセンスアンプアレイの回路構成を簡易的に表
した図である。
アレイ及びセンスアンプアレイの回路構成を簡易的に表
した図である。
【図４】本発明の第１及び第２の実施の形態における半
導体集積回路の動作を表す図である。
導体集積回路の動作を表す図である。
【図５】本発明の第２の実施の形態におけるセンスアン
プ駆動用電源発生回路とセンスアンプアレイとの接続関
係を表した図である。
プ駆動用電源発生回路とセンスアンプアレイとの接続関
係を表した図である。
MA101〜MA108，MA201〜MA208：32Mbのメモリセルアレイ
MCA101〜MCA132，MCA201〜MCA232：2Mbのメモリセルア
レイ SAA101〜SAA134，SAA201〜SAA234：センスアンプアレイ S101〜S134，S201〜S234：センスアンプ駆動用電源電位
配線 R101〜R134，R201〜R234：負荷抵抗 R135〜R182，R235〜R282：寄生抵抗 Tr101〜Tr136，Tr139〜Tr140，Tr201〜Tr202：Ｐ型ＭＯ
Ｓトランジスタ Tr137〜Tr138，Tr141〜Tr142：Ｎ型ＭＯＳトランジスタ A101〜A102，A201〜A202：演算増幅器 MCi：メモリセル Ci：コンデンサ BLi，BLbi：ビット線 SLPG：Ｐチャンネル側センスアンプ活性化信号 SLNG：Ｎチャンネル側センスアンプ活性化信号
レイ SAA101〜SAA134，SAA201〜SAA234：センスアンプアレイ S101〜S134，S201〜S234：センスアンプ駆動用電源電位
配線 R101〜R134，R201〜R234：負荷抵抗 R135〜R182，R235〜R282：寄生抵抗 Tr101〜Tr136，Tr139〜Tr140，Tr201〜Tr202：Ｐ型ＭＯ
Ｓトランジスタ Tr137〜Tr138，Tr141〜Tr142：Ｎ型ＭＯＳトランジスタ A101〜A102，A201〜A202：演算増幅器 MCi：メモリセル Ci：コンデンサ BLi，BLbi：ビット線 SLPG：Ｐチャンネル側センスアンプ活性化信号 SLNG：Ｎチャンネル側センスアンプ活性化信号
─────────────────────────────────────────────────────
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(58)調査した分野(Int.Cl.7，ＤＢ名)
G11C 11/401 - 11/4099
Claims (3)
- 【請求項１】 半導体装置の外部からの外部電源電位を
供給する外部電源電位配線と、 第１のメモリセルアレイに接続された第１のセンスアン
プアレイと、前記第１のメモリセルアレイと隣りあって配置される 第
２のメモリセルアレイに接続された第２のセンスアンプ
アレイと、 第１のスイッチ手段を介して前記第１のセンスアンプア
レイを構成する複数のセンスアンプにセンスアンプ駆動
用電源電位を供給するために、該センスアンプ駆動用電
源電位を該第１のスイッチ手段へ伝達する第１の配線部
と、該第１の配線部と接続され、第２のスイッチ手段を
介して前記第２のセンスアンプアレイを構成する複数の
センスアンプにセンスアンプ駆動用電源電位を供給する
ために、該センスアンプ駆動用電源電位を該第２のスイ
ッチ手段へ伝達する第２の配線部とで構成されたセンス
アンプ駆動用電源電位配線と、 前記外部電源電位配線と前記第１の配線部との間に接続
された第３のスイッチ手段と、 前記外部電源電位配線と前記第２の配線部との間に接続
された第４のスイッチ手段と、 基準電位と前記第３のスイッチ手段近傍の前記センスア
ンプ駆動用電源電位及び該基準電位と前記第４のスイッ
チ手段近傍の前記センスアンプ駆動用電源電位とを比較
し、その比較結果である出力信号によって前記第３のス
イッチ手段と前記第４のスイッチ手段とを制御する制御
回路とを有し、 前記センスアンプ駆動用電源電位配線は前記第１と前記
第２のセンスアンプアレイとを横断する方向に延在し、
前記第３のスイッチ手段と前記第４のスイッチ手段との
間には前記第１及び前記第２のメモリセルアレイが配置
されている ことを特徴とする半導体集積回路。 - 【請求項２】 半導体装置の外部からの外部電源電位を
供給する外部電源電位配線と、各々が所望の メモリセルにそれぞれ接続され、一端側に
第１のセンスアンプが配置され、他端側に第２のセンス
アンプが配置された複数のセンスアンプからなるセンス
アンプアレイと、前記センスアンプアレイにおける複数のセンスアンプの
配列方向に沿って延在し、 センスアンプ駆動用電源電位
を供給するセンスアンプ駆動用電源電位配線の一端側で
接続され、前記第１のセンスアンプへ該センスアンプ駆
動用電源電位の供給を制御する第１のスイッチ手段と、 前記センスアンプ駆動用電源電位配線の他端側で接続さ
れ、前記第２のセンスアンプへ該センスアンプ駆動用電
源電位の供給を制御する第２のスイッチ手段と、 前記外部電源電位配線と前記センスアンプ駆動用電源電
位配線の一端との間に接続された第３のスイッチ手段
と、前記センスアンプ駆動用電源電位配線の他端側 における
前記センスアンプ駆動用電源電位と基準電位とを比較
し、その比較結果である出力信号によって前記第３のス
イッチ手段を制御する制御回路とを有することを特徴と
する半導体集積回路。 - 【請求項３】 半導体装置の外部からの外部電源電位を
供給する外部電源電位配線と、 各々が所望のメモリセルにそれぞれ接続された複数のセ
ンスアンプからなる第１のセンスアンプアレイと、 各々が所望のメモリセルにそれぞれ接続された複数のセ
ンスアンプからなり、前記第１のセンスアンプアレイと
隣りあって配置された第２のセンスアンプアレイと、 前記第１のセンスアンプアレイと前記第２のセンスアン
プアレイとを横断する方向に配置され、センスアンプ駆
動用電源電位を伝達するセンスアンプ駆動用電源電位配
線と、 前記センスアンプ駆動用電源電位配線の一端側に配置さ
れ、前記第１のセンスアンプアレイ中の各センスアンプ
へ該センスアンプ駆動用電源電位の供給を制御する第１
のスイッチ手段と、 前記センスアンプ駆動用電源電位配線の他端側で接続さ
れ、前記第２のセンスアンプ中の各センスアンプへ該セ
ンスアンプ駆動用電源電位の供給を制御する第 ２のスイ
ッチ手段と、 前記外部電源電位配線と前記センスアンプ駆動用電源電
位配線の一端との間に接続された第３のスイッチ手段
と、 前記外部電源電位配線と前記センスアンプ駆動用電源電
位配線の他端との間に接続された第４のスイッチ手段
と、 前記センスアンプ駆動用電源電位配線の、前記第１のセ
ンスアンプアレイと前記第２のセンスアンプアレイとの
間の位置における電位と基準電位とを比較し、その比較
結果である出力信号によって前記第３及び前記第４のス
イッチ手段を制御する制御回路とを有することを特徴と
する半導体集積回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP08404199A JP3459192B2 (ja) | 1999-03-26 | 1999-03-26 | 半導体集積回路 |
| US09/519,574 US6240036B1 (en) | 1999-03-26 | 2000-03-06 | Voltage supply circuit in a semiconductor memory device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP08404199A JP3459192B2 (ja) | 1999-03-26 | 1999-03-26 | 半導体集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2000285675A JP2000285675A (ja) | 2000-10-13 |
| JP3459192B2 true JP3459192B2 (ja) | 2003-10-20 |
Family
ID=13819442
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP08404199A Expired - Lifetime JP3459192B2 (ja) | 1999-03-26 | 1999-03-26 | 半導体集積回路 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6240036B1 (ja) |
| JP (1) | JP3459192B2 (ja) |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3666671B2 (ja) * | 1994-12-20 | 2005-06-29 | 株式会社日立製作所 | 半導体装置 |
| JPH103787A (ja) * | 1996-06-13 | 1998-01-06 | Mitsubishi Electric Corp | 半導体記憶装置 |
| JPH10149699A (ja) * | 1996-11-18 | 1998-06-02 | Mitsubishi Electric Corp | 半導体回路装置 |
| KR100248868B1 (ko) * | 1996-12-14 | 2000-03-15 | 윤종용 | 플래시 불휘발성 반도체 메모리 장치 및 그 장치의 동작 모드 제어 방법 |
| JP4046382B2 (ja) * | 1997-03-27 | 2008-02-13 | 株式会社ルネサステクノロジ | 半導体集積回路装置 |
| JP2000040375A (ja) * | 1998-07-17 | 2000-02-08 | Mitsubishi Electric Corp | 半導体記憶装置 |
-
1999
- 1999-03-26 JP JP08404199A patent/JP3459192B2/ja not_active Expired - Lifetime
-
2000
- 2000-03-06 US US09/519,574 patent/US6240036B1/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| US6240036B1 (en) | 2001-05-29 |
| JP2000285675A (ja) | 2000-10-13 |
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