JPH0435064A

JPH0435064A - 半導体記憶装置

Info

Publication number: JPH0435064A
Application number: JP2142666A
Authority: JP
Inventors: Tamihiro Ishimura; 石村　民弘; Masabumi Miyawaki; 宮脇　正文
Original assignee: Oki Electric Industry Co Ltd
Current assignee: Oki Electric Industry Co Ltd
Priority date: 1990-05-31
Filing date: 1990-05-31
Publication date: 1992-02-05

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】（産業上の利用分野）本発明は、ダイナミックＲＡＭ　（ランダム・アクセス
・、メモリ）等の半導体記憶装置、特にそのセンスアン
プ回路の活性化時（動作時）における電源配線上に生じ
るノイズを低減させた半導体記憶装置に関するものであ
る。

（従来の技術）従来、この種の半導体記憶装置としては、例えば第２図
のようなものがあった。以下、その構成を図を用いて説
明する。

第２図は、従来の半導体記憶装置の要部の構成図である
。

この半導体記憶装置は、ダイナミックＲＡＭを示すもの
で、接地電位（以下、■ＳＳという）川の電源パッド］
−〇と、電源電位（以下、■ＣＣという）用の電源パッ
ト２０とを有している。■ＳＳ用電源パット１−０には
、ＶＳＳ用の電源配線］−１，１２，１３が接続され、
さらにＶＣＣ用電源パッド２０にも、ＶＣＣ用電源配線
２１．２２２３が接続されている。電源配線１１−〜１
３には配線抵抗Ｒａが、電源配線２１〜２３には配線抵
抗Ｒｂが、それぞれ存在している。

■ＳＳ用電源配線１１−には、制御信号Ｓａによリオン
、オフ動作する複数のＮチャネル型ＭＯＳトランジスタ
（以下、ＮＭＯ８という）１４１〜１４ｎを介してセン
スアンプ活性化用の共通ノードＮａがそれぞれ接続され
ている。Ｖｃｃ用電源配線２１には、制御信号ｓｂによ
りオン、オフ動作する複数のＰチャネル型ＭＯＳトラン
ジンタ（以下、ＰＭＯ８という）２４□〜２４ｎを介し
てセンスアンプ活性化用の共通ノードＮＰｂがそれぞれ
接続されている。各共通ノードＮａとＮｂとの間には、
メモリセルアレイ３０１〜３ｏ謬それぞれ接続されてい
る。

各メモリセルアレイ３ｏ工〜３ｏｎ内には、複数のメモ
リセルとセンスアンプ回路とが設げられている。該セン
スアンプ回路は、その動作時において、電源配線に対す
る充放電電流が大きく、その充放電電流によって電源配
線側に大きなノイズが生じる。そのなめ、他の回路系に
誤動作等の悪影響を与えないため、電源配線１１と２１
とは、センスアンプ活性化用のＮＭＯ８１４□〜１４ｎ
とＰＭＯ８２４□〜２４ｎの専用配線となっている。各
ＮＭＯ３１４１〜１４ｎと各ＰＭＯ３２４、〜２４　は
、トランジスタ形成の容易化等を考慮して、それぞれ全
て同一のゲート幅で構成されている。

他の電源配線１２．１３，２２．２３には、マＡｓ　（
ｒｏｗ　ａｄｄｒｅｓｓ　５ｔｒｏｂｅ）　、　ＣＡＳ
　（ｃｏｌｕｍｎ　ａｄｄｒｅｓｓ　５ｔｒｏｂｅ　）
等のＴＴＬレベルの制御信号を入力する入力初段回路を
含む、半導体記憶装置の周辺回路がそれぞれ接続されて
いる。

第３図は、第２図中のメモリセルアレイの構成例を示す
回路図である。

第２図の各メモリセルアレイ３００〜３０ｎは、複数の
ワード線Ｗ　Ｌ　：ｔ　、　Ｗ　Ｌ　２　、・・・と、
複数のビット線対ＢＬ　　−百丁、〜Ｂｌ−□・π□と
を有し、それらの各交差箇所には、メモリセル４０□４
０　〜４０　　４０　　が接続されて１′　　　１２　
　　　ｎｌ・　　　ｎ２いる。また、各ビット線対ＢＬ
　　・Ｈ丁、〜ＢＬ□・π　には、センスアンプ回路５
０１〜５０。がそれぞれ接続されている。

各メモリセル４０　　４０　〜４０１１°　　　１２　　　ｎｌ・４０ｎ２は、ＮＭＯ８４１と、一定電位Ｖｃｐに接続さ
れたキヤパスタ４２とで、それぞれ構成されている。各
センスアンプ回路５０１〜５０ｎは、２個のＮＭＯ３５
１，５２と２個のＰＭＯ８５３゜５４とで、それぞれ構
成されている。

例えばセンスアンプ回路５０、のＮＭＯ８５１は、その
トレインがビット線π１に、ゲートがビット線Ｂ　Ｌ　
１に、ソースがセンスアンプ活性化用の共通ノードＮａ
に、それぞれ接続されている。

ＮＭＯ３５２のドレインはビット線Ｂ　Ｌ　１に、ゲー
トはビット線ＢＬｌに、ソースは共通ノードＮａに、そ
れぞれ接続されている。ＰＭＯ８５３のドレインはビッ
ト線百π、に、ゲートはビット線ＢＬ１に、ソースはセ
ンスアンプ活性化用の共通ノードＮｂに、それぞれ接続
されている。ＰＭＯ８５４のトレインはビット線ＢＬ１
に、ゲートはビット線π、に、ソースは共通ノードＮｂ
に、それぞれ接続されている。

以上のような半導体記憶装置におけるデータの読み出し
動作を、第４図及び第５図を参照しっつ説明する。

第４図はデータ読み出し時における第３図のメモリセル
アレイの電流経路を示す図、及び第５図は第４図の動作
波形図である。

第２図の各メモリセルアレイ３０□〜３０ｎを示す第４
図において、例えばワード線ＷＬ１に接続されなメモリ
セル４０□１のデータ“１″を読み出す場合を例にとり
説明する。

第５図に示すように、ワード線ＷＬ１が“１１ルベルか
ら“Ｈ”レベルに立ちＪ二がると、そのワード線ＷＬｌ
＆ご接続されたメモリセル４ｏ１１〜４０ｎ１がオンす
る。メモリセル４０１１のデータ“１′°は、ビット線
ＢＬ工に伝わり、そのピッ１〜線対ＢＬ工、■丁、間に
、僅かな電位差が生じる。

次に、制御信号ＳａをＬ”レベルから■４“。

レベルに、制御信号ｓｂを゛Ｈ″レベルからＩＩ　Ｌ　
ＩＩレベルにそれぞれ変化させると、ＮＭＯ８１４及び
ＰＭＯ８２４がオンする。すると、共通ノードＮａが“
Ｈ”レベル、共通ノードＮｂが“Ｌ＋＋しベルになり、
センスアンプ回路５０１〜５０ｎが活性化される。そし
てセンスアンプ５０□により、ビット線対ＢＬ工、■１
間の電位差が増幅される。この時、第４図に示ずように
、ピッ１へ線ＢＬ１−に電荷を充電するために充電電流
Ｉ　＋、）が流れ、ピッｈ線Ｈ丁１−の電荷を放電する
ために放電電流１ａが流れるので、■ＣＣ用電源配線２
１側の電位が落ち込むと共に、ＶＳＳ用電源配線１１側
の電位が浮き上がる。

センスアンプ回路５０１により増幅されたピッｌ−線対
１３Ｌ１．ＢＬ工間の電位差は、図示しないｌ−ランス
フアゲ−１〜を介してデータバスへ送られ、デ゛−夕の
読出しが完了する。

（発明が解決しようとする課題）しかしながら、上記構成の装置では、次のような課題が
あった。

第２図に示すように、電源配線１１，２１．には配線抵
抗Ｒａ、Ｒｂがそれぞれ存在するため、各メモリセルア
レイ３０．〜３０ｎの接続位置における電源配線１１．
２１のインピーダンスがそれぞれ異なる。そのなめ、例
えばメモリセルアレイ３０　を動作さぜると、ＮＭＯ８
］、／］、−に対する］− 電源配線１−１のインピーダンスが小さく、ＰＭＯ３２
４に対する電源配線２］のインピーダンスが大きいので
、■ＳＳ用電源パッド１０の近傍では大きな■ＳＳノイ
ズが生じ、■ＣＣ用電源パッド２０の近傍での■ＣＣノ
イズは小さい。これに対してメモリセルアレイ３０　を
動作させると、前記とは逆に、電源パッド１０の近傍で
はＶＳＳノイズが小さく、電源パッド２０の近傍では■
ＣＣノイズが大きくなる。そのため、電源パッド１０．
２０の近傍でのノイズののり方が、動作させるメモリセ
ルアレイ３０１〜３０ｎにより異なる。

これらのノイズは、各電源パッド１０，２０をを介して
電源配線１２．１３と２１．２２に伝わり、それらに接
続された周辺回路の動作に悪影響を及ぼす。特に、ＴＴ
Ｌレベルで動作する入力初段回路においては、メモリセ
ルアレイ３０１を動作させると、ＶＳＳノイズが大きい
ため、入力初段回路のＩ（”レベル側マージンＶ１１．
が低下し、メモリセルアレイ３０　を動作させると、Ｖ
ＣＣノイズが大きいなめ、Ｌ”レベル側マージンＶ１ρ
が低下する。このように、動作するメモリセルアレイ３
０１〜３０ｎの違いにより、入力初段回路の動作マージ
ンの違い及び低下が起こると、該入力初段回路を含めた
周辺回路の誤動作等が生じるという問題がある。

本発明は前記従来技術が持っていた課題として、動作さ
せるメモリセルアレイにより、電源パッド近傍でのノイ
ズののり方が異なり、それによって入力初段回路の動作
マージンの違い及び低下を弓き起こし、その入力初段回
路を含めた周辺回路が誤動作等の悪影響を受ける点につ
いて解決した半導体記憶装置を提供するものである。

（課題を解決するための手段）本発明は前記課題を解決するために、複数のワード線と
複数のピッＩ・線対との交差箇所にそれぞれ接続された
複数のメモリセルと、前記各ビット線対間の電位差をそ
れぞれ検知・増幅する複数のセンスアンプ回路と、制御
信号によりオン状態となって前記複数のセンスアンプ回
路を所定数単位でそれぞれ電源配線に接続する複数のト
ランジスタとを、備えた半導体記憶装置において、前記
複数のトランジスタは、前記電源配線のインピーダンス
に応じて異なる相互コンダクタンス値を有する構成にし
たものである。

（作用）本発明によれば、以上のように半導体記憶装置を構成し
たので、電源パッド近傍の電源配線のインピーダンスが
小さいところでは、トランジスタの相互コンダクタンス
が小さく、電源パッドから離れた電源配線のインピーダ
ンスが大きいところては、トランジスタの相互コンタク
タンスが大きい。そのため、電源配線のインピーダンス
が小さな箇所に接続されたトランジスタのオン抵抗が大
きくなり、そのオン抵抗によってセンスアンプ回路と電
源配線との間に瞬時に流れる充放電電流が抑制され、電
源配線に生じるノイズ量が低減する。

その上、電源配線のインピーダンスが大きいところに接
続されるトランジスタの相互コンダクタンスが大きいの
で、そのトランジスタのオン抵抗が小さくなって電源配
線とセンスアンプ回路との間に瞬時に流れる充放電電流
の減少が少なくなり、動作させるトランジスタに接続さ
れたメモリセルアレイの違いによる発生ノイズ量の差が
小さくなる。これにより、どのトランジスタを動作させ
ても、ＶＣＣノイズ及びＶＳＳノイズを一定にでき、そ
れによって入力初段回路を含めた周辺回路における動作
マージンの違い及び低下の防止が図れる。

従って、前記課題を解決できるのである。

（実施例）第１図は、本発明の実施例を示す半導体記憶装置の要部
の構成図である。

この半導体記憶装置は、ダイナミックＲＡＭを示すもの
で、■ＳＳ用電源パッド６０とＶＣＣ用電源パッド７０
とを備えている。■ＳＳ用電源パッド６０には、■ＳＳ
用電源配線６１．６２．６３が接続され、■ＣＣ用電源
パッド７０にはＶＣＣ用電源配線７１，７２．７３が接
続されている。

電源配線６１．７１は、センスアンプ動作時における電
源ノイズの悪影響を防止するため、センスアンプ駆動用
の専用配線となっている。他の電源配線６２．６３，７
２．７３には、入力初段回路を含む半導体記憶装置の周
辺回路が接続される。

電源配線６１には、センスアンプ駆動用の複数のＮＭＯ
３６４１〜６４ｎの各トレインがそれぞれ接続され、そ
の各ソースが複数のセンスアンプ活性化用の共通ノード
Ｎａにそれぞれ接続されている。同じく電源配線７１に
は、センスアンプ駆動用の複数のＰＭＯ３７４、〜７４
ｎの各トレインが接続され、その各ソースが複数のセン
スアンプ活性化用の共通ノードＮｂにそれぞれ接続され
ている。ＮＭＯ３６４１〜６４ｎは、図示しない制御回
路より出力される制御信号Ｓａによりオン。

オフ動作する。ＰＭＯ８７４、〜７４ｎは、図示しない
制御回路より出力される制御信号ｓｂによりオン、オフ
動作する。各共通ノードＮａ・Ｎｂ間には、メモリセル
アレイ８０１〜８０ｎが接続されている。

■ＳＳ用電源配線６１〜６３は、配線抵抗Ｒａが存在す
るなめ、ＶＳＳ用電源パッド６０からの距離が長くなる
につれてインピーダンスが徐々に大きくなっている。Ｖ
ＣＣ用電源配線７１〜７３も同様に、配線抵抗Ｒｂが存
在するなめ、ＶＣＣ用電源パッド７０からの距離が長く
なるに従ってインピーダンスが徐々に大きくなっている
。そこで、本実施例では、Ｎ　Ｍ　ＯＳ　６４１〜６４
ｏの内、最遠端のＮＭＯ３６４の相互コンダクタンス、
例えばゲー１へ幅を従来の第２図中のＮＭＯ３１４゜と
等しくし、電源配線６１のインピーダンスが小さくなる
につれて、６４　　＜６４　　＜・・・＜６４　　　　　＜６４２
ｎ−１ｎのように徐々に小さくしている。さらに、ＰＭＯ８７４
１〜７４ｎの相互コンダクタンス、例えばゲート幅は、
最遠端のＰＭＯ３７４を従来の第２図中のＰＭＯ８２４
と等しくし、電源配線７１のインピーダンスが小さくな
るにつれて、７４　　＜７４　　＜・・・＜７４　　　
　　＜７４２ｎ−１ｎのように徐々に小さくしている。

各メモリセルアレイ８０１〜８０ｎは、例えば従来の第
３図と同様に、複数のワード線ＷＬ；１゜ＷＬ２．・・
・と、複数のビット線対ＢＬよ・Ｈ丁、〜ＢＬｏ−Ｂ丁
□とを有し、それらの各交差箇所には複数のメモリセル
４０　　．４０　　〜４０ｎｌ、４０ｎ２が接続されて
いる。さらに、各ビット線対ＢＬ　　−ＢＬ１〜ＢＬ、
　１■−間ニハ、センスアンプ回路５０、〜５０ｎがそ
れぞれ接続されている。

以上のように構成される半導体記憶装置の読出し動作は
、従来と同様に行われる。

即ち、例えば第３図中のメモリセル４０□□にデータ“
１″が記憶されており、そのデータ“１″を読み出す場
合、図示しない行アドレスデコーダにより、ワード線Ｗ
Ｌ１を“Ｌ”レベルから“Ｈ′。

レベルに立上げる。すると、メモリセル４００、中のＮ
ＭＯ３４１がオンし、キャパシタ４２に記憶されたデー
タ“１′”がピッＩ〜線ＢＬ工に伝わり、そのピッ１へ
線対ＢＬ　　・π１−間に僅かな電位差が生じる。次に
、第１図の制御信号Ｓａを“Ｌ″レベルら”　Ｊ（”レ
ベルに変化させると共に、制御信号ｓｂをｕ　Ｈｕレベ
ルから“Ｌ”レベルに変化させ、ＮＭＯ３６４□〜６４
ｎ及びＰＭＯ３７４、〜７４ｎをオン状態にする。する
と、各ＮＭ０３６４１〜６４ｎのソース側の共通ノード
Ｎａが’　Ｌ　”レベルになると共に、各１〕ＭＯ３７
４１・〜７４　のソース側共通ノードＮｂが“Ｈ“レベ
ルになり、各メモリセルアレイ８０１〜８０ｎ内の第３
図のセンスアンプ回路５０１〜５０ｎが活性化する。

センスアンプ回路５０、〜５０ｎが活性化すると、該セ
ンスアンプ回路５０、により、第３図のビット線対Ｂｌ
−・π１間の電位差が増幅されする。この時、従来と同様に、電源配線７１から第３図の
センスアンプ回路５０１を通ってビット線ＢＬ１へ充電
電流が流れると共に、ビット線π１−の放電電流が、セ
ンスアンプ回路５０．を介して電源配線６１側へ流れる
。

第３図のセンスアンプ回路５０１で増幅されたビット線
対ＢＬ　　−百丁、間の電位差は、図示しない列アドレ
スデコーダによって選択されたトランスファゲートを介
して、データバスへ読み出され、データの読出し動作が
終了する。

第６図（ａ）、（ｂ）は、本実施例と従来との動作メモ
リセルアレイの違いによるセンスアンプ活性化用共通ノ
ードＮａ、Ｎｂ、及び電源パッド６０．７０近傍での電
源波形図である。なお、第６図中の実線は本実施例の波
形、破線は従来の波形を示す。

各メモリセルアレイ８０１〜８０ｎ内のセンスアンプ回
路を駆動するために、ＮＭＯ８６４□〜６４　及びＰＭ
Ｏ３７４，〜７４ｎをオン状態にして共通ノードＮａを
“Ｌ′″レベル、共通ノードＮｂを゛Ｈ′°レベルに変
化させる。この時、本実施例では、電源配線６１．７１
のインピーダンスが小さいところに接続されたＮ　Ｍ　
ＯＳ　６４１及びＰＭＯ３７４１の各ゲート幅を、従来
のトランジスタよりも小さく設定しているので、オン抵
抗が大きくなって該ＮＭＯ３６４１及びＰＭＯ３７４、
を介して瞬時に流れる充放電電流を小さくできる。その
ため、第６図（ａ＞、（ｂ）に示すように、■５Ｓ１１
１１及びＶｃｅ側の電源ノイズ量を低く抑えることがで
きる。しかも、メモリセルアレイ８０、側及びメモリセ
ルアレイ８０ｏ側を動作さぜな時の電源のノイズ量がほ
ぼ等しくなるので、動作させるメモリセルアレイ８０１
〜８０ｎの違いによる発生ノイズ巣の差を小さくするこ
とができる。

従って、従来の問題であった、動作させるメモリセルア
レイ８０、〜８０ｎにより、他の電源配線６２．６３．
７２．７３に接続された入力初段回路を含めた周辺回路
の動作マージンの違い及び低下を解消できる。これによ
り、電源ノイズによる周辺回路の誤動作等の悪影響を的
確に防止でき、例えば入力初段回路の回路閾値の設定等
が容易になる。

なお、本発明は図示の実施例に限定されず、種］　６々の変形が可能である。その変形例としては、例えば次
のようなものがある。

（ｉ）　　上記実施例では、Ｎ　Ｍ　ＯＳ　６４１〜６
４□及びＰＭＯ８７４□〜７４ｎを、電源配線６１．。

７１のインピーダンスに応じてゲート幅を変えているが
、ゲート長等の他のトランジスタ特性を変えることによ
り、相互コンダクタンスの値を電源配線のインピーダン
スに応じて変えるようにしても良い。また、ＮＭＯ３６
４１〜６４ｎ及びＰＭＯ３７４□〜７４ｎは、電源の極
性を変えることにより、他のトランジスタで構成するこ
とも可能である。

（ｉｉ）　　第１図では電源配線６］−・〜６３，７１
〜７３の数を各３本としているが、これは半導体記憶装
置の回路構成の変更等に応じて他の任意の数に設定する
ことができる。また、メモリセルアレイ８０．〜８０ｎ
を第３図以外の回路で構成したり、さらに本発明をスタ
ティックＲＡＭ等の他の半導体記憶装置に適用する等、
種々の変形が可能である。

（発明の効果）以上詳細に説明したように、本発明によれば、センスア
ンプ回路駆動用のトランジスタの相互コンダクタンスの
値を、電源配線のインピーダンスに応じて、例えばその
インピーダンスが小さいところではインピーダンスが大
きいところの相互コンダクタンスに比べて小さく設定す
ることにより、センスアンプ回路動作時において、電源
配線に接続される電源パッドの近傍でのノイズ量を低減
でき、その電源パッドで駆動される入力初段回路を含め
た周辺回路における動作マージンの向上が図れる。さら
に、どのトランジスタを動作させても、電源配線に生じ
る発生ノイズ凰をほぼ均一にでき、それによって例えば
ＴＴＬレベルで動作する入力初段回路の回路閾値の設定
等が容易になるという効果も期待できる。

【図面の簡単な説明】

第１図は本発明の実施例を示す半導体記憶装置の要部の
構成図、第２図は従来の半導体記憶装置の要部の構成図
、第３図は第２図中のメモリセルアレイの構成例を示す
回路図、第４図は第３図の電流経路を示す図、第５図は
第４図の動作波形図、第６図（ａ、）、　　（１））は
本実施例と従来の電源波形比較図である。４０　　　４０　　〜４０　　４０１］・　　　１−２　　　　ｒ＋　１．・　　ｎ２メモ
リセル、５０］−〜５０ｎ・・・・・・センスアンプ回
路、６０．７０・・・・・・電源パッド、６１〜６３，
７］、７３・・・・・・電源配線、６４．〜６４ｎ・・
・・・・ＮＭｏ５．７４〜７４　・・・・・・ＰＭＯ３
，８０１〜８Ｏ・・・・・・メモリセルアレイ、ＢＬ　
　・π１〜ＢＩＬ　・百丁　・・・・・・ビット線対、Ｎａ、、Ｎｂ・
・・・・・セｒ１ンスアンプ活性化用共通ノート、Ｓａ、Ｓｂ・・制御信
号、ＷＬ　　ＷＬ２・・・・・・ワード線。１・

Claims

【特許請求の範囲】複数のワード線と複数のビット線材との交差箇所にそれ
ぞれ接続された複数のメモリセルと、前記各ビット線対
間の電位差をそれぞれ検知・増幅する複数のセンスアン
プ回路と、制御信号によりオン状態となって前記複数の
センスアンプ回路を所定数単位でそれぞれ電源配線に接
続する複数のトランジスタとを、備えた半導体記憶装置
において、前記複数のトランジスタは、前記電源配線のインピーダ
ンスに応じて異なる相互コンダクタンス値を有する構成
にしたことを特徴とする半導体記憶装置。