KR100530242B1 - 집적회로제조시감소된측벽축적을갖는금속에칭방법 - Google Patents

집적회로제조시감소된측벽축적을갖는금속에칭방법 Download PDF

Info

Publication number
KR100530242B1
KR100530242B1 KR1019980023053A KR19980023053A KR100530242B1 KR 100530242 B1 KR100530242 B1 KR 100530242B1 KR 1019980023053 A KR1019980023053 A KR 1019980023053A KR 19980023053 A KR19980023053 A KR 19980023053A KR 100530242 B1 KR100530242 B1 KR 100530242B1
Authority
KR
South Korea
Prior art keywords
etching
barrier layer
layer
sputter component
metal layer
Prior art date
Application number
KR1019980023053A
Other languages
English (en)
Other versions
KR19990007125A (ko
Inventor
무니어 디. 나엠
스튜어트 엠. 번스
낸시 그레코
스티브 그레코
비린더 그레발
어니스트 레빈
마사끼 나리타
브루노 스풀러
Original Assignee
인터내셔널 비지네스 머신즈 코포레이션
가부시끼가이샤 도시바
지멘스 악티엔게젤샤프트
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Family has litigation
First worldwide family litigation filed litigation Critical https://patents.darts-ip.com/?family=15777909&utm_source=google_patent&utm_medium=platform_link&utm_campaign=public_patent_search&patent=KR100530242(B1) "Global patent litigation dataset” by Darts-ip is licensed under a Creative Commons Attribution 4.0 International License.
Application filed by 인터내셔널 비지네스 머신즈 코포레이션, 가부시끼가이샤 도시바, 지멘스 악티엔게젤샤프트 filed Critical 인터내셔널 비지네스 머신즈 코포레이션
Publication of KR19990007125A publication Critical patent/KR19990007125A/ko
Application granted granted Critical
Publication of KR100530242B1 publication Critical patent/KR100530242B1/ko

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/14—Power supply arrangements, e.g. power down, chip selection or deselection, layout of wirings or power grids, or multiple supply levels
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/14—Power supply arrangements, e.g. power down, chip selection or deselection, layout of wirings or power grids, or multiple supply levels
    • G11C5/147—Voltage reference generators, voltage or current regulators; Internally lowered supply levels; Compensation for voltage drops
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C8/00—Arrangements for selecting an address in a digital store
    • G11C8/08—Word line control circuits, e.g. drivers, boosters, pull-up circuits, pull-down circuits, precharging circuits, for word lines
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • Dram (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Static Random-Access Memory (AREA)
  • Semiconductor Memories (AREA)
  • Drying Of Semiconductors (AREA)
  • Design And Manufacture Of Integrated Circuits (AREA)

Abstract

플라즈마 처리실 내에서 층 스택의 선택부분을 관통하여 에칭하기 위한 방법이다. 층 스택은 금속층, 금속층에 인접하여 배치된 제 1 장벽층, 및 금속층 위에 배치된 포토레지스트층을 포함한다. 이 방법은 고스퍼터 컴포넌트 에치를 이용하여 적어도 부분적으로 제 1 장벽층을 관통하여 에칭하는 것을 포함한다. 이 방법은 또한 저스퍼터 컴포넌트 에치를 이용하여 적어도 부분적으로 금속층을 에칭하는 것을 포함한다. 저스퍼터 컴포넌트 에치는 고스퍼터 컴포넌트 에치보다 낮은 스퍼터 컴포넌트를 가진다.

Description

집적회로 제조시 감소된 측벽 축적을 갖는 금속 에칭 방법{METHODS FOR METAL ETCHING WITH REDUCED SIDEWALL BUILD UP DURING INTEGRATED CIRCUIT MANUFACTURING}
본 발명은 반도체 집적회로(IC) 제조에 관한 것이다. 특히, 본 발명은 집적회로의 층 스택을 에칭하는 방법과 장치에 관한 것으로서, 에칭 중에 형성되는 중합체 증착은 에칭 후에 더 쉽게 제거될 수 있다.
반도체 집적회로 제조에서, 컴포넌트 트랜지스터, 커패시터, 및 저항과 같은 디바이스는 일반적으로 실리콘으로 만들어지는 반도체 웨이퍼나 기판 내 및/또는 상에 형성된다. 절연체상의 갈륨비소나 실리콘 같은 다른 웨이퍼도 유용하다. 웨이퍼 위에 배치된 금속층으로부터 에칭되는 금속 상호접속 라인은 디바이스들을 결합하기 위하여 이용되어 소정의 회로를 형성한다. 검토가 용이하도록 도 1A는 전형적 반도체 집적회로 제조 중에 형성될 수 있는 층들을 나타내는 층 스택(20)에 대한 간략화된(그리고 스케일되지 않은) 횡단면도를 도시하고 있다.
층 스택(20)의 하부에는 웨이퍼(100)가 도시되어 있다. 간략화를 위해, 웨이퍼는 여러 디바이스를 포함한다. 보통 이산화실리콘으로 만들어지는 산화물 또는 층간 유전체층(102)이 웨이퍼(100)의 기판 위에 형성되어 도시되고 있다. BSG, PSG, 및 BPSG를 포함하는 도핑된 또는 도핑되지 않은 실리케이트 유리도 유전층을 형성하는 데 유용하다. 보통 Ti, TiW, TiN, 탄탈륨 나이트라이드, 텅스텐 카바이드, 크롬 나이트라이드, 하프늄 나이트라이드, 티타늄 카바이드, 하프늄 카바이드, 몰리베늄 카바이드, 또는 다른 적절한 장벽 물질로 형성되는 하부 장벽층(104)은 층간 유전체층(102) 위에 그리고 후에 증착되는 금속층(106)에 인접하여 증착될 수 있다. 하부 장벽층(104)은 단일막 또는 다중막으로 형성된 복합층일 수 있다. 구비되었을 경우, 하부 장벽층(104)은 층간 유전체층(102)에서 금속층(106)으로 실리콘 원자가 확산되는 것을 막아주며, 따라서 신뢰도를 향상시킨다.
금속층(106)은 보통 알루미늄, 구리, 또는 Al-Cu, Al-Si, 및 Al-Cu-Si 와 같은 알려지지 않은 알루미늄 합금, 또는 전도성 물질로 형성된다. 층 스택(20)의 나머지 층들은 금속층(106) 위에 또는 인접하여 형성되는 상부 장벽들층(108, 110), 상부 장벽층들(108, 110) 위에 형성되는 반사 억제 코딩(ARC)층(112), 및 ARC층(112) 위에 형성되는 상부 포토레지스트(PR) 층(114)을 포함할 수 있다. 알려진 바와 같이, ARC층(112)은 보통 Ti, TiN, TiW, 및/또는 다른 내화성 금속들로 구성된다. 일반적으로, ARC층(112)은 포토리소그래피 공정에서 사용된 빛이 반사되고 흩어지는 것을 막아주며, 몇몇 경우에서는 언덕 성장(예를 들어, ARC층이 일정한 스트레스 특성을 갖는 내화성 금속인 경우)을 억제할 수 있다. 또한 ARC층은 본래 유기물일 수 있다. 몇몇 층 스택에서는 ARC층이 요구되지 않는 경우가 있다.
업계의 당업자라면 층 스택(20)의 층들을 쉽게 이해할 수 있을 것이고, 이러한 층들은 화학적 증착(CVD), 플라즈마 강화 화학적 증착(PECVD), 및 스퍼터링 및/또는 전기도금과 같은 물리적 증착(PVD)을 포함하여 여러 공지된 증착 프로세스를 이용하여 형성될 수 있다. 도시된 층들이 대표적인 것이며, 도시된 층들 위에, 아래에, 또는 사이에 다른 층들이 추가적으로 존재할 수 있다. 또한, 도시된 층들 모두가 반드시 존재할 필요는 없으며, 몇몇 또는 모두가 여러 다른 층들로 대체될 수 있다. 예로서, 장벽층의 기능을 무시하지 않고도, 하나 이상의 층들이 장벽층과 금속층 사이에 배치될 수 있다.
전술한 금속 상호접속 라인을 생성하기 위하여, 적절한 포토리소그래피 기술을 이용하여 PR 층(114)이 패턴 형성되고, 그 후 노출된 금속막이 에칭된다. 예로서, 하나의 이러한 포토리소그래피 기술은 콘택이나 스텝 포토리소그래피 및/또는 X-선 장치에서 포토레지스트 물질을 노출시킴으로써 포토레지스트 층(114)의 패턴을 형성하는 것, 그리고 하부의 ARC, 장벽, 및 금속층들의 일정 부분을 노출시키는 패턴 마스크를 형성하기 위하여 포토레지스트 물질을 현상하는 것을 포함한다. 이러한 방법으로, 그 후 포토레지스트 마스크로 덮여지지 않은 하부층들의 부분이 에칭하기 위하여 에천트가 사용된다. 따라서, 잔존한 금속 물질은 선택된 기능회로 패턴과 부합하는 다수의 상호접속 라인을 형성한다.
도 1B는 종래의 에칭 과정이 완결된 후 도 1A의 층 스택(20)의 에칭되지 않은 부분으로부터 형성된 상호접속 라인(116)을 도시하고 있다. 이러한 에칭 과정은 예를 들어 반응성 이온 에칭(RIE)을 포함한다. 상호접속 라인(116)은 금속층(106)의 에칭되지 않은 부분에 의해 형성된다. 층 스택(20)의 RIE에서 사용되는 화학물은 예를 들어 염소(Cl2)와 염화붕소(BCl3)를 포함한다. HCI, HI, CH4, 및/또는 CHCl3 와 같은 다른 에천트 화합물도 층 스택(20)의 RIE에서 유용하다.
상호접속 라인(116)의 층들(112, 110, 106, 104 및 102)을 관통하는 수직적 에칭에 덧붙여, 일부 포토레지스트 침식이 발생한다. 그 결과, PR층(114)의 상부 표면이 경사질 수 있다. 침식된 포토레지스트 물질의 일부는 상호접속 라인(116)의 측벽(120)을 따라 증착될 수 있으며, 그로 인해 측벽은 중합체로 패시베이션된다.
일반적으로, 측벽의 패시베이션이 반드시 바람직하지 않은 것은 아니다. 예를 들어, 측벽 패시베이션은 에칭 중 프로필 제어를 유지하는 데 도움을 주며, 에천트가 에칭된 구조를 하부 컷팅하는 것을 막아주는 것으로 알려져 있다.
그러나, 측벽 패시베이션동안, 에천트(예를 들어, 염소)의 일부 및 에칭된 층들로부터 에칭된 물질(예를 들어, 층간 유전체층(102) 또는 금속층(106)으로부터의 물질)이 측벽(120)을 따라 형성된 중합체 증착물 내로 흡수될 수 있다. 따라서, 측벽(120)을 따라 형성된 중합체 증착물은 예를 들어 Cl2, SiO2, Si, 카본, Ti, Al 등등을 포함하는 무기 및 유기 물질로 포화된다.
에칭 후, 일반적으로 측벽(120)상의 중합체 증착물과 함께 상부 포토레지스트 마스크를 제거할 필요가 있다. 종래의 포토레지스트 스트리핑은 에칭에 이어지는 플라즈마 스트리핑 및 물 세척 과정을 통해 이루어지고 있다. 플라즈마 스트리핑 프로세스 스텝에서, 플라즈마 상태의 증기와 산소가 가능한 한 많은 포토레지스트 및 중합체를 제거하기 위하여 사용된다. 물 세척 스텝은 중합을 더 제거하고 중합체 측벽 내로 흡수되는 염소와 같은 침식 가스를 더 묽게 하는데 이용된다. 발생하는 문제는 흡수된 무기 물질이 다음의 포토레지스트 스트리핑 및 물 세척 과정에서 측벽(120)상의 중합체 증착물을 제거하는 데 어려움을 야기한다는 점이다. 달리 말하면, 포토레지스트 스트리핑 및 물 세척 과정이 모든 상부 포토레지스트 마스크 물질을 제거하는 데 성과를 거두기는 하지만, 이러한 종래의 과정은 무기 물질로 포화된 측벽 증착물을 완전히 제거하는 데 성공적이지 못했다. 이는, 소정의 결과를 얻기 위해서는 예를 들어 습식 화학 처리와 같은 추가적 과정을 필요로 한다.
도 1B는 포토레지스트 스트리핑 후 측벽(120)에 부분적으로 고착되어 남아있는 측벽 증착 물질로부터 형성되는 레인(130)을 도시하고 있다. 세척 중, 레인(130)은 측벽(120)으로부터 제거될 수 있으며 웨이퍼의 표면 상에 다시 증착될 수 있다. 당업자가 인식할 수 있는 바와 같이, 웨이퍼 표면에 레인(130)이 존재하는 것(본질적으로는 무기 물질로 포화된 한 줄의 중합체)은 대단히 바람직스럽지 못하다. 최소한, 이러한 레인은 원치 않은 오염을 의미하며, 광 제한 수율 데이터(PLY data)에서 잡음으로 이어질 수 있다. 또한 레인의 존재는 다음의 처리단계(예를 들어 유전체 충전) 중 또는 결과적인 집적회로의 동작 중에 잠재하는 신뢰도 문제로 이어질 수 있다.
전술한 것에 비추어 볼 때, 필요한 것은 에칭 중에 형성되는 측벽 증착물이 다음의 플라즈마 스트리핑 과정 및/또는 물 세척 과정에 의해 보다 쉽게 제거될 수 에칭이다.
본 발명의 일 실시예는 플라즈마 처리 챔버에서 층 스택의 선택부분을 에칭하는 방법에 관한 것이다. 층 스택은 금속층, 금속층에 인접하여 배치된 제 1 장벽층, 및 금속층 위에 배치된 포토레지스트 층을 포함한다. 이 방법은 고스퍼터 컴포넌트 에칭을 이용하여 제 1 장벽층을 적어도 부분적으로 에칭하는 단계를 포함한다. 또한, 이 방법은 저스퍼터 컴포넌트 에칭을 이용하여 금속층을 적어도 부분적으로 에칭하는 단계를 포함한다. 저스퍼터 컴포넌트 에칭은 고스퍼터 컴포넌트 에칭의 스퍼터 컴포넌트보다 낮은 스퍼터 컴포넌트를 가진다.
본 발명의 다른 실시예는 플라즈마 처리 챔버에서 층 스택의 선택부분을 에칭하는 동안 측벽 중합체 축적을 감소시키는 방법에 관한 것이다. 층 스택은 하부 장벽층, 하부 장벽층 위에 배치된 금속층, 금속층 위에 배치된 상부 장벽층, 및 금속층 위에 배치된 포토레지스트 층을 포함한다.
이 방법은 제 1 챔버 압력을 이용하여 상부 장벽층을 적어도 부분적으로 에칭하는 단계를 포함한다. 또한, 이 방법은 제 1 챔버 압력보다 높은 제 2 챔버 압력을 이용하여 금속층을 적어도 부분적으로 에칭하는 단계를 포함한다. 상부 장벽층이 제 2 챔버 압력에 관련된 스퍼터 컴포넌트보다 높은 스퍼터 컴포넌트로 에칭되도록 제1 챔버 압력이 맞추어진다. 그리고 제 2 챔버 압력보다 낮은 제 3 챔버 압력을 이용하여 하부 장벽층을 적어도 부분적으로 에칭하는 단계는 더 포함된다. 하부 장벽층이 제 2 챔버 압력에 관련된 스퍼터 컴포넌트보다 높은 스퍼터 컴포넌트로 에칭되도록 제 3 챔버 압력이 맞추어진다. 본 발명의 여러 이점은 다음의 상세한 설명과 여러 도면을 참조할 경우 명확해 질 것이다.
다음의 설명에서, 다수의 특정 세부설명은 본 발명의 완전한 이해를 위해서 개시된다. 그러나, 업계의 당업자는 이러한 특정 세부사항의 일부 또는 전부없이도 본 발명이 실행될 수 있음을 알 수 있을 것이다. 불필요하게 본 발명을 불명료하게 하지 않도록 공지된 프로세스 스텝은 상세히 설명하지 않는다.
본 발명의 일 실시예에 따르면, 고스퍼터 컴포넌트 에칭을 이용하여 장벽층을 적어도 부분적으로 에칭하는 단계를 포함하는 층 스택 에칭에 대한 개선된 기술을 제공하고 있다. 고스퍼터 컴포넌트 에칭은 포토레지스트 층의 스퍼터링을 유리하게 증가시킨다. 포토레지스트 층의 이러한 증가는 스퍼터링은 부가적 카본이 에칭 반응기 내에 존재하게 하며, 측벽 증착물 내로 흡수되게 한다.
측벽 증착물의 카본 함유를 증가시킴으로써, 측벽 증착물은 보다 용해되기 쉽게 되어 다음의 포토레지스트 스트립/물 세척 과정 중에 보다 쉽게 제거된다. 또한 증가된 물리적 스퍼터링은 보다 많은 포토레지스트가 스퍼터되어 제거되면서 에칭된 층 스택의 측벽 높이를 감소시킴으로써 측벽 증착물의 물리적 디멘션을 감소시킨다(예를 들어, 포토레지스트 특징이 보다 얇아지고 및/또는 보다 경사지면서 도 1B의 높이(120)를 감소시킴으로써).
일 실시예에서, 고스퍼터 컴포넌트 에칭은 에칭 챔버의 온도를 낮추어 층 스택의 바이어스 전압을 증가시킴으로써 달성될 수 있다. 감소된 프로세스 압력으로, 플라즈마 챔버 내부의 평균 자유 경로가 증가되어 스퍼터된 장벽층 물질이 플라즈마 챔버 외부로 쉽게 배출된다. 이를 통해 측벽 증착물 내로의 그들의 흡수가 감소된다. 무기 물질의 감소된 흡수로서, 측벽 증착물은 보다 쉽게 용해될 수 있고 다음의 포토레지스트 스트리핑 및/또는 물 세척 단계 동안 쉽게 제거될 수 있다.
본 발명의 다른 실시예에 따르면, 금속층을 적어도 부분적으로 에칭하는 저스퍼터 컴포넌트 에칭이 또한 구비된다. 일반적으로 대부분의 층 스택에서 금속층이 상부 장벽층보다 훨씬 더 두껍기 때문에, 포토레지스트 침식을 감소시키기 위하여 금속층을 에칭하는 저스퍼터 컴포넌트 에칭을 이용하는 것이 유익하다. 그렇지 않고, 상부 장벽층을 에칭하기 위하여 고스퍼터 컴포넌트 에칭이 이용된다면, 금속 에칭의 더 오랜 지속시간으로 인하여 과다한 양의 보호 포토레지스트가 스퍼터되어 제거될 것이며, 따라서 상호접속 라인으로 귀착되는 임계 디멘션을 감소시키게 된다. 당업자가 인식할 수 있는 바와 같이, 그것이 동작 중에 전류 유도된 그리고/또는 열 유도된 손상에 보다 영향받기 쉬운 상호접속 라인을 만들어 낼 수 있으므로, 이는 대단히 바람직스럽지 못하다.
또 다른 실시예에서, 이 방법은 하부 장벽층을 에칭하는 고스퍼터 컴포넌트 에칭 단계를 선택적으로 더 포함한다. 또한, 고스퍼터의 사용은 보다 많은 포토레지스트 물질이 스퍼터되어 제거되도록 하며, 이것에 의해 측벽 중합체의 카본 성분이 증가된다. 고스퍼터 컴포넌트 에칭을 에칭 압력을 감소시켜 형성한다면, 보다 많은 아래 장벽층 물질이 제거되며, 이것에 의해 측벽 중합체 내로 흡수된 무기 물질의 양을 감소시킨다. 높은 카본과 낮은 흡수된 무기 물질을 갖는 레일은 후속하는 포토레지스트 스트립 및/또는 물 세척 과정 중에 보다 쉽게 제거될 수 있다.
독창적인 에칭 프로세스가 어떤 적절한 에칭 기술을 이용하여 수행될 수 있지만, 일 실시예에서는 RIE가 이용된다. RIE는 예를 들어 캘리포니아 프레몬트의 람 리서치 코포레이션으로부터 이용가능한 TCPTM 9600 SE 플라즈마 반응기로 알려진 트랜스포머 결합 플라즈마 반응기를 이용하여 수행된다. 검토의 용이를 위해, 도2A는 웨이퍼(270)를 포함하는 TCPTM 9600 SE 플라즈마 반응기의 간략화된 개략도를 도시하고 있다. 도 2A에 따르면, 반응기(250)는 플라즈마 처리 챔버(252)를 포함한다. 챔버(252) 위에는, 플라즈마를 생성하는 소스(256)가 배치되어 있으며, 이는 도 2A의 예에서 코일에 의해 실행된다. 일반적으로, 코일(256)은 정합 네트워크(미도시)를 통해 RF 발생기(258)에 의해 에너지가 공급된다. 챔버(252) 내에는, 바람직하게는 예를 들어 에천트 소스 가스와 같은 가스 상태의 소스 물질을 자신과 웨이퍼(270) 사이의 RF-유도된 플라즈마 영역 내로 방출하는 다수의 홀을 포함하는 샤워 헤드(254)가 구비된다.
가스 상태의 소스 물질은 또한 챔버(252) 자체의 벽 내로 만들어진 포트로부터 방출될 수 있다. 알루미늄이나 그것의 합금들 중 하나를 에칭할 때, 에천트 소스 화학물은 예를 들어 Cl2 와 BCl3을 포함한다. 염소를 바탕으로 하는 다른 에천트 화학물도 사용될 수 있다. 예로서 CH4, HI, HBr, HCl, CHCl3을 들 수 있으며, 이들은 선택적인 불활성 및/또는 비반응 가스들과 함께 사용될 수 있다.
에칭의 용이를 위해, 웨이퍼(270)가 챔버(252) 내로 유입되어 처크(262) 상에 배치된다. 여기서, 처크(262)는 제 2 전극으로 역할하며, RF 발생기(264)에 의해 (또한 일반적으로는 정합 네트워크를 통해) 바이어스되는 것이 바람직하다. 웨이퍼는 그 위에 제조된 다수의 집적회로를 포함한다. 예를 들어, 집적회로는 PLA, FPGA 및 ASIC과 같은 로직 디바이스나 랜덤 액세스 메모리(RAM), 다이나믹 RAM(DRAM), 동기 DRAM(SDRAM), 또는 읽기 전용 메모리(ROM)과 같은 메모리 디바이스를 포함한다. 웨이퍼는 완성시 잘려져, 집적횔로들은 각각의 칩으로 분리된다. RF 전력이 턴온될 때, 각 종은 웨이퍼(270)와 반응하여 플라즈마와 접촉하는 층에서 에칭하여 제거하는 에천트 소스 가스로부터 형성된다. 이때, 휘발성일 수 있는 부산물은 출구 포트(266)를 통해 배출된다.
도 2B는 본 발명의 일 실시예에 따른 다중 스텝 금속 에칭 프로세스(300)를 도시하고 있다. 비록 독창적 프로세스가 집적회로의 제조 중에 형성된 어떤 유사한 층 스택에 대해 수행될 수 있지만, 검토의 간략을 위해 프로세스(300)는 도 1A의 층 스택에서 수행된다. 예로서, 이는 (도 1A의 두 개가 아닌) 하나의 상부 장벽층만을 가지는 층 스택에서 수행될 수 있다.
스텝(302)에서, 에칭은 고스퍼터 컴포넌트 에칭을 이용하여 상부 장벽층을 적어도 부분적으로 수행된다. 이러한 제 1 고스퍼터 컴포넌트 에칭이 장벽층을 관통하기 위하여 사용되므로, 여기서 그것은 에칭이라고 부른다. 도 1A의 경우에, 상부 장벽층은 제 1 및 제 2 상부 장벽층(108, 110)을 포함한다. 도 1B의 ARC층(112)이 유기물인 경우, N2, Ar, O2, CHF3, CH3F, CO, CO2, C4F8 및/또는 다른 적절한 화학물과 같은 가스로 먼저 이 ARC층을 관통하는 것이 유용할 수 있다.
에칭 의 물리적 스퍼터 컴포넌트를 증가시키면 더 많은 양의 포토레지스트 물질이 스퍼터되어 제거된다. 앞에서 언급한 바와 같이, 이는 중합체 레일의 높이를 감소시키는 효과가 있다. 예를 들어 그것은 도 1B의 포인트(124)를 낮추며, 이를 통해 레인(130)의 높이를 감소시킨다. 결과적으로, 보다 적은 중합체 물질은 다음의 포토레지스트 스트립 및/또는 물 세척 단계 중에 제거되어야 한다.
포토레지스트 스퍼터링에서의 증가는 반응 챔버 내에서의 포토레지스트 물질 밀도를 증가시킨다는 것이 보다 중요하다. 그 결과, 보다 많이 스퍼터된 포토레지스트가 특징의 측벽 내로 흡수된다. 이는 바와 같이, 포토레지스트 입자는 카본 함유가 높다. 그러므로, 측벽 내로의 포토레지스트 물질의 증가된 흡수는 중합체 증착물의 카본 함유를 증가시킨다. 당업자가 인식할 수 있는 바와 같이, 높은 카본 함유를 갖는 중합체 레일은 다음의 포토레지스트 스트리핑 단계 중에 보다 쉽게 제거되는 경향이 있다.
일 실시예에서, 고스퍼터 컴포넌트 에칭은 플라즈마 처리 챔버 내의 압력을 감소시켜 웨이퍼 상의 바이어스 전압을 증가시킴으로써 달성된다. 고스퍼터 컴포넌트 에칭을 달성하기 위한 챔버 압력의 감소는 또 다른 중요한 이점, 즉 중합체 측벽 내로 흡수된 무기 물질 양의 감소를 초래한다. 이는 에칭 중 챔버 압력의 감소가 그 내의 평균 자유 경로를 증가시키고 챔버 내의 입자밀도를 감소시키기 때문이다. 따라서, 중합체 측벽 내로 흡수되는 에칭된 장벽층 물질 중 보다 적은 부분이 챔버 내에 존재하게 된다. 당업자라면 인식할 수 있는 바와 같이, 무기 물질 흡수에서의 감소는, 다음의 포토레지스트 스트립 및/또는 물 세척 단계 중에, 중합체 레일이 보다 더 용해되기 쉽게 하며, 중합체 레일이 제거될 수 있는 용이성을 증가시킨다.
그러나, 고스퍼터 컴포넌트 에칭은 또한 바이어스 전력 설정을 증가시킴으로써도 달성될 수 있다. 바이어스(또는 하부) 전력 설정의 증가는 전술한 처리압력의 변화와는 무관한 기판(그리고 에칭의 스퍼터 컴포넌트)의 바이어스 전압의 변화에 대한 메카니즘이다. 따라서, 기판(그리고 에칭의 스퍼터 컴포넌트)의 바이어스 전압에 대한 전체적 효과는 이러한 두 가지 메카니즘 중 어느 것이 보다 지배적인가에 달려있다(두 메카니즘이 동시에 프로세스 스텝에 이용될 경우).
대안적으로, 비록 플라즈마 안정성을 유지하기 위하여 아래 또는 하부 바이어스 전력 설정을 감소시키는 것이 몇몇 경우에 필요할 수 있지만, 상부(또는 소스) 전력 설정은 스퍼터 컴포넌트를 증가시키기 위하여 감소될 수 있다. 이는 기판(그리고 에칭의 스퍼터 컴포넌트)상의 바이어스 전압을 변경시키기 위하여 이용될 수 있는 또 다른 독립적 메카니즘이다. 이러한 실시예에서, 고스퍼터 컴포넌트 에칭에 관련된 이점, 즉 중합체 레일 높이의 감소 및 그들의 카본 함유의 증가는 유익하게 유지된다.
고스퍼터 컴포넌트 에칭이 전체 층 스택, 즉 금속층 전체를 에칭하기 위하여 유지되는 경우, 에칭의 고스퍼터 컴포넌트는 보호 포토레지스트 마스크를 과도하게 침식할 수 있다. 이것이 발생할 경우, 상호접속 라인의 임계 디멘션은 나쁘게 영향받는다. 따라서 고스퍼터 컴포넌트 에칭은 과도한 양의 포토레지스트가 침식되어 특정 허용오차를 초과하도록 임계 디멘션이 변화되기 이전에 종료되는 것이 바람직하다. 일 실시예에서, 고스퍼터 컴포넌트 에칭은 금속층이 에칭되기 이전에 종료된다. 고스퍼터 컴포넌트 에칭은 대체로 장벽층이 에칭될 때 종료되는 것이 보다 바람직하다. 도1B의 금속층(106) 에칭은 고스퍼터 에칭 성분을 필요로 하지 않을 수 있다는 점을 지적하고자 한다.
본 발명의 일 실시예에 따르면, 층 스택의 나머지를 에칭하기 위하여 저스퍼터 컴포넌트 주 에칭 단계가 더 구비되어 있다. 이 경우, 저스퍼터 컴포넌트 에칭은 단지 에칭의 스퍼터 컴포넌트에 관한 보다 낮은 스퍼터 컴포넌트를 갖는 에칭 단계를 의미할 뿐이다. 주 에칭 단계는 도 2B의 단계(304)에 도시되고 있다.
일 실시예에서, 주 에칭은 저스퍼터 컴포넌트 에칭을 이용하여 금속층(예를 들어, 도 1A의 금속층(106))을 적어도 부분적으로 진행되도록 허용된다. 에칭 단계(304)에서, 화학 반응이 지배적인 에칭 메카니즘이다. 화학 반응이 물리적 스퍼터링에 비해 보다 선택적이기 때문에, PR층(114)의 포토레지스트 침식의 속도는 고스퍼터 컴포넌트 에칭 에 관련된 포토레지스트 침식 속도에 비례하여 감소된다. 감소된 포토레지스트 침식은 충분한 보호 포토레지스트가 웨이퍼 표면상에 남아 있어 에칭된 특징(즉, 여기서는 상호접속 라인)의 임계 디멘션을 보호하는 데 도움이 된다.
일 실시예에서, 저스퍼터 컴포넌트 에칭은 에칭 동안 존재하는 처리압력에 비례하여 처리압력을 증가시킴으로써 달성된다. 분리된 또는 고밀도 플라즈마에서, 일반적으로 처리압력의 증가는 포토레지스트 소모의 감소로 전환된다. 이는 한정된 포토레지스트로 에칭이 완결됨을 가능하게 한다. 또한 이온 지향성에 의한 상호접속 라인의 소정의 프로필을 유지하기 위하여, 상부 전력 및 하부 바이어스 전력 설정은 증가될 수 있다.
저스퍼터 컴포넌트 에칭은 층 스택이 에칭될 때까지 계속된다. 그러나, 일 실시예에서는, 하부 장벽층을 에칭 하기 위한 또 다른 고스퍼터 컴포넌트 에칭이 더 구비된다. 이 경우, 고스퍼터 컴포넌트 에칭은 단지 주 에칭의 스퍼터 컴포넌트에 비례하는 더 높은 스퍼터 컴포넌트를 갖는 에칭 단계를 의미한다. 이러한 고스퍼터 컴포넌트 에칭은 에칭 단계에서 이용되는 동일한 기술을 이용하여 달성될 수 있다. 또한 고스퍼터 컴포넌트 에칭은 측벽 중합체 증착물의 카본 함유를 증가시키며, 그리고/또는 측벽 중합체 증착물 내 흡수된 무기 물질의 양을 감소시킨다. 이러한 추가적 고스퍼터 컴포넌트 에칭은 단계(306)로서 도 2B에 도시되고 있으며, 여기서 에칭은 고스퍼터 컴포넌트 에칭을 이용하여 하부 장벽층을 적어도 부분적으로 수행된다. 이러한 고스퍼터 컴포넌트 에칭은 층 스택이 과도-에칭(over-etching)을 달성하기 위하여 에칭 될 후 얼마동안 연장 가능하게 될 수 있다.
또한, 유익하게도 고스퍼터 컴포넌트 에칭 단계(306)는 결과적인 중합체 측벽의 높이를 감소시켜 다음의 포토레지스트 스트립 및/또는 물 세척 단계 중에 그것의 제거를 용이하게 한다. 결과적 주합체 측벽은 또한 카본 함유를 증가시킴으로써(그리고, 고스퍼터 컴포넌트 에칭을 달성하기 위하여 낮은 처리 압력이 이용되는 경우에는 무기 물질 함유를 감소시킴으로써) 보다 용해가 쉬워진다.
도3은 독창적 에칭 기술에 따라 상호접속 라인(216)으로 에칭된 후, 도1A의 층 스택을 도시하고 있다. 종래기술 도1B의 상호접속 라인과 비교할 때, 측벽의 높이가 고스퍼터 컴포넌트 에칭의 사용으로 더 낮아졌다. 달리 말하면, 도3의 높이(220)는 도1B의 높이(120)에 비해 감소되었다. 더 높은 카본 함유 및/또는 더 낮은 무기 물질 함유로 인하여, 레일(230)은 보다 쉽게 용해되고, 다음의 포토레지스트 스트리핑 및/또는 물 세척 과정 동안 쉽게 제거된다.
아래의 테이블 1은 TCPTM 9600 SE 플라즈마 반응기에서 고스퍼터 컴포넌트 에칭 을 수행하기에 적절할 수 있는 대략적인 처리 파라미터를 보여주고 있다. 이 테이블은 대략적인 적정 범위, 바람직한 범위, 및 보다 바람직한 범위를 보여주고 있다. 다음의 테이블에서, 에칭은 82-300 mm 웨이퍼 상에서 수행된다. 업계의 당업자라면 개시된 범위가 다른 에칭 챔버 및/또는 다른 웨이퍼 사이즈에서 소정의 에칭을 달성하기 위하여서는 변경될 수 있음을 인식할 수 있을 것이다.
테이블 1
관통(BT: Break Through)
압력(mT) 상부전력(W) 저면전력(W) Cl2(sccm) HCl N2(sccm) Heback(T) 온도(℃)
대략범위 2-10 75-250 125-250 30-200 10-50 0-25 4-14 20-70
바람직한범위 5-10 120-175 150-225 50-100 15-30 5-20 6-11 30-60
보다바람직한범위 5-7 130-160 160-180 90-130 15-25 10-20 8-10 40-50
아래의 테이블 2는 TCPTM 9600 SE 플라즈마 반응기에서보다 낮은 스퍼터 컴포넌트 주 에칭을 수행하기에 적절할 수 있는 대략적인 처리 파라미터를 보여주고 있다. 이 테이블은 대략적인 적정 범위, 바람직한 범위, 및 보다 바람직한 범위를 보여주고 있다. 테이블 2에서, 처리 압력은 바이어스 전압(그리고 에칭의 스퍼터 컴포넌트)을 감소시키기 위하여 증가되었다. 바이어스(또는 하부) 전력이 테이블 1에서 사용된 바이어스(또는 하부 전력) 설정에 비례하여 증가된 것으로 보여지고 있지만, 기판 바이어스 전압(그리고 에칭의 스퍼터 컴포넌트)상의 전체적 효과는 그것을 낮추는 것이다. 이러한 사실은 기판 바이어스 전압(그리고 에칭의 스퍼터 컴포넌트)상의 이러한 두 가지 메카니즘(바이어스 전력 설정 및 처리 압력)의 독립적 성질을 강조한다.
테이블 2
관통(BT: Break Through)
압력(mT) 상부전력(W) 저면전력(W) Cl2(sccm) HCl N2(sccm) Heback(T) 온도(℃)
대략범위 12-10 125-300 150-325 30-200 10-50 0-25 4-14 20-70
바람직한범위 12-16 150-225 175-250 50-130 15-30 5-20 6-11 30-60
보다바람직한범위 12-14 185-210 190-225 90-120 15-25 10-20 8-10 40-50
아래의 테이블 3은 TCPTM 9600 SE 플라즈마 반응기에서 고스퍼터 컴포넌트 에칭 단계(하부 장벽층을 에칭하기 위하여 그리고/또는 과도 에칭을 위하여)를 수행하기에 적절할 수 있는 대략적인 처리 파라미터를 보여주고 있다. 이 테이블은 대략적인 적정 범위, 바람직한 범위, 및 보다 바람직한 범위를 보여주고 있다. 테이블 3에서, 처리 압력은 바이어스 전압(그리고 에칭의 스퍼터 컴포넌트)을 증가시키기 위하여 감소되었다. 바이어스(또는 하부) 전력이 테이블 1에서 사용된 바이어스(또는 하부 전력) 설정에 비례하여 감소된 것으로 보여지고 있지만, 기판 바이어스 전압(그리고 에칭의 스퍼터 컴포넌트)상의 전체적 효과는 그것을 증가시키는 것이다. 이러한 사실은 또한 기판 바이어스 전압(그리고 에칭의 스퍼터 컴포넌트)상의 이러한 두 가지 메카니즘(바이어스 전력 설정 및 처리 압력)의 독립적 성질을 강조한다.
테이블 3
관통(BT: Break Through)
압력(mT) 상부전력(W) 저면전력(W) Cl2(sccm) HCl N2(sccm) Heback(T) 온도(℃)
대략범위 2-10 75-250 125-250 30-200 10-50 0-25 4-14 20-70
바람직한범위 5-10 120-175 150-225 50-100 15-30 5-20 6-11 30-60
보다바람직한범위 5-7 130-160 160-180 50-85 15-25 10-20 8-10 40-50
본 발명이 몇몇 예시에 관하여 기술되었지만, 본 발명의 범위 내에서 변경, 치환, 및 균등물들이 존재한다. 예를 들어, 독창적 측벽 축적 감소 기술이 여기서는 일관된 검토 및 이해의 용이를 위하여 DRAM에 관하여 주로 기술되었지만, 본 발명을 그렇게 한정하여서는 안된다. 개시된 측벽 축적 감소 기술은 또한 금속층 에칭을 필요로 하는 어떤 반도체 디바이스의 제조(예를 들어, 마이크로프로세서, 로직, 메모리 디바이스 등)에 응용될 수 있다. 또한 본 발명의 방법 및 장치를 실행하는 많은 대안적 방법들이 존재함도 또한 지적한다.
그러므로, 첨부된 클레임은 본 발명의 진정한 범위 내의 모든 변경, 치환, 및 균등을 포함하는 것으로 해석되어져야 한다.
본 발명에 의하면, 에칭 중에 형성되는 측벽 증착물이 다음의 플라즈마 스트리핑 과정 및/또는 물 세척 과정에 의해 보다 쉽게 제거될 수 있다.
도 1A는 통상적인 반도체 IC 제조 중에 형성되는 층들을 나타내는, 층 스택의 횡단면도,
도 1B는 포토레지스트 스트리핑(stripping) 및/또는 물 세척(water rinsing)이후 잔존하는 레일(rail)을 포함하는, 도 1A의 층 스택으로부터 형성된 상호접속 라인의 횡단면도,
도 2A는 본 발명의 에칭 기술을 실행하기에 적합한 에칭 반응기의 개략도,
도 2B는 본 발명의 일 실시예에 따른 다중 스텝 에칭 프로세스의 흐름도,
도 3은 본 발명의 에칭 기술에 따라 에칭된 후의 예시적 층 스택의 횡단면도이다.
* 도면의 주요부분에 대한 부호의 설명 *
100: 웨이퍼 102: 유전층
104: 하부 장벽층 106: 금속층
108: 제 1 상부 장벽층 110: 제 2 상부 장벽층
112: 반-반사 코팅 층 114: 포토레지스트층
216: 상호접속 라인 230: 레일

Claims (20)

  1. 플라즈마 처리 챔버 내에서, 금속층, 상기 금속층에 인접하여 배치된 제 1 장벽 층, 및 상기 금속층 위에 배치된 포토레지스트 층을 포함하는 층 스택의 선택 부분을 에칭하는 방법으로서:
    고스퍼터 컴포넌트 에칭을 이용하여 적어도 부분적으로 상기 제 1 장벽층을 에칭하는 단계; 및
    저스퍼터 컴포넌트 에칭을 이용하여 적어도 부분적으로 상기 금속층을 에칭하는 단계를 포함하며,
    상기 저스퍼터 컴포넌트 에칭은 상기 고스퍼터 컴포넌트 에칭의 스퍼터 컴포넌트보다 낮은 스퍼터 컴포넌트를 가지며, 상기 고스퍼터 컴포넌트 에칭을 이용한 에칭은 상기 저스퍼터 컴포넌트 에칭과 관련한 에칭 압력보다 낮은 에칭 압력을 사용함으로써 이루어지고, 상기 고스퍼터 컴포넌트 에칭은 상기 제 1 장벽층이 에칭되어 관통될 때 적어도 실질적으로 종료하는 층 스택의 선택 부분 에칭 방법.
  2. 제 1항에 있어서, 상기 고스퍼터 컴포넌트 에칭 동안의 상기 기판의 제 1 바이어스 전압은 상기 저스퍼터 컴포넌트 에칭 동안의 상기 기판의 제 2 바이어스 전압보다 높은 것을 특징으로 하는 층 스택의 선택 부분 에칭 방법.
  3. 제 1항에 있어서, 상기 금속층은 알루미늄을 포함하는 것을 특징으로 하는 층 스택의 선택 부분 에칭 방법.
  4. 제 3항에 있어서, 상기 제 1 장벽층은 Ti를 포함하는 것을 특징으로 하는 층 스택의 선택 부분 에칭 방법.
  5. 제 1항에 있어서, 상기 고스퍼터 컴포넌트 에칭과 상기 저스퍼터 컴포넌트 에칭 중 하나에 염소-함유 화학물질을 사용하는 것을 특징으로 하는 층 스택의 선택 부분 에칭 방법.
  6. 제 1항에 있어서, 또 다른 고스퍼터 컴포넌트 에칭을 이용하여 상기 제 1 장벽층과는 다른 하부 장벽층을 적어도 부분적으로 에칭하는 단계를 더 포함하며, 상기 제 1 장벽층은 상기 금속층 위에 배치되고, 상기 하부 장벽층은 상기 금속층 아래에 배치되며, 상기 또 다른 고스퍼터 컴포넌트 에칭은 상기 저스퍼터 컴포넌트 에칭의 상기 스퍼터 컴포넌트보다 높은 스퍼터 컴포넌트를 가지는 것을 특징으로 하는 층 스택의 선택 부분 에칭 방법.
  7. 제 6항에 있어서, 상기 금속층은 Al-Cu를 포함하는 것을 특징으로 하는 층 스택의 선택 부분 에칭 방법.
  8. 제 1항에 있어서, 상기 고스퍼터 컴포넌트 에칭과 상기 저스퍼터 컴포넌트 에칭 중 적어도 하나는 반응성 이온 에칭(RIE)을 이용하는 에칭인 것을 특징으로 하는 층 스택의 선택 부분 에칭 방법.
  9. 제 1항에 있어서, 상기 층 스택은 다이나믹 랜덤 액세스 메모리(DRAM) 제조시 이용되는 것을 특징으로 하는 층 스택의 선택 부분 에칭 방법.
  10. 플라즈마 처리 챔버 내에서, 금속층, 상기 금속층에 인접하여 배치된 제 1 장벽층, 및 상기 금속층 위에 배치된 포토레지스트 층을 포함하는 층 스택의 선택 부분을 에칭하는 방법으로서:
    제 1 챔버 압력을 이용하여 적어도 부분적으로 상기 제 1 장벽층을 에칭하는 단계; 및
    상기 제 1 챔버 압력보다 높은 제 2 챔버 압력을 이용하여 적어도 부분적으로 상기 금속층을 에칭하는 단계를 포함하며,
    상기 제 1 챔버 압력은 상기 제 1 장벽층이 상기 제 2 챔버 압력에 관련된 스퍼터 컴포넌트보다 높은 스퍼터 컴포넌트로 에칭되도록 형성되고 상기 고스퍼터 컴포넌트 에칭은 상기 제 1 장벽층이 에칭되어 관통될 때 적어도 실질적으로 종료하는 층 스택의 선택 부분 에칭 방법.
  11. 제 10항에 있어서, 상기 층 스택은 다이나믹 랜덤 액세스 메모리(DRAM) 제조시 이용되는 것을 특징으로 하는 층 스택의 선택 부분 에칭 방법.
  12. 제 10항에 있어서, 상기 제 2 챔버 압력보다 낮은 제 3 챔버 압력을 이용하여 상기 제 1 장벽층과는 다른 하부 장벽층을 적어도 부분적으로 에칭하는 단계를 더 포함하며,
    상기 제 1 장벽층은 상기 금속층 위에 배치되고, 상기 하부 장벽층은 상기 금속층 아래에 배치되며, 상기 제 3 챔버 압력은 상기 하부 장벽층이 상기 제 2 챔버 압력에 관련된 상기 스퍼터 컴포넌트보다 높은 스퍼터 컴포넌트로 에칭되도록 형성되는 것을 특징으로 하는 층 스택의 선택 부분 에칭 방법.
  13. 제 12항에 있어서, 상기 제 1 장벽층과 상기 하부 장벽층 중 적어도 하나는 Ti를 포함하고, 상기 금속층은 알루미늄을 포함하는 것을 특징으로 하는 층 스택의 선택 부분 에칭 방법.
  14. 제 13항에 있어서, 상기 층 스택은 다이나믹 랜덤 액세스 메모리(DRAM) 제조시 이용되는 것을 특징으로 하는 층 스택의 선택 부분 에칭 방법.
  15. 제 13항에 있어서, 상기 금속층의 적어도 부분적인 에칭은 염소 함유 화학물질을 이용하는 것을 특징으로 하는 층 스택의 선택 부분 에칭 방법.
  16. 제 15항에 있어서, 상기 금속층의 적어도 부분적인 에칭은 반응성 이온 에칭(RIE)을 포함하는 것을 특징으로 하는 층 스택의 선택 부분 에칭 방법.
  17. 제 12항에 있어서, 상기 제 1 챔버 압력은 약 2mTorr 내지 10mTorr 인 것을 특징으로 하는 층 스택의 선택 부분 에칭 방법.
  18. 제 17항에 있어서, 상기 제 2 챔버 압력은 약 12mTorr 내지 20mTorr 인 것을 특징으로 하는 층 스택의 선택 부분 에칭 방법.
  19. 플라즈마 처리 챔버 내에서, 하부 장벽층, 상기 하부 장벽층 위에 배치된 금속층, 상기 금속층 위에 배치된 상부 장벽층, 및 상기 금속층 위에 배치된 포토레지스트 층을 포함하는 층 스택의 선택 부분을 에칭하는 동안 측면부의 중합체 축적을 감소시키는 방법으로서:
    제 1 챔버 압력을 이용하여 상기 상부 장벽층을 적어도 부분적으로 에칭하는 단계;
    상기 제 1 챔버 압력보다 높은 제 2 챔버 압력을 이용하여 상기 금속층을 적어도 부분적으로 에칭하는 단계를 포함하며, 상기 제 1 챔버 압력은 상기 상부 장벽층이 상기 제 2 챔버 압력에 관련된 스퍼터 컴포넌트보다 높은 스퍼터 컴포넌트로 에칭되도록 형성되고; 및
    상기 제 2 챔버 압력보다 낮은 제 3 챔버 압력을 이용하여 상기 하부 장벽층을 적어도 부분적으로 에칭하는 단계를 포함하며,
    상기 제 3 챔버 압력은 상기 하부 장벽층이 상기 제 2 챔버 압력에 관련된 상기 스퍼터 컴포넌트보다 높은 스퍼터 컴포넌트로 에칭되도록 형성되며, 상기 고스퍼터 컴포넌트 에칭은 상기 상부 장벽층이 에칭되어 관통될 때 적어도 실질적으로 종료되는 측면부의 중합체 축적 감소 방법.
  20. 제 19항에 있어서, 상기 층 스택은 다이나믹 랜덤 액세스 메모리(DRAM) 제조시 이용되는 것을 특징으로 하는 측면부의 중합체 축적 감소 방법.
KR1019980023053A 1997-06-20 1998-06-19 집적회로제조시감소된측벽축적을갖는금속에칭방법 KR100530242B1 (ko)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JP97-163646 1997-06-20
US08/879,727 1997-06-20
JP16364697A JP4056107B2 (ja) 1997-06-20 1997-06-20 半導体集積回路

Publications (2)

Publication Number Publication Date
KR19990007125A KR19990007125A (ko) 1999-01-25
KR100530242B1 true KR100530242B1 (ko) 2006-01-27

Family

ID=15777909

Family Applications (2)

Application Number Title Priority Date Filing Date
KR1019980023053A KR100530242B1 (ko) 1997-06-20 1998-06-19 집적회로제조시감소된측벽축적을갖는금속에칭방법
KR1019980023054A KR100566410B1 (ko) 1997-06-20 1998-06-19 반도체 집적회로

Family Applications After (1)

Application Number Title Priority Date Filing Date
KR1019980023054A KR100566410B1 (ko) 1997-06-20 1998-06-19 반도체 집적회로

Country Status (4)

Country Link
US (4) US6107869A (ko)
JP (1) JP4056107B2 (ko)
KR (2) KR100530242B1 (ko)
TW (1) TW382802B (ko)

Families Citing this family (49)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4056107B2 (ja) * 1997-06-20 2008-03-05 エルピーダメモリ株式会社 半導体集積回路
JP4014708B2 (ja) * 1997-08-21 2007-11-28 株式会社ルネサステクノロジ 半導体集積回路装置の設計方法
JP2001118999A (ja) * 1999-10-15 2001-04-27 Hitachi Ltd ダイナミック型ｒａｍと半導体装置
JP3609003B2 (ja) * 2000-05-02 2005-01-12 シャープ株式会社 Ｃｍｏｓ半導体集積回路
KR100395876B1 (ko) * 2000-10-18 2003-08-25 삼성전자주식회사 디램 장치의 접지 전압 공급 라인 구조
DE10120790A1 (de) * 2001-04-27 2002-11-21 Infineon Technologies Ag Schaltungsanordnung zur Verringerung der Versorgungsspannung eines Schaltungsteils sowie Verfahren zum Aktivieren eines Schaltungsteils
US6759873B2 (en) 2001-05-22 2004-07-06 The Board Of Trustees Of The University Of Illinois Reverse biasing logic circuit
US6946901B2 (en) * 2001-05-22 2005-09-20 The Regents Of The University Of California Low-power high-performance integrated circuit and related methods
KR100403631B1 (ko) * 2001-07-20 2003-10-30 삼성전자주식회사 비트라인 센스앰프 드라이버의 배치방법
US6621756B2 (en) * 2001-11-26 2003-09-16 Macronix International Co., Ltd. Compact integrated circuit with memory array
US6781892B2 (en) * 2001-12-26 2004-08-24 Intel Corporation Active leakage control in single-ended full-swing caches
JP3786608B2 (ja) * 2002-01-28 2006-06-14 株式会社ルネサステクノロジ 半導体集積回路装置
CN1774768A (zh) * 2002-03-27 2006-05-17 加利福尼亚大学董事会 低功率高性能存储电路及相关方法
JP2004022647A (ja) 2002-06-13 2004-01-22 Fujitsu Ltd 半導体集積回路
JP4632625B2 (ja) * 2002-11-14 2011-02-16 ルネサスエレクトロニクス株式会社 薄膜磁性体記憶装置
US6927429B2 (en) * 2003-02-14 2005-08-09 Freescale Semiconductor, Inc. Integrated circuit well bias circuity
US7707255B2 (en) 2003-07-01 2010-04-27 Microsoft Corporation Automatic grouping of electronic mail
JP2005101522A (ja) * 2003-08-21 2005-04-14 Matsushita Electric Ind Co Ltd 半導体集積回路装置
US7026843B1 (en) * 2004-01-16 2006-04-11 Spansion Llc Flexible cascode amplifier circuit with high gain for flash memory cells
JP4200926B2 (ja) 2004-03-10 2008-12-24 ソニー株式会社 半導体集積回路
US7703036B2 (en) 2004-08-16 2010-04-20 Microsoft Corporation User interface for displaying selectable software functionality controls that are relevant to a selected object
US8255828B2 (en) 2004-08-16 2012-08-28 Microsoft Corporation Command user interface for displaying selectable software functionality controls
US8146016B2 (en) 2004-08-16 2012-03-27 Microsoft Corporation User interface for displaying a gallery of formatting options applicable to a selected object
US7527446B2 (en) * 2005-04-29 2009-05-05 The Procter & Gamble Company Children's combination toothbrush and toothpaste dispenser, and method
US8627222B2 (en) 2005-09-12 2014-01-07 Microsoft Corporation Expanded search and find user interface
KR100704039B1 (ko) * 2006-01-20 2007-04-04 삼성전자주식회사 디코딩 신호가 워드라인 방향으로 버싱되는 반도체 메모리장치
JP2007227625A (ja) * 2006-02-23 2007-09-06 Toshiba Microelectronics Corp 半導体集積回路及びそのレイアウト設計方法
US7791406B1 (en) 2006-04-04 2010-09-07 Marvell International Ltd. Low leakage power management
US7606057B2 (en) * 2006-05-31 2009-10-20 Arm Limited Metal line layout in a memory cell
US9727989B2 (en) 2006-06-01 2017-08-08 Microsoft Technology Licensing, Llc Modifying and formatting a chart using pictorially provided chart elements
US7408830B2 (en) * 2006-11-07 2008-08-05 Taiwan Semiconductor Manufacturing Co. Dynamic power supplies for semiconductor devices
US7808804B2 (en) * 2006-11-10 2010-10-05 Samsung Electronics Co., Ltd. Power line layout
US8762880B2 (en) 2007-06-29 2014-06-24 Microsoft Corporation Exposing non-authoring features through document status information in an out-space user interface
US8484578B2 (en) 2007-06-29 2013-07-09 Microsoft Corporation Communication between a document editor in-space user interface and a document editor out-space user interface
JP2009038306A (ja) * 2007-08-03 2009-02-19 Elpida Memory Inc 半導体記憶装置
JP5528662B2 (ja) 2007-09-18 2014-06-25 ソニー株式会社 半導体集積回路
JP4636077B2 (ja) 2007-11-07 2011-02-23 ソニー株式会社 半導体集積回路
FR2927468B1 (fr) * 2008-02-08 2010-04-23 E2V Semiconductors Circuit integre a grand nombre de circuits elementaires identiques alimentes en parallele.
JP4492736B2 (ja) * 2008-06-12 2010-06-30 ソニー株式会社 半導体集積回路
US9665850B2 (en) 2008-06-20 2017-05-30 Microsoft Technology Licensing, Llc Synchronized conversation-centric message list and message reading pane
US8717093B2 (en) * 2010-01-08 2014-05-06 Mindspeed Technologies, Inc. System on chip power management through package configuration
JP5709197B2 (ja) * 2010-05-21 2015-04-30 国立大学法人 東京大学 集積回路装置
JP2015076111A (ja) * 2013-10-08 2015-04-20 マイクロン テクノロジー， インク． 半導体装置
US10020252B2 (en) 2016-11-04 2018-07-10 Micron Technology, Inc. Wiring with external terminal
US10354705B2 (en) 2017-07-05 2019-07-16 Micron Technology, Inc. Apparatuses and methods for controlling word lines and sense amplifiers
US10141932B1 (en) 2017-08-04 2018-11-27 Micron Technology, Inc. Wiring with external terminal
US10304497B2 (en) 2017-08-17 2019-05-28 Micron Technology, Inc. Power supply wiring in a semiconductor memory device
TWI646515B (zh) * 2018-01-19 2019-01-01 友達光電股份有限公司 顯示裝置
US10877908B2 (en) * 2018-09-25 2020-12-29 Micron Technology, Inc. Isolation component

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0435064A (ja) * 1990-05-31 1992-02-05 Oki Electric Ind Co Ltd 半導体記憶装置
US5160407A (en) * 1991-01-02 1992-11-03 Applied Materials, Inc. Low pressure anisotropic etch process for tantalum silicide or titanium silicide layer formed over polysilicon layer deposited on silicon oxide layer on semiconductor wafer
US5280450A (en) * 1990-05-14 1994-01-18 Hitachi, Ltd. High-speed semicondustor memory integrated circuit arrangement having power and signal lines with reduced resistance
JPH08195083A (ja) * 1995-01-17 1996-07-30 Toshiba Microelectron Corp 半導体記憶装置
JPH0974175A (ja) * 1995-09-04 1997-03-18 Texas Instr Japan Ltd 半導体装置及び半導体メモリ装置

Family Cites Families (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5309040A (en) * 1989-11-07 1994-05-03 Fujitsu Limited Voltage reducing circuit
JP2896197B2 (ja) 1990-06-01 1999-05-31 日本テキサス・インスツルメンツ株式会社 半導体装置
JP3112047B2 (ja) * 1991-11-08 2000-11-27 株式会社日立製作所 半導体集積回路
US5583457A (en) * 1992-04-14 1996-12-10 Hitachi, Ltd. Semiconductor integrated circuit device having power reduction mechanism
US5614847A (en) * 1992-04-14 1997-03-25 Hitachi, Ltd. Semiconductor integrated circuit device having power reduction mechanism
JP3216925B2 (ja) * 1992-04-14 2001-10-09 株式会社日立製作所 半導体集積回路
JP3347766B2 (ja) 1992-06-08 2002-11-20 日本トムソン株式会社 リニアエンコーダ及びこれを具備した案内ユニット
KR100281600B1 (ko) * 1993-01-07 2001-03-02 가나이 쓰도무 전력저감 기구를 가지는 반도체 집적회로
JP3047659B2 (ja) * 1993-02-02 2000-05-29 株式会社日立製作所 半導体集積回路
JP3102179B2 (ja) * 1993-01-07 2000-10-23 株式会社日立製作所 半導体集積回路
KR0169157B1 (ko) * 1993-11-29 1999-02-01 기다오까 다까시 반도체 회로 및 mos-dram
JP3561012B2 (ja) * 1994-11-07 2004-09-02 株式会社ルネサステクノロジ 半導体集積回路装置
JP2931776B2 (ja) * 1995-08-21 1999-08-09 三菱電機株式会社 半導体集積回路
JP3869045B2 (ja) 1995-11-09 2007-01-17 株式会社日立製作所 半導体記憶装置
TW324101B (en) * 1995-12-21 1998-01-01 Hitachi Ltd Semiconductor integrated circuit and its working method
JP3684748B2 (ja) * 1997-01-22 2005-08-17 アンデン株式会社 負荷駆動回路
JP4056107B2 (ja) * 1997-06-20 2008-03-05 エルピーダメモリ株式会社 半導体集積回路

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5280450A (en) * 1990-05-14 1994-01-18 Hitachi, Ltd. High-speed semicondustor memory integrated circuit arrangement having power and signal lines with reduced resistance
JPH0435064A (ja) * 1990-05-31 1992-02-05 Oki Electric Ind Co Ltd 半導体記憶装置
US5160407A (en) * 1991-01-02 1992-11-03 Applied Materials, Inc. Low pressure anisotropic etch process for tantalum silicide or titanium silicide layer formed over polysilicon layer deposited on silicon oxide layer on semiconductor wafer
JPH08195083A (ja) * 1995-01-17 1996-07-30 Toshiba Microelectron Corp 半導体記憶装置
JPH0974175A (ja) * 1995-09-04 1997-03-18 Texas Instr Japan Ltd 半導体装置及び半導体メモリ装置

Also Published As

Publication number Publication date
US6107869A (en) 2000-08-22
JP4056107B2 (ja) 2008-03-05
KR19990007125A (ko) 1999-01-25
US6747509B2 (en) 2004-06-08
KR100566410B1 (ko) 2007-08-16
US6339358B1 (en) 2002-01-15
KR19990007126A (ko) 1999-01-25
JPH1117135A (ja) 1999-01-22
US7199648B2 (en) 2007-04-03
US20020057129A1 (en) 2002-05-16
TW382802B (en) 2000-02-21
US20040217776A1 (en) 2004-11-04

Similar Documents

Publication Publication Date Title
KR100530242B1 (ko) 집적회로제조시감소된측벽축적을갖는금속에칭방법
US5846884A (en) Methods for metal etching with reduced sidewall build up during integrated circuit manufacturing
US8148270B2 (en) Low K dielectric surface damage control
EP0880799B1 (en) Methods for etching semiconductor wafers
US6583065B1 (en) Sidewall polymer forming gas additives for etching processes
EP0804804B1 (en) Method of etching a polysilicon pattern
US7375036B2 (en) Anisotropic etch method
US6326307B1 (en) Plasma pretreatment of photoresist in an oxide etch process
US5827437A (en) Multi-step metallization etch
US5772906A (en) Mechanism for uniform etching by minimizing effects of etch rate loading
JP2002525840A (ja) 特に銅デュアルダマシーンに有用な原位置統合酸化物エッチングプロセス
JP2001507171A (ja) フォトレジストの選択性を改善し且つエッチング速度負荷を低減するための方法
JP4451934B2 (ja) 導電層をエッチングする方法及び集積回路
KR100743873B1 (ko) 플라즈마 처리 챔버 내에서의 에칭을 개선하기 위한 기술
US5952244A (en) Methods for reducing etch rate loading while etching through a titanium nitride anti-reflective layer and an aluminum-based metallization layer
US6491042B1 (en) Post etching treatment process for high density oxide etcher
US6554004B1 (en) Method for removing etch residue resulting from a process for forming a via
JPH10150019A (ja) フォトレジスト選択性を向上し重合体密着性を改善するためのプラズマ反応処理法
US20050095869A1 (en) Low K dielectric surface damage control
JPH08339987A (ja) 配線形成方法
JPH05182937A (ja) ドライエッチング方法
KR100259351B1 (ko) 다층막 건식각 방법
CN1204864A (zh) 减少集成电路制造过程中侧壁堆积的金属蚀刻方法
JPH09293728A (ja) 半導体製造方法

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20091116

Year of fee payment: 5

LAPS Lapse due to unpaid annual fee