JP2015076111A - 半導体装置 - Google Patents

Abstract

【課題】ワードドライバ選択線を選択するためのドライバ回路の占有面積を削減する。
【解決手段】ロウアドレスのビットＸ１１〜Ｘ１３によって選択されるグループＧ０〜Ｇ７に分類される複数のメモリマットＭＡＴ０〜ＭＡＴ２４と、ロウアドレスのビットＸ４〜Ｘ１３に基づいてメインワード線ＭＷＬを選択するメインワードドライバＭＷＤと、ロウアドレスのビットＸ４〜Ｘ１０にかかわらず、ビットＸ０〜Ｘ２，Ｘ１１〜Ｘ１３に基づいてワードドライバ選択線ＦＸを選択するＦＸドライバＦＸＤと、メインワード線ＭＷＬ及びワードドライバ選択線ＦＸによって選択され、それぞれ対応するサブワード線ＳＷＬを駆動する複数のサブワードドライバＳＷＤを備える。本発明によれば、ワードドライバ選択線ＦＸとグループＧ０〜Ｇ７とを関係付けていることから、ＦＸドライバ回路ＦＸＤの回路構成を単純化することが可能となる。
【選択図】図９

Description

本発明は半導体装置に関し、特に、階層的に構築されたワード線を備える半導体装置に関する。

ＤＲＡＭ（Dynamic Random Access Memory）に代表される半導体メモリデバイスは、階層的に構築されたメインワード線及びサブワード線を備えていることが一般的である。メインワード線は上位の階層に位置づけられるワード線であり、ロウアドレスの上位ビットによって選択される。一方、サブワード線は下位の階層に位置づけられるワード線であり、対応するメインワード線と、ロウアドレスの下位ビットによって選択されるワードドライバ選択線に基づいて選択される（特許文献１参照）。

また、ＤＲＡＭなどのメモリセルアレイは、サブワード線やビット線の配線容量を低減すべく、複数のメモリマットに分割されていることが一般的である。メモリマットとは、サブワード線やビット線の延在範囲を指す。そして、１つのメモリマットには上述したメインワード線が複数本割り当てられることから、ロウアドレスの上位ビットを用いてメインワード線が選択されると、選択されるメモリマットも同時に決まることになる。

一方、ワードドライバ選択線の選択は、原理的にはロウアドレスの下位ビットのみを用いれば足りるが、実際には、ロウアドレスの下位ビットだけでなく、ロウアドレスの上位ビットの一部も用いている。これは、ロウアドレスの下位ビットのみを用いた場合、１本のワードドライバ選択線を全てのメモリマットに対して共通化する必要があり、この場合には配線容量が非常に大きくなるため現実的ではないからである。実際には、ワードドライバ選択線を分割し、１本のワードドライバ選択線をいくつか（例えば２個）のメモリマットに対して共通に割り当てることにより配線容量を低減している。このため、ワードドライバ選択線の選択にはロウアドレスの下位ビットだけでなく、メモリマットを特定するための情報、つまり、ロウアドレスの上位ビットの一部が必要となる。

特開２０１２−２４３３４１号公報

しかしながら、ワードドライバ選択線の選択に用いるロウアドレスの上位ビットのビット数が多いと、ワードドライバ選択線を選択するための論理が複雑となり、回路規模が増大するという問題があった。このような問題は、メモリマットの数が２のべき乗で表すことができない場合、特に顕著となる。

本発明の一側面による半導体装置は、それぞれ複数のサブワード線、複数のビット線及びこれらの交点に配置された複数のメモリセルを有する複数のメモリマットであって、アドレスの第１の部分によって排他的に選択される複数のグループに分類される複数のメモリマットと、前記アドレスの前記第１の部分及び第２の部分に基づいて、複数のメインワード線のいずれかを選択する第１のドライバ回路と、前記アドレスの前記第２の部分にかかわらず、前記アドレスの前記第１の部分及び第３の部分に基づいて、複数のワードドライバ選択線のいずれかを選択する第２のドライバ回路と、それぞれ前記複数のメインワード線のいずれか及び前記複数のワードドライバ選択線のいずれかによって選択され、それぞれ前記複数のサブワード線のいずれかを駆動する複数のサブワードドライバと、を備えることを特徴とする。

本発明の他の側面による半導体装置は、３以上の複数のメモリマットからなり、アドレスの第１の部分が第１の値である場合に選択される第１のグループと、それぞれ前記第１のグループに含まれる前記複数のメモリマットのいずれかに割り当てられ、前記第１のグループが選択された場合、前記アドレスの第２の部分に基づいていずれか一つが選択される複数の第１のメインワード線と、それぞれ前記第１のグループに含まれる前記複数のメモリマットに共通に割り当てられ、前記第１のグループが選択された場合、前記アドレスの第３の部分に基づいていずれか一つが選択される複数の第１のワードドライバ選択線と、それぞれ前記複数の第１のメインワード線のいずれか及び前記複数の第１のワードドライバ選択線のいずれかによって選択される複数の第１のサブワードドライバと、を備え、前記アドレスのそれぞれ前記第１、第２及び第３の部分を構成する複数のビットは、互いに重複していないことを特徴とする。

本発明によれば、ワードドライバ選択線の選択に用いるアドレスのビットが少なくなるよう、ワードドライバ選択線とメモリマットのグループとを関係付けていることから、ワードドライバ選択線を選択するためのドライバ回路の回路構成を単純化することが可能となる。

本発明の好ましい実施形態による半導体装置１０の全体構成を示すブロック図である。 第１の実施形態によるメモリセルアレイ１１の構成を説明するための模式的な平面図である。 ロウデコーダ１２に含まれるプリデコーダを示すブロック図である。 ロウデコーダ１２に含まれるメインワードドライバ及びＦＸドライバを示すブロック図である。 メモリセルアレイ１１の一部をさらに拡大して示す略平面図である。 センスアンプＳＡ及びイコライズ回路ＥＱの回路図である。 メインワード線ＭＷＬ及びワードドライバ選択線ＦＸとサブワード線ＳＷＬとの関係を説明するための模式図である。 サブワードドライバＳＷＤの回路図である。 メモリマットＭＡＴ０〜ＭＡＴ３に対応する部分におけるワードドライバ選択線ＦＸのレイアウトを説明するための略平面図である。 メモリマットＭＡＴ２１〜ＭＡＴ２４に対応する部分におけるワードドライバ選択線ＦＸのレイアウトを説明するための略平面図である。 グループＧ０とグループＧ７の関係をより単純化して説明するための模式図である。 ＦＸドライバＦＸＤ０〜ＦＸＤ５５の回路図である。 ＦＸドライバＦＸＤ５６〜ＦＸＤ６３の回路図である。 ＦＸドライバＦＸＤ及びサブワードドライバＳＷＤの動作タイミングを説明するための波形図である。 本発明者が発明に至る過程で考えたプロトタイプによるワードドライバ選択線ＦＸのレイアウトを説明するための略平面図である。 プロトタイプによるＦＸドライバＦＸＤ４の回路図である。 プロトタイプによるＦＸドライバＦＸＤ１２の回路図である。 メモリセルアレイ１１の上部に設けられる電源配線の一例を示す模式図である。 メインワード線ＭＷＬ及びドライバ選択線ＦＸが形成される配線層の一部を示す略平面図であり、プロトタイプによる例を示している。 メインワード線ＭＷＬ及びドライバ選択線ＦＸが形成される配線層の一部を示す略平面図であり、第１の実施形態による例を示している。 図１５に示した領域Ａの拡大図である。 図９に示した領域Ｂの拡大図である。 一般的なイコライズドライバＥＱＤの回路図である。 改良されたイコライズドライバＥＱＤの回路図である。 第２の実施形態によるメモリセルアレイ１１の構成を説明するための模式的な平面図である。 ロウデコーダ１２に含まれるプリデコーダを示すブロック図である。 第２の実施形態におけるワードドライバ選択線ＦＸのレイアウトを説明するための略平面図であり、メモリマットＭＡＴ０〜ＭＡＴ４に対応する部分のレイアウトを示している。

以下、添付図面を参照しながら、本発明の好ましい実施の形態について詳細に説明する。

図１は、本発明の好ましい実施形態による半導体装置１０の全体構成を示すブロック図である。

本実施形態による半導体装置１０は単一の半導体チップに集積されたＤＲＡＭであり、メモリセルアレイ１１を有している。メモリセルアレイ１１は、複数のサブワード線ＳＷＬと複数のビット線ＢＬを備え、これらの交点にメモリセルＭＣが配置された構成を有している。サブワード線ＳＷＬの選択はロウデコーダ１２によって行われ、ビット線ＢＬの選択はカラムデコーダ１３によって行われる。

図１に示すように、半導体装置１０には外部端子としてアドレス端子２１、コマンド端子２２、クロック端子２３、データ端子２４及び電源端子２５が設けられている。

アドレス端子２１は、外部からアドレス信号ＡＤＤが入力される端子である。アドレス端子２１に入力されたアドレス信号ＡＤＤは、アドレス入力回路３１を介してアドレスラッチ回路３２に供給され、アドレスラッチ回路３２にラッチされる。アドレスラッチ回路３２にラッチされたアドレス信号ＡＤＤは、ロウデコーダ１２、カラムデコーダ１３又はモードレジスタ１４に供給される。モードレジスタ１４は、半導体装置１０の動作モードを示すパラメータが設定される回路である。

コマンド端子２２は、外部からコマンド信号ＣＭＤが入力される端子である。コマンド信号ＣＭＤは、ロウアドレスストローブ信号／ＲＡＳ、カラムアドレスストローブ信号／ＣＡＳ、ライトイネーブル信号／ＷＥなどの複数の信号からなる。ここで、信号名の先頭にスラッシュ（／）が付されているのは、対応する信号の反転信号、或いは、当該信号がローアクティブな信号であることを意味する。コマンド端子２２に入力されたコマンド信号ＣＭＤは、コマンド入力回路３３を介してコマンドデコード回路３４に供給される。コマンドデコード回路３４は、コマンド信号ＣＭＤをデコードすることによって各種内部コマンドを生成する回路である。内部コマンドとしては、アクティブ信号ＩＡＣＴ、カラム信号ＩＣＯＬ、リフレッシュ信号ＩＲＥＦ、モードレジスタセット信号ＭＲＳなどがある。

アクティブ信号ＩＡＣＴは、コマンド信号ＣＭＤがロウアクセス（アクティブコマンド）を示している場合に活性化される信号である。アクティブ信号ＩＡＣＴが活性化すると、アドレスラッチ回路３２にラッチされたアドレス信号ＡＤＤがロウデコーダ１２に供給される。これにより、当該アドレス信号ＡＤＤにより指定されるサブワード線ＳＷＬが選択される。

カラム信号ＩＣＯＬは、コマンド信号ＣＭＤがカラムアクセス（リードコマンド又はライトコマンド）を示している場合に活性化される信号である。内部カラム信号ＩＣＯＬが活性化すると、アドレスラッチ回路３２にラッチされたアドレス信号ＡＤＤがカラムデコーダ１３に供給される。これにより、当該アドレス信号ＡＤＤにより指定されるビット線ＢＬが選択される。

したがって、アクティブコマンド及びリードコマンドをこの順に入力するとともに、これらに同期してロウアドレス及びカラムアドレスを入力すれば、これらロウアドレス及びカラムアドレスによって指定されるメモリセルＭＣからリードデータが読み出される。リードデータＤＱは、ＦＩＦＯ回路１５及び入出力回路１６を介して、データ端子２４から外部に出力される。一方、アクティブコマンド及びライトコマンドをこの順に入力するとともに、これらに同期してロウアドレス及びカラムアドレスを入力し、その後、データ端子２４にライトデータＤＱを入力すれば、ライトデータＤＱは入出力回路１６及びＦＩＦＯ回路１５を介してメモリセルアレイ１１に供給され、ロウアドレス及びカラムアドレスによって指定されるメモリセルＭＣに書き込まれる。ＦＩＦＯ回路１５及び入出力回路１６の動作は、内部クロック信号ＬＣＬＫに同期して行われる。内部クロック信号ＬＣＬＫは、ＤＬＬ回路１００によって生成される。

リフレッシュ信号ＩＲＥＦは、コマンド信号ＣＭＤがリフレッシュコマンドを示している場合に活性化される信号である。リフレッシュ信号ＩＲＥＦが活性化するとリフレッシュ制御回路３５によってロウアクセスが行われ、所定のサブワード線ＳＷＬが選択される。これにより、選択されたサブワード線ＳＷＬに接続された複数のメモリセルＭＣがリフレッシュされる。サブワード線ＳＷＬの選択は、リフレッシュ制御回路３５に含まれる図示しないリフレッシュカウンタによって行われる。

モードレジスタセット信号ＭＲＳは、コマンド信号ＣＭＤがモードレジスタセットコマンドを示している場合に活性化される信号である。したがって、モードレジスタセットコマンドを入力するとともに、これに同期してアドレス端子２１からモード信号を入力すれば、モードレジスタ１４の設定値を書き換えることができる。

クロック端子２３は、外部クロック信号ＣＫ，／ＣＫが入力される端子である。外部クロック信号ＣＫと外部クロック信号／ＣＫは互いに相補の信号であり、いずれもクロック入力回路３６に供給される。クロック入力回路３６は、外部クロック信号ＣＫ，／ＣＫに基づいて内部クロック信号ＩＣＬＫを生成する。内部クロック信号ＩＣＬＫは、タイミングジェネレータ３７に供給され、これによって各種内部クロック信号が生成される。タイミングジェネレータ３７によって生成される各種内部クロック信号は、アドレスラッチ回路３２やコマンドデコード回路３４などの回路ブロックに供給され、これら回路ブロックの動作タイミングを規定する。

内部クロック信号ＩＣＬＫは、ＤＬＬ回路１００にも供給される。ＤＬＬ回路１００は、内部クロック信号ＩＣＬＫに基づいて位相制御された内部クロック信号ＬＣＬＫを生成するクロック生成回路である。上述の通り、内部クロック信号ＬＣＬＫはＦＩＦＯ回路１５及び入出力回路１６に供給される。これにより、リードデータＤＱは内部クロック信号ＬＣＬＫに同期して出力されることになる。

電源端子２５は、電源電位ＶＤＤ，ＶＳＳが供給される端子である。電源端子２５に供給される電源電位ＶＤＤ，ＶＳＳは内部電源発生回路３８に供給される。内部電源発生回路３８は、電源電位ＶＤＤ，ＶＳＳに基づいて各種の内部電位ＶＰＰ，ＶＡＲＹ，ＶＢＬＰ，ＶＯＤ，ＶＰＥＲＩ，ＶＢＢ，ＶＢＢＳＡ，ＶＰＬＴなどを発生させる。内部電位ＶＰＰ，ＶＢＢは主にロウデコーダ１２において使用される電位であり、内部電位ＶＡＲＹ，ＶＢＬＰ，ＶＯＤ，ＶＢＢＳＡ，ＶＰＬＴは主にメモリセルアレイ１１において使用される電位であり、内部電位ＶＰＥＲＩは他の多くの回路ブロックにおいて使用される電位である。

図２は、第１の実施形態によるメモリセルアレイ１１の構成を説明するための模式的な平面図である。

図２に示すように、メモリセルアレイ１１はマトリクス状に配置された多数のメモリマットＭＡＴを有している。メモリマットとは、サブワード線ＳＷＬ及びビット線ＢＬが延在する範囲である。本実施形態では、Ｘ方向に１６個、Ｙ方向に２５個のメモリマットＭＡＴがマトリクス状にレイアウトされており、Ｘ方向における中央部にロウデコーダ１２が配置されている。ロウデコーダ１２から見ていずれの側のメモリマット群を選択するかは、選択信号ＳＥＬ３によって指定される。選択信号ＳＥＬ３は１ビットの信号であり、その論理レベルに応じて、ロウデコーダ１２から見て右側又は左側のメモリマット群が選択される。また、選択信号ＳＥＬ３によって選択されたメモリマット群の中からいずれのメモリマットを選択するかは、選択信号ＳＥＬ１，ＳＥＬ２によって指定される。

より具体的に説明すると、Ｙ方向に配列された２５個のメモリマットをそれぞれＭＡＴ０〜ＭＡＴ２４とした場合、これら２５個のメモリマットは８つのグループにグループ化される。このうち、グループＧ０は４つのメモリマットＭＡＴ０〜ＭＡＴ２，ＭＡＴ２４からなり、他のグループＧ１〜Ｇ７は３つのメモリマット（例えばＭＡＴ３〜ＭＡＴ５）によって構成される。ここで、グループＧ０だけ４つのメモリマットによって構成されているのは、本実施形態によるメモリセルアレイ１１がいわゆるオープンビット線方式のレイアウトを有しており、Ｙ方向の端部に位置するメモリマットＭＡＴ０，ＭＡＴ２４が他のメモリマットの１／２の記憶容量しか有していないためである。したがって、端部に位置するメモリマットＭＡＴ０，ＭＡＴ２４を合わせて通常の１マット相当であり、各グループＧ０〜Ｇ７は互いに同じ記憶容量となる。

これらグループＧ０〜Ｇ７は、選択信号ＳＥＬ２によって選択される。選択信号ＳＥＬ２は８ビットの信号（ＳＥＬ２_０〜ＳＥＬ２_７）であり、各ビットはそれぞれグループＧ０〜Ｇ７に対応する。

選択されたグループＧ０〜Ｇ７の中からいずれのメモリマットを選択するかは、選択信号ＳＥＬ１によって指定される。選択信号ＳＥＬ１は３ビットの信号（ＳＥＬ１_０〜ＳＥＬ１_２）であり、各ビットはそれぞれグループ内の３つのメモリマットに対応する。尚、端部に位置するメモリマットＭＡＴ０，ＭＡＴ２４については、いずれも選択信号ＳＥＬ１_０が割り当てられており、したがってメモリマットＭＡＴ０，ＭＡＴ２４は同時に選択される。

このようにして、選択信号ＳＥＬ１〜ＳＥＬ３を用いてメモリマットＭＡＴの選択が行われる。尚、ロウデコーダ１２の両側に配置された各メモリマット群においては、Ｘ方向に配列された８個のメモリマットが同時に選択される。これら８個のメモリマットから読み出されたデータは、カラムアドレスに基づいて選択されるが、カラムアクセスは本発明の要旨に直接関係しないため、説明は省略する。したがって、以下の説明においては、Ｙ方向に配列された２５個のメモリマットＭＡＴ０〜ＭＡＴ２４（例えば図２においてハッチングを付した部分）に着目して説明する。

選択されたメモリマット内のいずれのサブワード線ＳＷＬを選択するかは、後述するメインワード信号及びワードドライバ選択信号ＦＸに基づいて指定される。詳細については後述するが、ワードドライバ選択信号ＦＸは、選択信号ＳＥＬ０，ＳＥＬ２に基づいて生成される。選択信号ＳＥＬ０は選択信号ＳＥＬ２と同様、８ビットの信号（ＳＥＬ０_０〜ＳＥＬ０_７）である。したがって、ワードドライバ選択信号ＦＸは６４ビット（＝８×８）であり、いずれか１ビットが活性化する。本明細書及び図面においては、ワードドライバ選択信号ＦＸを伝送するワードドライバ選択線についても符号ＦＸを付すことがある。

図３は、ロウデコーダ１２に含まれるプリデコーダを示すブロック図である。

図３に示すように、ロウデコーダ１２には６つのプリデコーダ１２_０〜１２_２，１２_４〜１２_６とインバータ回路１２_３が含まれている。インバータ回路１２_３は選択信号ＳＥＬ３_０を生成する回路であり、ロウアドレス（Ｘ０〜Ｘ１４）の最上位ビットＸ１４を受ける。選択信号ＳＥＬ３_１には最上位ビットＸ１４がそのまま用いられる。したがって、ロウデコーダ１２から見ていずれの側のメモリマット群を選択するかは、ロウアドレスのビットＸ１４によって決まる。

プリデコーダ１２_０〜１２_２，１２_４〜１２_６は、それぞれ選択信号ＳＥＬ０〜ＳＥＬ２，ＳＥＬ４〜ＳＥＬ６を生成する回路である。このうち、プリデコーダ１２_２はロウアドレスのビットＸ１１〜Ｘ１３を受け、これをデコードすることによって選択信号ＳＥＬ２を構成する８ビットの信号ＳＥＬ２_０〜ＳＥＬ２_７のいずれか１ビットを活性化させる。したがって、グループＧ０〜Ｇ７の選択は、ロウアドレスのビットＸ１１〜Ｘ１３によって決まる。

プリデコーダ１２_１はロウアドレスのビットＸ４〜Ｘ１０を受け、これをデコードすることによって選択信号ＳＥＬ１を構成する３ビットの信号ＳＥＬ１_０〜ＳＥＬ１_２のいずれか１ビットを活性化させる。ここで、３ビットの信号ＳＥＬ１_０〜ＳＥＬ１_２を生成するためにロウアドレスのビットＸ４〜Ｘ１０を必要としているのは、各グループＧ０〜Ｇ７を構成するメモリマットの数が３個であり、２のべき乗で表すことができない数だからである。

ここで、各グループＧ０〜Ｇ７を構成するメモリマットの数を３個としているのは、ビット線容量を考慮して設計したためである。例えば、１つのグループに含まれるサブワード線ＳＷＬの数を２０４８本（＝２^１１）とした場合（冗長サブワード線を含まず。以下同様）、１つのグループを４つのメモリマットＭＡＴに分割すれば、１本のビット線ＢＬに対して５１２本（＝２^９）のサブワード線ＳＷＬが割り当てられ、１つのグループを２つのメモリマットＭＡＴに分割すれば、１本のビット線ＢＬに対して１０２４本（＝２^１０）のサブワード線ＳＷＬが割り当てられることになる。これらの場合、選択信号ＳＥＬ１を生成するために必要となるロウアドレスのビット数は非常に少なくなるが、前者の分割方法ではサブワードドライバの数が多いため占有面積が増大し、後者の分割方法ではビット線容量が大きいためアクセス速度が低下する。１つのグループを３つのメモリマットＭＡＴに分割しているのは、これらの折衷案である。具体的には、１つのグループを３つのメモリマットＭＡＴのうち、２つのメモリマットＭＡＴについては１本のビット線ＢＬに対して６８８本のサブワード線ＳＷＬを割り当て、１つのメモリマットＭＡＴについては１本のビット線ＢＬに対して６７２本のサブワード線ＳＷＬを割り当てている。このように、１つのグループを３つのメモリマットＭＡＴに分割すると、１つのメモリマットＭＡＴに設けられるサブワード線ＳＷＬの本数についても２のべき乗で表すことができない数となる。

プリデコーダ１２_０はロウアドレスのビットＸ０〜Ｘ２を受け、これをデコードすることによって選択信号ＳＥＬ０を構成する８ビットの信号ＳＥＬ０_０〜ＳＥＬ０_７のいずれか１ビットを活性化させる。上述の通り、選択信号ＳＥＬ０は、ワードドライバ選択信号ＦＸの生成に用いられる。

また、プリデコーダ１２_４はロウアドレスのビットＸ３〜Ｘ５を受け、これをデコードすることによって選択信号ＳＥＬ４を構成する８ビットの信号のいずれか１ビットを活性化させる。プリデコーダ１２_５はロウアドレスのビットＸ６，Ｘ７を受け、これをデコードすることによって選択信号ＳＥＬ５を構成する４ビットの信号のいずれか１ビットを活性化させる。プリデコーダ１２_６はロウアドレスのビットＸ８，Ｘ９を受け、これをデコードすることによって選択信号ＳＥＬ６を構成する４ビットの信号のいずれか１ビットを活性化させる。

図４は、ロウデコーダ１２に含まれるメインワードドライバ及びＦＸドライバを示すブロック図である。

図４に示すように、メインワードドライバＭＷＤは、選択信号ＳＥＬ１，ＳＥＬ２，ＳＥＬ４〜ＳＥＬ６を受け、これらに基づいて複数のメインワード線ＭＷＬのいずれかを選択する。ここで、メインワードドライバＭＷＤに選択信号ＳＥＬ３が入力されないのは、図２に示すロウデコーダ１２の両側（ＳＥＬ３＝０とＳＥＬ３＝１）に配置されたメモリマット群に対して１本のメインワード線ＭＷＬが共通に割り当てられるからである。また、ＦＸドライバＦＸＤは、選択信号ＳＥＬ０，ＳＥＬ２，ＳＥＬ３を受け、これらに基づいて複数のワードドライバ選択線ＦＸのいずれかを選択する。本実施形態においては、ＦＸドライバＦＸＤに選択信号ＳＥＬ１が入力されない点が重要である。また、ＦＸドライバＦＸＤに選択信号ＳＥＬ２が入力されているのは、後述するように、グループ単位でワードドライバ選択線ＦＸが共有されているからである。

図５は、メモリセルアレイ１１の一部をさらに拡大して示す略平面図である。

図５に示すように、メモリセルアレイ１１内には、Ｘ方向に延びるローカルＩ／Ｏ線ＬＩＯＴ，ＬＩＯＢと、Ｙ方向に延びるメインＩ／Ｏ線ＭＩＯＴ，ＭＩＯＢが設けられている。ローカルＩ／Ｏ線ＬＩＯＴ，ＬＩＯＢ及びメインＩ／Ｏ線ＭＩＯＴ，ＭＩＯＢは、階層的に構築されたＩ／Ｏ線である。

ローカルＩ／Ｏ線ＬＩＯＴ，ＬＩＯＢは、メモリセルＭＣから読み出されたリードデータをメモリセルアレイ内で伝達するために用いられる。ローカルＩ／Ｏ線ＬＩＯＴ，ＬＩＯＢは、一対の配線を用いてリードデータを伝送するディファレンシャル型のＩ／Ｏ線である。ローカルＩ／Ｏ線ＬＩＯＴ，ＬＩＯＢは、センスアンプ領域ＳＡＡ及びサブワードクロス領域ＳＷＣ上においてＸ方向にレイアウトされている。

メインＩ／Ｏ線ＭＩＯＴ，ＭＩＯＢは、リードデータをメモリセルアレイ１１から図示しないメインアンプに伝達するために用いられる。メインＩ／Ｏ線ＭＩＯＴ，ＭＩＯＢもまた、一対の配線を用いてリードデータを伝送するディファレンシャル型のＩ／Ｏ線である。メインＩ／Ｏ線ＭＩＯＴ，ＭＩＯＢは、メモリマットＭＡＴ及びセンスアンプ領域ＳＡＡ上においてＹ方向にレイアウトされている。Ｙ方向に延びる多数のメインＩ／Ｏ線ＭＩＯＴ，ＭＩＯＢは平行に設けられ、メインアンプに接続されている。

メモリマットＭＡＴ内には、サブワード線ＳＷＬとビット線ＢＬＴ又はＢＬＢとの交点にメモリセルＭＣが配置されている。メモリセルＭＣは、対応するビット線ＢＬＴ又はＢＬＢとプレート配線（プレート電位ＶＰＬＴが供給される配線）との間にセルトランジスタＴｒとセルキャパシタＣとが直列に接続された構成を有している。セルトランジスタＴｒはＮチャネル型ＭＯＳトランジスタからなり、そのゲート電極は対応するサブワード線ＳＷＬに接続されている。

サブワードドライバ領域ＳＷには、多数のサブワードドライバＳＷＤが設けられている。各サブワードドライバＳＷＤは、ロウアドレスに基づいて、対応するサブワード線ＳＷＬをそれぞれ駆動する。

また、サブワードドライバＳＷＤにはメインワード線ＭＷＬ及びワードドライバ選択線ＦＸが接続されている。一つのサブワードドライバＳＷＤ上には例えば８本のワードドライバ選択線ＦＸが配線され、一本のメインワード線ＭＷＬで選択される４個のサブワードドライバＳＷＤのうち、一対のワードドライバ選択線ＦＸによっていずれか１個を選択することによって１本のサブワード線ＳＷＬが選択電位ＶＰＰに活性化される。

センスアンプ領域ＳＡＡには、センスアンプＳＡ、イコライズ回路ＥＱ及びカラムスイッチＹＳＷを含むユニットＵが複数個設けられている。各センスアンプＳＡ及び各イコライズ回路ＥＱは、対応するビット線対ＢＬＴ，ＢＬＢに接続されている。センスアンプＳＡはこれらのビット線対ＢＬＴ，ＢＬＢに生じている電位差を増幅し、イコライズ回路ＥＱはビット線対ＢＬＴ，ＢＬＢを同電位（プリチャージ電位ＶＢＬＰ）にイコライズする。本実施形態においてはオープンビット線方式が採用されており、したがって同じセンスアンプＳＡに接続されたビット線ＢＬＴとビット線ＢＬＢは、互いに異なるメモリマットＭＡＴに配置される。センスアンプＳＡによって増幅されたリードデータは、まずローカルＩ／Ｏ線ＬＩＯＴ，ＬＩＯＢに伝達され、そこからさらにメインＩ／Ｏ線ＭＩＯＴ，ＭＩＯＢに伝達される。

カラムスイッチＹＳＷは、対応するセンスアンプＳＡとローカルＩ／Ｏ線ＬＩＯＴ，ＬＩＯＢとの間に設けられており、対応するカラム選択線ＹＳＬがハイレベルに活性化することで両者を接続する。カラム選択線ＹＳＬの一端はカラムデコーダ１３に接続されており、カラム選択線ＹＳＬはカラムアドレスに基づいて活性化する。

サブワードクロス領域ＳＷＣには、複数のサブアンプＳＵＢが設けられている。サブアンプＳＵＢはサブワードクロス領域ＳＷＣごとに複数個設けられており、対応するメインＩ／Ｏ線ＭＩＯＴ，ＭＩＯＢを駆動する。各サブアンプＳＵＢの入力端は、対応するローカルＩ／Ｏ線ＬＩＯＴ，ＬＩＯＢ対に接続されており、各サブアンプＳＵＢの出力端は、対応するメインＩ／Ｏ線ＭＩＯＴ，ＭＩＯＢに接続されている。各サブアンプＳＵＢは、対応するローカルＩ／Ｏ線ＬＩＯＴ，ＬＩＯＢ上のデータに基づいて、メインＩ／Ｏ線ＭＩＯＴ，ＭＩＯＢをそれぞれ駆動する。

上述の通り、メインＩ／Ｏ線ＭＩＯＴ，ＭＩＯＢはメモリマットＭＡＴを横断するように設けられている。そして、各メインＩ／Ｏ線ＭＩＯＴ，ＭＩＯＢの一端は図示しないメインアンプに接続されている。これにより、センスアンプＳＡで読み出したデータはローカルＩ／Ｏ線ＬＩＯＴ，ＬＩＯＢを介してサブアンプＳＵＢに転送され、さらにメインＩ／Ｏ線ＭＩＯＴ，ＭＩＯＢを介してメインアンプに送られる。メインアンプは、メインＩ／Ｏ線ＭＩＯＴ，ＭＩＯＢを介して供給されるデータをさらに増幅し、図１に示すＦＩＦＯ回路１５に転送する。

図６は、センスアンプＳＡ及びイコライズ回路ＥＱの回路図である。

図６に示すように、センスアンプＳＡは、ｐチャンネル型ＭＯＳトランジスタＰ１，Ｐ２とｎチャンネルＭＯＳトランジスタＮ１，Ｎ２によって構成されている。トランジスタＰ１，Ｎ１は、コモンソースノードａ，ｂ間に直列接続されており、これらの接点が一方の信号ノードｃに接続され、これらのゲート電極が他方の信号ノードｄに接続されている。同様に、トランジスタＰ２，Ｎ２も、コモンソースノードａ，ｂ間に直列接続されており、これらの接点が一方の信号ノードｄに接続され、これらのゲート電極が他方の信号ノードｃに接続されている。コモンソースノードａは高位側のコモンソース配線ＰＣＳに接続され、コモンソースノードｂは低位側のコモンソース配線ＮＣＳに接続されている。また、信号ノードｃはビット線ＢＬＴに接続され、信号ノードｄはビット線ＢＬＢに接続されている。

このようなフリップフロップ構造により、高位側のコモンソース配線ＰＣＳ及び低位側のコモンソース配線ＮＣＳに所定の活性電位が供給されている状態において、ビット線対ＢＬＴ，ＢＬＢに電位差が生じると、ビット線対の一方には高位側のコモンソース配線ＰＣＳの電位が供給され、ビット線対の他方には低位側のコモンソース配線ＮＣＳの電位が供給されることになる。高位側のコモンソース配線ＰＣＳの活性電位はアレイ電位ＶＡＲＹであり、低位側のコモンソース配線ＮＣＳの活性電位は接地電位ＶＳＳである。但し、センス動作の初期においては、コモンソース配線ＰＣＳにアレイ電位ＶＡＲＹよりも電位が高いオーバードライブ電位ＶＯＤが一時的に供給され、これによってセンス速度の向上が図られている。

コモンソース配線ＮＣＳにはｎチャンネル型ＭＯＳトランジスタ４１が接続されており、制御信号ＳＡＮＴが活性化するとコモンソース配線ＮＣＳに接地電位ＶＳＳが供給される。また、コモンソース配線ＰＣＳにはｎチャンネル型ＭＯＳトランジスタ４２及びｐチャンネル型ＭＯＳトランジスタ４３が接続されており、制御信号ＳＡＰ１Ｂが活性化するとコモンソース配線ＰＣＳにオーバードライブ電位ＶＯＤが供給され、制御信号ＳＡＰ２Ｔが活性化するとコモンソース配線ＰＣＳにアレイ電位ＶＡＲＹが供給される。

センス動作を行う前の時点においては、ビット線対ＢＬＴ，ＢＬＢは、予めイコライズ回路ＥＱによってプリチャージ電位ＶＢＬＰにイコライズされている。そして、イコライズを停止した後に所定のサブワード線ＳＷＬを選択すると、当該メモリセルＭＣに保持されていた電荷がビット線ＢＬＴ又はＢＬＢに解放され、その結果、ビット線ＢＬＴ，ＢＬＢ間に電位差が生じる。その後、コモンソース配線ＰＣＳ，ＮＣＳに活性電位を供給すると、ビット線対ＢＬＴ，ＢＬＢの電位差が増幅される。

イコライズ回路ＥＱは、３つのｎチャンネル型ＭＯＳトランジスタＮ３〜Ｎ５からなる。トランジスタＮ３はビット線対ＢＬＴ，ＢＬＢ間に接続されており、トランジスタＮ４はビット線ＢＬＴとプリチャージ電位ＶＢＬＰが供給される電源配線との間に接続されており、トランジスタＮ５はビット線ＢＬＢとプリチャージ電位ＶＢＬＰが供給される電源配線との間に接続されている。そして、これらトランジスタＮ３〜Ｎ５のゲート電極には、いずれもビット線イコライズ信号ＢＬＥＱが供給される。かかる構成により、ビット線イコライズ信号ＢＬＥＱがハイレベルに活性化すると、ビット線対ＢＬＴ，ＢＬＢはプリチャージ電位ＶＢＬＰにプリチャージされる。ビット線イコライズ信号ＢＬＥＱの活性電位としては、アレイ電位ＶＡＲＹよりも高い電位を用いることが好ましい。一方、ビット線イコライズ信号ＢＬＥＱの非活性電位としては、接地電位ＶＳＳを用いればよい。

図７は、メインワード線ＭＷＬ及びワードドライバ選択線ＦＸとサブワード線ＳＷＬとの関係を説明するための模式図である。

各ワードドライバ選択線ＦＸは相補の配線ＦＸＴ，ＦＸＢからなり、図７にはＹ方向に延在する８ビット分のワードドライバ選択線ＦＸＴ０〜ＦＸＴ７，ＦＸＢ０〜ＦＸＢ７が示されている。このうち、偶数番目のワードドライバ選択線ＦＸＴ０，２，４，６，ＦＸＢ０，２，４，６についてはメモリマットＭＡＴのＸ方向における一方側（左側）に設けられたサブワードドライバＳＷＤに接続され、奇数番目のワードドライバ選択線ＦＸＴ１，３，５，７，ＦＸＢ１，３，５，７についてはメモリマットＭＡＴのＸ方向における他方側（右側）に設けられたサブワードドライバＳＷＤに接続される。

また、異なるサブワードドライバ領域ＳＷに設けられたサブワードドライバＳＷＤのうち、Ｙ方向における座標が略等しいサブワードドライバＳＷＤについては、同じメインワード線ＭＷＬが接続される。図７には、メインワード線ＭＷＬ０に接続された２つのサブワードドライバＳＷＤと、メインワード線ＭＷＬ１に接続された２つのサブワードドライバＳＷＤが図示されている。

かかる構成により、活性化しているメインワード線ＭＷＬ及び活性化しているワードドライバ選択線ＦＸに応じて、いずれかのサブワード線ＳＷＬが選択される。例えば、メインワード線ＭＷＬ０及びワードドライバ選択線ＦＸ０（＝ＦＸＴ０，ＦＸＢ０）が活性化している場合には、これらに対応するサブワード線ＳＷＬ０が選択されることになる。

図８は、サブワードドライバＳＷＤの回路図である。

図８には、サブワード線ＳＷＬ０，２，４，６をそれぞれ駆動する４つのサブワードドライバＳＷＤ０，２，４，６が図示されている。各サブワードドライバＳＷＤは、ｐチャンネル型ＭＯＳトランジスタＰ１０とｎチャンネル型ＭＯＳトランジスタＮ１０，Ｎ１１によって構成されている。尚、図８においてゲート電極が太線で図示されているのは、電源として内部電位ＶＰＥＲＩを用いる通常のトランジスタよりも耐圧の高いトランジスタであることを意味している。トランジスタＮ１０，Ｎ１１のしきい値電圧をＶｔとした場合、
Ｖｔ＞ＶＳＳ−ＶＫＫ
である。尚、ＶＫＫはサブワード線ＳＷＬの非活性レベルであり、接地電位ＶＳＳ未満の負電位である。

ここで、サブワードドライバＳＷＤ０に着目して説明すると、これらトランジスタＰ１０，Ｎ１０，Ｎ１１のドレインはいずれもサブワード線ＳＷＬ０に接続されている。そして、トランジスタＰ１０のソースには対応するワードドライバ選択線ＦＸＴ０が接続され、トランジスタＰ１０，Ｎ１０のゲート電極には対応するメインワード線ＭＷＬ０が接続され、トランジスタＮ１１のゲート電極には対応するワードドライバ選択線ＦＸＢ０が接続される。トランジスタＮ１０，Ｎ１１のソースには、負電位ＶＫＫ（＜ＶＳＳ）が供給されている。

かかる構成により、メインワード線ＭＷＬ０及びワードドライバ選択線ＦＸＢ０がローレベル（ＶＳＳ）に駆動され、ワードドライバ選択線ＦＸＴ０がハイレベル（ＶＰＰ）に駆動されると、トランジスタＰ１０はオン、トランジスタＮ１０，Ｎ１１はオフとなることから、サブワード線ＳＷＬ０はＶＰＰレベルに活性化される。これにより、当該サブワード線ＳＷＬ０に接続されているセルトランジスタＴｒ（図５参照）がオンし、対応するビット線ＢＬＴ又はＢＬＢにセルキャパシタＣが接続される。この時、トランジスタＮ１１のゲート−ソース間にはＶＳＳ−ＶＫＫの電圧が生じるが、しきい値電圧Ｖｔ未満であるため、トランジスタＮ１０，Ｎ１１は正しくオフ状態に保たれる。

これに対し、メインワード線ＭＷＬ０がハイレベル（ＶＰＰ）である場合や、ワードドライバ選択線ＦＸＴ０がローレベル（ＶＳＳ）且つワードドライバ選択線ＦＸＢ０がハイレベル（ＶＰＰ）である場合、サブワード線ＳＷＬ０はＶＫＫレベルに非活性化される。この場合、当該サブワード線ＳＷＬ０に接続されているセルトランジスタＴｒはオフ状態を維持することから、セルキャパシタＣに保持されている電荷はそのまま維持される。

図９及び図１０は、第１の実施形態におけるワードドライバ選択線ＦＸのレイアウトを説明するための略平面図であり、図９はメモリマットＭＡＴ０〜ＭＡＴ３に対応する部分のレイアウトを示し、図１０はメモリマットＭＡＴ２１〜ＭＡＴ２４に対応する部分のレイアウトを示している。上述の通りワードドライバ選択線ＦＸは相補の信号であるため、図９及び図１０に示すワードドライバ選択線ＦＸ（ＦＸ０〜ＦＸ９，ＦＸ５６〜ＦＸ６３）のそれぞれは、実際には一対（２本）の配線からなる。この点は、後述する図１５及び図２７においても同様である。

図９に示すように、グループＧ０を構成するメモリマットＭＡＴ０〜ＭＡＴ２には、８対のワードドライバ選択線ＦＸ０〜ＦＸ７が割り当てられている。これらワードドライバ選択線ＦＸ０〜ＦＸ７は、ロウデコーダ１２内に設けられたＦＸドライバＦＸＤ０〜ＦＸＤ７によってそれぞれ駆動される配線であり、いずれもＸ方向に延在する部分ＦＸｘとＹ方向に延在する部分ＦＸｙを有している。Ｘ方向に延在する部分ＦＸｘは、対応するＦＸドライバＦＸＤ０〜ＦＸＤ７に接続されており、メモリマットＭＡＴ上及びサブワードドライバ領域ＳＷ上に配置される。一方、Ｙ方向に延在する部分ＦＸｙは、サブワードドライバ領域ＳＷ上及びサブワードクロス領域ＳＷＣ上において４対ずつ交互に配置される。Ｙ方向に延在する部分ＦＸｙは、グループＧ０を構成するメモリマットＭＡＴ０〜ＭＡＴ２に対して共通に割り当てられる。このように、各ワードドライバ選択線ＦＸ０〜ＦＸ７は、Ｙ方向に連続して配列された３つのメモリマット（ＭＡＴ０〜ＭＡＴ２）に対して共通に割り当てられている。

他のグループＧ１〜Ｇ７におけるワードドライバ選択線ＦＸのレイアウトは、図９に示したレイアウトと基本的に同じである。但し、図１０に示すように、グループＧ７にはグループＧ０に含まれるメモリマットＭＡＴ２４が隣接しており、このメモリマットＭＡＴ２４の選択を行うべく、グループＧ７に対応するワードドライバ選択線ＦＸ５６〜ＦＸ６３のレイアウトは、図９に示したレイアウトとは若干相違している。ワードドライバ選択線ＦＸ５６〜ＦＸ６３のうちＹ方向に延在する部分ＦＸｙは、図１０に示すように、メモリマットＭＡＴ２４に対応するサブワードドライバ領域ＳＷまで延在しており、これにより各ワードドライバ選択線ＦＸ５６〜ＦＸ６３は、Ｙ方向に連続して配列された４つのメモリマット（ＭＡＴ２１〜ＭＡＴ２４）に対して共通に割り当てられる。

図１１は、グループＧ０とグループＧ７の関係をより単純化して説明するための模式図である。

図１１には、３本のメインワード線ＭＷＬａ〜ＭＷＬｃと、２対のドライバ選択線ＦＸａ，ＦＸｂが図示されている。このうち、メインワード線ＭＷＬａはメモリマットＭＡＴ０〜ＭＡＴ２のいずれかに割り当てられ、メインワード線ＭＷＬｂはメモリマットＭＡＴ２１〜ＭＡＴ２３のいずれかに割り当てられ、メインワード線ＭＷＬｃはメモリマットＭＡＴ２４に割り当てられている。また、ドライバ選択線ＦＸａは図９に示したドライバ選択線ＦＸ０〜ＦＸ７のいずれかに相当し、メモリマットＭＡＴ０〜ＭＡＴ２に共通に割り当てられている。さらに、ドライバ選択線ＦＸｂは図１０に示したドライバ選択線ＦＸ５６〜ＦＸ６３のいずれかに相当し、メモリマットＭＡＴ２１〜ＭＡＴ２４に共通に割り当てられている。

そして、メインワード線ＭＷＬａ及びドライバ選択線ＦＸａが選択されると、これらに対応するサブワードドライバＳＷＤａａが活性化され、メモリマットＭＡＴ０〜ＭＡＴ２のいずれかに含まれるサブワード線ＳＷＬが駆動される。また、メインワード線ＭＷＬｂ及びドライバ選択線ＦＸｂが選択されると、これらに対応するサブワードドライバＳＷＤｂｂが活性化され、メモリマットＭＡＴ２１〜ＭＡＴ２３のいずれかに含まれるサブワード線ＳＷＬが駆動される。さらに、メインワード線ＭＷＬｃ及びドライバ選択線ＦＸｂが選択されると、これらに対応するサブワードドライバＳＷＤｂｃが活性化され、メモリマットＭＡＴ２４に含まれるサブワード線ＳＷＬが駆動される。

このように、メモリマットＭＡＴ２４については、グループＧ０に属しているにもかかわらず、グループＧ０に対応するドライバ選択線ＦＸａではなくグループＧ７に対応するドライバ選択線ＦＸｂが割り当てられる。但し、メモリマットＭＡＴ２４に割り当てられたメインワード線ＭＷＬｃは、選択信号ＳＥＬ２によってメモリマットＭＡＴ０が選択された場合に活性化するため、メモリマットＭＡＴ２４はグループＧ０として取り扱うことが可能となる。

図１２はＦＸドライバＦＸＤ０〜ＦＸＤ５５の回路図、図１３はＦＸドライバＦＸＤ５６〜ＦＸＤ６３の回路図であり、いずれも選択信号ＳＥＬ３がローレベルである場合に選択されるＦＸドライバを示している。

図１２に示すように、ＦＸドライバＦＸＤ０〜ＦＸＤ５５は、選択信号ＳＥＬ０_ｊ（ｊ＝０〜７）、選択信号ＳＥＬ２_ｋ（ｋ＝０〜６）、選択信号ＳＥＬ３、制御信号Ｒ１，Ｒ２を受ける複数の論理ゲート回路によって構成される。図１２に示す回路構成により、選択信号ＳＥＬ０_ｊ，ＳＥＬ２_ｋ，ＳＥＬ３がローレベルに活性化すると、制御信号Ｒ１がローレベルである期間においてワードドライバ選択信号ＦＸＢ_ｊｋ（ｊｋ＝０〜５５）が活性化され、制御信号Ｒ２がローレベルである期間においてワードドライバ選択信号ＦＸＴ_ｊｋが活性化される。つまり、選択信号ＳＥＬ０_ｊ，ＳＥＬ２_ｋの活性化により、いずれか一対のワードドライバ選択信号ＦＸ_ｊｋが活性化されることになる。

一方、図１３に示すように、ＦＸドライバＦＸＤ５６〜ＦＸＤ６３は、選択信号ＳＥＬ０_ｊ（ｊ＝０〜７）、選択信号ＳＥＬ２_０、選択信号ＳＥＬ２_７、選択信号ＳＥＬ３、制御信号Ｒ１，Ｒ２を受ける複数の論理ゲート回路によって構成される。図１３に示す回路構成により、選択信号ＳＥＬ０_ｊ，ＳＥＬ３がローレベルに活性化し、且つ、選択信号ＳＥＬ２_０又はＳＥＬ２_７がローレベルに活性化すると、制御信号Ｒ１がローレベルである期間においてワードドライバ選択信号ＦＸＢ_ｊ７（ｊ７＝５６〜６３）が活性化され、制御信号Ｒ２がローレベルである期間においてワードドライバ選択信号ＦＸＴ_ｊ７が活性化される。つまり、選択信号ＳＥＬ２_０又はＳＥＬ２_７の活性化により、選択信号ＳＥＬ０_ｊに対応する一対のワードドライバ選択信号ＦＸ_ｊ７が活性化されることになる。

図１４は、ＦＸドライバＦＸＤ及びサブワードドライバＳＷＤの動作タイミングを説明するための波形図である。

図１４に示すように、所定のワードドライバ選択信号ＦＸＴ，ＦＸＢと所定のメインワード線ＭＷＬが活性化すると、これらによって選択されるサブワードドライバＳＷＤは、対応するサブワード線ＳＷＬをＶＰＰレベルに駆動する。尚、ワードドライバ選択信号ＦＸＴ，ＦＸＢに必要な振幅はＶＳＳからＶＰＰ（＞ＶＰＥＲＩ）であるのに対し、選択信号ＳＥＬ１，ＳＥＬ２及び制御信号Ｒ１，Ｒ２の振幅はＶＳＳからＶＰＥＲＩである。このため、図１２及び図１３に示すように、これら選択信号ＳＥＬ１，ＳＥＬ２及び制御信号Ｒ１，Ｒ２の信号パスには、振幅を変換するレベルシフト回路Ｌ／Ｓが挿入されている。尚、図１２及び図１３において、論理回路のシンボルマークの一部が太字で表示されているのは、当該論理回路が高耐圧なトランジスタによって構成されていることを意味する。

以上説明したように、本実施形態によるＦＸドライバＦＸＤは選択信号ＳＥＬ１を使用しない。これは、ドライバ選択線ＦＸの延在範囲が基本的に各グループＧ０〜Ｇ７に対応しているからであり、グループ内のどのメモリマットＭＡＴが選択されるかに関する情報、つまり選択信号ＳＥＬ１が不要だからである。これにより、ＦＸドライバＦＸＤの回路構成が簡素化されることから、メモリセルアレイ１１内におけるＦＸドライバの占有面積を削減することが可能となる。

図１５は、本発明者が発明に至る過程で考えたプロトタイプによるワードドライバ選択線ＦＸのレイアウトを説明するための略平面図であり、メモリマットＭＡＴ０〜ＭＡＴ３に対応する部分のレイアウトを示している。

図１５に示すプロトタイプによるレイアウトは、図９及び図１０に示した本実施形態のレイアウトとは異なり、Ｙ方向に隣接する２つのメモリマットＭＡＴ間において同じドライバ選択線ＦＸを共有する構成を有している。そして、１つのメモリマットＭＡＴｉ（ｉ＝０〜２４）上を４対のドライバ選択信号ＦＸがＸ方向に通過し、このうち２対のドライバ選択信号ＦＸについては２つのメモリマットＭＡＴｉ，ＭＡＴｉ−１に共有され、残り２対のドライバ選択信号ＦＸについては２つのメモリマットＭＡＴｉ，ＭＡＴｉ＋１に共有される。

図１６はプロトタイプによるＦＸドライバＦＸＤ４の回路図、図１７はプロトタイプによるＦＸドライバＦＸＤ１２の回路図であり、いずれも選択信号ＳＥＬ３がローレベルである場合に選択されるＦＸドライバを示している。

図１６に示すように、プロトタイプによるＦＸドライバＦＸＤ４は、選択信号ＳＥＬ０_４，ＳＥＬ１_０，ＳＥＬ１_１，ＳＥＬ２_０，ＳＥＬ３、制御信号Ｒ１，Ｒ２を受ける複数の論理ゲート回路によって構成される。図１６に示す回路構成により、選択信号ＳＥＬ０_４，ＳＥＬ２_０，ＳＥＬ３がローレベルに活性化し、且つ、選択信号ＳＥＬ１_０又は選択信号ＳＥＬ１_１がローレベルに活性化すると、ワードドライバ選択信号ＦＸＴ４，ＦＸＢ４が活性化する。ここで、選択信号ＳＥＬ１_０，ＳＥＬ１_１を用いる必要があるのは、ワードドライバ選択信号ＦＸの共有範囲がグループに対応しておらず、選択されたグループ（図１６に示す例ではグループＧ０）内においてどのメモリマットＭＡＴを選択するかに関する情報が必要だからである。

一方、図１７に示すように、プロトタイプによるＦＸドライバＦＸＤ１２は、選択信号ＳＥＬ０_４，ＳＥＬ１_０，ＳＥＬ１_２，ＳＥＬ２_０，ＳＥＬ２_１，ＳＥＬ３、制御信号Ｒ１，Ｒ２を受ける複数の論理ゲート回路によって構成される。図１７に示す回路構成により、選択信号ＳＥＬ０_４，ＳＥＬ３がローレベルに活性化し、且つ、選択信号ＳＥＬ１_０又は選択信号ＳＥＬ１_２がローレベルに活性化し、さらに、選択信号ＳＥＬ２_０又は選択信号ＳＥＬ２_１がローレベルに活性化すると、ワードドライバ選択信号ＦＸＴ１２，ＦＸＢ１２が活性化する。ここで、選択信号ＳＥＬ１_０，ＳＥＬ１_２を用いる必要があるのは上述の通りであり、選択信号ＳＥＬ２_０，ＳＥＬ２_１を用いる必要があるのは、一部のドライバ選択信号ＦＸ（例えばＦＸ１２）については、異なるグループ（図１７に示す例ではグループＧ０とグループＧ１）に属する２つのメモリマットＭＡＴ（図１７に示す例ではメモリマットＭＡＴ２，ＭＡＴ３）に共有されるからである。

このように、プロトタイプによるレイアウトを用いた場合、ＦＸドライバＦＸＤに選択信号ＳＥＬ１を入力する必要が生じるため、ＦＸドライバＦＸＤの回路規模が増大する。しかも、プロトタイプによるレイアウトを用いた場合、ロウデコーダ１２の両側に位置するメモリマット群に対してそれぞれ１０４台のＦＸドライバＦＸＤが必要となるため、メモリセルアレイ１１内におけるＦＸドライバの占有面積が増大する。これに対し、上述した本実施形態によるレイアウトを用いれば、ロウデコーダ１２の両側に位置するメモリマット群に対してそれぞれ６４台のＦＸドライバＦＸＤを用いれば足りることから、プロトタイプによるレイアウトを用いた場合と比べ、メモリセルアレイ１１内におけるＦＸドライバの占有面積を大幅に削減することが可能となる。

図１８は、メモリセルアレイ１１の上部に設けられる電源配線の一例を示す模式図である。

図１８に示すように、メモリセルアレイ１１の上部には、Ｘ方向及びＹ方向に延在する多数の電源配線が設けられており、対応する交点において上下の電源配線を接続することによって、これら電源配線がメッシュ状に構築されている。図１８に示す例では、電源電位ＶＰＰ，ＶＫＫ，ＶＢＢ，ＶＯＤ，ＶＡＲＹ，ＶＰＬＴ，ＶＢＬＰ，ＶＳＳ，ＶＢＢＳＡを供給する電源配線が示されている。これらの電源配線は、信号配線が形成されない空き領域を埋めるように配置されるため、必要な信号配線の数が少ないほど多数の電源配線を配置することができ、電位をより安定させることが可能となる。

図１９及び図２０は、メモリマットＭＡＴの上部に設けられる配線層のうちメインワード線ＭＷＬ及びドライバ選択線ＦＸが形成される配線層の一部を示す略平面図であり、図１９は図１５に示すプロトタイプによる例を示し、図２０は第１の実施形態による例を示している。

図１９に示すように、当該配線層にはＸ方向に延在する多数のメインワード線ＭＷＬ及びドライバ選択線ＦＸが形成される。そして、これらメインワード線ＭＷＬ及びドライバ選択線ＦＸが配置されない空き領域を埋めるように電源配線ＰＯＷＥＲが配置される。電源配線ＰＯＷＥＲは、図１８に示した電源配線のうちＸ方向に延在する任意の電源配線である。図１９に示すプロトタイプによる例では、ドライバ選択線ＦＸの本数が多いため、電源配線ＰＯＷＥＲに割り当て可能な領域が少なくなる。図１９には４本のドライバ選択線ＦＸＴ＜ｘ＞，ＦＸＴ＜ｘ＋１＞，ＦＸＢ＜ｘ＞，ＦＸＢ＜ｘ＋１＞が示されている。

これに対し、図２０に示すように、第１の実施形態による例では、プロトタイプによる例に比べてドライバ選択線ＦＸの本数が削減される。具体的には、図１９に示したドライバ選択線ＦＸＴ＜ｘ＞，ＦＸＴ＜ｘ＋１＞，ＦＸＢ＜ｘ＞，ＦＸＢ＜ｘ＋１＞が不要となる結果、当該領域に電源配線ＰＯＷＥＲが配置されている。このように、本実施形態ではより多くの領域を電源配線ＰＯＷＥＲに割り当てることができるため、電源配線の電位をより安定させることが可能となる。

図２１は図１５に示した領域Ａの拡大図であり、図２２は図９に示した領域Ｂの拡大図である。

図２１に示すように、プロトタイプによるレイアウトでは、サブワードクロス領域ＳＷＣ上を４本（２対）のドライバ選択線ＦＸがＹ方向に通過する。これに対し、図２２に示すように、本実施形態によるレイアウトではサブワードクロス領域ＳＷＣ上を８本（４対）のドライバ選択線ＦＸがＹ方向に通過することになる。このため、プロトタイプによるレイアウトに比べ、サブワードクロス領域ＳＷＣ上における配線密度がやや高くなる。仮にこの点が問題となる場合、サブワードクロス領域ＳＷＣにて使用する電源電位の種類を減らすことが有効である。

例えば、サブワードクロス領域ＳＷＣには、図２３に示すイコライズドライバＥＱＤが配置されている。イコライズドライバＥＱＤは、図６に示したイコライズ回路ＥＱを制御するためのビット線イコライズ信号ＢＬＥＱを生成する回路であり、その動作電位としてはアレイ電位よりも高いイコライズ専用電位ＶＥＱが用いられることがある。一方、サブワードクロス領域ＳＷＣには、図６に示すトランジスタ４２，４３を含むセンスアンプドライバも配置されているため、当該領域ＳＷＣには電位ＶＯＤ，ＶＡＲＹ，ＶＥＱを供給する配線が設けられる。

ここで、本実施形態によるレイアウトを用いることでサブワードクロス領域ＳＷＣ上における配線領域が不足した場合、図２４に示すように、イコライズドライバＥＱＤに用いる動作電位として、イコライズ専用電位ＶＥＱの代わりにオーバードライブ電位ＶＯＤを用いればよい。これにより、サブワードクロス領域ＳＷＣにイコライズ専用電位ＶＥＱを供給する必要がなくなるため、サブワードクロス領域ＳＷＣ上における配線密度が緩和され、図２２に示したようにサブワードクロス領域ＳＷＣ上に８本（４対）のドライバ選択線ＦＸを通過させることが可能となる。また、オーバードライブ電位ＶＯＤは、アレイ電位ＶＡＲＹよりも高い電位であるため、イコライズ専用電位ＶＥＱを用いた場合とほぼ同じ特性を得ることができる。

以上説明したように、本実施形態による半導体装置によれば、メモリセルアレイ１１内におけるＦＸドライバの占有面積を削減することができる。これにより、従来と比べてチップ面積をより縮小することが可能となる。

次に、本発明の第２の実施形態について説明する。

図２５は、第２の実施形態によるメモリセルアレイ１１の構成を説明するための模式的な平面図である。

図２５に示すように、本実施形態によるメモリセルアレイ１１は、Ｘ方向に１６個、Ｙ方向に３３個のメモリマットＭＡＴがマトリクス状にレイアウトされている点において、上述した第１の実施形態と相違している。そして、Ｙ方向に配列された３３個のメモリマットをそれぞれＭＡＴ０〜ＭＡＴ３２とした場合、これら３３個のメモリマットは８つのグループにグループ化される。このうち、グループＧ０は５つのメモリマットＭＡＴ０〜ＭＡＴ３，ＭＡＴ３２からなり、他のグループＧ１〜Ｇ７は４つのメモリマット（例えばＭＡＴ４〜ＭＡＴ７）によって構成される。ここで、グループＧ０だけ５つのメモリマットによって構成されているのは、第１の実施形態と同様、メモリセルアレイ１１がオープンビット線方式のレイアウトを有しているからである。

本実施形態においても、選択信号ＳＥＬ２によってグループＧ０〜Ｇ７のいずれかが選択される。選択信号ＳＥＬ２は８ビットの信号（ＳＥＬ２_０〜ＳＥＬ２_７）であり、各ビットはそれぞれグループＧ０〜Ｇ７に対応する。

選択されたグループＧ０〜Ｇ７の中からいずれのメモリマットを選択するかは、選択信号ＳＥＬ１によって指定される。選択信号ＳＥＬ１は４ビットの信号（ＳＥＬ１_０〜ＳＥＬ１_３）であり、各ビットはそれぞれグループ内の４つのメモリマットに対応する。尚、端部に位置するメモリマットＭＡＴ０，ＭＡＴ３２については、いずれも選択信号ＳＥＬ１_０が割り当てられており、したがってメモリマットＭＡＴ０，ＭＡＴ３２は同時に選択される。

図２６は、ロウデコーダ１２に含まれるプリデコーダを示すブロック図である。

図２６に示すように、本実施形態において使用するロウデコーダ１２は、プリデコーダ１２_１，１２_４〜１２_６の構成が第１の実施形態と相違している。つまり、プリデコーダ１２_１はロウアドレスのビットＸ９，Ｘ１０を受け、これをデコードすることによって選択信号ＳＥＬ１を構成する４ビットの信号ＳＥＬ１_０〜ＳＥＬ１_３のいずれか１ビットを活性化させる。本実施形態においては、１つのグループに含まれるメモリマットの数が４個であり、２のべき乗で表すことのできる数であることから、第１の実施形態と比べてプリデコーダ１２_１の構成を大幅に簡素化することができる。

また、プリデコーダ１２_４はロウアドレスのビットＸ３、Ｘ４を受け、これをデコードすることによって選択信号ＳＥＬ４を構成する４ビットの信号のいずれか１ビットを活性化させる。プリデコーダ１２_５はロウアドレスのビットＸ５，Ｘ６を受け、これをデコードすることによって選択信号ＳＥＬ５を構成する４ビットの信号のいずれか１ビットを活性化させる。プリデコーダ１２_６はロウアドレスのビットＸ７，Ｘ８を受け、これをデコードすることによって選択信号ＳＥＬ６を構成する４ビットの信号のいずれか１ビットを活性化させる。

図２７は、第２の実施形態におけるワードドライバ選択線ＦＸのレイアウトを説明するための略平面図であり、メモリマットＭＡＴ０〜ＭＡＴ４に対応する部分のレイアウトを示している。

図２７に示すように、グループＧ０を構成するメモリマットＭＡＴ０〜ＭＡＴ３には、８対のワードドライバ選択線ＦＸ０〜ＦＸ７が割り当てられている。これらワードドライバ選択線ＦＸ０〜ＦＸ７は、ロウデコーダ１２内に設けられたＦＸドライバＦＸＤ０〜ＦＸＤ７によってそれぞれ駆動される配線であり、いずれもＸ方向に延在する部分ＦＸｘとＹ方向に延在する部分ＦＸｙを有している。Ｘ方向に延在する部分ＦＸｘは、対応するＦＸドライバＦＸＤ０〜ＦＸＤ７に接続されており、メモリマットＭＡＴ上及びサブワードドライバ領域ＳＷ上に配置される。一方、Ｙ方向に延在する部分ＦＸｙは、サブワードドライバ領域ＳＷ上及びサブワードクロス領域ＳＷＣ上において４対ずつ交互に配置される。Ｙ方向に延在する部分ＦＸｙは、グループＧ０を構成するメモリマットＭＡＴ０〜ＭＡＴ３に対して共通に割り当てられる。このように、各ワードドライバ選択線ＦＸ０〜ＦＸ７は、Ｙ方向に連続して配列された４つのメモリマット（ＭＡＴ０〜ＭＡＴ３）に対して共通に割り当てられている。

他のグループＧ１〜Ｇ７におけるワードドライバ選択線ＦＸのレイアウトは、図２７に示したレイアウトと基本的に同じである。但し、図示しないが、グループＧ７にはグループＧ０に含まれるメモリマットＭＡＴ３２が隣接しており、このメモリマットＭＡＴ３２の選択を行うべく、グループＧ７に対応するワードドライバ選択線ＦＸ５６〜ＦＸ６３のレイアウトは、図２７に示したレイアウトとは若干相違している。この点は、図１０を用いて説明したとおりであることから、重複する説明は省略する。

本実施形態においても、グループごとにワードドライバ選択線ＦＸが設けられていることから、ＦＸドライバＦＸＤに選択信号ＳＥＬ１を入力する必要がない。これにより、第１の実施形態と同様、ＦＸドライバＦＸＤの回路構成が簡素化されることから、メモリセルアレイ１１内におけるＦＸドライバの占有面積を削減することが可能となる。

尚、Ｙ方向におけるメモリマット数が３３個である場合に図１５に示したプロトタイプによるレイアウトを用いると、１３６台のＦＸドライバＦＸＤが必要となり、ＦＸドライバＦＸＤの台数が大幅に増大してしまう。これに対し、本実施形態においてはメモリマット数が３３個に増大しているにもかかわらず、ＦＸドライバの台数を第１の実施形態と同様、６４台に抑えることが可能となる。これにより、プロトタイプによる例に比べてドライバ選択線ＦＸの本数が削減されるため、その分、より多くの領域を電源配線ＰＯＷＥＲに割り当てることができるため、電位をより安定させることが可能となる。

以上、本発明の好ましい実施形態について説明したが、本発明は、上記の実施形態に限定されることなく、本発明の主旨を逸脱しない範囲で種々の変更が可能であり、それらも本発明の範囲内に包含されるものであることはいうまでもない。

例えば、上記実施形態においては、各グループＧ０〜Ｇ７が３つ又は４つのメモリマットＭＡＴによって構成されているが、本発明がこれに限定されるものではない。したがって、各グループを構成するメモリマットの数は、例えば５個以上であっても構わない。メモリセルアレイ１１の分割数は、ビット線容量などを考慮して適宜選択すればよいが、１グループを構成するメモリマットの数は３個又は４個であることが好ましい。これは、１グループを構成するメモリマットの数が２個だと、ＦＸドライバＦＸＤの台数削減効果がほとんど得られないからであり、１グループを構成するメモリマットの数が４個を超えると、Ｙ方向に延在するドライバ選択線ＦＸの配線長が長くなり過ぎ、配線負荷によってロウアクセス時の動作速度が大幅に低下するからである。

また、上記実施形態では、メモリマットＭＡＴを８つのグループＧ０〜Ｇ７にグループ化しているが、本発明においてグループ数がこれに限定されるものではない。

さらに、上記実施形態では、本発明をＤＲＡＭに適用した場合を例に説明したが、本発明の適用対象がこれに限定されるものではなく、フラッシュメモリやＲｅＲＡＭなど他の種類の半導体メモリデバイスに適用することも可能であるし、メモリセルアレイを含むロジック系半導体デバイスに提供することも可能である。

１０ 半導体装置
１１ メモリセルアレイ
１２ ロウデコーダ
１２_０〜１２_２ プリデコーダ
１２_３ インバータ回路
１３ カラムデコーダ
１４ モードレジスタ
１５ ＦＩＦＯ回路
１６ 入出力回路
２１ アドレス端子
２２ コマンド端子
２３ クロック端子
２４ データ端子
２５ 電源端子
３１ アドレス入力回路
３２ アドレスラッチ回路
３３ コマンド入力回路
３４ コマンドデコード回路
３５ リフレッシュ制御回路
３６ クロック入力回路
３７ タイミングジェネレータ
３８ 内部電源発生回路
４１〜４３ トランジスタ（センスアンプドライバ）
１００ ＤＬＬ回路
ＢＬＴ，ＢＬＢ ビット線
ＥＱ イコライズ回路
ＥＱＤ イコライズドライバ
ＦＸ，ＦＸＴ，ＦＸＢ ワードドライバ選択線（ワードドライバ選択信号）
ＦＸＤ ＦＸドライバ
ＦＸｘ Ｘ方向に延在するワードドライバ選択線
ＦＸｙ Ｙ方向に延在するワードドライバ選択線
Ｇ０〜Ｇ７ グループ
Ｌ／Ｓ レベルシフト回路
ＭＡＴ メモリマット
ＭＣ メモリセル
ＭＷＤ メインワードドライバ
ＭＷＬ メインワード線
Ｎ１〜Ｎ５，Ｎ１０，Ｎ１１，Ｐ１，Ｐ２，Ｐ１０ トランジスタ
ＮＣＳ，ＰＣＳ コモンソース配線
ＳＡ センスアンプ
ＳＡＡ センスアンプ領域
ＳＥＬ０〜ＳＥＬ３ 選択信号
ＳＷ サブワードドライバ領域
ＳＷＣ サブワードクロス領域
ＳＷＤ サブワードドライバ
ＳＷＬ サブワード線
ＹＳＬ カラム選択線
ＹＳＷ カラムスイッチ

Claims (15)

1. それぞれ複数のサブワード線、複数のビット線及びこれらの交点に配置された複数のメモリセルを有する複数のメモリマットであって、アドレスの第１の部分によって排他的に選択される複数のグループに分類される複数のメモリマットと、
   前記アドレスの前記第１の部分及び第２の部分に基づいて、複数のメインワード線のいずれかを選択する第１のドライバ回路と、
   前記アドレスの前記第２の部分にかかわらず、前記アドレスの前記第１の部分及び第３の部分に基づいて、複数のワードドライバ選択線のいずれかを選択する第２のドライバ回路と、
   それぞれ前記複数のメインワード線のいずれか及び前記複数のワードドライバ選択線のいずれかによって選択され、それぞれ前記複数のサブワード線のいずれかを駆動する複数のサブワードドライバと、を備えることを特徴とする半導体装置。
2. 前記複数のグループにはそれぞれ少なくとも３つのメモリマットが含まれることを特徴とする請求項１に記載の半導体装置。
3. 前記複数のメモリマットにそれぞれ含まれる前記複数のサブワード線の数は、２のべき乗で表すことのできない数であることを特徴とする請求項２に記載の半導体装置。
4. 前記複数のグループのうち、前記アドレスの前記第１の部分が第１の値である場合に選択される第１のグループに含まれる複数のメモリマットには、前記複数のワードドライバ選択線の所定の一部が共通に割り当てられることを特徴とする請求項１乃至３のいずれか一項に記載の半導体装置。
5. 前記複数のワードドライバ選択線の前記所定の一部は、前記アドレスの前記第３の部分に基づいていずれか一つが選択されることを特徴とする請求項４に記載の半導体装置。
6. 前記複数のグループのうち、前記アドレスの前記第１の部分が前記第１の値とは異なる第２の値である場合に選択される第２のグループには、少なくとも第１及び第２のメモリマットが含まれ、
   前記第１のグループに含まれる複数のメモリマット及び前記第２のグループに含まれる前記第１のメモリマットには、前記複数のワードドライバ選択線の前記所定の一部が共通に割り当てられることを特徴とする請求項４又は５に記載の半導体装置。
7. 前記第１のメモリマットは前記複数のメモリマットの一方の端部に配置され、前記第２のメモリマットは前記複数のメモリマットの他方の端部に配置されていることを特徴とする請求項６に記載の半導体装置。
8. 前記複数のビット線のうち対応する一対のビット線間に生じている電位差を増幅するセンスアンプと、
   前記一対のビット線をプリチャージ電位にイコライズするイコライズ回路と、
   前記センスアンプを駆動するセンスアンプドライバと、
   前記イコライズ回路を駆動するイコライズドライバと、をさらに備え、
   前記センスアンプドライバは、前記一対のビット線の一方を第１の電位、他方を第２の電位に駆動した後、前記一対のビット線の前記一方を第３の電位、他方を第２の電位に駆動し、
   前記イコライズドライバは、活性化時に前記イコライズ回路に前記第１の電位を供給し、
   前記プリチャージ電位は、前記第２の電位と前記第３の電位の中間電位であることを特徴とする請求項１乃至７のいずれか一項に記載の半導体装置。
9. 前記イコライズドライバは、非活性化時に前記イコライズ回路に前記第２の電位を供給することを特徴とする請求項８に記載の半導体装置。
10. ３以上の複数のメモリマットからなり、アドレスの第１の部分が第１の値である場合に選択される第１のグループと、
    それぞれ前記第１のグループに含まれる前記複数のメモリマットのいずれかに割り当てられ、前記第１のグループが選択された場合、前記アドレスの第２の部分に基づいていずれか一つが選択される複数の第１のメインワード線と、
    それぞれ前記第１のグループに含まれる前記複数のメモリマットに共通に割り当てられ、前記第１のグループが選択された場合、前記アドレスの第３の部分に基づいていずれか一つが選択される複数の第１のワードドライバ選択線と、
    それぞれ前記複数の第１のメインワード線のいずれか及び前記複数の第１のワードドライバ選択線のいずれかによって選択される複数の第１のサブワードドライバと、を備え、
    前記アドレスのそれぞれ前記第１、第２及び第３の部分を構成する複数のビットは、互いに重複していないことを特徴とする半導体装置。
11. 第１のメモリマット及び３以上の複数の第２のメモリマットからなり、前記アドレスの前記第１の部分が前記第１の値とは異なる第２の値である場合に選択される第２のグループと、
    それぞれ前記第２のグループに含まれる前記第１のメモリマットに割り当てられ、前記第２のグループが選択された場合、前記アドレスの前記第２の部分に基づいていずれか一つが選択される複数の第２のメインワード線と、
    それぞれ前記第２のグループに含まれる前記複数の第２のメモリマットのいずれかに割り当てられ、前記第２のグループが選択された場合、前記アドレスの第２の部分に基づいていずれか一つが選択される複数の第３のメインワード線と、
    それぞれ前記第２のグループに含まれる前記複数の第２のメモリマットに共通に割り当てられ、前記第２のグループが選択された場合、前記アドレスの前記第３の部分に基づいていずれか一つが選択される複数の第２のワードドライバ選択線と、
    それぞれ前記複数の第２のメインワード線のいずれか及び前記複数の第１のワードドライバ選択線のいずれかによって選択される複数の第２のサブワードドライバと、
    それぞれ前記複数の第３のメインワード線のいずれか及び前記複数の第２のワードドライバ選択線のいずれかによって選択される複数の第３のサブワードドライバと、をさらに備えることを特徴とする請求項１０に記載の半導体装置。
12. 前記第１のグループに含まれる前記複数のメモリマットの数と、前記第２のグループに含まれる前記複数の第２のメモリマットの数が等しいことを特徴とする請求項１１に記載の半導体装置。
13. 前記第２のグループに含まれる前記第１のメモリマットの記憶容量は、前記第１のグループに含まれる前記複数のメモリマットのそれぞれの記憶容量の半分であることを特徴とする請求項１１又は１２に記載の半導体装置。
14. 前記第１のグループに含まれる前記複数のメモリマットは、前記第２のグループに含まれる前記第１のメモリマットと、前記第２のグループに含まれる前記複数の第２のメモリマットとの間に配置されていることを特徴とする請求項１１乃至１３のいずれか一項に記載の半導体装置。
15. 前記第１のグループに含まれる前記複数のメモリマットの数は、２のべき乗で表すことのできない数であることを特徴とする請求項１０乃至１４のいずれか一項に記載の半導体装置。

Images