JP4632625B2 - 薄膜磁性体記憶装置 - Google Patents

Description

【０００１】
【発明の属する技術分野】
この発明は、薄膜磁性体記憶装置に関し、より特定的には、磁気トンネル接合（ＭＴＪ）を有するメモリセルを備えた薄膜磁性体記憶装置に関する。
【０００２】
【従来の技術】
近年、新世代の不揮発性記憶装置として、ＭＲＡＭ（Magnetic Random Access Memory）デバイスが注目されている。ＭＲＡＭデバイスは、半導体集積回路に形成された複数の薄膜磁性体を用いて不揮発的なデータ記憶を行ない、薄膜磁性体の各々に対してランダムアクセスが可能な不揮発性記憶装置である。特に、近年では磁気トンネル接合を利用した薄膜磁性体をメモリセルとして用いることによって、ＭＲＡＭデバイスの性能が飛躍的に進歩することが発表されている。（たとえば、非特許文献１参照。）。
【０００３】
磁気トンネル接合を有するメモリセル（以下、「ＭＴＪメモリセル」とも称する）は、１個のＭＴＪ素子と１個のアクセス素子（たとえば、トランジスタ）とで構成可能であるため、高集積化にも有利である。ＭＴＪ素子は、印加された磁界に応じた方向に磁化可能な磁性体層を有しており、ＭＴＪメモリセルは、当該磁性体層の磁化方向に応じて、ＭＴＪ素子内での電気抵抗（接合抵抗）が変化する特性を利用して、データ記憶を実行する。
【０００４】
ＭＴＪメモリセルの記憶データを読出すためには、記憶データレベルに対応した電気抵抗差の検知が必要である。具体的には、電気抵抗（すなわち記憶データ）に応じて変化するＭＴＪメモリセルの通過電流に基づいて、データ読出が実行される。
【０００５】
ＭＴＪメモリセルへのデータ書込は、データ書込磁界を発生するための２本の書込線に対するデータ書込電流の供給によって実行される。２本の書込線のそぞれから、ＭＴＪメモリセルの磁化容易軸および磁化困難軸にそれぞれ沿った方向のデータ書込磁界が発生される。データ書込時には、磁化困難軸方向のデータ書込磁界の印加によってＭＴＪメモリセルの磁化方向を回転させたるとともに、磁化容易軸に沿った方向のデータ書込磁界を印加して、ＭＴＪメモリセルは、書込データに応じた方向（磁化容易軸方向）に磁化される。
【０００６】
【非特許文献１】
ロイ・ショイアーライン（Roy Scheuerline)他６名、“各セルにＦＥＴスイッチおよび磁気トンネル接合を用いた、１０ｎｓ読出・書込の不揮発メモリアレイ(A 10ns Read and Write Non-Volatile Memory Array Using a Magnetic Tunnel Junction and FET Switch in each Cell)",（米国），２０００年米国電気電子学会国際固体回路会議・技術論文集ＴＡ７．２（2000 IEEE ISSCC Digest of Technical Papers, TA7.2），ｐ．１２８−１２９。
【０００７】
【発明が解決しようとする課題】
しかしながら、ＭＲＡＭデバイスにおけるデータ書込電流は、データ書込に必要な所定強度の磁界を発生させるために、一般的に、数ミリアンペアから十数ミリアンペアオーダとなる。このため、データ書込電流を供給するドライバトランジスタの電流駆動能力を十分確保する必要がある。これにより、以下に述べるようなＭＲＡＭデバイス特有の問題点が生じるおそれがある。
【０００８】
（１） 電流駆動能力を確保するためにドライバトランジスタが大型化して、書込線の配置ピッチ内に収まりきらないケースが生じると、ＭＴＪメモリセルサイズが増大し、チップ面積が増大する。
【０００９】
（２） 書込線の電流密度が高くなり、エレクトロマイグレーション等の発生によって動作信頼性が損なわれる。
【００１０】
（３） データ書込電流の経路に含まれる配線抵抗や配線層間を接続するコンタクト等によって、当該経路の電気抵抗が増大して、十分なデータ書込電流を供給することが困難となる。
【００１１】
特に、近年ではバッテリ駆動を前提とした携帯機器へのメモリデバイスの搭載が盛んに行なわれており、低消費電力化の観点から低電圧動作化が強く要求されている。特にこのような低電圧動作時において、上記（３）の課題が顕著となるおそれがある。すなわち、低電圧動作下においても、データ書込に必要なデータ書込電流を十分なレベルを確保するための構成が必要となってくる。
【００１２】
この発明は、このような問題点を解決するためになされたものであって、この発明の目的は、メモリセルサイズの増加を招くことなく、安定的かつ効率的にデータ書込電流を供給可能な構成を備えた薄膜磁性体記憶装置を提供することである。
【００１３】
【課題を解決するための手段】
この発明に従う薄膜磁性体記憶装置は、記憶データに応じた方向に磁化される磁性体層を各々が有する複数の磁気メモリセルと、磁性体層を磁化するデータ書込磁界を発生させるデータ書込電流を流すための書込線と、データ書込時にデータ書込電流を供給するために、書込線を第１および第２の電圧間に結合する電流駆動回路とを備え、電流駆動回路は、第１および第２の電圧のいずれかと書込線との間に電気的に結合される電界効果型トランジスタを含む、電界効果型トランジスタは、そのゲート長方向が書込線と同じ方向に沿うように配置される。
【００１４】
この発明の他の構成に従う薄膜磁性体記憶装置は、記憶データに応じた方向に磁化される磁性体層を各々が有する複数の磁気メモリセルと、所定電圧を供給する電源配線と、磁性体層を磁化するためのデータ書込磁界を発生させるデータ書込電流を流す書込線とを備え、書込線は、少なくともデータ書込電流を流すときに、電源配線と電気的に結合され、書込配線は、複数のメモリセルが配置される領域に対応し、第１の断面積を有する第１の部分と、第１の部分と電源配線との間の少なくとも一部に設けられ、第１の断面積より大きい第２の断面積を有する第２の部分とを有する。
【００１５】
この発明のさらに他の構成に従う薄膜磁性体記憶装置は、記憶データに応じた方向に磁化される磁性体層を各々が有する複数の磁気メモリセルと、所定電圧の供給を受ける電源パッドと、鉛直方向に設けられたコンタクトを介して電源パッドと電気的に結合される電源配線と、電源配線と交差する方向に沿って電源配線と同一の配線層に形成された第１の書込線とを備え、第１の書込線は、同一の配線層において電源配線と結合されて、磁性体層を磁化するためのデータ書込磁界を発生させる第１のデータ書込電流を流される。
【００１６】
この発明のさらに他の構成に従う薄膜磁性体記憶装置は、記憶データに応じた方向に磁化される磁性体層を各々が有する複数の磁気メモリセルが配置されたメモリセルアレイと、複数の磁気メモリセルの所定区分にそれぞれ対応して設けられた複数のビット線と、データ書込時に、磁性体層を磁化するデータ書込磁界を発生させるデータ書込電流を複数のビット線の少なくとも１本へ流すために、複数のビット線の両端にそれぞれ対応して設けられる複数の第１および第２のビット線ドライバと、複数のビット線と交差する方向に沿って、複数のメモリセルのうちの選択メモリセルからの読出データを伝達するために設けられる読出データ線と、データ読出時に、複数のビット線のうちの、選択メモリセルと接続された１本と読出データ線とを接続するための読出選択ゲートとを備え、読出選択ゲートは、メモリセルアレイに対して、複数の第１および第２のビット線ドライバの一方よりも外側に配置される。
【００１７】
この発明のさらに他の構成に従う薄膜磁性体記憶装置は、記憶データに応じた方向に磁化される磁性体層を各々が有する複数の磁気メモリセルが配置されたメモリセルアレイと、複数の磁気メモリセルの所定区分にそれぞれ対応して設けられ、データ書込時に、磁性体層を磁化するためのデータ書込磁界を発生させるデータ書込電流を流すための複数のデータ線と、複数のデータ線にそれぞれ対応して設けられ、各々が、データ書込時に、複数のデータ線の対応する１本に対してデータ書込電流を供給するための複数の電流駆動回路と、所定電圧と複数の電流駆動回路との間に、複数のデータ線と交差する方向に沿って設けられた電源供給配線とを備え、電源供給配線とメモリセルアレイの間の中間領域には、回路素子または配線が配置される。
【００１８】
この発明の他の構成に従う薄膜磁性体記憶装置は、記憶データに応じた方向に磁化される磁性体層を各々が有する複数の磁気メモリセルが配置されたメモリセルアレイと、複数の磁気メモリセルの所定区分にそれぞれ対応して設けられた複数のビット線と、データ書込時に、磁性体層を磁化するためのデータ書込磁界を発生させるデータ書込電流を複数のビット線の少なくとも１本に流すために、複数のビット線の両端にそれぞれ対応して設けられる複数の第１および第２のビット線ドライバと、複数のビット線と交差する方向に沿って、読出データを伝達するために設けられる読出データ線と、データ読出時に、複数のビット線のうちの、複数のメモリセルのうちの選択メモリセルと接続された１本と読出データ線とを接続するための読出選択ゲートとを備え、読出選択ゲートおよび読出データ線は、複数のビット線の中央部に対応する領域に配置される。
【００１９】
この発明のさらに他の構成に従う薄膜磁性体記憶装置は、各々が記憶データに応じた方向に磁化される磁性体層を有する複数の磁気メモリセルを備え、複数の磁気メモリセルは、第１および第２のメモリブロックに分割して配置され、第１および第２のメモリブロックの各々において、複数の磁気メモリセルの所定区分にそれぞれ対応して設けられた複数のビット線と、第１および第２のメモリブロックの各々において、データ書込時に、磁性体層を磁化するデータ書込磁界を発生させるデータ書込電流をビット線に流すために、複数のビット線の両端にそれぞれ対応して設けられる複数の第１および第２のビット線ドライバと、第１および第２のメモリブロックに対して共通に、複数のビット線と交差する方向に沿って、複数のメモリセルのうちの選択メモリセルからの読出データを伝達するために設けられる読出データ線と、第１および第２のメモリブロックの各々に独立に設けられ、データ読出時に、複数のビット線のうちの、選択メモリセルと接続された１本と読出データ線とを接続するための読出選択ゲートとを備え、読出選択ゲートおよび読出データ線は、第１および第２のメモリブロックの間の領域に配置される。
【００２０】
【発明の実施の形態】
以下において、本発明の実施の形態について図面を参照して詳細に説明する。なお、図中における同一符号は同一または相当部分を示すものとする。
【００２１】
［実施の形態１］
（全体構成およびデータ読出・書込動作）
図１は、本発明の実施の形態１に従うＭＲＡＭデバイス１の全体構成図である。
【００２２】
図１を参照して、実施の形態１に従うＭＲＡＭデバイス１は、コマンド制御信号ＣＭＤを受けてＭＲＡＭデバイスの全体動作を制御するための制御回路５と、メモリセルアレイ１０とを備える。メモリセルアレイ１０は、行列状に配置された複数のＭＴＪメモリセルＭＣを有する。ここで、ＭＴＪメモリセルの構成およびデータ記憶原理について説明する。
【００２３】
図２は、ＭＴＪメモリセルの構造およびデータ記憶原理を説明する概念図である。
【００２４】
図２を参照して、トンネル磁気抵抗素子ＴＭＲは、固定された一定の磁化方向を有する強磁性体層（以下、単に「固定磁化層」とも称する）ＦＬと、外部からの印加磁界に応じた方向に磁化可能な強磁性体層（以下、単に「自由磁化層」とも称する）ＶＬとを有する。固定磁化層ＦＬおよび自由磁化層ＶＬの間には、絶縁体膜で形成されるトンネルバリア（トンネル膜）ＴＢが設けられる。自由磁化層ＶＬは、書込まれる記憶データのレベルに応じて、固定磁化層ＦＬと同一方向または固定磁化層ＦＬと反対方向に磁化される。これらの固定磁化層ＦＬ、トンネルバリアＴＢおよび自由磁化層ＶＬによって磁気トンネル接合が形成される。
【００２５】
トンネル磁気抵抗素子ＴＭＲの電気抵抗は、固定磁化層ＦＬおよび自由磁化層ＶＬのそれぞれの磁化方向の相対関係に応じて変化する。具体的には、トンネル磁気抵抗素子ＴＭＲの電気抵抗は、固定磁化層ＦＬの磁化方向と自由磁化層ＶＬの磁化方向とが同じ（平行）である場合に最小値Ｒｍｉｎとなり、両者の磁化方向が反対（反平行）方向である場合に最大値Ｒｍａｘとなる。
【００２６】
データ書込時においては、リードワード線ＲＷＬが非活性化されて、アクセストランジスタＡＴＲはターンオフされる。この状態で、ライトディジット線ＷＤＬには、自由磁化層ＶＬの磁気困難軸（ＨＡ）に沿ったデータ書込磁界Ｈ（ＷＤＬ）を発生するための所定方向のデータ書込電流Ｉｐが流される。これに対して、ビット線ＢＬには、自由磁化層ＶＬの磁気容易軸（ＥＡ）に沿ったデータ書込磁界Ｈ（ＢＬ）を発生するためのデータ書込電流＋Ｉｗまたは−Ｉｗが流される。すなわち、ビット線ＢＬ上のデータ書込電流は、書込データのレベルに応じた方向を有するように制御される。以下においては、データ書込電流＋Ｉｗおよび−Ｉｗを総称して、データ書込電流±Ｉｗとも表記する。
【００２７】
図３は、ＭＴＪメモリセルのデータ書込電流とトンネル磁気抵抗素子の磁化方向との関係を示す概念図である。
【００２８】
図３を参照して、横軸Ｈ（ＥＡ）は、トンネル磁気抵抗素子ＴＭＲ内の自由磁化層ＶＬにおいて磁化容易軸（ＥＡ：Easy Axis）方向に印加される磁界を示す。一方、縦軸Ｈ（ＨＡ）は、自由磁化層ＶＬにおいて磁化困難軸（ＨＡ：Hard Axis）方向に作用する磁界を示す。磁界Ｈ（ＥＡ）およびＨ（ＨＡ）は、ビット線ＢＬおよびライトディジット線ＷＤＬをそれぞれ流れる電流によって生じる２つの磁界の一方ずつにそれぞれ対応する。
【００２９】
ＭＴＪメモリセルにおいては、固定磁化層ＦＬの固定された磁化方向は、自由磁化層ＶＬの磁化容易軸に沿っており、自由磁化層ＶＬは、記憶データのレベルに応じて、磁化容易軸方向に沿って、固定磁化層ＦＬと平行あるいは反平行（反対）方向に磁化される。ＭＴＪメモリセルは、自由磁化層ＶＬの２通りの磁化方向と対応させて、１ビットのデータを記憶することができる。
【００３０】
自由磁化層ＶＬの磁化方向は、印加される磁界Ｈ（ＥＡ）およびＨ（ＨＡ）の和が、図３に示されるアステロイド特性線の外側の領域に達する場合においてのみ新たに書換えることができる。すなわち、印加されたデータ書込磁界がアステロイド特性線の内側の領域に相当する強度である場合には、自由磁化層ＶＬの磁化方向は変化しない。
【００３１】
アステロイド特性線に示されるように、自由磁化層ＶＬに対して磁化困難軸方向の磁界を印加することによって、磁化容易軸に沿った磁化方向を変化させるのに必要な磁化しきい値を下げることができる。図３に示すように、データ書込時の動作点は、ライトディジット線ＷＤＬとビット線ＢＬとの両方に所定のデータ書込電流を流したときに、ＭＴＪメモリセルの記憶データ、すなわちトンネル磁気抵抗素子ＴＭＲの磁化方向を書換えられるように設計される。
【００３２】
図３に例示された動作点では、データ書込対象であるＭＴＪメモリセルにおいて、磁化容易軸方向のデータ書込磁界は、その強度がＨ_WRとなるように設計される。すなわち、このデータ書込磁界Ｈ_WRが得られるように、ビット線ＢＬまたはライトディジット線ＷＤＬを流されるデータ書込電流の値が設計される。一般的に、データ書込磁界Ｈ_WRは、磁化方向の切換えに必要なスイッチング磁界Ｈ_SWと、マージン分ΔＨとの和で示される。すなわち、Ｈ_WR＝Ｈ_SW＋ΔＨで示される。
【００３３】
トンネル磁気抵抗素子ＴＭＲに一旦書込まれた磁化方向、すなわちＭＴＪメモリセルの記憶データは、新たなデータ書込が実行されるまでの間不揮発的に保持される。
【００３４】
再び図１を参照して、制御回路５は、コマンド制御信号ＣＭＤに応答して、ＭＲＡＭデバイス１内の内部動作を制御するための各種の制御信号を生成する。これらの制御信号には、たとえばデータ読出時に所定期間ハイレベル（以下、「Ｈレベル」と表記する）へ活性化される制御信号ＲＥや、データ書込時に所定期間Ｈレベルへ活性化される制御信号ＷＥ等が含まれている。
【００３５】
メモリセルアレイ１０において、ＭＴＪメモリセルＭＣの行にそれぞれ対応して、リードワード線ＲＷＬおよびライトディジット線ＷＤＬが配置され、ＭＴＪメモリセルＭＣの列にそれぞれ対応してビット線ＢＬが配置される。各ＭＴＪメモリセルＭＣは、対応するビット線ＢＬおよびソース電圧線ＳＬの間に直列に接続されたトンネル磁気抵抗素子ＴＭＲおよびアクセストランジスタＡＴＲを有する。アクセストランジスタＡＴＲは、代表的にはＮ−ＭＯＳトランジスタで構成され、そのゲートは対応するリードワード線ＲＷＬと接続される。各アクセストランジスタＡＴＲのソースと接続されたソース電圧線ＳＬは、接地電圧ＧＮＤを供給する。なお、以下本明細書において、ＭＯＳトランジスタは電界効果型トランジスタの代表例として示されるものとする。
【００３６】
次に、ＭＲＡＭデバイス１におけるデータ書込系回路の構成および動作を説明する。
【００３７】
ＭＲＡＭデバイス１は、行デコーダ２０と、ライトディジット線ドライブ回路３０と、各メモリセル列に対応して設けられたビット線ドライバ５０，５５と、データ書込回路６０とを備える。
【００３８】
行デコーダ２０は、ロウアドレスＲＡに基づいて、メモリセル行ごとにロウデコード信号Ｒｄｗを生成する。行デコーダ２０は、データ書込時に、選択されたメモリセル行（以下、「選択行」とも称する）のロウデコード信号ＲｄｗをＨレベル（電源電圧Ｖｃｃ２）に活性化し、それ以外のメモリセル行（以下、「非選択行」とも称する）のロウデコード信号Ｒｄｗをローレベル（以下「Ｌレベル」とも表記する）に非活性化する。データ書込時以外には、行デコーダ２０は、ロウデコード信号Ｒｄｗの各々をＬレベル（接地電圧ＧＮＤ）に非活性化する。
【００３９】
ライトディジット線ドライブ回路３０は、各ライトディジット線ＷＤＬの一端側と接地電圧ＧＮＤとの間に接続されたドライバトランジスタ３５を有する。ドライバトランジスタ３５は、Ｎ−ＭＯＳトランジスタで構成され、そのゲートは対応するメモリセル行のロウデコード信号Ｒｄｗを受ける。各ライトディジット線ＷＤＬの他端側は、行選択結果にかかわらず電源電圧Ｖｃｃ２と接続されている。
【００４０】
したがって、データ書込時に選択行においては、ロウデコード信号Ｒｄｗの活性化（Ｈレベル）に応答して、対応するドライバトランジスタ３５がターンオンする。これにより、選択行のライトディジット線ＷＤＬには、電源電圧Ｖｃｃ２からライトディジット線ドライブ回路へ向う方向にデータ書込電流Ｉｐが流される。
【００４１】
ビット線ドライバ５０は、対応するビット線ＢＬの一端側と、電源電圧Ｖｃｃ２および接地電圧ＧＮＤとの間にそれぞれ接続されたドライバトランジスタ５２および５４を有する。同様に、ビット線ドライバ５５は、対応するビット線ＢＬの他端側と、電源電圧Ｖｃｃ２および接地電圧ＧＮＤとの間にそれぞれ接続されたドライバトランジスタ５６および５８を有する。ビット線ドライバ５０，５５は、Ｃ−ＭＯＳドライバで構成される。すなわち、ドライバトランジスタ５２，５６はＰ−ＭＯＳトランジスタで構成され、ドライバトランジスタ５４，５８はＮ−ＭＯＳトランジスタで構成される。
【００４２】
ドライバトランジスタ５２および５４のゲートには書込制御信号／ＷＴａ１およびＷＴａ０がそれぞれ入力され、ドライバトランジスタ５６および５８のゲートには、書込制御信号／ＷＴｂ０およびＷＴｂ１がそれぞれ入力される。
【００４３】
各メモリセル列において、ビット線ドライバ５０は、書込制御信号／ＷＴａ１およびＷＴａ０に応じて、対応するビット線ＢＬの一端側を、電源電圧Ｖｃｃ２または接地電圧ＧＮＤで駆動するか、あるいは、いずれの電圧とも接続せずにフローティング状態とする。同様に、ビット線ドライバ５５は、書込制御信号／ＷＴｂ０およびＷＴｂ１に応じて、対応するビット線ＢＬの他端側を、電源電圧Ｖｃｃ２または接地電圧ＧＮＤで駆動するか、あるいはフローティング状態とする。フローティング状態のビット線ＢＬの各々は、必要に応じて、図示しないプリチャージ回路によって、固定電圧にプリチャージされる。
【００４４】
データ書込回路６０は、書込データＤＩＮおよび列選択結果に応じて、各メモリセル列における書込制御信号／ＷＴａ１，ＷＴａ０，／ＷＴｂ０，ＷＴｂ１を制御する。書込制御信号／ＷＴａ０，ＷＴａ１，／ＷＴｂ０，ＷＴｂ１は、選択列のビット線ＢＬに書込データＤＩＮに応じた方向のデータ書込電流±Ｉｗを流すように設定される。
【００４５】
データ書込回路６０は、データ書込時以外には、各メモリセル列において、書込制御信号／ＷＴａ１，／ＷＴｂ０をＨレベル（電源電圧Ｖｃｃ２）へ設定し、書込制御信号ＷＴａ０，ＷＴｂ１をＬレベル（接地電圧ＧＮＤ）に設定する。これにより、データ書込時以外には、各ビット線ＢＬは、フローティング状態に設定される。
【００４６】
また、データ書込回路６０は、データ書込時において非選択メモリセル列に対応する、書込制御信号／ＷＴａ１，ＷＴａ０，／ＷＴｂ０，ＷＴｂ１の各々をＨレベルに設定する。これにより、データ書込時に非選択列のビット線ＢＬは、意図しない電流が流れない様に、その両端を接地電圧ＧＮＤと接続される。
【００４７】
これに対して、データ書込回路６０は、データ書込時において選択メモリセル列に対応する書込制御信号／ＷＴａ１，ＷＴａ０，／ＷＴｂ０，ＷＴｂ１を、書込データＤＩＮに応じて設定する。具体的には、書込データＤＩＮがＨレベルであるときには、書込制御信号／ＷＴａ１およびＷＴａ０はＬレベルに設定され、書込制御信号／ＷＴｂ０およびＷＴｂ１はＨレベルに設定される。これにより、選択列のビット線ＢＬには、ビット線ドライバ５０から５５へ向かう方向にデータ書込電流＋Ｉｗが流される。
【００４８】
これに対して、書込データＤＩＮがＬレベルであるときには、書込制御信号／ＷＴａ１およびＷＴａ０はＨレベルに設定され、書込制御信号／ＷＴｂ０およびＷＴｂ１はＬレベルに設定される。これにより、選択列のビット線ＢＬには、ビット線ドライバ５５から５０へ向かう方向にデータ書込電流−Ｉｗが流される。なお、ビット線ドライバ５０，５５の駆動電圧を、接地電圧ＧＮＤおよび電源電圧Ｖｃｃ２以外の独立した電圧とすることも可能である。
【００４９】
また、ドライバトランジスタ５２，５４，５６，５８を、同一導電型のＭＯＳトランジスタで構成することも可能である。この場合には、図１の構成例と反対導電型のＭＯＳトランジスタを適用するドライバトランジスタについては、図１中の対応する書込制御信号の反転レベルをゲートに入力すれば、同様のビット線制御を実行できる。
【００５０】
対応するライトディジット線ＷＤＬおよびビット線ＢＬの両方にデータ書込電流が流されたＭＴＪメモリセルＭＣ（すなわち、選択メモリセル）において、ビット線ＢＬ上のデータ書込電流±Ｉｗの方向に応じたレベルのデータが磁気的に書込まれる。
【００５１】
次に、ＭＲＡＭデバイス１におけるデータ読出系回路の構成および動作を説明する。
【００５２】
ＭＲＡＭデバイス１は、さらに、行デコーダ２１と、読出選択ゲート６５と、電流供給トランジスタ７０と、データ読出回路８０とを備える。
【００５３】
行デコーダ２１は、ロウアドレスＲＡに基づいて、メモリセル行ごとにロウデコード信号Ｒｄｒを生成する。行デコーダ２１は、データ読出時に、選択行のロウデコード信号ＲｄｒをＨレベル（電源電圧Ｖｃｃ１）に活性化し、非選択行のロウデコード信号ＲｄｒをＬレベル（接地電圧ＧＮＤ）に非活性化する。
【００５４】
したがって、データ読出時には、ロウデコード信号Ｒｄｒに応じて、選択行のリードワード線ＲＷＬがＨレベルへ活性化され、非選択行のリードワード線ＲＷＬはＬレベルに非活性化される。一方、データ読出時以外には、各リードワード線ＲＷＬがＬレベルに非活性化されている。この結果、データ読出時には、選択行のメモリセルにおいてアクセストランジスタＡＴＲがターンオンして、各ビット線ＢＬは、対応するＭＴＪメモリセルＭＣのトンネル磁気抵抗素子ＴＭＲを介して接地電圧ＧＮＤへプルダウンされる。
【００５５】
読出選択ゲート６５は、各ビット線ＢＬと読出データバスＲＤＢとの間に設けられ、対応するコラム選択線ＣＳＬに応答してオンまたはオフする。コラム選択線ＣＳＬは、データ読出時に選択された列（以下、「選択列」とも称する）においてＨレベルに活性化され、それ以外の列（以下、「非選択列」とも称する）ではＬレベルに非活性化される。データ読出時以外には、各コラム選択線ＣＳＬは、Ｌレベルに非活性化される。
【００５６】
この結果、データ読出時において、読出データバスＲＤＢは、選択列の読出選択ゲート６５および選択列のビット線ＢＬならびに選択メモリセル中のトンネル磁気抵抗素子ＴＭＲを介して、接地電圧ＧＮＤへプルダウンされている。この状態で、データ読出時にターンオンする電流供給トランジスタ７０によって読出データバスＲＤＢは、電源電圧Ｖｃｃ１にプルアップされる。
【００５７】
電流供給トランジスタ７０は、たとえば、電源電圧Ｖｃｃ１および読出データバスＲＤＢの間に接続されて、ゲートに制御信号／ＲＥを受けるＰ−ＭＯＳトランジスタで構成される。制御信号／ＲＥは、制御回路５が生成する制御信号ＲＥの反転信号であり、データ読出時の所定期間においてＬレベルへ活性化される。この結果、データ読出時に読出データバスＲＤＢには、選択メモリセルの電気抵抗（すなわち記憶データ）に応じた電圧が発生する。
【００５８】
データ読出回路８０は、電源電圧Ｖｃｃ１および接地電圧ＧＮＤの供給を受けて動作し、読出データバスＲＤＢの電圧と読出基準電圧ＶＲｒｅｆとの電圧差を増幅して、選択メモリセルの記憶データを示す読出データＤＯＵＴを生成する。読出基準電圧ＶＲｒｅｆは、記憶データが電気抵抗Ｒｍｉｎに対応する選択メモリセルが接続された場合における読出データバスＲＤＢの電圧と、記憶データが電気抵抗Ｒｍａｘに対応する選択メモリセルが接続された場合における読出データバスＲＤＢの電圧との中間レベルに設定されている。このようにして、選択メモリセルからのデータ読出が実行される。
【００５９】
なお、十分なデータ書込電流を供給するために電源電圧Ｖｃｃ２は、電源電圧Ｖｃｃ１よりも高い電圧に設定される。一方、電源電圧Ｖｃｃ１は、データ読出時におけるトンネル膜ＴＢ（図２）への印加電圧に相当するため、信頼性の観点から高い電圧とすることができない。すなわち、データ読出回路系の電源電圧Ｖｃｃ１とデータ書込回路系の電源電圧Ｖｃｃ２とを独立した電圧とし、かつ、Ｖｃｃ２＞Ｖｃｃ１とすることによって、データ読出およびデータ書込の双方を安定的に実行できる。
【００６０】
（データ書込電流を供給するための構成）
次に、小さい回路面積でデータ書込電流を効率的かつ安定的に供給するためのデータ書込電流供給回路系の構成について説明する。
【００６１】
図４は、ライトディジット線ＷＤＬに対するデータ書込電流供給回路系の実施の形態１に従う第１の構成例を示す概念図である。図４には、代表的に第１行〜第４行にそれぞれ対応するライトディジット線ＷＤＬ（１）〜ＷＤＬ（４）に対するデータ書込電流供給構成の平面レイアウトが示されているが、他のライトディジット線ＷＤＬに対しても同様の構成が設けられているものとする。
【００６２】
ライトディジット線ＷＤＬ（１）〜ＷＤＬ（４）の各々の一端側と接地電圧ＧＮＤとの間には、Ｎ−ＭＯＳトランジスタで構成されたドライバトランジスタ３５が接続される。ドライバトランジスタ３５は、電流通過方向すなわちゲート長方向（Ｌ方向）がライトディジット線ＷＤＬと同一方向に沿うように配置される。
【００６３】
ドライバトランジスタ３５のソースは接地電圧ＧＮＤと結合されており、ドライバトランジスタ３５のドレインはライトディジット線ＷＤＬとコンタクト３６を介して電気的に結合されている。
【００６４】
それぞれのドライバトランジスタ３５に対応して、独立したゲート配線３７が設けられている。たとえば、ライトディジット線ＷＤＬ（１）に対応するドライバトランジスタ３５のゲート配線３７には、ロウデコード信号Ｒｄｗ（１）が伝達されている。ロウデコード信号Ｒｄｗ（１）は、第１番目のメモリセル行がデータ書込時に選択されて次にＨレベルに活性化され、それ以外にはＬレベルに非活性化されている。各ドライバトランジスタ３５において、ゲート幅方向（Ｗ方向）に沿って配置されるゲート配線３７は、ライトディジット線ＷＤＬと交差する方向に配置されることになる。
【００６５】
もし、ドライバトランジスタ３５を、そのゲート幅方向（Ｗ方向）とライトディジット線ＷＤＬの配置方向とが一致するように配置すれば、図４における縦方向（ライトディジット線ＷＤＬのピッチ方向）の配置ピッチが大きくなってしまうおそれがある。
【００６６】
一般的に、ライトディジット線ＷＤＬの配置ピッチは、ＭＴＪメモリセルの最小設計ルールに対応して最小値に設定することができるが、ドライバトランジスタ３５のゲート幅方向とライトディジット線ＷＤＬの配置方向とが一致する配置では、ドライバトランジスタ３５のゲート長、ソースおよびドレインへのコンタクト領域および隣接ドライバトランジスタ間における分離絶縁膜幅が上述したライトディジット線ＷＤＬの配置ピッチに入るように設計する必要が生じるからである。
【００６７】
特に、ドライバトランジスタ３５を顕著に大型化することなく十分なデータ書込電流Ｉｐを供給するためには、電源電圧Ｖｃｃ２のレベルを高く設定する必要が生じる。特にこのような場合に、耐圧を確保するためにゲート長方向のトランジスタ寸法が大きくなるので、ライトディジット線ＷＤＬの配置ピッチがＭＴＪメモリセルの最小設計ルールに従った配置ピッチと合致しなくなる。これにより、ＭＴＪメモリセルの高集積化が妨げられてしまう。
【００６８】
したがって、図４に示したように、ドライバトランジスタ３５を、そのゲート長方向（Ｌ方向）とライトディジット線ＷＤＬの配置方向とが一致するように配置することにより、ドライバトランジスタ３５の配置ピッチに起因してＭＴＪメモリセルの集積配置が妨げられることを回避できる。
【００６９】
さらに、ライトディジット線ＷＤＬ上において、ＭＴＴメモリセルの配置位置に対応する定常部分９３と電源配線９０との間には、断面積が定常部分９３よりも大きく設計された強化部分９５が設けられている。
【００７０】
図５には、実施の形態１に従うライトディジット線の設計例が示される。
図５（ａ）には、一様な配線幅（すなわち配線断面積）でライトディジット線ＷＤＬを設計した場合の問題点が示されている。
【００７１】
図５（ａ）を参照して、データ書込電流の供給時には、ライトディジット線ＷＤＬから電源配線９０に向う方向へ電子が流れるが、この際に流入する電子がライトディジット線ＷＤＬの末端近くの配線における材料原子（たとえばＡｌやＣｕ）を動かす。この繰返しによって、点線で示すようにライトディジット線ＷＤＬの配線幅が細くなり断面積が小さくなってしまう。これにより、この部分で電流密度が局部的に増大し、エレクトロマイグレーションなどによる断線を引起して動作信頼性に支障を来たす危険がある。
【００７２】
したがって、図５（ｂ）に示されるように、ライトディジット線ＷＤＬの末端（電源配線９０側）付近で、定常部分９３と比較して、配線幅を徐々に増加させることで断面積を増大させた強化部分９５を設ける。これにより、上述したような金属原子の移動による配線幅の減少が生じても、この部分で電流密度が急激に増大して動作信頼性に影響を与える危険を抑制できる。あるいは、図５（ｃ）に示されるように、ライトディジット線ＷＤＬの末端付近の一部部分の配線幅（断面積）を増大させる形状としてもよい。
【００７３】
一方で、ライトディジット線ＷＤＬの定常部分９３、すなわちＭＴＪメモリセルの配置領域に対する部分は、ＭＴＪメモリセルの最小設計ルールに従った定常的な配線幅Ｗｓ（断面積Ｓｓ）に維持されるので、ＭＴＪメモリセルは、高集積に配置することができる。
【００７４】
図６は、ライトディジット線ＷＤＬに対するデータ書込電流供給回路系の実施の形態１に従う第２の構成例を示す概念図である。図６には、代表的に第１行および第２行にそれぞれ対応するライトディジット線ＷＤＬ（１）およびＷＤＬ（２）に対するデータ書込電流供給構成の平面レイアウトが示されているが、他のライトディジット線ＷＤＬに対しても同様の構成が設けられているものとする。
【００７５】
図６を参照して、第２の構成例においては、ライトディジット線ＷＤＬは、断面積が定常部分よりも大きい強化部分９５において、複数の配線層にそれぞれ形成され、コンタクト１００を介して電気的に結合された複数の配線を用いて構成される。ドライバトランジスタ３５は、図４に示された構成例と同様に、そのゲート長方向とライトディジット線ＷＤＬの方向とが一致するように配置されている。
【００７６】
図６中のＰ−Ｑ断面図を参照して、ライトディジット線ＷＤＬは、複数の配線層にそれぞれ形成された配線１０１および１０２によって構成される。配線１０１は、ライトディジット線ＷＤＬの定常部分９３に対応し、配線１０２は、配線１０１と異なる配線層において、強化部分９５に対応した領域に形成される。配線１０１および１０２は、ビアホールに形成されたコンタクト１００を介して電気的に結合される。
【００７７】
配線１０１および１０２は、それぞれの配線層において、電源配線９０を構成する配線９１および９２と電気的に直接結合される。すなわち配線９１および９２は、電源電圧Ｖｃｃ２の供給を受けている。配線９１および９２の間もビアホールに設けられたコンタクトを介して電気的に結合されている。
【００７８】
ドライバトランジスタ３５は、不純物領域１１０，１２０とゲート１３０とを有する。不純物領域１１０は接地電圧ＧＮＤを供給されてソースとして作用する。もう一方の不純物領域１２０は、コンタクト３６を介して配線１０１と電気的に結合され、ドレインとして作用する。ゲート１３０には、ゲート配線３７が配設されている。なお、図４ではドライバトランジスタ３５の断面図を示さなかったが、図４および図６において、ドライバトランジスタ３５に関する断面図は同様である。
【００７９】
このような構成とすることにより、ドライバトランジスタ３５のターンオン時におけるライトディジット線ＷＤＬ上のデータ書込電流経路は、強化部分９５において、配線１０１および１０２の両方を含むように形成される。この結果、ライトディジット線ＷＤＬ内の強化部分９５において、配線断面積が定常部分９３よりも等価的に増大する。これにより、図５（ｂ），（ｃ）におけるレイアウトと同様に、電流密度の局部的な増大を避けることができる。
【００８０】
特に図６の構成例においては、配線１０１および１０２のそれぞれを一様形状で設計できるので、図５（ｂ）および（ｃ）と比較して、配線の製造が容易に行なえる。また、平面方向の広がりを有しないので、配線ピッチが加工寸法上の最小に相当する場合にも適用できる。
【００８１】
図７は、ライトディジット線ＷＤＬに対するデータ書込電流供給回路系の実施の形態１に従う第３の構成例を示す概念図である。図７には、代表的に第１行〜第４行にそれぞれ対応するライトディジット線ＷＤＬ（１）〜ＷＤＬ（４）に対するデータ書込電流供給構成の平面レイアウトが示されているが、他のライトディジット線ＷＤＬに対しても同様の構成が設けられているものとする。
【００８２】
図７を参照して、第３の構成例においては、ドライバトランジスタ３５は、ライトディジット線ＷＤＬの一端および他端のいずれか一方に対して、１行ごとに交互配置されている。これに対応して、ライトディジット線ＷＤＬの両端にそれぞれ対応して電源配線９０および９０♯が配置されている。
【００８３】
すなわち奇数行のライトディジット線ＷＤＬ（１），ＷＤＬ（３），…は、電源配線９０と電気的に結合され、偶数行のライトディジット線ＷＤＬ（２），ＷＤＬ（４），…は、電源配線９０♯と電気的に結合されている。ライトディジット線ＷＤＬの各々には、対応する電源配線９０，９０♯と定常部分９３との間に、図４または図５（ｂ），（ｃ）で示したのと同様の強化部分９５が設けられている。
【００８４】
このように、ドライバトランジスタを１行おきに交互配置することによって、ドライバトランジスタ３５の配置ピッチが緩和されるので、ドライバトランジスタ３５をさらに効率的に配置することができる。このような交互配置は、電源電圧Ｖｃｃ２を他の電源電圧と比較して高く設定する場合に効果的である。
【００８５】
特に、図５（ｂ），（ｃ）のように配線の平面形状によって強化部分９５を確保する場合に、この領域での寸法の自由度が大きくなるので、ドライバトランジスタ３５をさらに効率的に配置することができる。
【００８６】
なお、図７においては、１行ごとにドライバトランジスタ３５が交互に配置される構成例を示したが、たとえば、２本以上の複数本のライトディジット線ＷＤＬごとにドライバトランジスタ３５を交互配置する構成としても同様の効果を得ることができる。
【００８７】
図８は、ライトディジット線ＷＤＬに対するデータ書込電流供給回路系の実施の形態１に従う第４の構成例を示す概念図である。図８には、代表的に第１行および第２行にそれぞれ対応するライトディジット線ＷＤＬ（１）およびＷＤＬ（２）に対するデータ書込電流供給構成の平面レイアウトが示されているが、他のライトディジット線ＷＤＬに対しても同様の構成が設けられているものとする。
【００８８】
図８中のＰ−Ｑ断面図から理解されるように、第４の構成例においては、ライトディジット線ＷＤＬは、ＭＲＡＭデバイス中の最下層の配線層に設けられる。さらに、電源配線９０はライトディジット線ＷＤＬと同一の配線層に設けられ、電源配線９０およびライトディジット線ＷＤＬは、当該配線層で電気的に結合されている。
【００８９】
電源配線９０は、ＭＲＡＭデバイス外部から電源電圧Ｖｃｃ２が供給される電源パッド１５０との間で、コンタクト１００を介して電気的に結合されている。特に、複数の配線層にまたがることなく、電源パッド１５０と電源配線９０との間をコンタクトで直接結合することによって、電源パッド１５０と電源配線９０との間の電気抵抗を軽減することができる。このような設計とすることにより、コンタクト１００の断面積または並列な配置個数の確保が容易となるからである。ドライバトランジスタ３５の配置については図６で説明したのと同様であるので詳細な説明は繰返さない。
【００９０】
図９は、ライトディジット線ＷＤＬを最下層配線に設けた場合のＭＴＪメモリセル構造を示す断面図である。
【００９１】
図９を参照して、ＭＴＪメモリセルＭＣは、トンネル磁気抵抗素子ＴＭＲとアクセストランジスタＡＴＲとから構成されるが、アクセストランジスタＡＴＲは、不純物領域１１０♯，１２０♯とゲート１３０♯とを有する。不純物領域１１０♯は、図１に示されたソース電圧線ＳＬによって接地電圧ＧＮＤと電気的に結合され、ソースとして作用する。不純物領域１２０♯は、金属配線層Ｍ１に設けられた配線やビアホールに形成されたコンタクトを介して、トンネル磁気抵抗素子ＴＭＲと電気的に結合される。トンネル磁気抵抗素子ＴＭＲは、さらに金属配線層Ｍ２に設けられたビット線ＢＬとも電気的に結合される。
【００９２】
さらに、金属配線層Ｍ１には、トンネル磁気抵抗素子ＴＭＲの直下領域にライトディジット線ＷＤＬが配置される。このようにデータ書込磁界をトンネル磁気抵抗素子に作用させるためのライトディジット線ＷＤＬおよびビット線ＢＬは、トンネル磁気抵抗素子ＴＭＲに近接してトンネル磁気抵抗素子ＴＭＲを挟む金属配線層Ｍ１およびＭ２にそれぞれ形成されている。
【００９３】
データ読出時においては、ゲート領域１３０♯に配設されたリードワード線ＲＷＬの活性化に応答してアクセストランジスタＡＴＲがオンする。これにより、ビット線〜トンネル磁気抵抗素子ＴＭＲ〜不純物領域（ドレイン）１２０♯〜不純物領域（ソース）１１０♯〜接地電圧ＧＮＤの電流経路が形成されて、当該電流経路にトンネル磁気抵抗素子の電気抵抗、すなわちＭＴＪメモリセルの記憶データに応じた電流を流すことができる。
【００９４】
再び図８を参照して、第４の構成例においては、データ書込電流Ｉｐの経路が複数の配線層に跨らないように設計することによって、電源パッド１５０と接地電圧ＧＮＤとの間に形成されるデータ書込電流Ｉｐの経路の電気抵抗を低減できる。すなわち、複数の配線層にそれぞれ形成された複数の配線およびこれらの配線層間を結合するコンタクトを介してデータ書込電流Ｉｐの経路を形成する場合と比較して、当該経路の電気抵抗が小さくなる。したがって、電源電圧Ｖｃｃ２が相対的に低電圧に設定されても所定のデータ書込電流を容易に確保できる。
【００９５】
特に、ＭＲＡＭデバイスにおいては、相対的に大きな電流量を流す必要のある配線は、ビット線ＢＬおよびライトディジット線ＷＤＬのいずれか一方になるので、ビット線ＢＬもしくはライトディジット線ＷＤＬを最下層の配線層として設けることになる。特に、ビット線ＢＬおよびライトディジット線ＷＤＬのいずれを最下層に形成するかについても、それぞれの配線を流れるデータ書込電流の設計値に基いて決定すればよい。
【００９６】
すなわち、図９に示されたＭＴＪメモリセルの構造図は、ライトディジット線ＷＤＬを流れるデータ書込電流Ｉｐがビット線を流れるデータ書込電流±Ｉｗよりも大きい場合に対応している。
【００９７】
［実施の形態１の変形例］
実施の形態１においては、ライトディジット線ＷＤＬに対するデータ書込電流の供給構成について説明したが、実施の形態１の変形例においては、同様の構成をビット線ＢＬへのデータ書込電流の供給構成に適用する場合について説明する。
【００９８】
図１０は、ビット線に対するデータ書込電流供給回路系の実施の形態１の変形例に従う第１の構成例を示す概念図である。図１０には、第１列目および第２列目のビット線ＢＬ（１）およびＢＬ（２）とそれに対するデータ書込電流供給構成の平面レイアウトが示されているが、他のビット線ＢＬに対しても同様の構成が設けられているものとする。
【００９９】
図１０を参照して、図１で説明したように、各ビット線ＢＬの両端にそれぞれ対応して、ビット線ドライバ５０および５５がそれぞれ配置されている。以下においては、先頭列のビット線ＢＬ（１）に対するビット線ドライバのレイアウト構成について代表的に説明する。
【０１００】
図１０を参照して、ビット線ドライバ５０を構成するドライバトランジスタのうち、Ｐ−ＭＯＳトランジスタであるドライバトランジスタ５２において、ソースは直接電源電圧Ｖｃｃ２と結合され、ドレインはコンタクト１３５ａを介してビット線ＢＬ（１）の一端（ビット線ドライバ５０側）と接続される。ドライバトランジスタ５２のゲートは、ゲート配線１４０ａと接続される。ゲート配線１４０ａには、ビット線ＢＬ（１）に対応した書込制御信号／ＷＴａ１（１）が伝達される。
【０１０１】
一方、Ｎ−ＭＯＳトランジスタであるドライバトランジスタ５４において、ソースは直接接地電圧ＧＮＤと結合され、ドレインはコンタクト１３５ｂを介してビット線ＢＬ（１）の一端と接続される。ドライバトランジスタ５４のゲートは、ゲート配線１４０ｂと接続される。ゲート配線１４０ｂには、ビット線ＢＬ（１）に対応した書込制御信号ＷＴａ０（１）が伝達される。
【０１０２】
同様に、ビット線ドライバ５５を構成するドライバトランジスタのうち、Ｐ−ＭＯＳトランジスタであるドライバトランジスタ５６において、ソースは直接電源電圧Ｖｃｃ２と結合され、ドレインはコンタクト１３５ｄを介してビット線ＢＬ（１）の他端（ビット線ドライバ５５側）と接続される。ドライバトランジスタ５６のゲートは、ゲート配線１４０ｄと接続される。ゲート配線１４０ｄには、ビット線ＢＬ（１）に対応した書込制御信号／ＷＴｂ０（１）が伝達される。
【０１０３】
一方、Ｎ−ＭＯＳトランジスタであるドライバトランジスタ５８において、ソースは直接接地電圧ＧＮＤと結合され、ドレインはコンタクト１３５ｃを介してビット線ＢＬ（１）の他端と接続される。ドライバトランジスタ５８のゲートは、ゲート配線１４０ｃと接続される。ゲート配線１４０ｃには、ビット線ＢＬ（１）に対応した書込制御信号ＷＴｂ１（１）が伝達される。
【０１０４】
ドライバトランジスタ５２，５４，５６，５８の各々は、実施の形態１で説明したドライバトランジスタ３５と同様に、そのゲート長がビット線ＢＬ（１）の配置方向と同一となるように配置されている。
【０１０５】
これにより、ビット線ドライバ５０，５５を構成するドライバトランジスタ群についても、そのゲート長方向とビット線の配置方向とが交差（直交）するようなレイアウト配置と比較して、ビット線ＢＬの配置ピッチに影響を及ぼすことなく効率的に配置することができる。
【０１０６】
さらに、ビット線ＢＬ（１）のうちのＭＴＪメモリセルの配置領域に対応する定常部分１４３と、コンタクト１３５ｂ，１３５ｃとの間には、配線断面積が定常部分１４３よりも大きく設計された強化部分１４５が設けられる。ビット線ＢＬを流れるデータ書込電流は、書込データのレベルに応じて変化するので、ビット線ＢＬの一端および他端のいずれも電源電圧Ｖｃｃ２と結合される可能性がある。既に説明したように、配線断面積の大きい強化部分１４５は、データ書込電流の供給時に電子が流入する電源電圧Ｖｃｃ２側に設ける必要があるので、ビット線ＢＬに対しては、両端にそれぞれ対応して強化部分１４５を設ける必要がある。
【０１０７】
このような構成とすることにより、ビット線ＢＬにおいても、実施の形態１で説明したのと同様の効果を享受して、電流密度の局部的な増大によるエレクトロマイグレーションの発生を防止して動作信頼性を向上することができる。
【０１０８】
図１１は、ビット線に対するデータ書込電流供給回路系の実施の形態１の変形例に従う第２の構成例を示す概念図である。
【０１０９】
図１１を参照して、実施の形態２の変形例の第２の構成例においては、図６に示したライトディジット線ＷＤＬの配置が、ビット線ＢＬへ適用されている。ビット線ＢＬは、異なる配線層に形成された配線１５１および１５２によって構成される。配線１５１は、たとえば図９の構造図に示された、定常部でのビット線ＢＬに相当し、トンネル磁気抵抗素子ＴＭＲに近接して配置されている。
【０１１０】
配線１５２は、配線１５１の上層に配置され、ビアホールに設けられたコンタクト１６０によって配線１５１と電気的に結合されている。
【０１１１】
ドライバトランジスタ５２は、不純物領域１７０ａ，１８０ａおよびゲート配線１４０ａと接続されたゲートを有する。不純物領域１７０ａは、電源電圧Ｖｃｃ２と電気的に結合され、ソースとして作用する。不純物領域１８０ａは、コンタクト１３５ａによって配線１５１，１５２と接続されて、ドレインとして作用する。
【０１１２】
同様に、ドライバトランジスタ５４は、不純物領域１７０ｂ，１８０ｂおよびゲート配線１４０ｂと接続されたゲートを有する。不純物領域１７０ｂは、接地電圧ＧＮＤと電気的に結合され、ソースとして作用する。不純物領域１８０ｂは、コンタクト１３５ｂによって配線１５１，１５２と接続されて、ドレインとして作用する。
【０１１３】
また、ドライバトランジスタ５６は、不純物領域１７０ｄ，１８０ｄおよびゲート配線１４０ｄと接続されたゲートを有する。不純物領域１７０ｄは、電源電圧Ｖｃｃ２と電気的に結合され、ソースとして作用する。不純物領域１８０ｄは、コンタクト１３５ｄによって配線１５１，１５２と接続されて、ドレインとして作用する。
【０１１４】
ドライバトランジスタ５８は、不純物領域１７０ｃ，１８０ｃおよびゲート配線１４０ｃと接続されたゲートを有する。不純物領域１７０ｃは、接地電圧ＧＮＤと電気的に結合され、ソースとして作用する。不純物領域１８０ｃは、コンタクト１３５ｃによって配線１５１，１５２と接続されて、ドレインとして作用する。
【０１１５】
このような構成とすることにより、図１０に示した構成と同様に、ビット線ＢＬの両端部において、データ書込電流が通過する断面積（配線断面積）が等価的に増大する。この結果、ビット線の両端部において配線幅の減少が発生しても、電流密度の局部的な増大を招くことなく、エレクトロマイグレーションの発生を防止できる。
【０１１６】
特に、図１１の構成例においては、配線１５１および１５２のそれぞれを一様形状で設計できるので、図１０の構成例と比較して、配線の製造が容易に行なえる。また、平面方向の広がりを有しないので、配線ピッチが加工寸法上の最小に相当する場合にも適用できる。
【０１１７】
［実施の形態２］
実施の形態２においては、実施の形態１で説明したビット線ドライバの望ましい配置についてさらに詳細に説明する。
【０１１８】
図１２は、ビット線ドライバの実施の形態２に従う第１の配置例を示す図である。図１２には、第ｊ列目および第（ｊ＋１）行目のビット線ＢＬ（ｊ）およびＢＬ（ｊ＋１）とそれに対応する構成が代表的に示されているが、他のビット線ＢＬに対しても同様の構成が設けられているものとする。なお、第ｊ列目および第（ｊ＋１）行目は、奇数列および偶数列の代表例としてそれぞれ示されているものとする。
【０１１９】
図１２を参照して、各ビット線ＢＬの両端にそれぞれに対応して、ビット線ＢＬと交差する方向に沿って設けられた電源配線および接地配線の組が、メモリセルアレイ１０の隣接領域に配置されている。具体的には、電源電圧Ｖｃｃ２を供給する電源配線１９０は、ビット線ドライバ５０中のドライバトランジスタ５２と接続され、接地電圧ＧＮＤを供給する接地配線１９５は、ビット線ドライバ５０中のドライバトランジスタ５４と接続される。
【０１２０】
同様に、電源電圧Ｖｃｃ２を供給する電源配線１９０♯は、ビット線ドライバ５５中のドライバトランジスタ５６と接続され、接地電圧ＧＮＤを供給する接地配線１９５♯は、ビット線ドライバ５５中のドライバトランジスタ５８と接続される。
【０１２１】
既に説明したように、各ビット線ＢＬに対応して、データ読出時に選択メモリセルからの読出データを伝達するための読出選択ゲート６５が配置される。ビット線ＢＬは１行おきに読出データバスＲＤＢ１およびＲＤＢ２と接続されるものとする。たとえば、奇数列のビット線ＢＬ（ｊ）は読出選択ゲート６５を介して読出データバスＲＤＢ１と接続され、偶数列のビット線ＢＬ（ｊ＋１）は、読出選択ゲート６５を介して読出データバスＲＤＢ２と接続される。
【０１２２】
読出選択ゲート６５のそれぞれのゲートには、対応するメモリセル列のデータ読出時における選択結果を示すコラム選択線ＣＳＬが接続される。コラム選択線ＣＳＬの活性化および非活性化については、図１で説明したのと同様である。
【０１２３】
さらに、図示を省略しているが、メモリセル行にそれぞれ対応して図１に示したリードワード線ＲＷＬが配置されており、データ読出時には選択メモリセルは選択列のビット線ＢＬに接続される。
【０１２４】
この結果、データ読出回路８０は、読出選択ゲート６５を介して選択メモリセルと接続された読出データバスＲＤＢ１またはＲＤＢ２の電圧と、読出基準電圧ＶＲｒｅｆとの比較に基づいて、選択メモリセルからの読出データＤＯＵＴを確定することができる。
【０１２５】
ここで、読出選択ゲート６５は、メモリセルアレイ１０に対して、ビット線ドライバ５０あるいは５５よりも外側に配置される。このような構成とすることによって、ビット線ＢＬを流れるデータ書込電流の電流経路を短くして、その電気抵抗を低減することができる。この結果、ビット線を流れるデータ書込電流±Ｉｗを所定レベル確保することが容易になる。
【０１２６】
図１３は、ビット線ドライバの実施の形態２に従う第２の構成例を示す図である。
【０１２７】
図１３を参照して、第２の構成例においては、図１２に示される第１の構成例と比較して、読出選択ゲート６５が、ビット線ドライバ５０（または５５）とメモリセルアレイ１０との間に配置される点が異なる。これにより、読出選択ゲート６５は、電源配線１９０♯および接地配線１９５♯（または電源配線１９０および接地配線１９５）とメモリセルアレイ１０との間の領域２００♯（または２００）を用いて配置される。その他の部分の構成および配置については図１２と同様であるので詳細な説明は繰返さない。
【０１２８】
このような構成とすることにより、データ書込時にデータ書込電流±Ｉｗの電流経路に含まれる電源配線１９０♯および接地配線１９５♯をメモリセルアレイ１０から遠ざけることができる。したがって、電源配線１９０♯および接地配線１９５♯によって発生する磁気的ノイズのメモリセルアレイ１０に対する影響を軽減することができる。
【０１２９】
さらに、読出選択ゲート６５をメモリセルアレイ１０に近接して配置することによって、データ読出時におけるデータ読出電流経路の電気抵抗が低減されるので、データ読出動作の高速化を図ることができる。
【０１３０】
なお、図１２および図１３の構成例においては、奇数列および偶数列のビット線が異なる読出データバスＲＤＢ１，ＲＤＢ２と接続される例を示したが、各ビット線ＢＬが共通の読出データバスと接続される構成や、３本以上の読出データバスがビット線ＢＬの一部ずつと接続される構成においても、ビット線ドライバおよび読出選択ゲートを同様に配置することができる。
【０１３１】
図１４は、ビット線ドライバの実施の形態２に従う第３の配置例を示す図である。
【０１３２】
図１４を参照して、第３の構成例においては、図１３に比較した第２の構成例と比較して、読出データバスＲＤＢ１およびＲＤＢ２が、メモリセルアレイ１０の両側の領域にそれぞれ配置されている点が異なる。これにより、データ読出回路８０は、読出データバスＲＤＢ１およびＲＤＢ２にそれぞれ対応して配置される。また読出選択ゲート６５は、奇数列においては、電源配線１９０および接地配線１９５とメモリセルアレイ１０の間の領域２００を用いて配置され、偶数列においては、電源配線１９０♯および接地配線１９５♯とメモリセルアレイ１０との間の領域２００♯を用いて配置される。その他の点は図１３と同様であるので詳細な説明は繰返さない。
【０１３３】
このような構成とすることにより、データ書込時に電源配線１９０，１９０♯および接地配線１９５、１９５♯からメモリセルアレイ１０へ作用する磁気的ノイズを軽減することができる。これによりデータ誤書込の発生を抑制してより安定的な動作を実行することができる。
【０１３４】
図１５および図１６には、図１４に示された第３の構成例のバリエーションが示される。
【０１３５】
たとえば、図１５においては、図１０に示された領域２００および２００♯を利用して、ビット線ＢＬを所定電圧にプリチャージするためのプリチャージトランジスタ６６が配置される。プリチャージトランジスタ６６は、たとえばＮ−ＭＯＳトランジスタで形成され、ビット線プリチャージ期間に活性化（Ｈレベル）される制御信号ＢＬＰＲの活性化に応答して、所定のビット線プリチャージ電圧ＶＢＬと対応するビット線ＢＬを接続する。
【０１３６】
図１５においては、ビット線ＢＬ（ｊ）およびＢＬ（ｊ＋１）に対応するプリチャージトランジスタ６６の配置を代表的に示しているが、他のビット線ＢＬ（図示せず）に対しても同様にプリチャージトランジスタ６６が配置される。
【０１３７】
このような構成とすることにより、図１４に示した第３の構成例と同様に、電源配線１９０，１９０♯および接地配線１９５，１９５♯からメモリセルアレイ１０へ作用する磁気的ノイズを軽減することができる。
【０１３８】
あるいは、図１６に示すように、各ビット線ＢＬに対応してデータ読出回路８０を配置して、複数のビット線における並列なデータ読出を実現する構成においては、データ読出回路８０を、領域２００，２００♯を用いて配置することもできる。図１６にはビット線ＢＬ（ｊ）およびＢＬ（ｊ＋１）にそれぞれ対応するデータ読出回路８０が代表的に示されるが、他のビット線ＢＬ（図示せず）に対しても、領域２００または２００♯を利用してデータ読出回路８０が配置される。
【０１３９】
このような構成としても電源配線１９０，１９０♯および接地配線１９５，１９５♯とメモリセルアレイ１０との間を離すことができるので、データ書込時において電源配線１９０，１９０♯および接地配線１９５，１９５♯からメモリセルアレイ１０へ作用する磁気的ノイズを軽減することができる。
【０１４０】
なお、図１３から図１５に示した構成は、３本以上の読出データバスが、メモリセルアレイの両側に分かれて配置された場合にも、同様に適用することが可能である。
【０１４１】
［実施の形態２の変形例１］
実施の形態２の変形例１においては、ライトディジット線ドライブ回路に対する電源配線および接地配線からの磁気的ノイズを軽減するための構成が示される。
【０１４２】
図１７は、ライトディジット線ドライブ回路の実施の形態２の変形例１に従う第１の配置例を示す図である。図１７には、偶数行の代表例として示される第ｉ行（ｉ：自然数）および第（ｉ＋２）行と、奇数行の代表例として示される第（ｉ＋１）行に対応する構成が代表的に示されるが、その他のメモリセル行に対しても同様の構成が設けられるものとする。
【０１４３】
図１７を参照して、ライトディジット線ドライブ回路を構成するドライバトランジスタ３５は、図７に示したように１行おきに交互配置される。たとえばメモリセルアレイ１０に隣接する領域の一方を用いて、電源配線１９１および接地配線１９６がライトディジット線ＷＤＬと交差する方向に配置され、メモリセルアレイ１０に隣接する領域の他方を用いて、電源配線１９１♯および接地配線１９６♯がライトディジット線ＷＤＬと交差する方向に配置されている。電源配線１９１，１９１♯は電源電圧Ｖｃｃ２を伝達し、接地配線１９６および１９６♯は接地電圧ＧＮＤを伝達している。また、既に説明したように、各ビット線ＢＬの両端にそれぞれ対応してビット線ドライバ５０および５５が配置されている。
【０１４４】
偶数行のライトディジット線ＷＤＬの一端側（図１７における上側）は電源配線１９１と接続され、その他端側（図１７における下側）は、ドライバトランジスタ３５を介して接地配線１９６♯と接続される。同様に、奇数行のライトディジット線ＷＤＬの一端側はドライバトランジスタ３５を介して接地配線１９６と接続され、その他端側は電源配線１９１♯と接続される。
【０１４５】
さらに、ドライバトランジスタ３５とメモリセルアレイ１０との間の領域２１０および２１０♯を用いて、行デコーダ２０および２０♯がそれぞれ配置される。行デコーダ２０は、奇数行に対応するロウデコード信号Ｒｄｗを出力し、行デコーダ２０♯は、偶数行に対応するロウデコード信号Ｒｄｗを出力する。
【０１４６】
このような構成とすることにより、ドライバトランジスタ３５および行デコーダ２０，２０♯を効率的に配置できるのみならず、ライトディジット線ＷＤＬ上のデータ書込電流を供給するための電源配線１９１，１９１♯および接地配線１９６，１９６♯をメモリセルアレイ１０から遠ざけることができる。これにより、データ書込時にデータ書込電流Ｉｐの供給に伴って生じる、電源配線および接地配線からメモリセルアレイへの磁気的ノイズを軽減することができる。
【０１４７】
あるいは、図１８に示されるように、領域２１０および２１０♯を用いて、アドレス信号やその他の信号を伝達するための配線群２３０および２３０♯を配置する構成としてもよい。この場合には、行デコーダ２０および２０♯は、メモリセルアレイ１０に対してドライバトランジスタ３５よりも外側の領域にそれぞれ配置すればよい。
【０１４８】
このような構成としても、図１７に示した構成例と同様に、ライトディジット線ＷＤＬ上のデータ書込電流供給時における電源配線および接地配線からメモリセルアレイ１０へ作用する磁気的ノイズを軽減することができる。
【０１４９】
［実施の形態２の変形例２］
図１９は、実施の形態２の変形例２に従う読出選択ゲートの配置を示す概念図である。
【０１５０】
図１９を参照して、実施の形態２の第２の変形例２においては、図１３に示した配置例と比較して、各ビット線ＢＬと交差する方向に設けられる読出データバスＲＤＢ１，ＲＤＢ２がビット線ＢＬの中間部分に対応して配置される点が異なる。この結果、読出選択ゲート６５は、各ビット線ＢＬの中間ノードと読出データバスＲＤＢ１またはＲＤＢ２との間に配置される。データ読出回路８０は、読出データバスＲＤＢ１およびＲＤＢ２に対応してメモリセルアレイ１０の周辺領域に設けられる。その他の部分の構成は、図１３と同様であるので、詳細な説明は繰り返さない。
【０１５１】
このような構成とすることにより、ビット線ＢＬは読出選択ゲート６５と接続される中間ノードを境界として２つの部分に分割され、データ読出時において当該２つの部分の選択メモリセルと結合された一方にしかデータ読出電流は流れない。
【０１５２】
この結果、データ読出時におけるデータ読出電流経路を短縮して、その電気抵抗を低減することができる。この結果、データ読出動作の高速化が可能となる。
【０１５３】
［実施の形態２の変形例３］
図２０は、実施の形態２の変形例３に従う読出選択ゲートの配置を示す概念図である。
【０１５４】
図２０を参照して、実施の形態２の変形例３においては、複数のＭＴＪメモリセルが配置されたメモリセルアレイ１０は、２つのメモリブロック１０ａ，１０ｂに分割される。
【０１５５】
ビット線ＢＬは、各メモリセル列において、メモリブロック１０ａおよび１０ｂに分割される。たとえば第ｊ列目のビット線ＢＬは、メモリブロック１０ａに配置されるビット線ＢＬａ（ｊ）とメモリブロック１０ｂに配置されるビット線ＢＬｂ（ｊ）とに分割されている。メモリブロック１０ａ，１０ｂの各々において、各ビット線の両端にそれぞれ対応してビット線ドライバ５０および５５が配置される。なお、以下においては、メモリブロック１０ａに配置されるビット線を総称する場合にはビット線ＢＬａと表記し、メモリブロック１０ｂに配置されるビット線を総称する場合にはビット線ＢＬｂと表記することとする。
【０１５６】
図示しないが、メモリブロック１０ａ，１０ｂの各々において、メモリセル行ごとにリードワード線ＲＷＬおよびライトディジット線ＷＤＬが配置されているものとする。したがって、データ読出対象およびデータ書込対象となる選択メモリセルの指定は、メモリブロック１０ａ，１０ｂの選択と、各メモリブロック内での行および列選択との組合せによって実行される。
【０１５７】
読出データバスＲＤＢ１，ＲＤＢ２およびデータ読出回路８０は、メモリブロック１０ａおよび１０ｂの境界部分に配置され、両方のメモリブロックによって共有される。奇数列においては、読出データバスＲＤＢ１と、対応するビット線ＢＬａおよびＢＬｂとの間にそれぞれ読出選択ゲート６５が設けられる。同様に、偶数列においても、読出データバスＲＤＢ２とビット線ＢＬａおよびＢＬｂとの間にそれぞれ読出選択ゲート６５が設けられる。
【０１５８】
各読出選択ゲート６５のオン・オフは、対応するメモリセル列およびメモリブロックの選択結果を反映したコラム選択線ＣＳＬａまたはＣＳＬｂによって制御される。たとえば、第ｊ列目において、メモリブロック１０ａに対応する読出選択ゲート６５のゲートにはコラム選択線ＣＳＬａ（ｊ）が接続され、メモリブロック１０ｂに対応する読出選択ゲート６５のゲートにはコラム選択線ＣＳＬｂ（ｊ）が接続される。
【０１５９】
コラム選択線ＣＳＬａ（ｊ）は、データ読出時において、メモリブロック１０ａが選択され、かつ、第ｊ番目のメモリセル列が選択された場合、すなわちビット線ＢＬａ（ｊ）に選択メモリセルが接続された場合にＨレベルへ活性化され、それ以外ではＬレベルへ非活性化される。同様に、コラム選択線ＣＳＬｂ（ｊ）は、データ読出時において、メモリブロック１０ｂが選択され、かつ、第ｊ番目のメモリセル列が選択された場合、すなわちビット線ＢＬｂ（ｊ）に選択メモリセルが接続された場合にＨレベルへ活性化され、それ以外ではＬレベルへ非活性化される。
【０１６０】
このような構成とすることにより、複数のメモリブロックへ分割されたアレイ構成において、隣接するメモリブロック１０ａ，１０ｂ間でデータ読出系回路群を共有して、チップサイズを低減することが可能である。
【０１６１】
今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【０１６２】
【発明の効果】
この発明は以上説明したように、薄膜磁性体記憶装置において、データ書込電流を供給するための電界効果型トランジスタ（ドライバトランジスタ）を、そのゲート長方向がデータ書込電流を供給される書込線と同じ方向に沿うように配置することによって、ドライバトランジスタの配置ピッチに起因してメモリセルの集積配置が妨げられることを回避できる。
【０１６３】
また、薄膜磁性体記憶装置において、書込線と電源配線との間に、定常部分よりも断面積の大きい強化部分を設けることによって、書込線の端部においてデータ書込電流供給時における金属原子の移動による配線幅の減少が生じても、この部分で電流密度が急激に増大して動作信頼性に影響を与える危険を抑制できる。
【０１６４】
さらに、薄膜磁性体記憶装置において、電源配線と書込線とを同一配線層で結合するとともに、電源パッドと電源配線とを複数の配線層にまたがることなく、コンタクトによって直接接続することにより、データ書込電流経路の電気抵抗を低減できる。この結果、電源電圧が相対的に低電圧に設定されても所定のデータ書込電流を容易に確保できる。
【０１６５】
あるいは、薄膜磁性体記憶装置において、ビット線に対応して設けられるビット線ドライバおよび読出選択ゲートについて、読出選択ゲートの方をメモリセルアレイに対して外側に配置することによって、データ書込電流の電流経路を短くして、その電気抵抗を低減することができる。この結果、ビット線を流れるデータ書込電流を所定レベル確保することが容易になる。
【０１６６】
また、薄膜磁性体記憶装置において、データ線へのデータ書込電流を供給する電源供給線とメモリセルアレイとの中間領域に回路素子や配線群を配置することにより、データ書込時における電源供給線からメモリセルアレイへの磁気的ノイズを軽減することができる。
【０１６７】
あるいは、薄膜磁性体記憶装置において、読出選択ゲートをビット線の中間ノードに対応して設けることにより、データ読出電流の経路を短縮して電気抵抗を低減できる。この結果、データ読出の高速化が図られる。
【０１６８】
また、薄膜磁性体記憶装置において、複数のメモリブロックへ分割されたアレイ構成において、隣接するメモリブロック間に当該メモリブロック間で共有される読出選択ゲートおよびデータ読出回路を配置することにより、回路面積を削減してチップサイズを低減することが可能である。
【図面の簡単な説明】
【図１】 本発明の実施の形態１に従うＭＲＡＭデバイス１の全体構成を示す図である。
【図２】 ＭＴＪメモリセルの構造およびデータ記憶原理を説明する概念図である。
【図３】 ＭＴＪメモリセルのデータ書込電流とトンネル磁気抵抗素子の磁化方向との関係を示す概念図である。
【図４】 ライトディジット線に対するデータ書込電流供給回路系の実施の形態１に従う第１の構成例を示す概念図である。
【図５】 実施の形態1に従うライトディジット線の設計例を示す概念図である。
【図６】 ライトディジット線に対するデータ書込電流供給回路系の実施の形態１に従う第２の構成例を示す概念図である。
【図７】 ライトディジット線に対するデータ書込電流供給回路系の実施の形態１に従う第３の構成例を示す概念図である。
【図８】 ライトディジット線に対するデータ書込電流供給回路系の実施の形態1に従う第４の構成例を示す概念図である。
【図９】 図８に対応するＭＴＪメモリセル構造を示す断面図である。
【図１０】 ビット線に対するデータ書込電流供給回路系の実施の形態１の変形例に従う第１の構成例を示す概念図である。
【図１１】 ビット線に対するデータ書込電流供給回路系の実施の形態１の変形例に従う第２の構成例を示す概念図である。
【図１２】 ビット線ドライバの実施の形態２に従う第１の配置例を示す図である。
【図１３】 ビット線ドライバの実施の形態２に従う第２の配置例を示す図である。
【図１４】 ビット線ドライバの実施の形態２に従う第３の配置例を示す図である。
【図１５】 図１４に示したビット線ドライバの配置のバリエーションを示す第１の図である。
【図１６】 図１４に示したビット線ドライバの配置のバリエーションを示す第２の図である。
【図１７】 ライトディジット線ドライブ回路の実施の形態２の変形例１に従う第１の配置例を示す図である。
【図１８】 図１７に示したビット線ドライバの配置のバリエーションを示す図である。
【図１９】 実施の形態２の変形例２に従う読出選択ゲートの配置を示す概念図である。
【図２０】 実施の形態２の変形例３に従う読出選択ゲートの配置を示す概念図である。
【符号の説明】
１ ＭＲＡＭデバイス、１０ メモリセルアレイ、１０ａ，１０ｂ メモリブロック、２０，２０♯，２１ 行デコーダ、３０ ライトディジット線ドライブ回路、３５ ドライバトランジスタ（ライトディジット線用）、３６，１３５ａ〜１３５ｄ，１００，１６０ 配線間コンタクト、３７，１４０ａ〜１４０ｄ ゲート配線、５０，５５ ビット線ドライバ、５２，５４，５６，５８ ドライバトランジスタ（ビット線用）、６０ データ書込回路、６５ 読出選択ゲート、６６ プリチャージトランジスタ、８０ データ読出回路、９０，１９０，１９０♯，１９１，１９１♯ 電源配線、９１，１０１，１０２，１５１，１５２配線、９３，１４３ 定常部分、９５，１４５ 強化部分、１１０，１１０♯，１２０，１２０♯，１７０ａ〜１７０ｄ，１８０ａ〜１８０ｄ 不純物領域、１３０，１３０♯ ゲート、１５０ 電源パッド、１９５，１９５♯，１９６，１９６♯ 接地配線、２００，２００♯，２１０，２１０♯ 領域、２３０，２３０♯ 配線群、ＡＴＲ アクセストランジスタ、ＢＬ，ＢＬａ，ＢＬｂ ビット線、ＣＳＬ，ＣＳＬａ，ＣＳＬｂ コラム選択線、ＦＬ 固定磁化層、ＧＮＤ接地電圧、Ｉｐ，±Ｉｗ データ書込電流、ＭＣ ＭＴＪメモリセル、ＲＤＢ，ＲＤＢ１，ＲＤＢ２ 読出データバス、ＲＷＬ リードワード線、ＴＢ トンネルバリア、ＴＭＲ トンネル磁気抵抗素子、ＶＬ 自由磁化層、Ｖｃｃ１，Ｖｃｃ２ 電源電圧、ＷＤＬ ライトディジット線。

Claims (3)

1. 各々が記憶データに応じた方向に磁化される磁性体層を有する、行列状に配置された複数の磁気メモリセルと、
   前記複数の磁気メモリセルの行または列に対応して配置され、データ書込磁界を発生させるデータ書込電流を流すための第１の書込電流線と、
   前記第１の書込電流線と並列に配置される第２の書込電流線と、
   データ書込時に前記第１および第２の書込電流線に前記データ書込電流を供給するために、前記第１および第２の書込電流線を第１および第２の電圧の間に結合するための電流駆動回路とを備え、
   前記電流駆動回路は、
   前記第１および第２の電圧のいずれか一方の電圧と接続される第１の不純物領域と、前記第１の書込電流線と接続される第２の不純物領域と、前記第１および第２の不純物領域間に配置された第１のゲート配線とを有する第１の電界効果トランジスタと、
   前記一方の電圧と接続される第３の不純物領域と、前記第２の書込電流線と接続される第４の不純物領域と、前記第３および第４の不純物領域間に配置された第２のゲート配線とを有する第２の電界効果トランジスタとを含み、
   前記第１および前記第２の電界効果型トランジスタの各々は、そのゲート長方向が前記第１および第２の書込電流線の延在する方向と同じ方向に沿うように配置され、かつ、前記第１および第３の不純物領域は、前記第１および前記第２のゲート配線の間の領域に配置され、
   前記第１および前記第２のゲート配線の各々は、前記第１および前記第２の電界効果型トランジスタのゲート幅方向に沿って、前記第１および前記第２の書込電流線と交差する方向に直線状に配置される、薄膜磁性体記憶装置。
2. 前記第１および第２の書込電流線から発生する前記データ書込磁界は、前記磁性体層において磁化困難軸に沿った方向に作用し、
   前記第１および第２の電界効果型トランジスタは、前記第１および第２の書込電流線の両端の一方に対応して配置され、
   前記第１および第２の書込電流線の両端の他方は所定電圧と固定的に接続され、
   前記複数の磁気メモリセルが配置されるメモリセルアレイ全体では、前記第１および前記第２の書込電流線ならびに前記第１および第２の電界効果トランジスタの組が複数個配置され、かつ、各前記電界効果トランジスタは各前記書込電流線の両端に対して交互配置される、請求項１に記載の薄膜磁性体記憶装置。
3. 前記複数の磁気メモリセルのうちの選択メモリセルから前記記憶データを読出すためのデータ読出回路をさらに備え、
   前記データ読出回路は、第３および第４の電圧の供給を受けて動作し、
   前記第１および第２の電圧の差は、前記第３および第４の電圧の差よりも大きい、請求項１に記載の薄膜磁性体記憶装置。

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