CN110706727B - 磁性随机存取存储器及基于stt marm的可重构puf方法 - Google Patents

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Abstract

本发明公开了一种磁性随机存取存储器及基于STT MARM的可重构PUF方法，磁性随机存取存储器包括多行存储单元，每一行包括多个存储单元，每一行的所有存储单元的源选择线相互连接后接地；每一行所有存储单元的字选择线相互连接并接入WL编码器；相邻两行存储单元之间通过交叉结构连接；最后一行存储单元通过最后一个交叉结构接解码器。本发明在传统STT‑MRAM中插入DEMUX，构成可重构PUF结构，利用设计的位线上的并联电流产生响应位，根据所提出的邻近位线可重构算法和N选1可重构算法，增大对比并联电流的差异，从而获得稳定的响应输出。在保证可靠性的情况下，将资源开销限制在可接受范围内。

Description

磁性随机存取存储器及基于STT MARM的可重构PUF方法
技术领域
本发明涉及IC制造领域，特别是一种磁性随机存取存储器及基于STT MARM的可重构PUF方法。
背景技术
在IC制造产业中，从安全角度和市场反馈速度出发，公司如果能够包揽设计、制造、检测以及销售等全部环节无疑是最佳选择。但是从经济角度考虑，建设和运营一家芯片制造工厂的成本非常高。2017年，格罗方德公司在成都投资建设12寸的晶圆厂，投资规模累计超过100亿美元。三星耗资约合75亿美元增加10nm/7nm的生产线。因此，很多公司选择只进行设计工作，而将制造部分外包给海外的代工厂生产。但是供应链下游的代工厂不是完全可被信任的。因而, 产生了一系列关于集成电路的硬件安全的问题。其中IP盗版是芯片安全中常见的一种威胁。攻击者非法占用IP，晶圆厂通过生产多余芯片作为自己产品销售，以及盗窃版图信息生产仿冒芯片等均属于IP盗版。问题芯片不但会带来经济损失，当它们被用于医疗或者交通设备上时，甚至会危机生命。
在所提出的各种防御IP盗版技术中，PUF凭借其功耗小，难以克隆，不可预测等特点逐渐受到研究者重视。PUF利用IC制造过程中产生的随机物理特性，为每个器件产生一组独特的激励响应CRP。从而实现芯片身份认证或秘钥产生，起到防御IP盗版作用。PUF的实现方案多种多样，按照物理特性大致可分为非电子PUF(光学PUF,纸PUF等)，模拟PUF(涂层PUF,阈值电压PUF以及电阻 PUF)和数字PUF(基于存储的PUF和基于延迟的PUF)。非电子PUF和模拟 PUF均需要额外转换电路，将非电信号或模拟信号最终转换为方便计算处理的数字信号。所以这两种PUF应用范围有限。而数字电路PUF因为与CMOS电路兼容性高，所以广泛应用于密钥产生和身份认证。由于电参数会随着使用环境(温度，电压噪声)和器件老化而变化，所以产生的响应位输出是不稳定的。传统PUF 利用ECC技术进行误码的检测与纠正的，以提高PUF的鲁棒性，保持稳定的输出。但该方法计算复杂度高硬件开销大。在普遍追求低功耗，小体积的要求下，为了突破摩尔定律的限制，许多新型PUF被提出。目前备受关注的新型PUF包括利用记忆存储功能器件的NVM忆阻PUF，采用碳纳米管材料的碳基PUF，以及利用量子技术的量子PUF等。
新型PUF对于面积开销和功耗开销方面性能改善是显著的。但是由于工艺尺寸更加精细，所以信号对外界环境的影响也更加敏感，这对稳定性的挑战也越高。为了改善响应输出的稳定性,新型PUF也提出了一些增强响应位输出可靠性的方案。它们大致可以分为两类：一类侧重改进主体结构，一类侧重改进读/写机制。
他们或者对PUF中新型器件构成的存储器件阵列的结构进行改进，或者将新型器件插入传统CMOS PUF机构中(如将纳米级忆阻器件插入到时延PUF的镜像电源电路中)。这些方法都是利用改进后的结构特点抑制环境因素变化造成的性能波动。这不可避免地对现有存储器结构进行很大的变动，因此存在电路结构复杂度高的缺点。互补回写方式，将初次读取结果，通过回写电路，写回原电路。将读取结果固定存储，在后续使用时可以得到稳定的输出。改进读写机制常用屏蔽不稳定位的方式。或者通过多次读写辨别不稳定位，并在后续读取时屏蔽不稳定响应位单元，只读取可靠响应单元的值，保证产生更稳定的响应输出。或者以上方式均需要额外的外围电路，而且灵活性不好。一旦形成CRP是无法进行更改的。这对于使用权限变更或者初始CRP泄露时，后续使用者非常不利。
发明内容
本发明所要解决的技术问题是，针对现有技术不足，提供一种磁性随机存取存储器及基于STT MARM的可重构PUF方法，在保证可靠性的情况下，将资源开销限制在可接受范围内。
为解决上述技术问题，本发明所采用的技术方案是：一种磁性随机存取存储器，包括多行存储单元，每一行包括多个存储单元，每一行的所有存储单元的源选择线相互连接后接地；每一行所有存储单元的字选择线相互连接并接入WL编码器；相邻两行存储单元之间通过交叉结构连接；最后一行存储单元通过最后一个交叉结构接解码器。
所述解码器与SA(sense amplifier，敏感放大器)连接。
所述交叉结构由DEMUXs构成。
所述存储单元包括MTJ和CMOS管，所述MTJ与CMOS管的漏极连接；所述CMOS管的源极接源选择线；所述CMOS管的漏极接字选择线。
最后一个交叉结构通过n条位线与所述解码器连接；n为每一行中存储单元的数量。
本发明中，对于相邻的两条位线，若两条位线上的电流差大于设定的阈值T，则比较两个位线上并联电流的大小，并记录两条位线上存储单元的序列组合；否则将两条位线上的MTJ重新组合，将阻值大的MTJ归到一条位线上，阻值小的归到另外一条位线上；比较重组后的位线并联电流，记录其上的存储单元的序列组合，最终将每对相邻位线上存储单元的序列组合作为激励，对应的并联电流比较结果作为响应位。
本发明以所有存储单元位置及各存储单元对应电流作为输入，初始化时，排列位线上左右可能的MTJ并联配置组合并记录到集合BL，计算BL中各并联配置对应的位线并联电流并记录到集合IBL，计算IBL中任意一对位线并联电流差，并按电流差值从大到小的顺序排列；取差值最大的K组，该K组对应的位线对MTJ并联组合配置作为激励，而将位线对并联电流对比结果作为响应；K 为所需要的响应位数。
本发明使用1:4DEMUX实现所述交叉结构。
相应地，本发明还提供了一种基于STT MARM的可重构PUF方法，该可重构PUF包括多行存储单元，每一行包括多个存储单元，每一行的所有存储单元的源选择线相互连接后接地；每一行所有存储单元的字选择线相互连接并接入 WL编码器；相邻两行存储单元之间通过交叉结构连接；最后一行存储单元通过最后一个交叉结构接解码器；其特征在于，以所有存储单元位置及各存储单元对应电流作为输入，初始化时，排列位线上左右可能的MTJ并联配置组合并记录到集合BL，计算BL中各并联配置对应的位线并联电流并记录到集合IBL，计算IBL中任意一对位线并联电流差，并按电流差值从大到小的顺序排列；取差值最大的K组，该K组对应的位线对MTJ并联组合配置作为激励，而将位线对并联电流对比结果作为响应；K为所需要的响应位数。
与现有技术相比，本发明所具有的有益效果为：本发明在传统STT-MRAM 中插入DEMUX，构成可重构PUF结构，利用设计的位线上的并联电流产生响应位，根据所提出的邻近位线可重构算法和N选1可重构算法，增大对比并联电流的差异，从而获得稳定的响应输出。在保证可靠性的情况下，将资源开销限制在可接受范围内。
附图说明
图1显示了可重构STT MRAM PUF结构图。
图2显示了BL上并联结构示意图。
图3显示了交叉结构图。
图4显示了基于STT-MRAM可重构PUF不同并联结构尺寸可靠性对比。
图5显示了不同PUF实现方案可靠性对比。
图6显示了100组相邻重构法产生64位响应位唯一性。
图7显示了100组相邻重构法产生64位响应位均匀性。
具体实施方式
基于STT MRAM的可重构PUF方案分为可重构PUF硬件结构与可重构算法设计两部分。
硬件结构设计
在传统STT MRAM结构中插入一些由DEMUXs构成的交叉结构，即构成可重构STT-MRAM弱PUF(Physical Unclonable Function，物理不可克隆函数)，如图1。对于一个m╳nMRAM阵列，字选择线(WL1，WL2，……，WLm ) 与源选择线(SL1，SL2，……，SLm )维持传统连接的方式。各行之间插入交叉结构。MTJ单元的自由层通过红交叉结构，接至不同的位线。从另一个角度看，通过交叉结构不同配置，可以形成不同的存储阵列结构。
由于AP态阻值随电源电压而变化，HRS有更为广泛的阻值分布，存储单元都初始化为HRS。设置字线使单元的CMOS管处于导通状态。由于源线接地，接在同一位线上的单元，构成图2所示并联结构。则位线上获得的是并联电流。单个单元的读取电流较小，所以容易被干扰。将多个单元并联，获得的并联电流值与单个单元相比，明显数值更大更稳定。实质上SA是比较两条位线上的并联电流，由两个电流的大小关系决定响应位的值。各单元物理特征不可能完全一样，所以对应的MTJ磁阻值(各单元读取电流)必然存在差异。存储单元如果按原始随机分布，单元间的阻值差异在并联结构中，可能被累加也可能被抵消。位线间并联电流的差异过小，容易造成因SA分辨率不够而产生误码。
所设计的可重构PUF中的交叉结构作为一个配置选择器 S＝{S1,S2,…Si,…,Sm}，Si共计m位。由它决定了各单元所接位线的配置。通过 S的灵活配置，我们可以获得更大的并联电流差异。
在上一节描述的可充足PUF结构基础上，产生稳定的CRP输出是非常关键的一个步骤。借用RO PUF中N选1编码链式邻近编码的方法，我们提出了两种CRP产生算法：相邻位线可重构算法和N选1可重构算法。
(1)相邻位线可重构算法
该方案仅在位置相邻的两根位线之间进行重构选择。我们以一对相邻位线 BL1和BL2为例，BL1和BL2上的并联电流IBL1和IBL2为输入，设置电流差阈值T，阈值T由后续所接SA的最小分辨σ率决定，如T≥5σ。如果两条位线上的电流差大于阈值T，则比较两个并联电流的大小，并记录两条位线上存储单元的序列组合。否则将两条位线上的MTJ重新组合。将阻值大的MTJ归到一条位线上，阻值小的归到另外一条位线上。通过这样的方式扩大两条位线上的电流差。再比较重组后的位线并联电流记录其上的存储单元的序列组合。最终每对相邻位线上存储单元的序列组合作为激励，而对应的并联电流比较结果作为响应位。例如，IBL1>IBL2，则响应位置1，否则置0。
(2)N选1可重构算法
相邻位线可重构算法需要大量实验测试统计得到阈值T，不同MRAM获得的阈值T不尽相同。因此，我们提出另外一种更为灵活的N选1可重构算法。
以STT MRAM PUF中所有存储单元位置及各单元对应读取电流作为输入。初始化时，排列连接各交叉结构的位线上左右可能的MTJ并联配置组合并记录到集合BL，计算BL中各并联配置对应的位线并联电流并记录到集合IBL。计算IBL中任意一对位线并联电流差，并按电流差值从大到小的顺序排列。取差值最大的K组，K为所需要的响应位数。该K组对应的位线对MTJ并联组合配置作为激励，而将位线对并联电流对比结果作为响应。
N选1可重构方案中，以串行方式产生响应位。SA每轮仅能接两根位线。所以考虑固定两根位线BLp，BLq用作响应位产生。因此每个MTJ单元位线连接最多有四种选择，初始连接位线，BLp或BLq以及悬空。用1:4DEMUX即可实现N选1可重构方案中交叉结构，结构与图3类似。
这里主要用实验数据来证明本发明的优点。由于技术新颖，制造工艺先进，基于STT-MRAM的PUF难以在硅上验证。所以我们借助Hspice仿真工具对所提出的可重构弱STT-MRAM PUF方案进行实验分析。
实验主要参数设置如下：MTJ结面积area＝lx*ly＝65*65nm2(σ/μ＝2％),自由层厚度lz＝1.48nm(σ/μ＝3％)，氧化绝缘层厚度tox＝0.85nm(σ/μ＝3％).绝对零度下饱和磁密度Ms0＝1020,极化因子P0＝0.69，磁阻尼因子α＝0.006，面积阻值乘积因子RA＝5Ω/m2。所有单元在初始化以后，以0.7V的写入电压写入逻辑“1”。对于被选中产生PUF响应的单元，字线接电源电压,MTJ单元通过多路选择开关接至选通位线位线，而选通位线接读取电压(仿真过程中设置为0.2V)，源线接地。读/写电压波动σ/μ＝10％。
我们主要从可靠性，唯一性和均匀性衡量所提出的可重构PUF方案。
(1)可靠性：在实际应用场景中，温度变化是影响PUF性能的重要因素。按照前文定义，结合我们的实验过程，计算可靠性指标rel计算如下:
Figure BDA0002222166440000061
其中，K是所需密钥位数，也是要产生的响应位位数，T是温度采样点数， Rk是第k个响应位在标准测试温度下获得的标准值，Rk,t是第k个响应位在第t 个温度采样点获得的响应值。
并联结构尺寸对比：实验对表I中描述的8个PUF，在相同实验环境下测试可靠性。8个PUF均产生64个响应位作为密钥，位线并联结构分别由4，8，16， 32个单元组成。其中PUF1，PUF3，PUF5，PUF7采用相邻位线可重构算法(用 N表示)，PUF2，PUF4，PUF6，PUF8采用N选1可重构算法(用O表示)。温度设置变化范围(-20°～90°)，每隔10°进行一次数据测试。以25°产生的响应位为标准值。则式(11)中，K＝64，T＝12测试可靠性结果如图4 所示。
表I不同规格的可重构STT MRAM弱PUF
Figure BDA0002222166440000062
Figure BDA0002222166440000071
当并联单元数分别为4，8，16，32，并采用相邻位线可重构算法，对应可重构 PUF的rel分别为1.82％，1.04％，0％，0％；而采用N选1优选可重构算法，rel 分别为0.78％，0.39％，0％，0％。从图中可以看出随着并联单元数目增多，所形成的PUF稳定性越高。而N选1可重构算法对于PUF稳定性的增强作用要比相邻位线可重构算法更好。对于并联单元数目少的时候，效果更加显著。从测试数据可以看出在常温附近8个PUF均无误码情况发生。但是在极端温度条件下，4 单元结构64位响应输出中，最坏有3个比特位发生误码。8单元结构最多有2 个比特位发生误码。且每次发生误码的比特位位置并不完全一致。并联单元数目大于16时，两种算法在所有测试温度段都无误码情况发生。
表II不同规格的可重构STT MRAM弱PUF可靠性比较
PUF1 PUF2 PUF3 PUF4 PUF5 PUF6 PUF7 PUF8
μ 1.82％ 0.78％ 1.04％ 0.39％ 0.00％ 0.00％ 0.00％ 0.00％
σ 1.90％ 0.78％ 1.16％ O.68％ 0.00％ 0.00％ 0.00％ 0.00％
不同PUF实现方案对比：我们将所设计的可重构PUF与其他两种STT- MRAM PUF实现方案在相同测试条件下进行对比测试，实验结果如图5所示。其中PUF9采用4单元并联位线结构，相邻位线可重构算法。PUF10也是4单元并联位线结构，但采用N选1可重构算法。PUF11采用最基本的1T1M结构，参考电阻采用阵列中AP态下最大最小磁阻的平均值作为标准值。PUF12中活性矩阵采用基本1T1M结构，并采用64个MTJ单元串并联构作为参考矩阵。四组 PUF分别产生128位响应位，温度设置变化范围从(-20°～90°)，每隔10°进行一次采样。以20°产生的响应位为标准值。
四组PUF可靠性指标rel分别为1.56％，0.72％，4.30％以及2.54％。在极端测试温度下，PUF1的128位响应输出最多有4位产生误码，PUF2最多有2bits 发生误码，而PUF3与PUF4产生的最大误码数为10位和7位。
表III不同PUF实现方案可靠性比较
Figure BDA0002222166440000072
Figure BDA0002222166440000081
(2)唯一性用于衡量不同的PUF器件产生的响应的差异。实验中环境温度设置为20°，采用4单元并联可重构结构和相邻位线可重构算法。我们对比测试了100对64位响应输出情况，实验结果如图6所示，所测得片外汉明距离均值 50.64％；非常接近理想的50％。100组结果中，近一半的数据落48.43％～51.56％之间。
(3)均匀性:用于衡量在PUF响应输出中1与0的比例。响应位输出中0或是1出现的概率均为50％时，是最为安全的。同样把实验中环境温度设置为20°，采用4单元并联可重构PUF结构和相邻位线可重构算法，测量100组64位响应输出中1的占比情况，实验结果如图7所示，所测得1占比均值约为50.0015％；非常接近理想的50％。100组结果中，有一半的数据落在48.43～53.13之间。
相对于之前的新型PUF的提高可靠性方案，本发明改进了需要额外的复杂外围电路，灵活性不高，PUF一旦生成无法修改密钥等缺点。将带来以下方面的优势：
(1)设计了灵活的可重构STT MRAM弱PUF结构。在该方案中，在传统STT MRAM中插入由DEMUXs组成的交叉结构。通过设置DEMUXs的控制信号，各MTJ单元可以灵活地接到不同位线BL,形成不同的并联组合。通过比较两条位线上的并联电流产生1位响应位。
(2)基于所提出的可重构PUF方案,引入了相邻位线可重构算法及N选1 可重构算法。算法通过选择MTJ单元并联组合，尽可能扩大位线间的读取电流差异，提高响应位的稳定性。
(3)采用所提出的可重构STT MRAM弱PUF方案，能很好的解决当用户权限变更或者密钥泄露需要更改密钥等问题。并能很好的解决多方通信中的密钥共享的问题。

Claims (6)

1.一种磁性随机存取存储器，其特征在于，包括多行存储单元，每一行包括多个存储单元，每一行的所有存储单元的源选择线相互连接后接地；每一行所有存储单元的字选择线相互连接并接入WL解码器；相邻两行存储单元之间通过交叉结构连接；最后一行存储单元通过最后一个交叉结构接选择器；所述存储单元包括MTJ和CMOS管，所述MTJ与CMOS管的漏极连接；所述CMOS管的源极接源选择线；所述CMOS管控制极接字选择线；以所有存储单元位置及各存储单元对应电流作为输入，初始化时，排列位线上左右可能的MTJ并联配置组合并记录到集合BL，计算BL中各并联配置对应的位线并联电流并记录到集合IBL，计算IBL中任意一对位线并联电流差，并按电流差值从大到小的顺序排列；取差值最大的K组，该K组对应的位线对MTJ并联组合配置作为激励，而将位线对并联电流对比结果作为响应；K为所需要的响应位数。
2.根据权利要求1所述的磁性随机存取存储器，其特征在于，所述解码器与SA连接。
3.根据权利要求1所述的磁性随机存取存储器，其特征在于，所述交叉结构由DEMUXs构成。
4.根据权利要求1所述的磁性随机存取存储器，其特征在于，最后一个交叉结构通过n条位线与所述选择器连接；n为每一行中存储单元的数量。
5.根据权利要求1所述的磁性随机存取存储器，其特征在于，使用1:4 DEMUX实现所述交叉结构。
6.一种基于STT MARM的可重构PUF方法，该可重构PUF包括多行存储单元，每一行包括多个存储单元，每一行的所有存储单元的源选择线相互连接后接地；每一行所有存储单元的字选择线相互连接并接入WL解码器；相邻两行存储单元之间通过交叉结构连接；最后一行存储单元通过最后一个交叉选择接解码器；其特征在于，以所有存储单元位置及各存储单元对应电流作为输入，初始化时，排列位线上左右可能的MTJ并联配置组合并记录到集合BL，计算BL中各并联配置对应的位线并联电流并记录到集合IBL，计算IBL中任意一对位线并联电流差，并按电流差值从大到小的顺序排列；取差值最大的K组，该K组对应的位线对MTJ并联组合配置作为激励，而将位线对并联电流对比结果作为响应；K为所需要的响应位数。
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