CN108122579A - 基于电阻式随机存取存储器的认证电路 - Google Patents

基于电阻式随机存取存储器的认证电路 Download PDF

Info

Publication number
CN108122579A
CN108122579A CN201711033999.XA CN201711033999A CN108122579A CN 108122579 A CN108122579 A CN 108122579A CN 201711033999 A CN201711033999 A CN 201711033999A CN 108122579 A CN108122579 A CN 108122579A
Authority
CN
China
Prior art keywords
rram
units
circuit
coupled
random access
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN201711033999.XA
Other languages
English (en)
Inventor
池育德
吕士濂
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Taiwan Semiconductor Manufacturing Co TSMC Ltd
Original Assignee
Taiwan Semiconductor Manufacturing Co TSMC Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Taiwan Semiconductor Manufacturing Co TSMC Ltd filed Critical Taiwan Semiconductor Manufacturing Co TSMC Ltd
Publication of CN108122579A publication Critical patent/CN108122579A/zh
Pending legal-status Critical Current

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G11C13/0059—Security or protection circuits or methods
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F21/00—Security arrangements for protecting computers, components thereof, programs or data against unauthorised activity
    • G06F21/70—Protecting specific internal or peripheral components, in which the protection of a component leads to protection of the entire computer
    • G06F21/71—Protecting specific internal or peripheral components, in which the protection of a component leads to protection of the entire computer to assure secure computing or processing of information
    • G06F21/73—Protecting specific internal or peripheral components, in which the protection of a component leads to protection of the entire computer to assure secure computing or processing of information by creating or determining hardware identification, e.g. serial numbers
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0007—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements comprising metal oxide memory material, e.g. perovskites
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G11C13/003—Cell access
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G11C13/004—Reading or sensing circuits or methods
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G11C13/0069—Writing or programming circuits or methods
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/24—Memory cell safety or protection circuits, e.g. arrangements for preventing inadvertent reading or writing; Status cells; Test cells
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G11C13/0069—Writing or programming circuits or methods
    • G11C2013/0083—Write to perform initialising, forming process, electro forming or conditioning
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
    • G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
    • G11C2029/4402—Internal storage of test result, quality data, chip identification, repair information
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2213/00—Indexing scheme relating to G11C13/00 for features not covered by this group
    • G11C2213/70—Resistive array aspects
    • G11C2213/79—Array wherein the access device being a transistor

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Security & Cryptography (AREA)
  • Theoretical Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Materials Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Mathematical Physics (AREA)
  • General Physics & Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • Software Systems (AREA)
  • Static Random-Access Memory (AREA)
  • Semiconductor Memories (AREA)

Abstract

本发明实施例涉及基于电阻式随机存取存储器的认证电路。本发明实施例涉及一种存储装置，所述存储器装置包含：存储器阵列，其包括多个位，其中各位包括各具有可变电阻的两个存储器单元；形成电路，其耦合到所述多个位且经配置以引起第一位的第一存储器单元处于低电阻状态；及认证电路，其耦合到所述多个位，所述认证电路经配置以将逻辑状态选派给所述第一位的所述第一存储器单元且使用所述第一位的所述第一存储器单元的所述逻辑状态来产生物理不可复制功能PUF签名。

Description

基于电阻式随机存取存储器的认证电路
技术领域
本发明实施例涉及基于电阻式随机存取存储器的认证电路。
背景技术
随着集成电路越来越多用于提供各种不同应用的不同类型的信息的电子装置中，越来越多地需要充分保护可存储于电子装置内的敏感及/或重要信息以使此信息的存取仅限于具有所述信息存取权限的其它装置。应用的一些实例包含认证装置、保护装置内的机密信息及使两个或多于两个装置之间的通信保密。
物理不可复制功能(PUF)为一般位于集成电路内的实体结构，所述集成电路响应于到PUF的输入(例如查问/请求)而提供数个对应输出(例如响应)。各PUF提供一或多组请求-响应对。集成电路的识别码可由PUF提供的这些请求-响应对建立。随着识别码的建立，可在装置之间提供保密通信。PUF也可用于既有认证目的以替换将识别码指派给电子装置的当前方法。由于PUF是基于工艺的固有性质，所以PUF具有相较于习知认证方法(其将识别码记录于更容易被模仿及/或逆向设计的装置上)的各种优点。
发明内容
根据本发明的实施例，一种存储器装置包括：存储器阵列，其包括多个位，其中各位包括各具有可变电阻的两个存储器单元；形成电路，其耦合到所述多个位且经配置以引起第一位的第一存储器单元处于低电阻状态；及认证电路，其耦合到所述多个位，所述认证电路经配置以将逻辑状态选派给所述第一位的所述第一存储器单元且使用所述第一位的所述第一存储器单元的所述逻辑状态来产生物理不可复制功能(PUF)签名。
根据本发明的实施例，一种存储器装置包括：存储器阵列，其包括多个位，其中各位包括各具有可变电阻的两个电阻式随机存取存储器(RRAM)单元；形成电路，其耦合到所述多个位且经配置以引起第一位的第一RRAM单元处于低电阻状态；及认证电路，其耦合到所述多个位，所述认证电路经配置以将逻辑状态选派给所述第一位的所述第一RRAM单元且使用所述第一位的所述第一RRAM单元的所述逻辑状态来产生物理不可复制功能(PUF)签名。
根据本发明的实施例，一种存储器装置包括：存储器阵列，其包括多个位，其中各位包括各具有可变电阻的两个存储器单元；形成电路，其耦合到所述多个位且经配置以引起第一位的第一存储器单元及第二存储器单元分别转变成低电阻状态及保持处于高电阻状态；及认证电路，其耦合到所述多个位，所述认证电路经配置以将第一逻辑状态及第二逻辑状态分别选派给所述第一位的所述第一存储器单元及所述第二存储器单元且使用所述第一位的所述第一逻辑状态或所述第二逻辑状态来产生物理不可复制功能(PUF)签名。
附图说明
从结合附图来阅读的[具体实施方式]最佳理解本揭露的方面。应注意，各种构件未必按比例绘制。事实上，为使讨论清楚，可任意增大或减小各种构件的尺寸。
图1绘示根据一些实施例的包含电阻式随机存取存储器(RRAM)阵列的存储器装置的例示性框图。
图2A绘示根据一些实施例的图1的RRAM阵列中的RRAM单元的例示性混合布局。
图2B绘示根据一些实施例的图2A的RRAM单元的例示性操作。
图3A绘示根据一些实施例的图1的RRAM阵列中的位及形成电路的部分的例示性混合布局。
图3B绘示根据一些实施例的图3A的位及图1的形成电路的另一部分的例示性混合布局。
图3C绘示根据一些实施例的图1的RRAM阵列中的另一位及形成电路的又一部分的例示性布局。
图4A绘示根据一些实施例的图1的RRAM阵列的例示性电路图。
图4B绘示根据一些实施例的图1的RRAM阵列的另一例示性电路图。
图4C绘示根据一些实施例的图1的RRAM阵列的又一例示性电路图。
图5绘示根据一些实施例的使用图1的RRAM阵列来产生PUF签名的方法的流程图。
具体实施方式
下列揭露描述用于实施标的的不同特征的各种例示性实施例。下文将描述组件及配置的特定实例以简化本揭露。当然，这些仅为实例且不意在限制。例如，应了解，当元件被称为“连接到”或“耦合到”另一元件时，其可直接连接或耦合到所述另一元件，或可存在一或多个介入元件。
物理不可复制功能(PUF)一般用于无需保密电可擦除可编程只读存储器(EEPROM)(或任何其它非易失性存储器)及/或其它昂贵硬件(例如电池备援静态随机存取存储器)的认证及密钥存储。PUF不是将机密存储于数字存储器中，而是从集成电路(IC)的物理特性导出机密。PUF是基于下列理念：即使使用相同工艺来制造多个IC，但各IC会归因于制造可变性而略有不同。PUF利用此可变性来导出各IC的唯一“机密”信息(例如硅“生物辨别”)。一般而言，此机密信息指称IC的“签名”。另外，归因于界定签名的制造可变性，甚至无法使用IC设计的全部知识来制造两个相同IC。IC的各种类型的可变性可用于界定此签名，例如(若干)门延迟、存储器装置(例如静态随机存取存储器(SRAM)装置)的(若干)通电状态及/或IC的各种物理特性的任何者。
近年来，已出现非习知非易失性存储器(NVM)装置，例如铁电随机存取存储器(FRAM)装置、磁性随机存取存储器(MRAM)装置、相变随机存取存储器(PRAM)装置及电阻式随机存取存储器(RRAM)装置。特定言之，RRAM装置(其展现高电阻状态与低电阻状态之间的切换行为)具有相较于习知NVM装置的各种优点。这些优点包含(例如)与当前互补金属氧化物半导体(CMOS)技术兼容的制造步骤、低成本制造、小型化结构、灵活可缩放性、快速切换、高集成密度等等。
一般而言，RRAM装置，或更特定言之，RRAM单元，包含顶部电极(例如阳极)及底部电极(例如阴极)及插入于所述顶部电极与所述底部电极之间的可变电阻介电层。在一些实例中，RRAM单元可进一步包含覆盖层，其插入于顶部电极与可变电阻介电层之间以藉此引起RRAM单元具有双极切换行为。如本文中所使用，术语“双极”指RRAM单元的两种电压极性，所述RRAM单元展现具有横跨顶部电极及底部电极所施加的第一电压极性的第一导电行为及具有横跨顶部电极及底部电极所施加的第二电压极性(与第一极性相反的极性)的第二导电行为。在一些实施例中，在针对RRAM单元的写入操作期间，横跨顶部电极及底部电极施加“设定”电压以将可变电阻介电层从第一电阻率(例如高电阻状态(HRS))改变成第二电阻率(例如低电阻状态(LRS))。类似地，可横跨顶部电极及底部电极施加“重设”电压以将可变电阻介电层从第二电阻率改变回第一电阻率，例如，从LRS到HRS。因此，LRS及HRS可分别对应于逻辑“1”及逻辑“0”(或反之亦然)。
本揭露提供由认证电路经由利用多个RRAM横跨RRAM单元阵列的随机分布特性来产生RRAM单元阵列的PUF签名的系统及方法的各种实施例。更明确而言，RRAM阵列包含多个RRAM存储器位(下文称为“位”)且各位包含两个RRAM单元。通过在形成RRAM单元时利用上述制造可变性，在一些实施例中，即使单一位中的两个RRAM单元被施加有相同偏压条件(例如相同电压及/或相同电流)，但这些两个RRAM单元仍可存在各自不同特性，例如各自设定电压、各自重设电压等等。单一位中的两个RRAM单元的各自不同特性允许认证电路将两个RRAM单元分别选派为逻辑1及逻辑0。此外，也由于制造可变性，经选派的逻辑1及逻辑0的对应位置(例如各位的地址)为随机分布的(即，不可预测)。因而，认证电路可从各位选择逻辑1或逻辑0来产生PUF签名。因此，由所揭露的认证电路产生的此一PUF签名可有利地更“不可预测”且因此更“可靠”。
图1绘示根据各种实施例的存储器装置100的例示性框图。如图中所展示，存储器装置100包含RRAM单元阵列102(下文称为“阵列”)、位线(BL)驱动器104、字线(WL)驱动器106、选择线(SL)驱动器108、形成电路110、输入/输出(I/O)电路112、认证电路114及控制逻辑电路116。
在一些实施例中，阵列102包含多个位，且更明确而言，各位包含两个RRAM单元，其中各位的各自RRAM单元大体上彼此类似。一般而言，如下文将相对于图2A及2B进一步详细讨论，除形成电阻器(具有可变电阻)的顶部电极、选用覆盖层、可变电阻介电层及底部电极之外，各RRAM单元进一步包含串联耦合到电阻器的晶体管。因而，在本揭露的一些实施例中，各RRAM单元可包含各分别耦合到位线(BL)、字线(WL)及选择线(SL)的三个节点/端子。相应地，在一些实施例中，各位(其包括两个RRAM单元)可包含分别耦合到第一组的BL、WL及SL及第二组的BL、WL及SL的六个端子。
如下文将相对于图4A、4B及4C进一步详细讨论，在一些实施例中，阵列102中的多个位经配置成三维列行配置，其中阵列102包含沿第一水平方向(即，列)配置的多个BL及沿垂直于第一水平方向的第二水平方向(即，行)配置的多个WL及SL。此外，各BL与多个对WL及SL相交，且在各相交点处，包括两个RRAM单元的位垂直安置于一或多个各自BL与一或多个各自SL(及/或WL)之间。下文将相对于图4A、4B及4C进一步详细讨论阵列102的实体配置的各种实施例。
通过BL、WL及SL，阵列102的位各分别耦合到BL驱动器104、WL驱动器106、SL驱动器108。在一些实施例中，BL驱动器104可包含各经配置以选择BL的一或多个来确证各自耦合位的一或多个多路复用器、切换装置及/或其类似者。类似地，WL驱动器106及SL驱动器108可各包含各经配置以选择WL及SL的一或多个来确证各自耦合位的一或多个多路复用器、切换装置及/或其类似者。在一些实施例中，通过各自BL，各位可进一步耦合到形成电路110。形成电路110可包含经配置以“形成”各自位的两个RRAM单元的RRAM单元的一或多个电压源电路及/或电流源电路，如下文将相对于图3A、3B及3C进一步详细讨论。
根据各种实施例，阵列102的各位可通过各自BL进一步耦合到I/O电路112。I/O电路112包含各经配置以从阵列102的一或多个位“读取”数据位(逻辑1或逻辑0)的多个感应放大器(SA)。在一些实施例中，此读取数据位可由认证电路114用于产生一或多个PUF签名。相应地，认证电路114可包含PUF产生器、错误校正电路、编译器等等。
在一些实施例中，控制逻辑电路116可耦合到BL驱动器104、WL驱动器106及SL驱动器108且经配置以控制其等的各者。例如，控制逻辑电路116可将列地址提供到BL驱动器104以引起BL驱动器104确证配置于列地址中的一或多个对应位；控制逻辑电路116可将行地址提供到WL驱动器106以引起WL驱动器106提供WL确证信号来启动配置于行地址中的一或多个选择晶体管；控制逻辑电路116可将选择地址提供到SL驱动器108以引起SL驱动器108确证配置于选择地址中的一或多个对应位。
图2A绘示根据一些实施例的阵列102(图1)的位的RRAM单元200的例示性结构。在图2A的绘示实施例中，RRAM单元200经实施为1个晶体管1个电阻器(1T1R)结构。更明确而言，具有可变电阻的电阻器202串联连接到晶体管204。然而，在本揭露的范围内，展现可变电阻的特性的任何各种结构可包含于RRAM单元中，例如(例如)1个二极体1个电阻器(1D1R)结构、1个晶体管多个电阻器(lT-多R)结构、交叉结构、eFuse装置、抗eFuse装置等等。
仍参考图2A，RRAM单元200包含电阻器202及串联耦合到电阻器202的晶体管204。在一些实施例中，电阻器202经形成为包含顶部电极(TE)212、覆盖层222、可变电阻介电(VRD)层232及底部电极(BE)242的多层堆迭。在一些实施例中，TE 212可由选自Pt、TiN/Ti、TiN、Ru、Ni及其等的组合的材料的至少一者形成；覆盖层222可由过渡金属材料(例如Ti、Ni、Hf、Nb、Co、Fe、Cu、V、Ta、W、Cr及其等的组合)的至少一个形成；VRD层232可由过渡金属氧化物材料(例如TiOx、NiOx、HfOx、NbOx、CoOx、FeOx、CuOx、VOx、TaOx、WOx、CrOx及其等的组合)的至少一个形成；及BE 242可由选自TiN、TaN、W、Pt及其等的组合的材料的至少一个形成。在一些实施例中，VRD层232可包含高k介电层。一般而言，可使用特定工艺方案通过沉积(例如原子层沉积(ALD)、化学气相沉积(CVD)、有机金属化学气相沉积(MOCVD)等等)来形成具有特定厚度及结晶结构的VRD层232。尽管相同过程方案可用于形成各自RRAM单元的两个或多于两个VRD层232，但归因于制造可变性，这些RRAM单元无法呈现彼此相同特性。
如上文所描述，各RRAM单元进一步包含串联耦合到各自电阻器的晶体管。在一些实施例中，此一晶体管通常指称“选择晶体管”或经配置以使导电路径能够流动通过耦合电阻器的“启用晶体管”。如图2中所展示，选择晶体管204串联耦合到电阻器202。此外，在一些实施例中，TE 212耦合到BL且经配置以接收上述设定/重设电压；选择晶体管204的漏极耦合到BE 242，选择晶体管204的栅极耦合到WL且经配置以接收一或多个WL确证信号来使对应RRAM单元200能够被存取，且晶体管204的源极耦合到SL且经配置以接收上述设定/重设电压。
现参考图2B，为操作RRAM单元200，由确证信号通过WL启动(即，接通)晶体管204，且接着横跨RRAM单元200施加具有极性的电压(例如，BL具有正电压且SL接地)。因而，BL(及TE 212)处的较高电压将带负电的氧离子235从VRD层232拉到覆盖层222且因此将氧空位233留在VRD层232内，其允许存在于BE 242中的(若干)电子从BE 242分别通过VRD层232及覆盖层222而最终行进(跳跃)到TE 212。因此，“形成”通过VRD层232的导电路径。在形成此导电路径之前，电阻器202保持处于HRS。在一些实施例中，在形成导电路径之后，电阻器202从HRS转变成LRS，且相对较高量值的电流流动于BL与SL之间。
现参考图3A，其绘示根据各种实施例的阵列102的位300的例示图。如上文所提及，在一些实施例中，阵列102的各位包含两个RRAM单元。更明确而言，在图3A的绘示实施例中，位300包含彼此平行安置的两个RRAM单元302及322。RRAM单元302及322大体上各类似于图2A的RRAM单元200。因而，RRAM单元302包含可变电阻电阻器304及串联耦合晶体管306；RRAM单元322包含可变电阻电阻器324及串联耦合晶体管326。RRAM单元302分别经由电阻器304的TE、晶体管306的栅极及晶体管306的源极耦合到BL 303、WL 305及SL 307的各项；RRAM单元322分别经由电阻器324的TE、晶体管326的栅极及晶体管326的源极耦合到BL 323、WL325及SL 327的各项。
在一些实施例中，BL 303及323通过BL驱动器104耦合到形成电路110。如图中所展示，形成电路110包含电流源电路310。此电流源电路310经配置以通过各自BL 303及323将恒定电流310'提供到RRAM单元302及322。在一些实施例中，恒定电流310'可充当彼此竞争的RRAM单元302及322的“赢者全取”电流以允许位300被写入为逻辑1及逻辑0，如下文将进一步详细讨论。
在一些实施例中，在将恒定电流310'施加到RRAM单元302及322之前，可由确证信号通过各自WL 305及325接通选择晶体管306及326。在一些实施例中，可由WL驱动器106提供确证信号。再者，SL 307及327可由SL驱动器108各拉到接地。当将恒定电流310'(例如约50μA到约100μA)施加到RRAM单元302及322两个时，归因于上述制造可变性，可首先“形成”RRAM单元的一个RRAM单元(例如RRAM单元302)，如图2B中所描述。基于RRAM单元的上述操作，一旦已形成RRAM单元，则RRAM单元可从HRS转变成LRS，且当未形成RRAM单元时，RRAM单元可保持处于HRS。因而，在一些实施例中，大多数施加恒定电流310'可基于欧姆定律的原理来流动通过LRS处的RRAM单元。因此，继续上述实例，RRAM单元302(现处于LRS)赢了RRAM单元322(仍处于HRS)且因此取得大多数电流310'。相应地，在一些实施例中，可在各位中的RRAM单元的一个RRAM单元转变成LRS之后自我终止此初始“形成”过程。
在一些替代实施例中，形成电路110可包含与限流器(图中未展示)耦合的电压源电路(图中未展示)。限流器可耦合于电压源电路与各自耦合RRAM单元(例如302及322)之间。在这些实施例中，电压源电路可经配置以将形成电压提供到RRAM单元302及322以执行初始形成过程，而限流器可经配置以基于预定阈值(例如最大电流水平)来同时监测流动通过RRAM单元302或RRAM单元322的电流水平。因而，当首先形成RRAM单元302及322的任一个(例如RRAM单元302)时，RRAM单元302从HRS转变成LRS。相应地，由所形成的RRAM单元302赢得形成电压且具有相对较大水平的电流从电压源电路流动通过限流器及RRAM单元302。在一些实施例中，响应于限流器检测到具有相对较大水平的此电流超过预定阈值，限流器可终止初始形成过程。
由于关于将首先形成位中的RRAM单元的何者的不可预测性，在一些实施例中，形成电路110可使用所包含的电压源(例如图3B的350)来将第一电压(例如约1V到约2V)提供到RRAM单元302及322两个以引起I/O电路112判别何种RRAM单元处于LRS及何种RRAM单元处于HRS。更明确而言，继续上述实例，归因于RRAM单元302及322分别呈现的状态(即，LRS及HRS)的差异，I/O电路112可检测到较高电流流动通过RRAM单元302(LRS)及较低电流流动通过RRAM单元322(HRS)。在替代实施例中，I/O电路112不是检测电流量值的差异，而是可监测存在于各自BL(303及323)或SL(307及327)上的电压。即，由于不同状态(不同电阻)，在特定时间，存在于BL 303或SL 307上的电压可高于存在于BL 323或SL 327上的电压。在一些其它实施例中，I/O电流112可比较存在于BL(303及323)或SL(307及327)上的电压与参考电压以判别RRAM单元的各自状态。相应地，I/O电路112将各RRAM单元呈现的状态告知形成电路110及认证电路114。
随后，在一些实施例中，形成电路110可将第二电压(例如约3V)进一步施加到处于LRS的RRAM单元。第二电压大体上高于第一电压以将额外形成过程提供到处于LRS的RRAM单元(例如上述实例中的302)。在一些实施例中，提供此额外形成过程可有利地提供较佳数据保存能力。且相应地，认证电路114可将各自逻辑状态选派给RRAM单元302及322。在一些实施例中，认证电路114可将逻辑1选派给RRAM单元302且将逻辑0选派给RRAM单元322。在一些其它实施例中，认证电路114可将逻辑1选派给RRAM单元302且将逻辑1选派给RRAM单元322。下列讨论将使用前一选派，即，LRS对应于逻辑1且HRS对应于逻辑0。因而，接着将位300的RRAM单元302及322各写入各自位数据(分别为逻辑1及逻辑0)。
另外或替代地，在一些实施例中，认证电路114可在将第二电压施加到处于LRS中的RRAN单元之前将逻辑状态选派给各位的RRAM单元。因而，认证电路114可在将各RRAM单元呈现的状态告知认证电路114之后(即，就在施加第一电压之后)执行选派。
现参考图3C，其绘示根据各种实施例的阵列102的位360的另一例示图。位360大体上类似于位300，只是位360进一步包含形成检测电路390且位360的RRAM单元各耦合到各自电流源电路，如下文将描述。例如，在图3C的绘示实施例中，位360包含彼此平行安置的两个RRAM单元362及382。RRAM单元362包含可变电阻电阻器364及串联耦合晶体管366。类似地，RRAM单元382包含可变电阻电阻器384及串联耦合晶体管386。RRAM单元362还分别经由电阻器364的TE、晶体管366的栅极及晶体管366的源极耦合到BL 363、WL 365及SL 367的各项。类似地，RRAM单元382分别经由电阻器384的TE、晶体管386的栅极及晶体管386的源极耦合到BL 383、WL 385及SL 387的各者。
不同于图3A的位300，在一些实施例中，位360的各RRAM单元耦合到形成电路110的各自电流源电路。如图中所展示，RRAM单元362经由BL 363耦合到电流源电路312，且RRAM单元382经由BL 383耦合到电流源电路314。在一些实施例中，形成检测电路390包含分别耦合到RRAM单元362及382的两个输入端391及393。更明确而言，输入端391耦合于电阻器364的BE与晶体管366的漏极之间，且输入端393耦合于电阻器384的BE与晶体管386的漏极之间。形成检测电路390包含耦合到形成电路110的电流源电路312及314的输出端395。在一些实施例中，电流源电路312及314的各者大体上类似于电流源电路310。即，电流源电路312经配置以将恒定电流312'提供到RRAM单元362，且电流源电路314经配置以将恒定电流314'提供到RRAM单元382。
在一些实施例中，位360的操作大体上类似于位300的上述操作，只是位360的初始形成过程由形成检测电路390确定。类似地，在将恒定电流312'及314'各施加到RRAM单元362及382之前，可由各自确证信号通过WL 365及385接通选择晶体管366及386。在一些实施例中，可由WL驱动器106提供确证信号。再者，可由SL驱动器108将SL 367及387各拉到接地。在一些实施例中，恒定电流312'及314'近似处于相同电流水平，例如约50μA到约100μA。当将恒定电流312'及314'各施加到RRAM单元362及382时，归因于上述制造变化，可首先“形成”RRAM单元的一个RRAM单元，例如RRAM单元362。基于RRAM单元的上述操作，一旦已形成RRAM单元，则RRAM单元可从HRS转变成LRS，且当未形成RRAM单元时，RRAM单元可保持处于HRS。
在一些实施例中，形成检测电路390经配置以监测电阻器364及384的电阻。一旦形成检测电路390检测到电阻器364与384之间的实质电阻差异，则形成检测电路390可引起电流源电路312及314停止提供电流312'及314'。因而，基于检测到实质电阻差异来终止RRAM单元的一个RRAM单元(即，转变成LRS状态的单元)的初始形成过程。在上文所描述的类似操作(即，将第一电压各施加到RRAM单元362及382以允许I/O电路112判别何种RRAM单元处于LRS及何种RRAM单元处于HRS，且将第二电压施加到处于LRS的RRAM单元以较佳地保存数据)之后，RRAM单元362及382可各被选派各自逻辑状态。继续上述实例，将RRAM单元362(现处于LRS)写入逻辑1，且将RRAM单元382(现处于HRS)写入逻辑0。
类似地，在一些替代实施例中，形成电路110可包含分别耦合到RRAM单元362及382的两个电压源电路(图中未展示)，且进一步包含耦合于各自电压源电路与RRAM单元之间的两个限流器。这些电压源电路及限流器的功能大体上类似于耦合到位300的电压源电路及限流器，因此省略耦合到位360的电压源电路及限流器的操作的讨论。
在一些实施例中，横跨阵列102的多个位的各者可遵循上述操作以被写入逻辑1及逻辑0。总言之，归因于初始形成过程的不可预测性，无法预测将首先形成各位中的RRAM单元的何者，即，何种RRAM单元将写入逻辑1。因而，横跨阵列102随机分布逻辑1及逻辑0。根据本揭露的一些实施例，认证电路114(图1)可挑选所写入的逻辑1或逻辑0来产生唯一且不可预测的PUF签名，其有利于使PUF签名更可靠。
如上文所提及，将横跨阵列102的多个位配置成三维列行配置。图4A、4B及4C各绘示根据本揭露的各种实施例的阵列102的部分的例示性电路图。应注意，图4A到4C的电路图仅供说明的实例。因此，在本揭露的范围内，各种其它配置的任何者可用于实施阵列102。
现参考图4A，阵列102包含8个位：402、404、406、408、410、412、414及416，其中各位包含两个RRAM单元。尽管图4A中仅展示8个位，但在本揭露的范围内，任何所要数目个位可包含于阵列102中。位402包含RRAM单元402-1及402-2；位404包含RRAM单元404-1及404-2；位406包含RRAM单元406-1及406-2；位408包含RRAM单元408-1及408-2；位410包含RRAM单元410-1及410-2；位412包含RRAM单元412-1及412-2；位414包含RRAM单元414-1及414-2；位416包含RRAM单元416-1及416-2。更明确而言，各RRAM单元包含串联耦合的电阻器及晶体管，如图2A的例示性RRAM单元200中所展示。为清楚起见，图4A(及图4B及4C)中未展示各RRAM单元的各自电阻器及晶体管的元件符号。
如图中所展示，阵列102进一步包含BL 401-1、401-2、401-3及401-4、WL 403-1、403-2、403-3及403-4及SL 405-1、405-2、405-3及405-4。在一些实施例中，沿Y方向(例如列)水平配置BL 401-1、401-2、401-3及401-4，分别沿X方向(例如行)水平配置WL 403-1、403-2、403-3及403-4及SL 405-1、405-2、405-3及405-4。再者，各BL与多个对WL及SL相交，且在相交点处，RRAM单元垂直(即，沿Z方向)安置于共同BL与各自SL之间，其中各自WL安置于SL与共同BL之间。例如，RRAM单元402-1、402-2、410-1及410-2分别安置于BL 401-1与WL及SL对(403-1及405-1)、(403-2及405-2)、(403-3及405-3)及(403-4及405-4)之间。此外，WL 403-1安置于BL 401-1与405-1之间；WL 403-2安置于BL 401-1与405-2之间；WL 403-3安置于BL 401-1与405-3之间；WL 403-4安置于BL 401-1与405-4之间。
然而，应了解，图4A到4C的绘示实施例仅供说明的实例。BL(401-1、401-2、401-3、401-4等等)、WL(403-1、403-2、403-3、403-4等等)及SL(405-1、405-2、405-3、405-4等等)可依各种配置的任何者布局。例如，在一些实施例中，沿X方向配置BL(401-1、401-2、401-3、401-4等等)，与BL平行地(即，也沿X方向)配置SL(405-1、405-2、405-3、405-4等等)，且垂直于SL及BL(即，沿Y方向)配置WL(403-1、403-2、403-3、403-4等等)。
在一些实施例中，当如同图4A的实施例般配置阵列102的位时，可通过通过各自BL施加恒定电流来将各位写入逻辑1及逻辑0，如上文所描述。例如，通过BL 401-1将恒定电流施加到位402及410，接着，分别形成(例如)位402的RRAM单元402-1及位410的RRAM单元410-2。随后，在相对于图3B所描述的操作之后，由I/O电路112确定各RRAM单元的状态。在图4A的实例中，在一些实施例中，I/O电路112可通过监测存在于各自耦合SL(例如405-1、405-2、405-3、405-4等等)上的电压来确定各RRAM单元的状态。相应地，将逻辑1分别选派给RRAM单元402-1及410-2，且将逻辑0分别选派给RRAM单元402-2及410-1。因此，认证电路114接着使用呈现于RRAM单元402-1及410-2上的逻辑1或呈现于RRAM单元402-2及410-1上的逻辑0来产生PUF签名或PUF签名的部分。
图4B绘示大体上类似于图4A的电路图，只是位418、420、422、424、426、428、430及432各包含各耦合到各自不同BL的两个RRAM单元。因此，为清楚起见，图4A中的BL、WL及SL的元件符号继续用于图4B中。更明确而言，位418的RRAM单元418-1及418-2各分别耦合到BL401-1及401-2，但耦合到共同WL 403-1及SL 405-1；位420的RRAM单元420-1及420-2各分别耦合到BL 401-1及401-2，但耦合到共同WL 403-2及SL 405-2；位422的RRAM单元422-1及422-2各分别耦合到BL 401-1及401-2，但耦合到共同WL 403-3及SL 405-3；位424的RRAM单元424-1及424-2各分别耦合到BL 401-1及401-2，但耦合到共同WL 403-4及SL 405-4；位426的RRAM单元426-1及426-2各分别耦合到BL 401-3及401-4，但耦合到共同WL 403-1及SL405-1；位428的RRAM单元428-1及428-2各分别耦合到BL 401-3及401-4，但耦合到共同WL403-2及SL 405-2；位430的RRAM单元430-1及430-2各分别耦合到BL 401-3及401-4，但耦合到共同WL 403-3及SL 405-3；位432的RRAM单元432-1及432-2各分别耦合到BL401-3及401-4，但耦合到共同WL 403-4及SL 405-4。
图4C绘示大体上类似于图4A的另一电路图，只是位434、436、438及440各包含各耦合到各自不同BL、WL及SL的两个RRAM单元。例如，位434的RRAM单元434-1及434-2各分别耦合到BL 401-1、WL 403-1及SL 405-1及BL 401-2、WL 403-2及SL 405-2；位436的RRAM单元436-1及436-2各分别耦合到BL 401-1、WL 403-3及SL 405-3及BL 401-2、WL 403-4及SL405-4；位438的RRAM单元438-1及438-2各分别耦合到BL 401-3、WL 403-1及SL 405-1及BL401-4、WL 403-2及SL 405-2；位440的RRAM单元440-1及440-2各分别耦合到BL 401-3、WL403-3及SL 405-3及BL 401-4、WL 403-4及SL 405-4。
图5绘示根据各种实施例的使用每位包含两个RRAM单元的RRAM阵列来产生PUF签名的方法500的流程图。在各种实施例中，方法500的操作由图1到4C中所绘示的各自组件执行。为了讨论，将结合图1到4C描述方法500的下列实施例。方法500的绘示实施例仅为实例。因此，应了解，可在本揭露的范围内省略、重新排序及/或新增各种操作的任何者。
方法500开始于操作502，其中根据各种实施例，提供RRAM阵列，其中所述RRAM阵列的各位包含两个RRAM单元。此一RRAM阵列可经绘示为相对于图4A到4C的电路图的一个电路图。
方法500继续到操作504，其中根据各种实施例，对RRAM阵列的各位施加一或多个恒定电流。例如，在图3A的绘示实施例中，对位300的RRAM单元提供共同恒定电流。因而，可在形成RRAM单元的一项(处于LRS)之后自我终止形成过程。例如，在图3C的绘示实施例中，对位360的RRAM单元各施加各自不同恒定电流。因而，可在形成检测电路390确定两个RRAM单元之间存在实质差异时终止形成过程。
方法500继续到操作506，其中根据各种实施例，耦合到RRAM阵列的I/O电路确定形成各位中的何种RRAM单元。在一些实施例中，可由形成电路(例如110)将第一电压(约1V到约2V)施加到各位中的两个RRAM单元，接着，I/O电路(例如112)通过监测流动通过RRAM单元的电流或存在于各自耦合BL或SL上的电压来判别两个RRAM单元的状态(即，HRS及LRS)。在一些实施例中，在操作506期间，可将各位中的RRAM单元的确定状态提供到认证电路114以选派各自逻辑状态(例如逻辑1或逻辑0)。
方法500继续到操作508，其中根据各种实施例，将大体上高于第一电压(操作506)的第二电压施加到各位的所形成的RRAM单元。即，将第二电压施加到已从HRS转变成LRS的各位的RRAM单元。在一些实施例中，第二电压为约3V。施加到所形成的RRAM单元的此一大体上较高电压可将较佳数据保存有利地提供到所形成的RRAM单元。在一些实施例中，在将第二电压施加到各位的所形成的RRAM单元之后，认证电路114可将逻辑1选派给所形成的RRAM单元且将逻辑0选派给未形成的RRAM单元(或反之亦然)。
方法500继续到操作510，其中根据各种实施例，认证电路114横跨RRAM阵列使用逻辑1或逻辑0来产生PUF签名。如上文所描述，由于逻辑1及0横跨RRAM阵列随机分布，所以基于此随机分布的逻辑1或0所产生的PUF签名可更可靠。
在实施例中，揭露一种存储器装置。所述存储器装置包含：存储器阵列，其包括多个位，其中各位包括各具有可变电阻的两个存储器单元；形成电路，其耦合到所述多个位且经配置以引起第一位的第一存储器单元处于低电阻状态；及认证电路，其耦合到所述多个位，所述认证电路经配置以将逻辑状态选派给所述第一位的所述第一存储器单元且使用所述第一位的所述第一存储器单元的所述逻辑状态来产生物理不可复制功能(PUF)签名。
在另一实施例中，一种存储器装置包含：存储器阵列，其包括多个位，其中各位包括各具有可变电阻的两个电阻式随机存取存储器(RRAM)单元；形成电路，其耦合到所述多个位且经配置以引起第一位的第一RRAM单元处于低电阻状态；及认证电路，其耦合到所述多个位，所述认证电路经配置以将逻辑状态选派给所述第一位的所述第一RRAM单元且使用所述第一位的所述第一RRAM单元的所述逻辑状态来产生物理不可复制功能(PUF)签名。
在又一实施例中，一种存储器装置包含：存储器阵列，其包括多个位，其中各位包括各具有可变电阻的两个存储器单元；形成电路，其耦合到所述多个位且经配置以引起第一位的第一存储器单元及第二存储器单元分别转变成低电阻状态及保存处于高电阻状态；及认证电路，其耦合到所述多个位，所述认证电路经配置以将第一逻辑状态及第二逻辑状态分别选派给所述第一位的所述第一存储器单元及所述第二存储器单元且使用所述第一位的所述第一逻辑状态或所述第二逻辑状态来产生物理不可复制功能(PUF)签名。
上文已概述若干实施例的特征，使得所述领域的技术人员可较佳理解本揭露的方面。所属领域的技术人员应了解，其可易于将本揭露用作用于设计或修改用于实施相同目的及/或达成本文中所引入的实施例的相同优点的其它过程及结构的基础。所属领域的技术人员还应认知，这些等效建构不应背离本揭露的精神及范围，且其可在不背离本揭露的精神及范围的情况下对本文作出各种改变、替换及更改。
符号说明
100 存储器装置
102 电阻式随机存取存储器(RRAM)单元阵列
104 位线(BL)驱动器
106 字线(WL)驱动器
108 选择线(SL)驱动器
110 形成电路
112 输入/输出(I/O)电路
114 认证电路
116 控制逻辑电路
200 电阻式随机存取存储器(RRAM)单元
202 电阻器
204 晶体管
212 顶部电极(TE)
222 覆盖层
232 可变电阻介电(VRD)层
233 氧空位
235 带负电的氧离子
242 底部电极(BE)
300 位
302 电阻式随机存取存储器(RRAM)单元
303 位线(BL)
304 电阻器
305 字线(WL)
306 晶体管
307 选择线(SL)
310 电流源电路
310' 恒定电流
312 电流源电路
312' 恒定电流
314 电流源电路
314' 恒定电流
322 电阻式随机存取存储器(RRAM)单元
323 位线(BL)
324 电阻器
325 字线(WL)
326 晶体管
327 选择线(SL)
350 电压源
360 位
362 电阻式随机存取存储器(RRAM)单元
363 位线(BL)
364 电阻器
365 字线(WL)
366 晶体管
367 选择线(SL)
382 电阻式随机存取存储器(RRAM)单元
383 位线(BL)
384 电阻器
385 字线(WL)
386 晶体管
387 选择线(SL)
390 形成检测电路
391 输入端
393 输入端
395 输出端
401-1 位线(BL)
401-2 位线(BL)
401-3 位线(BL)
401-4 位线(BL)
402 位
402-1 电阻式随机存取存储器(RRAM)单元
402-2 电阻式随机存取存储器(RRAM)单元
403-1 字线(WL)
403-2 字线(WL)
403-3 字线(WL)
403-4 字线(WL)
404 位
404-1 电阻式随机存取存储器(RRAM)单元
404-2 电阻式随机存取存储器(RRAM)单元
405-1 选择线(SL)
405-2 选择线(SL)
405-3 选择线(SL)
405-4 选择线(SL)
406 位
406-1 电阻式随机存取存储器(RRAM)单元
406-2 电阻式随机存取存储器(RRAM)单元
408 位
408-1 电阻式随机存取存储器(RRAM)单元
408-2 电阻式随机存取存储器(RRAM)单元
410 位
410-1 电阻式随机存取存储器(RRAM)单元
410-2 电阻式随机存取存储器(RRAM)单元
412 位
412-1 电阻式随机存取存储器(RRAM)单元
412-2 电阻式随机存取存储器(RRAM)单元
414 位
414-1 电阻式随机存取存储器(RRAM)单元
414-2 电阻式随机存取存储器(RRAM)单元
416 位
416-1 电阻式随机存取存储器(RRAM)单元
416-2 电阻式随机存取存储器(RRAM)单元
418 位
418-1 电阻式随机存取存储器(RRAM)单元
418-2 电阻式随机存取存储器(RRAM)单元
420 位
420-1 电阻式随机存取存储器(RRAM)单元
420-2 电阻式随机存取存储器(RRAM)单元
422 位
422-1 电阻式随机存取存储器(RRAM)单元
422-2 电阻式随机存取存储器(RRAM)单元
424 位
424-1 电阻式随机存取存储器(RRAM)单元
424-2 电阻式随机存取存储器(RRAM)单元
426 位
426-1 电阻式随机存取存储器(RRAM)单元
426-2 电阻式随机存取存储器(RRAM)单元
428 位
428-1 电阻式随机存取存储器(RRAM)单元
428-2 电阻式随机存取存储器(RRAM)单元
430 位
430-1 电阻式随机存取存储器(RRAM)单元
430-2 电阻式随机存取存储器(RRAM)单元
432 位
432-1 电阻式随机存取存储器(RRAM)单元
432-2 电阻式随机存取存储器(RRAM)单元
434 位
434-1 电阻式随机存取存储器(RRAM)单元
434-2 电阻式随机存取存储器(RRAM)单元
436 位
436-1 电阻式随机存取存储器(RRAM)单元
436-2 电阻式随机存取存储器(RRAM)单元
438 位
438-1 电阻式随机存取存储器(RRAM)单元
438-2 电阻式随机存取存储器(RRAM)单元
440 位
440-1 电阻式随机存取存储器(RRAM)单元
440-2 电阻式随机存取存储器(RRAM)单元
500 方法
502 操作
504 操作
506 操作
508 操作
510 操作

Claims (1)

1.一种存储器装置，其包括：
存储器阵列，其包括多个位，其中各位包括各具有可变电阻的两个存储器单元；
形成电路，其耦合到所述多个位且经配置以引起第一位的第一存储器单元处于低电阻状态；及
认证电路，其耦合到所述多个位，所述认证电路经配置以将逻辑状态选派给所述第一位的所述第一存储器单元且使用所述第一位的所述第一存储器单元的所述逻辑状态来产生物理不可复制功能PUF签名。
CN201711033999.XA 2016-11-29 2017-10-30 基于电阻式随机存取存储器的认证电路 Pending CN108122579A (zh)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
US201662427550P 2016-11-29 2016-11-29
US62/427,550 2016-11-29
US15/435,082 US9997244B1 (en) 2016-11-29 2017-02-16 RRAM-based authentication circuit
US15/435,082 2017-02-16

Publications (1)

Publication Number Publication Date
CN108122579A true CN108122579A (zh) 2018-06-05

Family

ID=62190991

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201711033999.XA Pending CN108122579A (zh) 2016-11-29 2017-10-30 基于电阻式随机存取存储器的认证电路

Country Status (3)

Country Link
US (1) US9997244B1 (zh)
CN (1) CN108122579A (zh)
TW (1) TW201833922A (zh)

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN109817261A (zh) * 2019-01-17 2019-05-28 北京大学深圳研究生院 一种基于阻变式存储器的puf电路及其控制方法
CN110706727A (zh) * 2019-09-30 2020-01-17 湖南大学 磁性随机存取存储器及基于stt marm的可重构puf方法
CN111435603A (zh) * 2019-01-13 2020-07-21 力旺电子股份有限公司 储存单元
CN112802519A (zh) * 2019-11-14 2021-05-14 力旺电子股份有限公司 随机位元电路
CN113096709A (zh) * 2021-03-12 2021-07-09 华中科技大学 一种物理不可克隆函数电路及其操作方法

Families Citing this family (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10439827B2 (en) * 2016-10-07 2019-10-08 Taiwan Semiconductor Manufacturing Co., Ltd. SRAM-based authentication circuit
US10141504B2 (en) * 2017-01-24 2018-11-27 Arm Ltd. Methods and processes for forming devices from correlated electron material (CEM)
US10755779B2 (en) 2017-09-11 2020-08-25 Silicon Storage Technology, Inc. Architectures and layouts for an array of resistive random access memory cells and read and write methods thereof
US10615988B2 (en) * 2018-01-23 2020-04-07 Qualcomm Incorporated Compact and reliable physical unclonable function devices and methods
US10733327B2 (en) * 2018-06-26 2020-08-04 Taiwan Semiconductor Manufacturing Co., Ltd. Method and apparatus for protecting a PUF generator
US11031779B2 (en) 2019-06-14 2021-06-08 Ememory Technology Inc. Memory system with a random bit block
CN112086115B (zh) * 2019-06-14 2023-03-28 力旺电子股份有限公司 存储器系统
US11521980B2 (en) 2019-11-14 2022-12-06 Ememory Technology Inc. Read-only memory cell and associated memory cell array
US11501023B2 (en) 2020-04-30 2022-11-15 International Business Machines Corporation Secure chip identification using resistive processing unit as a physically unclonable function
TWI761140B (zh) * 2021-03-18 2022-04-11 旺宏電子股份有限公司 記憶體晶片
US20220310537A1 (en) * 2021-03-25 2022-09-29 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor memory devices and methods of manufacturing thereof
TW202243109A (zh) * 2021-04-26 2022-11-01 華邦電子股份有限公司 半導體結構
KR102467915B1 (ko) * 2021-05-17 2022-11-17 한국전자통신연구원 저항 변화 메모리 기반 가우시안 추출 장치 및 방법
KR102558145B1 (ko) * 2021-05-20 2023-07-25 한국전자통신연구원 플래시 메모리를 이용한 가우시안 오류 데이터 생성 방법 및 이를 이용한 장치
US20230047939A1 (en) 2021-08-13 2023-02-16 Ememory Technology Inc. Fuse-type one time programming memory cell
US11864474B2 (en) 2022-03-17 2024-01-02 International Business Machines Corporation ReRAM analog PUF using filament location

Family Cites Families (27)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101652785B1 (ko) * 2010-12-07 2016-09-01 삼성전자주식회사 반도체 장치 및 상기 반도체 장치의 데이터 감지 방법
KR101784340B1 (ko) * 2011-01-13 2017-10-12 삼성전자 주식회사 양방향 저항 메모리 장치
US9847478B2 (en) 2012-03-09 2017-12-19 Taiwan Semiconductor Manufacturing Company, Ltd. Methods and apparatus for resistive random access memory (RRAM)
US8593854B1 (en) 2012-05-21 2013-11-26 Taiwan Semiconductor Manufacturing Co., Ltd. Structure and method for forming conductive path in resistive random-access memory device
US9053781B2 (en) 2012-06-15 2015-06-09 Taiwan Semiconductor Manufacturing Company, Ltd. Structure and method for a forming free resistive random access memory with multi-level cell
US9019743B2 (en) 2012-11-29 2015-04-28 Taiwan Semiconductor Manufacturing Company, Ltd. Method and structure for resistive switching random access memory with high reliable and high density
US9431604B2 (en) 2012-12-14 2016-08-30 Taiwan Semiconductor Manufacturing Company, Ltd. Resistive random access memory (RRAM) and method of making
US9023699B2 (en) 2012-12-20 2015-05-05 Taiwan Semiconductor Manufacturing Company, Ltd. Resistive random access memory (RRAM) structure and method of making the RRAM structure
US9331277B2 (en) 2013-01-21 2016-05-03 Taiwan Semiconductor Manufacturing Company, Ltd. One transistor and one resistive random access memory (RRAM) structure with spacer
US8869436B2 (en) 2013-02-27 2014-10-28 Taiwan Semiconductor Manufacturing Company, Ltd. Resistive switching random access memory structure and method to recreate filament and recover resistance window
US9478638B2 (en) 2013-03-12 2016-10-25 Taiwan Semiconductor Manufacturing Company, Ltd. Resistive switching random access memory with asymmetric source and drain
US20140268994A1 (en) * 2013-03-14 2014-09-18 United States Of America As Represented By The Secretary Of The Air Force Write-Time Based Memristive Physical Unclonable Function
US9312482B2 (en) 2013-03-15 2016-04-12 Taiwan Semiconductor Manufacturing Company, Ltd. Resistance variable memory structure and method of forming the same
US10157669B2 (en) * 2013-04-02 2018-12-18 Micron Technology, Inc. Method of storing and retrieving information for a resistive random access memory (RRAM) with multi-memory cells per bit
US9299927B2 (en) 2013-08-16 2016-03-29 Taiwan Semiconductor Manufacturing Company, Ltd. Memory cell having resistance variable film and method of making the same
US9286973B2 (en) 2013-09-24 2016-03-15 Taiwan Semiconductor Manufacturing Company Limited Device and method for forming resistive random access memory cell
US9076522B2 (en) 2013-09-30 2015-07-07 Taiwan Semiconductor Manufacturing Co., Ltd. Memory cells breakdown protection
US9576656B2 (en) * 2013-10-23 2017-02-21 Taiwan Semiconductor Manufacturing Company Limited Device and method for setting resistive random access memory cell
US9286974B2 (en) 2013-10-23 2016-03-15 Taiwan Semiconductor Manufacturing Co., Ltd. Memory devices
US9153343B2 (en) 2013-11-13 2015-10-06 Taiwan Semiconductor Manufacturing Co., Ltd. Memory device having RRAM-based non-volatile storage array
US9275732B2 (en) 2013-12-13 2016-03-01 Taiwan Semiconductor Manufacturing Company Ltd. Write buffer for resistive random access memory
US9196360B2 (en) 2014-01-22 2015-11-24 Taiwan Semiconductor Manufacturing Co., Ltd. Operating resistive memory cell
US9330746B2 (en) 2014-03-19 2016-05-03 Taiwan Semiconductor Manufacturing Co., Ltd. Resistive memory array
KR20150144550A (ko) * 2014-06-17 2015-12-28 삼성전자주식회사 온-칩 저항 측정 회로 및 이를 포함하는 저항성 메모리 장치
US20150380063A1 (en) 2014-06-29 2015-12-31 Taiwan Semiconductor Manufacturing Company Limited Semiconductor arrangement and methods of use
US9224470B1 (en) 2014-08-05 2015-12-29 Taiwan Semiconductor Manufacturing Company, Ltd. Memory circuit and method of programming memory circuit
TWI585764B (zh) * 2015-03-20 2017-06-01 華邦電子股份有限公司 電阻式記憶體及其記憶胞的資料寫入方法

Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN111435603A (zh) * 2019-01-13 2020-07-21 力旺电子股份有限公司 储存单元
CN109817261A (zh) * 2019-01-17 2019-05-28 北京大学深圳研究生院 一种基于阻变式存储器的puf电路及其控制方法
CN110706727A (zh) * 2019-09-30 2020-01-17 湖南大学 磁性随机存取存储器及基于stt marm的可重构puf方法
CN110706727B (zh) * 2019-09-30 2021-09-10 湖南大学 磁性随机存取存储器及基于stt marm的可重构puf方法
CN112802519A (zh) * 2019-11-14 2021-05-14 力旺电子股份有限公司 随机位元电路
CN113096709A (zh) * 2021-03-12 2021-07-09 华中科技大学 一种物理不可克隆函数电路及其操作方法
CN113096709B (zh) * 2021-03-12 2022-03-29 华中科技大学 一种物理不可克隆函数电路及其操作方法

Also Published As

Publication number Publication date
TW201833922A (zh) 2018-09-16
US9997244B1 (en) 2018-06-12
US20180151224A1 (en) 2018-05-31

Similar Documents

Publication Publication Date Title
CN108122579A (zh) 基于电阻式随机存取存储器的认证电路
US9792985B2 (en) Resistive volatile/non-volatile floating electrode logic/memory cell
US10410719B2 (en) Non-volatile memory device including a memory cell in a variable state and a memory cell in an initial state
KR102152759B1 (ko) 저항성 랜덤 액세스 메모리 디바이스
CN102959636B (zh) 非易失性半导体存储装置及其读出方法
US8957399B2 (en) Nonvolatile memory element and nonvolatile memory device
KR20150133658A (ko) 저항성 메모리 아키텍처 및 디바이스들
US7839702B2 (en) Three-dimensional non-volatile register with an oxygen-ion-based memory element and a vertically-stacked register logic
US20180075904A1 (en) Memristive crossbar array having multi-selector memristor cells
US9911789B2 (en) 1-Selector n-Resistor memristive devices
US10255953B2 (en) Bi-directional RRAM decoder-driver
KR20100084333A (ko) 저항 변화 메모리
US20170316824A1 (en) Multi-layer resistive memory devices
US20170271408A1 (en) Memory cell with a multi-layered selector
US10916305B2 (en) RRAM-based monotonic counter
JP2014063549A (ja) 半導体記憶装置
KR20170106343A (ko) 크로스바 어레이 내의 출력 신호 감지
US20090196088A1 (en) Resistance control in conductive bridging memories
US11978513B2 (en) Generating patterns for memory threshold voltage difference
EP4345818A1 (en) Devices and methods for operating a memristive element
US20240120005A1 (en) Devices and methods for operating a memristive element
US11495636B2 (en) Nonvolatile memory device having a resistance change memory element and switching element portions serially connected thereto
EP4345819A1 (en) Devices and methods for reading a memristive element
US20240120003A1 (en) Devices and methods for reading a memristive element
Robayo Investigation of resistive memories for Storage Class Memory applications

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
WD01 Invention patent application deemed withdrawn after publication
WD01 Invention patent application deemed withdrawn after publication

Application publication date: 20180605