TW201833922A - 基於電阻式隨機存取記憶體的認證電路 - Google Patents
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- 230000015654 memory Effects 0.000 claims abstract description 40
- 230000006870 function Effects 0.000 claims abstract description 11
- 230000015572 biosynthetic process Effects 0.000 abstract description 14
- 238000000034 method Methods 0.000 description 27
- 238000010586 diagram Methods 0.000 description 12
- 238000001514 detection method Methods 0.000 description 9
- 238000004519 manufacturing process Methods 0.000 description 9
- 230000008569 process Effects 0.000 description 8
- 230000005693 optoelectronics Effects 0.000 description 5
- 230000004044 response Effects 0.000 description 5
- 230000006399 behavior Effects 0.000 description 4
- 230000008878 coupling Effects 0.000 description 4
- 238000010168 coupling process Methods 0.000 description 4
- 238000005859 coupling reaction Methods 0.000 description 4
- 229910052760 oxygen Inorganic materials 0.000 description 4
- 239000001301 oxygen Substances 0.000 description 4
- 230000007704 transition Effects 0.000 description 4
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical compound [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 description 3
- 238000005229 chemical vapour deposition Methods 0.000 description 3
- 238000012790 confirmation Methods 0.000 description 3
- 239000000463 material Substances 0.000 description 3
- 229910052718 tin Inorganic materials 0.000 description 3
- 238000000231 atomic layer deposition Methods 0.000 description 2
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 2
- 230000008859 change Effects 0.000 description 2
- 238000004891 communication Methods 0.000 description 2
- 238000012544 monitoring process Methods 0.000 description 2
- 229910052759 nickel Inorganic materials 0.000 description 2
- -1 oxygen ions Chemical class 0.000 description 2
- 229910052697 platinum Inorganic materials 0.000 description 2
- 230000003068 static effect Effects 0.000 description 2
- 229910052721 tungsten Inorganic materials 0.000 description 2
- 229910004166 TaN Inorganic materials 0.000 description 1
- 238000003491 array Methods 0.000 description 1
- 229910052789 astatine Inorganic materials 0.000 description 1
- 238000013475 authorization Methods 0.000 description 1
- 229910052804 chromium Inorganic materials 0.000 description 1
- 230000000295 complement effect Effects 0.000 description 1
- 229910052802 copper Inorganic materials 0.000 description 1
- 238000012937 correction Methods 0.000 description 1
- 238000013500 data storage Methods 0.000 description 1
- 230000003247 decreasing effect Effects 0.000 description 1
- 238000000151 deposition Methods 0.000 description 1
- 230000008021 deposition Effects 0.000 description 1
- 238000013461 design Methods 0.000 description 1
- 238000009826 distribution Methods 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 230000001747 exhibiting effect Effects 0.000 description 1
- 229910052735 hafnium Inorganic materials 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 229910052742 iron Inorganic materials 0.000 description 1
- 230000014759 maintenance of location Effects 0.000 description 1
- 239000007769 metal material Substances 0.000 description 1
- 229910044991 metal oxide Inorganic materials 0.000 description 1
- 150000004706 metal oxides Chemical class 0.000 description 1
- 238000002488 metal-organic chemical vapour deposition Methods 0.000 description 1
- 229910052758 niobium Inorganic materials 0.000 description 1
- 125000002524 organometallic group Chemical group 0.000 description 1
- 229910052707 ruthenium Inorganic materials 0.000 description 1
- 239000004065 semiconductor Substances 0.000 description 1
- 238000003860 storage Methods 0.000 description 1
- 229910052715 tantalum Inorganic materials 0.000 description 1
- 229910052719 titanium Inorganic materials 0.000 description 1
- 229910052723 transition metal Inorganic materials 0.000 description 1
- 229910000314 transition metal oxide Inorganic materials 0.000 description 1
- 150000003624 transition metals Chemical class 0.000 description 1
- 229910052720 vanadium Inorganic materials 0.000 description 1
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
- G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
- G11C13/0021—Auxiliary circuits
- G11C13/0059—Security or protection circuits or methods
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F21/00—Security arrangements for protecting computers, components thereof, programs or data against unauthorised activity
- G06F21/70—Protecting specific internal or peripheral components, in which the protection of a component leads to protection of the entire computer
- G06F21/71—Protecting specific internal or peripheral components, in which the protection of a component leads to protection of the entire computer to assure secure computing or processing of information
- G06F21/73—Protecting specific internal or peripheral components, in which the protection of a component leads to protection of the entire computer to assure secure computing or processing of information by creating or determining hardware identification, e.g. serial numbers
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
- G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
- G11C13/0007—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements comprising metal oxide memory material, e.g. perovskites
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- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
- G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
- G11C13/0021—Auxiliary circuits
- G11C13/003—Cell access
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- G11C—STATIC STORES
- G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
- G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
- G11C13/0021—Auxiliary circuits
- G11C13/004—Reading or sensing circuits or methods
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
- G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
- G11C13/0021—Auxiliary circuits
- G11C13/0069—Writing or programming circuits or methods
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/24—Memory cell safety or protection circuits, e.g. arrangements for preventing inadvertent reading or writing; Status cells; Test cells
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- G—PHYSICS
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- G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
- G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
- G11C13/0021—Auxiliary circuits
- G11C13/0069—Writing or programming circuits or methods
- G11C2013/0083—Write to perform initialising, forming process, electro forming or conditioning
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- G—PHYSICS
- G11—INFORMATION STORAGE
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- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
- G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
- G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
- G11C2029/4402—Internal storage of test result, quality data, chip identification, repair information
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- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C2213/00—Indexing scheme relating to G11C13/00 for features not covered by this group
- G11C2213/70—Resistive array aspects
- G11C2213/79—Array wherein the access device being a transistor
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- Computer Security & Cryptography (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Materials Engineering (AREA)
- Chemical & Material Sciences (AREA)
- Mathematical Physics (AREA)
- General Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- Software Systems (AREA)
- Semiconductor Memories (AREA)
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Abstract
根據本發明的一些實施例，一種記憶體裝置包含：一記憶體陣列，其包括複數個位元，其中各位元包括各具有一可變電阻之兩個記憶體單元；一形成電路，其耦合至該複數個位元且經組態以引起一第一位元之一第一記憶體單元處於一低電阻狀態；及一認證電路，其耦合至該複數個位元，該認證電路經組態以將一邏輯狀態選派給該第一位元之該第一記憶體單元且使用該第一位元之該第一記憶體單元之該邏輯狀態來產生一物理不可複製功能(PUF)簽章。
Description
本發明實施例係有關基於電阻式隨機存取記憶體的認證電路。
隨著積體電路越來越多用於提供各種不同應用之不同類型之資訊的電子裝置中，越來越多地需要充分保護可儲存於一電子裝置內之敏感及/或重要資訊以使此資訊之存取僅限於具有該資訊存取權限之其他裝置。應用之一些實例包含認證裝置、保護一裝置內之機密資訊、及使兩個或兩個以上裝置之間的一通信保密。 物理不可複製功能(PUF)係一般位於一積體電路內之一實體結構，該積體電路回應於至PUF之輸入(例如查問/請求)而提供數個對應輸出(例如回應)。各PUF提供一或多組請求-回應對。積體電路之一識別碼可由PUF提供之此等請求-回應對建立。隨著識別碼的建立，可在裝置之間提供保密通信。PUF亦可用於既有認證目的以替換將一識別碼指派給一電子裝置之當前方法。由於PUF係基於一製程之固有性質，所以PUF具有相較於習知認證方法(其將一識別碼記錄於更容易被模仿及/或逆向設計之一裝置上)之各種優點。
根據本發明的一實施例，一種記憶體裝置包括：一記憶體陣列，其包括複數個位元，其中各位元包括各具有一可變電阻之兩個記憶體單元；一形成電路，其耦合至該複數個位元且經組態以引起一第一位元之一第一記憶體單元處於一低電阻狀態；及一認證電路，其耦合至該複數個位元，該認證電路經組態以將一邏輯狀態選派給該第一位元之該第一記憶體單元且使用該第一位元之該第一記憶體單元之該邏輯狀態來產生一物理不可複製功能(PUF)簽章。 根據本發明的一實施例，一種記憶體裝置包括：一記憶體陣列，其包括複數個位元，其中各位元包括各具有一可變電阻之兩個電阻式隨機存取記憶體(RRAM)單元；一形成電路，其耦合至該複數個位元且經組態以引起一第一位元之一第一RRAM單元處於一低電阻狀態；及一認證電路，其耦合至該複數個位元，該認證電路經組態以將一邏輯狀態選派給該第一位元之該第一RRAM單元且使用該第一位元之該第一RRAM單元之該邏輯狀態來產生一物理不可複製功能(PUF)簽章。 根據本發明的一實施例，一種記憶體裝置包括：一記憶體陣列，其包括複數個位元，其中各位元包括各具有一可變電阻之兩個記憶體單元；一形成電路，其耦合至該複數個位元且經組態以引起一第一位元之第一記憶體單元及第二記憶體單元分別轉變成一低電阻狀態及保持處於一高電阻狀態；及一認證電路，其耦合至該複數個位元，該認證電路經組態以將第一邏輯狀態及第二邏輯狀態分別選派給該第一位元之該第一記憶體單元及該第二記憶體單元且使用該第一位元之該第一邏輯狀態或該第二邏輯狀態來產生一物理不可複製功能(PUF)簽章。
下列揭露描述用於實施標的之不同特徵的各種例示性實施例。下文將描述組件及配置之特定實例以簡化本揭露。當然，此等僅為實例且不意在限制。例如，應瞭解，當一元件被稱為「連接至」或「耦合至」另一元件時，其可直接連接或耦合至該另一元件，或可存在一或多個介入元件。 一物理不可複製功能(PUF)一般用於無需保密電可擦除可程式化唯讀記憶體(EEPROM)(或任何其他非揮發性記憶體)及/或其他昂貴硬體(例如電池備援靜態隨機存取記憶體)之認證及密鑰儲存。PUF不是將機密儲存於一數位記憶體中，而是自一積體電路(IC)之物理特性導出一機密。PUF係基於下列理念：即使使用相同製程來製造複數個IC，但各IC會歸因於製造可變性而略有不同。PUF利用此可變性來導出各IC之唯一「機密」資訊(例如一矽「生物辨別」)。一般而言，此機密資訊指稱IC之一「簽章」。另外，歸因於界定簽章之製造可變性，吾人甚至無法使用IC設計之全部知識來製造兩個相同IC。一IC之各種類型之可變性可用於界定此一簽章，諸如(例如)(若干)閘延遲、一記憶體裝置(例如一靜態隨機存取記憶體(SRAM)裝置)之(若干)通電狀態及/或一IC之各種物理特性之任何者。 近年來，已出現非習知非揮發性記憶體(NVM)裝置，諸如鐵電隨機存取記憶體(FRAM)裝置、磁性隨機存取記憶體(MRAM)裝置、相變隨機存取記憶體(PRAM)裝置及電阻式隨機存取記憶體(RRAM)裝置。特定言之，RRAM裝置(其展現一高電阻狀態與一低電阻狀態之間的一切換行為)具有相較於習知NVM裝置之各種優點。此等優點包含(例如)與當前互補金屬氧化物半導體(CMOS)技術相容之製造步驟、低成本製造、小型化結構、靈活可縮放性、快速切換、高整合密度等等。 一般而言，一RRAM裝置，或更特定言之，一RRAM單元，包含一頂部電極(例如一陽極)及一底部電極(例如一陰極)及插入於該頂部電極與該底部電極之間的一可變電阻介電層。在一些實例中，一RRAM單元可進一步包含一覆蓋層，其插入於頂部電極與可變電阻介電層之間以藉此引起RRAM單元具有一雙極切換行為。如本文中所使用，術語「雙極」係指一RRAM單元之兩種電壓極性，該RRAM單元展現具有橫跨頂部電極及底部電極所施加之一第一電壓極性的一第一導電行為及具有橫跨頂部電極及底部電極所施加之一第二電壓極性(與第一極性相反之一極性)的一第二導電行為。在一些實施例中，在針對RRAM單元之一寫入操作期間，橫跨頂部電極及底部電極施加一「設定」電壓以將可變電阻介電層自一第一電阻率(例如一高電阻狀態(HRS))改變成一第二電阻率(例如一低電阻狀態(LRS))。類似地，可橫跨頂部電極及底部電極施加一「重設」電壓以將可變電阻介電層自第二電阻率改變回第一電阻率，例如，自LRS至HRS。因此，LRS及HRS可分別對應於一邏輯「1」及一邏輯「0」(或反之亦然)。 本揭露提供由一認證電路經由利用複數個RRAM橫跨一RRAM單元陣列之隨機分佈特性來產生RRAM單元陣列之一PUF簽章的系統及方法之各種實施例。更明確而言，RRAM陣列包含複數個RRAM記憶體位元(下文稱為「位元」)且各位元包含兩個RRAM單元。藉由在形成RRAM單元時利用上述製造可變性，在一些實施例中，即使一單一位元中之兩個RRAM單元被施加有一相同偏壓條件(例如一相同電壓及/或一相同電流)，但此等兩個RRAM單元仍可存在各自不同特性，諸如(例如)各自設定電壓、各自重設電壓等等。一單一位元中之兩個RRAM單元之各自不同特性允許認證電路將兩個RRAM單元分別選派為一邏輯1及一邏輯0。此外，亦由於製造可變性，經選派之邏輯1及邏輯0之對應位置(例如各位元之位址)係隨機分佈的(即，不可預測)。因而，認證電路可自各位元選擇一邏輯1或一邏輯0來產生一PUF簽章。因此，由所揭露之認證電路產生之此一PUF簽章可有利地更「不可預測」且因此更「可靠」。 圖1繪示根據各種實施例之一記憶體裝置100之一例示性方塊圖。如圖中所展示，記憶體裝置100包含一RRAM單元陣列102 (下文稱為「陣列」)、一位元線(BL)驅動器104、一字線(WL)驅動器106、一選擇線(SL)驅動器108、一形成電路110、一輸入/輸出(I/O)電路112、一認證電路114及一控制邏輯電路116。 在一些實施例中，陣列102包含複數個位元，且更明確而言，各位元包含兩個RRAM單元，其中各位元之各自RRAM單元實質上彼此類似。一般而言，如下文將相對於圖2A及圖2B進一步詳細討論，除形成一電阻器(具有可變電阻)之頂部電極、選用覆蓋層、可變電阻介電層及底部電極之外，各RRAM單元進一步包含串聯耦合至電阻器之一電晶體。因而，在本揭露之一些實施例中，各RRAM單元可包含各分別耦合至一位元線(BL)、一字線(WL)及一選擇線(SL)之三個節點/端子。相應地，在一些實施例中，各位元(其包括兩個RRAM單元)可包含分別耦合至一第一組之BL、WL及SL及一第二組之BL、WL及SL的六個端子。 如下文將相對於圖4A、圖4B及圖4C進一步詳細討論，在一些實施例中，陣列102中之複數個位元經配置成三維行列組態，其中陣列102包含沿一第一水平方向(即，行)配置之複數個BL及沿垂直於第一水平方向之一第二水平方向(即，列)配置之複數個WL及SL。此外，各BL與複數對WL及SL相交，且在各相交點處，包括兩個RRAM單元之一位元垂直安置於一或多個各自BL與一或多個各自SL (及/或WL)之間。下文將相對於圖4A、圖4B及圖4C進一步詳細討論陣列102之實體組態之各種實施例。 透過BL、WL及SL，陣列102之位元各分別耦合至BL驅動器104、WL驅動器106、SL驅動器108。在一些實施例中，BL驅動器104可包含各經組態以選擇BL之一或多者來確證各自耦合位元之一或多個多工器、切換裝置及/或其類似者。類似地，WL驅動器106及SL驅動器108可各包含各經組態以選擇WL及SL之一或多者來確證各自耦合位元之一或多個多工器、切換裝置及/或其類似者。在一些實施例中，透過各自BL，各位元可進一步耦合至形成電路110。形成電路110可包含經組態以「形成」各自位元之兩個RRAM單元之一者的一或多個電壓源電路及/或電流源電路，如下文將相對於圖3A、圖3B及圖3C進一步詳細討論。 根據各種實施例，陣列102之各位元可透過各自BL進一步耦合至I/O電路112。I/O電路112包含各經組態以自陣列102之一或多個位元「讀取」一資料位元(一邏輯1或一邏輯0)之複數個感測放大器(SA)。在一些實施例中，此讀取資料位元可由認證電路114用於產生一或多個PUF簽章。相應地，認證電路114可包含一PUF產生器、一錯誤校正電路、一編譯器等等。 在一些實施例中，控制邏輯電路116可耦合至BL驅動器104、WL驅動器106及SL驅動器108且經組態以控制其等之各者。例如，控制邏輯電路116可將一行位址提供至BL驅動器104以引起BL驅動器104確證配置於行位址中之一或多個對應位元；控制邏輯電路116可將一列位址提供至WL驅動器106以引起WL驅動器106提供一WL確證信號來啟動配置於列位址中之一或多個選擇電晶體；控制邏輯電路116可將一選擇位址提供至SL驅動器108以引起SL驅動器108確證配置於選擇位址中之一或多個對應位元。 圖2A繪示根據一些實施例之陣列102 (圖1)之一位元之一RRAM單元200之一例示性結構。在圖2A之繪示實施例中，RRAM單元200經實施為1個電晶體1個電阻器(1T1R)結構。更明確而言，具有可變電阻之一電阻器202串聯連接至一電晶體204。然而，在本揭露之範疇內，展現可變電阻之特性的任何各種結構可包含於RRAM單元中，諸如(例如) 1個二極體1個電阻器(1D1R)結構、1個電晶體多個電阻器(lT-多R)結構、交叉結構、eFuse裝置、抗eFuse裝置等等。 仍參考圖2A，RRAM單元200包含一電阻器202及串聯耦合至電阻器202之一電晶體204。在一些實施例中，電阻器202經形成為包含一頂部電極(TE) 212、一覆蓋層222、一可變電阻介電(VRD)層232及一底部電極(BE) 242之一多層堆疊。在一些實施例中，TE 212可由選自Pt、TiN/Ti、TiN、Ru、Ni及其等之組合的材料之至少一者形成；覆蓋層222可由過渡金屬材料(諸如Ti、Ni、Hf、Nb、Co、Fe、Cu、V、Ta、W、Cr及其等之組合)之至少一者形成；VRD層232可由過渡金屬氧化物材料(諸如TiOx
、NiOx
、HfOx
、NbOx
、CoOx
、FeOx
、CuOx
、VOx
、TaOx
、WOx
、CrOx
及其等之組合)之至少一者形成；及BE 242可由選自TiN、TaN、W、Pt及其等之組合的材料之至少一者形成。在一些實施例中，VRD層232可包含一高k介電層。一般而言，可使用一特定製程方案藉由沈積(例如原子層沈積(ALD)、化學氣相沈積(CVD)、有機金屬化學氣相沈積(MOCVD)等等)來形成具有一特定厚度及結晶結構之VRD層232。儘管一相同程序方案可用於形成各自RRAM單元之兩個或兩個以上VRD層232，但歸因於製造可變性，此等RRAM單元無法呈現彼此相同特性。 如上文所描述，各RRAM單元進一步包含串聯耦合至各自電阻器之一電晶體。在一些實施例中，此一電晶體通常指稱一「選擇電晶體」或經組態以使一導電路徑能夠流動通過耦合電阻器之一「啟用電晶體」。如圖2中所展示，選擇電晶體204串聯耦合至電阻器202。此外，在一些實施例中，TE 212耦合至一BL且經組態以接收上述設定/重設電壓；選擇電晶體204之一汲極耦合至BE 242，選擇電晶體204之一閘極耦合至一WL且經組態以接收一或多個WL確證信號來使對應RRAM單元200能夠被存取，且電晶體204之一源極耦合至一SL且經組態以接收上述設定/重設電壓。 現參考圖2B，為操作RRAM單元200，由一確證信號透過WL啟動(即，接通)電晶體204，且接著橫跨RRAM單元200施加具有一極性之一電壓(例如，BL具有一正電壓且SL係接地)。因而，BL (及TE 212)處之較高電壓將帶負電之氧離子235自VRD層232拉至覆蓋層222且因此將氧空位233留在VRD層232內，其允許存在於BE 242中之(若干)電子自BE 242分別通過VRD層232及覆蓋層222而最終行進(跳躍)至TE 212。因此，「形成」通過VRD層232之一導電路徑。在形成此一導電路徑之前，電阻器202保持處於HRS。在一些實施例中，在形成導電路徑之後，電阻器202自HRS轉變成LRS，且一相對較高量值之電流流動於BL與SL之間。 現參考圖3A，其繪示根據各種實施例之陣列102之一位元300之一例示圖。如上文所提及，在一些實施例中，陣列102之各位元包含兩個RRAM單元。更明確而言，在圖3A之繪示實施例中，位元300包含彼此平行安置之兩個RRAM單元302及322。RRAM單元302及322實質上各類似於圖2A之RRAM單元200。因而，RRAM單元302包含一可變電阻電阻器304及一串聯耦合電晶體306；RRAM單元322包含一可變電阻電阻器324及一串聯耦合電晶體326。RRAM單元302分別經由電阻器304之一TE、電晶體306之一閘極及電晶體306之一源極耦合至BL 303、WL 305及SL 307之各者；RRAM單元322分別經由電阻器324之一TE、電晶體326之一閘極及電晶體326之一源極耦合至BL 323、WL 325及SL 327之各者。 在一些實施例中，BL 303及323透過BL驅動器104耦合至形成電路110。如圖中所展示，形成電路110包含一電流源電路310。此一電流源電路310經組態以透過各自BL 303及323將一恆定電流310'提供至RRAM單元302及322。在一些實施例中，恆定電流310'可充當彼此競爭之RRAM單元302及322之一「贏者全取」電流以允許位元300被寫入為一邏輯1及一邏輯0，如下文將進一步詳細討論。 在一些實施例中，在將恆定電流310'施加至RRAM單元302及322之前，可由確證信號透過各自WL 305及325接通選擇電晶體306及326。在一些實施例中，可由WL驅動器106提供確證信號。再者，SL 307及327可由SL驅動器108各拉至接地。當將恆定電流310' (例如約50 mA至約100 mA)施加至RRAM單元302及322兩者時，歸因於上述製造可變性，可首先「形成」RRAM單元之一者(例如RRAM單元302)，如圖2B中所描述。基於RRAM單元之上述操作，一旦已形成一RRAM單元，則RRAM單元可自HRS轉變成LRS，且當未形成RRAM單元時，RRAM單元可保持處於HRS。因而，在一些實施例中，大多數施加恆定電流310'可基於歐姆定律之原理來流動通過LRS處之RRAM單元。因此，繼續上述實例，RRAM 單元302 (現處於LRS)贏了RRAM單元322 (仍處於HRS)且因此取得大多數電流310'。相應地，在一些實施例中，可在各位元中之RRAM單元之一者轉變成LRS之後自我終止此一初始「形成」程序。 在一些替代實施例中，形成電路110可包含與一限流器(圖中未展示)耦合之電壓源電路(圖中未展示)。限流器可耦合於電壓源電路與各自耦合RRAM單元(例如302及322)之間。在此等實施例中，電壓源電路可經組態以將一形成電壓提供至RRAM單元302及322以執行一初始形成程序，而限流器可經組態以基於一預定臨限值(例如一最大電流位準)來同時監測流動通過RRAM單元302或RRAM單元322之一電流位準。因而，當首先形成RRAM單元302及322之任一者(例如RRAM單元302)時，RRAM單元302自HRS轉變成LRS。相應地，由所形成之RRAM單元302贏得形成電壓且具有一相對較大位準之一電流自電壓源電路流動通過限流器及RRAM單元302。在一些實施例中，回應於限流器偵測到具有相對較大位準之此一電流超過預定臨限值，限流器可終止初始形成程序。 由於關於將首先形成一位元中之RRAM單元之何者的不可預測性，在一些實施例中，形成電路110可使用一所包含之電壓源(例如圖3B之350)來將一第一電壓(例如約1 V至約2 V)提供至RRAM單元302及322兩者以引起I/O電路112判別何種RRAM單元處於LRS及何種RRAM單元處於HRS。更明確而言，繼續上述實例，歸因於RRAM單元302及322分別呈現之狀態(即，LRS及HRS)之差異，I/O電路112可偵測到一較高電流流動通過RRAM單元302 (LRS)及一較低電流流動通過RRAM單元322 (HRS)。在替代實施例中，I/O電路112不是偵測電流量值之差異，而是可監測存在於各自BL (303及323)或SL (307及327)上之電壓。即，由於不同狀態(不同電阻)，在一特定時間，存在於BL 303或SL 307上之電壓可高於存在於BL 323或SL 327上之電壓。在一些其他實施例中，I/O電流112可比較存在於BL (303及323)或SL (307及327)上之電壓與一參考電壓以判別RRAM單元之各自狀態。相應地，I/O電路112將各RRAM單元呈現之狀態告知形成電路110及認證電路114。 隨後，在一些實施例中，形成電路110可將一第二電壓(例如約3 V)進一步施加至處於LRS之RRAM單元。第二電壓實質上高於第一電壓以將一額外形成程序提供至處於LRS之RRAM單元(例如上述實例中之302)。在一些實施例中，提供此一額外形成程序可有利地提供較佳資料保存能力。且相應地，認證電路114可將各自邏輯狀態選派給RRAM單元302及322。在一些實施例中，認證電路114可將一邏輯1選派給RRAM單元302且將一邏輯0選派給RRAM單元322。在一些其他實施例中，認證電路114可將一邏輯1選派給RRAM單元302且將一邏輯1選派給RRAM單元322。下列討論將使用前一選派，即，LRS對應於一邏輯1且HRS對應於一邏輯0。因而，接著將位元300之RRAM單元302及322各寫入一各自位元資料(分別為一邏輯1及一邏輯0)。 另外或替代地，在一些實施例中，認證電路114可在將第二電壓施加至處於LRS中之RRAN單元之前將邏輯狀態選派給各位元之RRAM單元。因而，認證電路114可在將各RRAM單元呈現之狀態告知認證電路114之後(即，就在施加第一電壓之後)執行選派。 現參考圖3C，其繪示根據各種實施例之陣列102之一位元360之另一例示圖。位元360實質上類似於位元300，只是位元360進一步包含一形成偵測電路390且位元360之RRAM單元各耦合至一各自電流源電路，如下文將描述。例如，在圖3C之繪示實施例中，位元360包含彼此平行安置之兩個RRAM單元362及382。RRAM單元362包含一可變電阻電阻器364及一串聯耦合電晶體366。類似地，RRAM單元382包含一可變電阻電阻器384及一串聯耦合電晶體386。RRAM單元362亦分別經由電阻器364之一TE、電晶體366之一閘極及電晶體366之一源極耦合至BL 363、WL 365及SL 367之各者。類似地，RRAM單元382分別經由電阻器384之一TE、電晶體386之一閘極及電晶體386之一源極耦合至BL 383、WL 385及SL 387之各者。 不同於圖3A之位元300，在一些實施例中，位元360之各RRAM單元耦合至形成電路110之一各自電流源電路。如圖中所展示，RRAM單元362經由BL 363耦合至電流源電路312，且RRAM單元382經由BL 383耦合至電流源電路314。在一些實施例中，形成偵測電路390包含分別耦合至RRAM單元362及382之兩個輸入端391及393。更明確而言，輸入端391耦合於電阻器364之一BE與電晶體366之一汲極之間，且輸入端393耦合於電阻器384之一BE與電晶體386之一汲極之間。形成偵測電路390包含耦合至形成電路110之電流源電路312及314的一輸出端395。在一些實施例中，電流源電路312及314之各者實質上類似於電流源電路310。即，電流源電路312經組態以將一恆定電流312'提供至RRAM單元362，且電流源電路314經組態以將一恆定電流314'提供至RRAM單元382。 在一些實施例中，位元360之操作實質上類似於位元300之上述操作，只是位元360之初始形成程序由形成偵測電路390判定。類似地，在將恆定電流312'及314'各施加至RRAM單元362及382之前，可由各自確證信號透過WL 365及385接通選擇電晶體366及386。在一些實施例中，可由WL驅動器106提供確證信號。再者，可由SL驅動器108將SL 367及387各拉至接地。在一些實施例中，恆定電流312'及314'近似處於一相同電流位準，例如約50 mA至約100 mA。當將恆定電流312'及314'各施加至RRAM單元362及382時，歸因於上述製造變化，可首先「形成」RRAM單元之一者，例如RRAM單元362。基於RRAM單元之上述操作，一旦已形成一RRAM單元，則RRAM單元可自HRS轉變成LRS，且當未形成RRAM單元時，RRAM單元可保持處於HRS。 在一些實施例中，形成偵測電路390經組態以監測電阻器364及384之電阻。一旦形成偵測電路390偵測到電阻器364與384之間的一實質電阻差異，則形成偵測電路390可引起電流源電路312及314停止提供電流312'及314'。因而，基於偵測到一實質電阻差異來終止RRAM單元之一者(即，轉變成LRS狀態之單元)之初始形成程序。在上文所描述之類似操作(即，將一第一電壓各施加至RRAM單元362及382以允許I/O電路112判別何種RRAM單元處於LRS及何種RRAM單元處於HRS，且將一第二電壓施加至處於LRS之RRAM單元以較佳地保存資料)之後，RRAM單元362及382可各被選派一各自邏輯狀態。繼續上述實例，將RRAM單元362 (現處於LRS)寫入一邏輯1，且將RRAM單元382 (現處於HRS)寫入一邏輯0。 類似地，在一些替代實施例中，形成電路110可包含分別耦合至RRAM單元362及382之兩個電壓源電路(圖中未展示)，且進一步包含耦合於各自電壓源電路與RRAM單元之間的兩個限流器。此等電壓源電路及限流器之功能實質上類似於耦合至位元300之電壓源電路及限流器，因此省略耦合至位元360之電壓源電路及限流器之操作之討論。 在一些實施例中，橫跨陣列102之複數個位元之各者可遵循上述操作以被寫入一邏輯1及一邏輯0。總言之，歸因於初始形成程序之不可預測性，吾人無法預測將首先形成各位元中之RRAM單元之何者，即，何種RRAM單元將寫入一邏輯1。因而，橫跨陣列102隨機分佈邏輯1及邏輯0。根據本揭露之一些實施例，認證電路114 (圖1)可挑選所寫入之邏輯1或邏輯0來產生一唯一且不可預測之PUF簽章，其有利於使PUF簽章更可靠。 如上文所提及，將橫跨陣列102之複數個位元配置成三維行列組態。圖4A、圖4B及圖4C係各繪示根據本揭露之各種實施例之陣列102之部分的例示性電路圖。應注意，圖4A至圖4C之電路圖係僅供說明之實例。因此，在本揭露之範疇內，各種其他組態之任何者可用於實施陣列102。 現參考圖4A，陣列102包含8個位元：402、404、406、408、410、412、414及416，其中各位元包含兩個RRAM單元。儘管圖4A中僅展示8個位元，但在本揭露之範疇內，任何所要數目個位元可包含於陣列102中。位元402包含RRAM單元402-1及402-2；位元404包含RRAM單元404-1及404-2；位元406包含RRAM單元406-1及406-2；位元408包含RRAM單元408-1及408-2；位元410包含RRAM單元410-1及410-2；位元412包含RRAM單元412-1及412-2；位元414包含RRAM單元414-1及414-2；位元416包含RRAM單元416-1及416-2。更明確而言，各RRAM單元包含串聯耦合之一電阻器及一電晶體，如圖2A之例示性RRAM單元200中所展示。為清楚起見，圖4A (及圖4B及圖4C)中未展示各RRAM單元之各自電阻器及電晶體之元件符號。 如圖中所展示，陣列102進一步包含BL 401-1、401-2、401-3及401-4、WL 403-1、403-2、403-3及403-4及SL 405-1、405-2、405-3及405-4。在一些實施例中，沿Y方向(例如行)水平配置BL 401-1、401-2、401-3及401-4，分別沿X方向(例如列)水平配置WL 403-1、403-2、403-3及403-4及SL 405-1、405-2、405-3及405-4。再者，各BL與複數對WL及SL相交，且在相交點處，一RRAM單元垂直(即，沿Z方向)安置於共同BL與各自SL之間，其中各自WL安置於SL與共同BL之間。例如，RRAM單元402-1、402-2、410-1及410-2分別安置於BL 401-1與WL及SL對(403-1及405-1)、(403-2及405-2)、(403-3及405-3)及(403-4及405-4)之間。此外，WL 403-1安置於BL 401-1與405-1之間；WL 403-2安置於BL 401-1與405-2之間；WL 403-3安置於BL 401-1與405-3之間；WL 403-4安置於BL 401-1與405-4之間。 然而，應瞭解，圖4A至圖4C之繪示實施例係僅供說明之實例。BL (401-1、401-2、401-3、401-4等等)、WL (403-1、403-2、403-3、403-4等等)及SL (405-1、405-2、405-3、405-4等等)可依各種組態之任何者佈局。例如，在一些實施例中，沿X方向配置BL (401-1、401-2、401-3、401-4等等)，與BL平行地(即，亦沿X方向)配置SL (405-1、405-2、405-3、405-4等等)，且垂直於SL及BL (即，沿Y方向)配置WL (403-1、403-2、403-3、403-4等等)。 在一些實施例中，當如同圖4A之實施例般配置陣列102之位元時，可藉由透過各自BL施加一恆定電流來將各位元寫入一邏輯1及一邏輯0，如上文所描述。例如，透過BL 401-1將一恆定電流施加至位元402及410，接著，分別形成(例如)位元402之RRAM單元402-1及位元410之RRAM單元410-2。隨後，在相對於圖3B所描述之操作之後，由I/O電路112判定各RRAM單元之狀態。在圖4A之實例中，在一些實施例中，I/O電路112可藉由監測存在於一各自耦合SL (例如405-1、405-2、405-3、405-4等等)上之一電壓來判定各RRAM單元之狀態。相應地，將邏輯1分別選派給RRAM單元402-1及410-2，且將邏輯0分別選派給RRAM單元402-2及410-1。因此，認證電路114接著使用呈現於RRAM單元402-1及410-2上之邏輯1或呈現於RRAM單元402-2及410-1上之邏輯0來產生一PUF簽章或PUF簽章之部分。 圖4B繪示實質上類似於圖4A之一電路圖，只是位元418、420、422、424、426、428、430及432各包含各耦合至一各自不同BL之兩個RRAM單元。因此，為清楚起見，圖4A中之BL、WL及SL之元件符號繼續用於圖4B中。更明確而言，位元418之RRAM單元418-1及418-2各分別耦合至BL 401-1及401-2，但耦合至共同WL 403-1及SL 405-1；位元420之RRAM單元420-1及420-2各分別耦合至BL 401-1及401-2，但耦合至共同WL 403-2及SL 405-2；位元422之RRAM單元422-1及422-2各分別耦合至BL 401-1及401-2，但耦合至共同WL 403-3及SL 405-3；位元424之RRAM單元424-1及424-2各分別耦合至BL 401-1及401-2，但耦合至共同WL 403-4及SL 405-4；位元426之RRAM單元426-1及426-2各分別耦合至BL 401-3及401-4，但耦合至共同WL 403-1及SL 405-1；位元428之RRAM單元428-1及428-2各分別耦合至BL 401-3及401-4，但耦合至共同WL 403-2及SL 405-2；位元430之RRAM單元430-1及430-2各分別耦合至BL 401-3及401-4，但耦合至共同WL 403-3及SL 405-3；位元432之RRAM單元432-1及432-2各分別耦合至BL401-3及401-4，但耦合至共同WL 403-4及SL 405-4。 圖4C繪示實質上類似於圖4A之另一電路圖，只是位元434、436、438及440各包含各耦合至各自不同BL、WL及SL之兩個RRAM單元。例如，位元434之RRAM單元434-1及434-2各分別耦合至BL 401-1、WL 403-1及SL 405-1及BL 401-2、WL 403-2及SL 405-2；位元436之RRAM單元436-1及436-2各分別耦合至BL 401-1、WL 403-3及SL 405-3及BL 401-2、WL 403-4及SL 405-4；位元438之RRAM單元438-1及438-2各分別耦合至BL 401-3、WL 403-1及SL 405-1及BL 401-4、WL 403-2及SL 405-2；位元440之RRAM單元440-1及440-2各分別耦合至BL 401-3、WL 403-3及SL 405-3及BL 401-4、WL 403-4及SL 405-4。 圖5繪示根據各種實施例之使用每位元包含兩個RRAM單元之一RRAM陣列來產生一PUF簽章之一方法500之一流程圖。在各種實施例中，方法500之操作由圖1至圖4C中所繪示之各自組件執行。為了討論，將結合圖1至圖4C描述方法500之下列實施例。方法500之繪示實施例僅為一實例。因此，應瞭解，可在本揭露之範疇內省略、重新排序及/或新增各種操作之任何者。 方法500開始於操作502，其中根據各種實施例，提供一RRAM陣列，其中該RRAM陣列之各位元包含兩個RRAM單元。此一RRAM陣列可經繪示為相對於圖4A至圖4C之電路圖之一者。 方法500繼續至操作504，其中根據各種實施例，對RRAM陣列之各位元施加一或多個恆定電流。例如，在圖3A之繪示實施例中，對位元300之RRAM單元提供一共同恆定電流。因而，可在形成RRAM單元之一者(處於LRS)之後自我終止形成程序。例如，在圖3C之繪示實施例中，對位元360之RRAM單元各施加一各自不同恆定電流。因而，可在形成偵測電路390判定兩個RRAM單元之間存在一實質差異時終止形成程序。 方法500繼續至操作506，其中根據各種實施例，耦合至RRAM陣列之一I/O電路判定形成各位元中之何種RRAM單元。在一些實施例中，可由一形成電路(例如110)將一第一電壓(約1 V至約2 V)施加至各位元中之兩個RRAM單元，接著，I/O電路(例如112)藉由監測流動通過RRAM單元之電流或存在於各自耦合BL或SL上之電壓來判別兩個RRAM單元之狀態(即，HRS及LRS)。在一些實施例中，在操作506期間，可將各位元中之RRAM單元之判定狀態提供至認證電路114以選派各自邏輯狀態(例如一邏輯1或一邏輯0)。 方法500繼續至操作508，其中根據各種實施例，將實質上高於第一電壓(操作506)之一第二電壓施加至各位元之所形成之RRAM單元。即，將第二電壓施加至已自HRS轉變成LRS之各位元之RRAM單元。在一些實施例中，第二電壓係約3 V。施加至所形成之RRAM單元之此一實質上較高電壓可將較佳資料保存有利地提供至所形成之RRAM單元。在一些實施例中，在將第二電壓施加至各位元之所形成之RRAM單元之後，認證電路114可將一邏輯1選派給所形成之RRAM單元且將一邏輯0選派給未形成之RRAM單元(或反之亦然)。 方法500繼續至操作510，其中根據各種實施例，認證電路114橫跨RRAM陣列使用邏輯1或邏輯0來產生一PUF簽章。如上文所描述，由於邏輯1及0橫跨RRAM陣列隨機分佈，所以基於此隨機分佈之邏輯1或0所產生之PUF簽章可更可靠。 在一實施例中，揭露一種記憶體裝置。該記憶體裝置包含：一記憶體陣列，其包括複數個位元，其中各位元包括各具有一可變電阻之兩個記憶體單元；一形成電路，其耦合至該複數個位元且經組態以引起一第一位元之一第一記憶體單元處於一低電阻狀態；及一認證電路，其耦合至該複數個位元，該認證電路經組態以將一邏輯狀態選派給該第一位元之該第一記憶體單元且使用該第一位元之該第一記憶體單元之該邏輯狀態來產生一物理不可複製功能(PUF)簽章。 在另一實施例中，一種記憶體裝置包含：一記憶體陣列，其包括複數個位元，其中各位元包括各具有一可變電阻之兩個電阻式隨機存取記憶體(RRAM)單元；一形成電路，其耦合至該複數個位元且經組態以引起一第一位元之一第一RRAM單元處於一低電阻狀態；及一認證電路，其耦合至該複數個位元，該認證電路經組態以將一邏輯狀態選派給該第一位元之該第一RRAM單元且使用該第一位元之該第一RRAM單元之該邏輯狀態來產生一物理不可複製功能(PUF)簽章。 在又一實施例中，一種記憶體裝置包含：一記憶體陣列，其包括複數個位元，其中各位元包括各具有一可變電阻之兩個記憶體單元；一形成電路，其耦合至該複數個位元且經組態以引起一第一位元之第一記憶體單元及第二記憶體單元分別轉變成一低電阻狀態及保存處於一高電阻狀態；及一認證電路，其耦合至該複數個位元，該認證電路經組態以將第一邏輯狀態及第二邏輯狀態分別選派給該第一位元之該第一記憶體單元及該第二記憶體單元且使用該第一位元之該第一邏輯狀態或該第二邏輯狀態來產生一物理不可複製功能(PUF)簽章。 上文已概述若干實施例之特徵，使得一般技術者可較佳理解本揭露之態樣。熟悉技術者應瞭解，其可易於將本揭露用作用於設計或修改用於實施相同目的及/或達成本文中所引入之實施例之相同優點之其他程序及結構的一基礎。熟悉技術者亦應認知，此等等效建構不應背離本揭露之精神及範疇，且其可在不背離本揭露之精神及範疇的情況下對本文作出各種改變、替換及更改。
100‧‧‧記憶體裝置
102‧‧‧電阻式隨機存取記憶體(RRAM)單元陣列
104‧‧‧位元線(BL)驅動器
106‧‧‧字線(WL)驅動器
108‧‧‧選擇線(SL)驅動器
110‧‧‧形成電路
112‧‧‧輸入/輸出(I/O)電路
114‧‧‧認證電路
116‧‧‧控制邏輯電路
200‧‧‧RRAM單元
202‧‧‧電阻器
204‧‧‧電晶體
212‧‧‧頂部電極(TE)
222‧‧‧覆蓋層
232‧‧‧可變電阻介電(VRD)層
233‧‧‧氧空位
235‧‧‧帶負電之氧離子
242‧‧‧底部電極(BE)
300‧‧‧位元
302‧‧‧RRAM單元
303‧‧‧位元線(BL)
304‧‧‧電阻器
305‧‧‧字線(WL)
306‧‧‧電晶體
307‧‧‧選擇線(SL)
310‧‧‧電流源電路
310'‧‧‧恆定電流
312‧‧‧電流源電路
312'‧‧‧恆定電流
314‧‧‧電流源電路
314'‧‧‧恆定電流
322‧‧‧RRAM單元
323‧‧‧BL
324‧‧‧電阻器
325‧‧‧WL
326‧‧‧電晶體
327‧‧‧SL
350‧‧‧電壓源
360‧‧‧位元
362‧‧‧RRAM單元
363‧‧‧BL
364‧‧‧電阻器
365‧‧‧WL
366‧‧‧電晶體
367‧‧‧SL
382‧‧‧RRAM單元
383‧‧‧BL
384‧‧‧電阻器
385‧‧‧WL
386‧‧‧電晶體
387‧‧‧SL
390‧‧‧形成偵測電路
391‧‧‧輸入端
393‧‧‧輸入端
395‧‧‧輸出端
401-1‧‧‧BL
401-2‧‧‧BL
401-3‧‧‧BL
401-4‧‧‧BL
402‧‧‧位元
402-1‧‧‧RRAM單元
402-2‧‧‧RRAM單元
403-1‧‧‧WL
403-2‧‧‧WL
403-3‧‧‧WL
403-4‧‧‧WL
404‧‧‧位元
404-1‧‧‧RRAM單元
404-2‧‧‧RRAM單元
405-1‧‧‧SL
405-2‧‧‧SL
405-3‧‧‧SL
405-4‧‧‧SL
406‧‧‧位元
406-1‧‧‧RRAM單元
406-2‧‧‧RRAM單元
408‧‧‧位元
408-1‧‧‧RRAM單元
408-2‧‧‧RRAM單元
410‧‧‧位元
410-1‧‧‧RRAM單元
410-2‧‧‧RRAM單元
412‧‧‧位元
412-1‧‧‧RRAM單元
412-2‧‧‧RRAM單元
414‧‧‧位元
414-1‧‧‧RRAM單元
414-2‧‧‧RRAM單元
416‧‧‧位元
416-1‧‧‧RRAM單元
416-2‧‧‧RRAM單元
418‧‧‧位元
418-1‧‧‧RRAM單元
418-2‧‧‧RRAM單元
420‧‧‧位元
420-1‧‧‧RRAM單元
420-2‧‧‧RRAM單元
422‧‧‧位元
422-1‧‧‧RRAM單元
422-2‧‧‧RRAM單元
424‧‧‧位元
424-1‧‧‧RRAM單元
424-2‧‧‧RRAM單元
426‧‧‧位元
426-1‧‧‧RRAM單元
426-2‧‧‧RRAM單元
428‧‧‧位元
428-1‧‧‧RRAM單元
428-2‧‧‧RRAM單元
430‧‧‧位元
430-1‧‧‧RRAM單元
430-2‧‧‧RRAM單元
432‧‧‧位元
432-1‧‧‧RRAM單元
432-2‧‧‧RRAM單元
434‧‧‧位元
434-1‧‧‧RRAM單元
434-2‧‧‧RRAM單元
436‧‧‧位元
436-1‧‧‧RRAM單元
436-2‧‧‧RRAM單元
438‧‧‧位元
438-1‧‧‧RRAM單元
438-2‧‧‧RRAM單元
440‧‧‧位元
440-1‧‧‧RRAM單元
440-2‧‧‧RRAM單元
500‧‧‧方法
502‧‧‧操作
504‧‧‧操作
506‧‧‧操作
508‧‧‧操作
510‧‧‧操作
自結合附圖來閱讀之[實施方式]最佳理解本揭露之態樣。應注意，各種構件未必按比例繪製。事實上，為使討論清楚，可任意增大或減小各種構件之尺寸。 圖1繪示根據一些實施例之包含一電阻式隨機存取記憶體(RRAM)陣列之一記憶體裝置之一例示性方塊圖。 圖2A繪示根據一些實施例之圖1之RRAM陣列中之一RRAM單元之一例示性混合佈局。 圖2B繪示根據一些實施例之圖2A之RRAM單元之一例示性操作。 圖3A繪示根據一些實施例之圖1之RRAM陣列中之一位元及一形成電路之一部分之一例示性混合佈局。 圖3B繪示根據一些實施例之圖3A之位元及圖1之形成電路之另一部分之一例示性混合佈局。 圖3C繪示根據一些實施例之圖1之RRAM陣列中之另一位元及形成電路之又一部分之一例示性佈局。 圖4A繪示根據一些實施例之圖1之RRAM陣列之一例示性電路圖。 圖4B繪示根據一些實施例之圖1之RRAM陣列之另一例示性電路圖。 圖4C繪示根據一些實施例之圖1之RRAM陣列之又一例示性電路圖。 圖5繪示根據一些實施例之使用圖1之RRAM陣列來產生一PUF簽章之一方法之一流程圖。
Claims (1)
- 一種記憶體裝置，其包括： 一記憶體陣列，其包括複數個位元，其中各位元包括各具有一可變電阻之兩個記憶體單元； 一形成電路，其耦合至該複數個位元且經組態以引起一第一位元之一第一記憶體單元處於一低電阻狀態；及 一認證電路，其耦合至該複數個位元，該認證電路經組態以將一邏輯狀態選派給該第一位元之該第一記憶體單元且使用該第一位元之該第一記憶體單元之該邏輯狀態來產生一物理不可複製功能(PUF)簽章。
Applications Claiming Priority (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US201662427550P | 2016-11-29 | 2016-11-29 | |
| US62/427,550 | 2016-11-29 | ||
| US15/435,082 US9997244B1 (en) | 2016-11-29 | 2017-02-16 | RRAM-based authentication circuit |
| US15/435,082 | 2017-02-16 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| TW201833922A true TW201833922A (zh) | 2018-09-16 |
Family
ID=62190991
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| TW106136562A TW201833922A (zh) | 2016-11-29 | 2017-10-24 | 基於電阻式隨機存取記憶體的認證電路 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US9997244B1 (zh) |
| CN (1) | CN108122579A (zh) |
| TW (1) | TW201833922A (zh) |
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| US11864474B2 (en) | 2022-03-17 | 2024-01-02 | International Business Machines Corporation | ReRAM analog PUF using filament location |
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- 2017-10-24 TW TW106136562A patent/TW201833922A/zh unknown
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|---|---|
| US20180151224A1 (en) | 2018-05-31 |
| CN108122579A (zh) | 2018-06-05 |
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