CN112802519B - 随机位元电路 - Google Patents

Abstract

本发明公开了一种随机位元电路，随机位元电路包括由不同字元线控制的四个储存单元。第一储存单元及第二储存单元是在第一方向上依序设置，而第一储存单元及第三储存单元是在与第一方向垂直的第二方向上依序设置。第三储存单元及第四储存单元是在第一方向上依序设置。第一储存单元及第四储存单元相串联，而第二储存单元及第三储存单元相串联。

Description

随机位元电路

技术领域

本发明是有关于一种随机位元电路，特别是一种能够补偿制程条件梯度的随机位元电路。

背景技术

为了避免电子装置遭到未授权者的存取，电子装置的制造厂商才需要投资可观的时间及金钱来发展保护机制来避免外在威胁。举例来说，物理不可复制函数(physicalunclonable function，PUF)电路就常被用来保护系统以免受到物理攻击或逆向工程。物理不可复制函数电路可以根据自身无法预测的物理特性产生随机位元。

然而，即使物理不可复制函数电路可以根据其物理特性产生随机位元，其产生的随机位元的随机程度则并非总是完美的。举例来说，晶片的制程条件并非完全平均，因此制程条件常会有梯度，当制程条件的梯度较明显时，就会导致有些物理不可复制函数电路更倾向于产生特定数值，例如1或0的随机位元，使得随机位元不再完全无法预测。

发明内容

本发明的一实施例提供一种随机位元电路，随机位元电路包括第一储存单元、第二储存单元、第三储存单元及第四储存单元。

第一储存单元具有第一端、第二端及控制端，第一储存单元的控制端耦接于第一字元线。第二储存单元具有第一端、第二端及控制端，第二储存单元的控制端耦接于第二字元线。第三储存单元具有第一端、第二端及控制端，第三储存单元的第一端耦接于第二储存单元的第二端，而第三储存单元的控制端耦接于第三字元线。第四储存单元具有第一端、第二端及控制端，第四储存单元的第一端耦接于第一储存单元的第二端，而第四储存单元的控制端耦接于第四字元线。

第一储存单元及第二储存单元在第一方向上彼此相邻设置，第一储存单元及第三储存单元在第二方向上彼此相邻设置，且第一方向与第二方向垂直。第三储存单元及第四储存单元在第一方向上彼此相邻设置。

附图说明

图1是本发明一实施例的随机位元电路的示意图。

图2是图1的随机位元电路在读取操作中所接收的电压示意图。

图3是本发明另一实施例的随机位元电路的示意图。

图4是本发明另一实施例的随机位元电路的示意图。

图5是本发明另一实施例的随机位元电路的示意图。

图6是本发明另一实施例的随机位元电路的示意图。

图7是本发明另一实施例的随机位元电路的示意图。

图8是本发明另一实施例的随机位元电路的示意图。

其中，附图标记说明如下：

100、200、300、400、500、600、700:随机位元电路

SC1A至SC16A、SC1B至SC4B、SC1C至SC4C、SC1D至SC4D:储存单元

WL1至WL16:字元线

SL:源极线

BL:位元线

X:第一方向

Y:第二方向

VOP:操作电压

VDA:失能电压

2VPP:写入电压

VPP:电压

VB:系统参考电压

110:电阻元件

120、220、320、420:选择晶体管

130:电压控制电路

B1、B2、B3、B4:分支

VR:可变电阻层

TE:顶部电极

BE:底部电极

210:磁阻元件

FL:自由层

PL:固定层

TB:穿隧层

310:层迭栅极晶体管

410:浮接栅极晶体管

具体实施方式

图1是本发明一实施例的随机位元电路100的示意图。随机位元电路100包括储存单元SC1A、SC2A、SC3A及SC4A。

储存单元SC1A具有第一端、第二端及控制端，储存单元SC1A的控制端耦接于字元线WL1。储存单元SC2A具有第一端、第二端及控制端，储存单元SC2A的控制端耦接于字元线WL2。储存单元SC3A具有第一端、第二端及控制端，储存单元SC3A的第一端耦接于储存单元SC2A的第二端，而储存单元SC3A的控制端耦接于字元线WL3。储存单元SC4A具有第一端、第二端及控制端，储存单元SC4A的第一端耦接于储存单元SC1A的第二端，而储存单元SC4A的控制端耦接于字元线WL4。

此外，储存单元SC1A的第一端及储存单元SC2A的第一端可耦接于源极线SL，而储存单元SC3A的第二端及储存单元SC4A的第二端可耦接于位元线BL。

在有些实施例中，储存单元SC1A、SC2A、SC3A及SC4A可以是可变电阻随机存取记忆体(random-access memory，ReRAM)单元，并且可具有相同的结构。举例来说，储存单元SC1A可包括电阻元件110及选择晶体管120。

电阻元件110具有顶部电极TE、底部电极BE及可变电阻层VR。顶部电极TE耦接于储存单元SC1A的第一端，而可变电阻层VR设置在顶部电极TE及底部电极BE之间。选择晶体管120具有第一端、第二端及控制端，选择晶体管120的第一端可耦接于电阻元件110的底部电极BE，选择晶体管120的第二端耦接于储存单元SC1A的第二端，而选择晶体管120的控制端可耦接于储存单元SC1A的控制端。

在图1中，储存单元SC1A及储存单元SC2A会沿着第一方向X相邻设置，而储存单元SC3A及储存单元SC4A会沿着第一方向X相邻设置。此外，储存单元SC1A及储存单元SC3A会沿着与第一方向X垂直的第二方向Y相邻设置。在此情况下，储存单元SC1A及储存单元SC4A会串联成第一分支B1，而储存单元SC2A及储存单元SC3A会串联成第二分支B2。在有些实施例中，随机位元电路100可以执行注册操作来对两条分支B1及B2中的储存单元进行写入，而根据两条分支B1及B2的储存单元的写入状态即可判断随机位元的数值。

在注册操作中，源极线SL可接收写入电压2VPP，而位元线BL可接收系统参考电压VB。此外，字元线WL1、WL2、WL3及WL4可接收操作电压VOP，因此储存电路SC1A、SC2A、SC3A及SC4A的选择晶体管120将会被导通。

在有些实施例中，如果储存单元SC1A、SC2A、SC3A及SC4A尚未被写入，则储存单元SC1A、SC2A、SC3A及SC4A中的电阻元件110将会维持在高阻值。在此情况下，在第一分支B1中，写入电压2VPP将由储存单元SC1A及SC4A分压，而在第二分支B2中，写入电压2VPP则将由储存单元SC2A及SC3A分压。在有些实施例中，由于储存单元SC1A、SC2A、SC3A及SC4A的阻值实质上会相当接近，因此储存单元SC1A、SC2A、SC3A及SC4A所承受的分压也会接近相等。在此情况下，储存单元SC1A的第二端及储存单元SC1B的第二端的电压将会接近于写入电压2VPP的一半，亦即电压VPP。此时，若电压VPP已大到足以将储存单元写入，则储存单元SC1A、SC2A、SC3A及SC4A都会处在可能被写入的状态。

然而，由于储存单元SC1A、SC2A、SC3A及SC4A的物理特性有所差异，因此有些储存单元将会比较快被写入。举例来说，如果储存单元SC3A最先被写入，则储存单元SC3A的电阻元件110的阻值会迅速下降，使得储存单元SC2A的第二端的电压被下拉。因此，储存单元SC2A的第一端及第二端之间的电压会变大，导致储存单元SC2A将更容易被写入。再者，一旦储存单元SC2A及SC3A被写入，储存单元SC2A及SC3A的阻值都将变小，使得流经第二分支B2的电流将会提升。由于写入电压2VPP通常是由电荷泵产生，而电荷泵的驱动能力相当有限，因此当第二分支B2上的电流增加时，也将使得电荷泵难以负荷，而导致写入电压2VPP的数值降低。如此一来，储存单元SC1A及SC4A将难以被写入。在有些实施例中，透过感测写入电压2VPP下降的状况，就可以判断注册操作是否完成。

另一方面，如果储存单元SC1A最先被写入，则储存单元SC1A的电阻元件110的阻值会迅速下降，使得储存单元SC4A的第一端的电压提高。因此，储存单元SC4A的第一端及第二端之间的电压会变大，导致储存单元SC4A将更容易被写入。再者，一旦储存单元SC1A及SC4A被写入，储存单元SC1A及SC4A的阻值都将变小，使得流经第一分支B1的电流将会提升。如此一来，写入电压2VPP的数值将会降低，使得储存单元SC2A及SC3A不会被写入。

在图1中，随机位元电路100还可包括电压控制电路130，电压控制电路130可耦接于储存单元SC1A的第二端、储存单元SC2A的第二端、字元线WL1、WL2、WL3及WL4。在注册操作中，电压控制电路130可以侦测储存单元SC1A的第二端电压及储存单元SC2A的第二端电压。若储存单元SC2A的第二端的电压产生明显变化，例如明显提升或明显降低时，表示储存单元SC2A及/或SC3A可能已被写入。在此情况下，电压控制电路130可对字元线WL1及WL4施加失能电压VDA以使储存单元SC1A及SC4A的选择晶体管被截止，此时储存单元SC1A及SC4A即为失能状态，以免储存单元SC1A及SC4A被写入。相似地，若储存单元SC1A的第二端的电压产生明显变化，表示储存单元SC1A及/或SC4A可能已被写入。在此情况下，电压控制电路130可对字元线WL2及WL3施加失能电压VDA以使储存单元SC2A及SC3A的选择晶体管被截止，此时储存单元SC2A及SC3A即为失能状态，以免储存单元SC2A及SC3A被写入。

然而，在有些实施例中，如果先被写入的储存单元所在的分支产生了较高的电流，使得写入电压2VPP能够即时被下拉，进而能够避免另一分支中的储存单元被写入，则也可根据系统的需求而将电压控制电路130省略。

在随机位元电路100完成注册操作后，分支B1及B2中的其中一者的储存单元将会被写入，而另一者中的储存单元则不会被写入。因此，在注册操作之后，就可以根据分支B1及B2中储存单元SC1A、SC2A、SC3A及SC4A的写入状态来判断随机位元电路100所产生的随机位元的数值。

图2是随机位元电路100在读取操作中所接收的电压示意图。在图2中，源极线SL可接收读取电压VR，而位元线BL可以接收系统参考电压VB。再者，字元线WL1及WL4可以接收操作电压VOP以导通储存单元SC1A及SC4A中的选择晶体管120。此外，字元线WL2及WL3可以接收系统参考电压VB，因此储存单元SC2A及SC3A中的选择晶体管120将被截止。在有些实施例中，系统参考电压VB及失能电压VDA可以是相同的电压。也就是说，在读取操作中，储存单元SC1A及SC4A中的选择晶体管120将会被导通，而储存单元SC2A及SC3A中的选择晶体管120将被截止。在此情况下，若储存单元SC1A及SC4A在注册操作完成后已被写入，则第一分支B1将产生显着的电流至位元线BL。然而，若储存单元SC1A及SC4A在注册操作完成后仍未被写入，则第一分支B1将不会产生显着的电流至位元线BL。因此，透过感测位元线BL上的电流，就可以判断随机位元电路100所产生的随机位元的数值。举例来说，若在读取操作中，在位元线BL上感测到显着电流时，就可将随机位元的数值判断为1，而若在读取操作中，在位元线BL上并未感测到显着电流时，就可将随机位元的数值判断为0。

再者，由于储存单元SC1A、SC2A、SC3A及SC4A是以质心对称的方式排列，因此两条分支B1及B2将包括设置在不同位置的储存单元。因此，虽然制程条件梯度可能会导致不同位置的储存单元具有不同的写入特性，也就是说，在不同位置的储存单元可能被写入的难易程度会有所不同，但是透过质心对称的排列方式，随机位元电路100将可以对此差异进行补偿。

举例来说，若制程条件梯度是沿着第一方向X分布，则储存单元SC1A及SC3A的写入难易度可能会与储存单元SC2A及SC4A的写入难易度不同。然而，由于储存单元SC1A及SC3A是在比较近似的制程条件下被制造，因此两者的写入难易度较为相近，而储存单元SC2A及SC4A是在比较近似的制程条件下被制造，因此两者的写入难易度也较为相近。也就是说，分支B1及B2将各包括一个比较容易被写入的储存单元及一个比较难被写入的储存单元。如此一来，在注册操作中，第一分支B1中的储存单元被写入的机率仍然会与第二分支B2中储存单元被写入的机率非常相近。因此，因为制程条件梯度造成随机位元数值具有特定倾向的情况就可以获得补偿，使得在制程条件梯度存在的情况下，随机位元电路100仍然可以产生数值无法被预测的随机位元。

此外，若制程条件梯度是沿着第二方向Y分布，则储存单元SC1A及SC2A的写入难易度可能会与储存单元SC3A及SC4A的写入难易度不同。然而，由于储存单元SC1A及SC2A是在比较近似的制程条件下被制造，因此两者的写入难易度较为相近，而储存单元SC3A及SC4A是在比较近似的制程条件下被制造，因此两者的写入难易度也较为相近。也就是说，分支B1及B2仍将各包括一个比较容易被写入的储存单元及一个比较难被写入的储存单元。如此一来，在注册操作中，第一分支B1中的储存单元被写入的机率仍然会与第二分支B2中储存单元被写入的机率非常相近，因此随机位元电路100可以产生数值无法被预测的随机位元。

也就是说，由于储存单元SC1A、SC2A、SC3A及SC4A会分别设置在两条分支当中，并以质心对称的方式排列，因此因为制程条件梯度造成在特定位置上的储存单元比较容易被写入而导致随机位元数值具有特定倾向的情况就可以获得补偿，也因此在制程条件梯度存在的情况下，随机位元电路100所产生的随机位元仍能保持一定的随机性。

在图1中，储存单元SC1A、SC2A、SC3A及SC4A可以是可变电阻随机存取记忆体单元。然而，在有些其他实施例中，储存单元SC1A、SC2A、SC3A及SC4A也可以由其他种类的记忆体单元来实作。

图3是本发明一实施例的随机位元电路200。随机位元电路200及随机位元电路100具有相似的结构，并且可根据相似的原理操作。然而，随机位元电路200中的储存单元SC1B、SC2B、SC3B及SC4B可以是磁阻式随机存取记忆体(magnetic random-access memory，MRAM)单元。举例来说，储存单元SC1B可包括磁阻元件210及选择晶体管220。磁阻元件210具有自由层(free layer)FL、固定层(pinned layer)PL及穿隧层(tunnel barrier)TB，磁阻元件210的自由层FL可耦接于储存单元SC1B的第一端，而磁阻元件210的穿隧层TB可设置在自由层FL及固定层PL之间。选择晶体管220具有第一端、第二端及控制端，选择晶体管220的第一端可耦接于磁阻元件210的固定层PL，选择晶体管220的第二端可耦接于储存单元SC1B的第二端，而选择晶体管220的控制端可耦接于储存单元SC1B的控制端。

在有些实施例中，储存单元SC1B、SC2B、SC3B及SC4B与储存单元SC1A、SC2A、SC3A及SC4A的操作型态相似。举例来说，储存单元SC1B、SC2B、SC3B及SC4B都可利用高压写入，且在被写入后，储存单元SC1B、SC2B、SC3B及SC4B的阻值将会降低。因此透过调整对应的电压，随机位元电路100的注册操作及读取操作就可以适用于随机位元电路200。

图4是本发明一实施例的随机位元电路300的示意图。随机位元电路300及随机位元电路100具有相似的结构，并可根据相似的原理操作。然而，随机位元电路300的储存单元SC1C、SC2C、SC3C及SC4C可以是快闪记忆体单元。举例来说，储存单元SC1C可包括层迭栅极(stacked gate)晶体管310及选择晶体管320。层迭栅极晶体管310具有第一端、第二端及控制栅极端，层迭栅极晶体管310的第一端可耦接于储存单元SC1C的第一端。层迭栅极晶体管310的控制栅极端具有层迭的栅极结构。选择晶体管320具有第一端、第二端及控制端，选择晶体管320的第一端可耦接于层迭栅极晶体管310的第二端，选择晶体管320的第二端可耦接于储存单元SC1C的第二端，而选择晶体管320的控制端可耦接于储存单元SC1C的控制端。

在有些实施例中，储存单元SC1C、SC2C、SC3C及SC4C与储存单元SC1A、SC2A、SC3A及SC4A的操作型态相似。举例来说，储存单元SC1C、SC2C、SC3C及SC4C都可利用高压写入，且在被写入后，储存单元SC1C、SC2C、SC3C及SC4C的阻值将会降低。因此透过调整对应的电压，随机位元电路100的注册操作及读取操作就可以适用于随机位元电路300。

图5是本发明一实施例的随机位元电路400的示意图。随机位元电路400及随机位元电路100具有相似的结构，并可根据相似的原理操作。然而，随机位元电路400的储存单元SC1D、SC2D、SC3D及SC4D可以是非挥发性记忆体单元。举例来说，储存单元SC1D可包括浮接栅极(floating gate)晶体管410及选择晶体管420。选择晶体管420具有第一端、第二端及控制端，选择晶体管420的第一端可耦接于储存单元SC1D的第一端，而选择晶体管420的控制端可耦接至储存单元SC1D的控制端。浮接栅极晶体管410具有第一端、第二端及浮接栅极端，浮接栅极晶体管410的第一端可耦接于选择晶体管420的第二端，而浮接栅极晶体管的第二端可耦接于储存单元SC1D的第二端。

在有些实施例中，储存单元SC1D、SC2D、SC3D及SC4D与储存单元SC1A、SC2A、SC3A及SC4A的操作型态相似。举例来说，储存单元SC1D、SC2D、SC3D及SC4D都可利用高压写入，且在被写入后，储存单元SC1D、SC2D、SC3D及SC4D的阻值将会降低。因此透过调整对应的电压，随机位元电路100的注册操作及读取操作就可适用于随机位元电路400。

此外，在有些实施例中，为了进一步补偿制程条件梯度所造成的影响，随机位元电路100的质心对称结构还可进一步延伸。图6是本发明一实施例的随机位元电路500。

随机位元电路500及随机位元电路100具有相似的结构并可根据相似原理操作。然而，随机位元电路500还可包括储存单元SC5A、SC6A、SC7A及SC8A。储存单元SC5A具有第一端、第二端及控制端，储存单元SC5A的第一端可耦接于源极线SL，而储存单元SC5A的控制端可耦接于字元线WL5。储存单元SC6A具有第一端、第二端及控制端，储存单元SC6A的第一端可耦接于源极线SL，而储存单元SC6A的控制端可耦接于字元线WL6。储存单元SC7A具有第一端、第二端及控制端，储存单元SC7A的第一端可耦接于储存单元SC6A的第二端，储存单元SC7A的第二端可耦接于位元线BL，而储存单元SC7A的控制端可耦接于字元线WL7。储存单元SC8A具有第一端、第二端及控制端，储存单元SC8A的第一端可耦接于储存单元SC5A的第二端，储存单元SC8A的第二端可耦接于位元线BL，而储存单元SC8A的控制端可耦接于字元线WL8。

在此情况下，储存单元SC1A及SC4A可串联于相同的分支B1，储存单元SC2A及SC3A可串联于相同的分支B2，储存单元SC5A及SC8A可串联于相同的分支B3，而储存单元SC6A及SC7A可串联于相同的分支B4。

在有些实施例中，在读取操作中，在分支B1及B4中的储存单元可以被致能，而在分支B2及B3中的储存单元可以被失能。也就是说，若在分支B1中的两个储存单元SC1A及SC4A已被写入或在分支B2中的储存单元SC2A及SC3A已被写入，则可将随机位元的数值判定为1。相对地，若在分支B1中的两个储存单元SC1A及SC4A未被写入且在分支B2中的储存单元SC2A及SC3A也未被写入，则可将随机位元的数值判定为0。然而，在有些其他实施例中，随机位元的数值也可根据各分支中储存单元被写入的状态而有不同的判定方式。

此外，在图6中，储存单元SC5A、SC1A、SC2A及SC6A是沿着第一方向X依序相邻排列，而储存单元SC7A、SC3A、SC4A及SC8A是沿着第一方向X依序相邻排列。由于储存单元SC1A至SC8A可以沿着第一方向X覆盖较大的范围，因此随机位元电路500更加不会受到制程条件梯度的影响，而可保持随机位元的数值随机性。此外，在有些实施例中，随机位元电路500还可沿着第一方向X设置更多的储存单元分支，并以质心对称的方式排列，以加强对制程条件梯度的补偿效果。

图7是本发明一实施例的随机位元电路600。随机位元电路600及随机位元电路100具有相似的结构并可根据相似原理操作。然而，随机位元电路600还可包括储存单元SC5A、SC6A、SC7A及SC8A。储存单元SC5A具有第一端、第二端及控制端，储存单元SC5A的第一端可耦接于源极线SL，储存单元SC5A的第二端可耦接于储存单元SC2A的第一端，而储存单元SC5A的控制端可耦接于字元线WL5。储存单元SC6A具有第一端、第二端及控制端，储存单元SC6A的第一端可耦接于源极线SL，储存单元SC6A的第二端可耦接于储存单元SC1A的第一端，而储存单元SC6A的控制端可耦接于字元线WL6。储存单元SC7A具有第一端、第二端及控制端，储存单元SC7A的第一端可耦接于储存单元SC4A的第二端，储存单元SC7A的第二端可耦接于位元线BL，而储存单元SC7A的控制端可耦接于字元线WL7。储存单元SC8A具有第一端、第二端及控制端，储存单元SC8A的第一端可耦接于储存单元SC3A的第二端，储存单元SC8A的第二端可耦接于位元线BL，而储存单元SC8A的控制端可耦接于字元线WL8。

在此情况下，储存单元SC5A、SC2A、SC3A及SC8A可串联于相同的分支B1，而储存单元SC6A、SC1A、SC4A及SC7A可串联于相同的分支B2。此外，储存单元SC5A、SC1A、SC3A及SC7A是沿着第二方向Y依序相邻排列，而储存单元SC6A、SC2A、SC4A及SC8A是沿着第二方向Y依序相邻排列。

由于储存单元SC1A至SC8A可以沿着第二方向Y覆盖较大的范围，因此随机位元电路600更加不会受到在第二方向Y上的制程条件梯度的影响，而可保持随机位元的数值随机性。

再者，在有些实施例中，随机位元电路600还可在分支B1及B2中串联更多的储存单元，并以质心对称的方式排列，以加强对制程条件梯度的补偿效果。此外，随机位元电路600也可在第一方向X上包括更多分支的储存单元以补偿在不同方向上的制程条件梯度所造成的影响。

图8是本发明一实施例的随机位元电路700的示意图。随机位元电路700及随机位元电路600具有相似的结构并可根据相似原理操作。然而，随机位元电路700还可包括储存单元SC9A、SC10A、SC11A、SC12A、SC13A、SC14A、SC15A及SC16A。储存单元SC9A具有第一端、第二端及控制端，储存单元SC9A的控制端可耦接于字元线WL9。储存单元SC10A具有第一端、第二端及控制端，储存单元SC10A的控制端可耦接于字元线WL10。储存单元SC11A具有第一端、第二端及控制端，储存单元SC11A的第一端可耦接于储存单元SC10A的第二端，储存单元SC11A的控制端可耦接于字元线WL11。储存单元SC12A具有第一端、第二端及控制端，储存单元SC12A的第一端可耦接于储存单元SC9A的第二端，储存单元SC12A的控制端可耦接于字元线WL12。储存单元SC13A具有第一端、第二端及控制端，储存单元SC13A的第一端可耦接于源极线SL，储存单元SC13A的第二端可耦接至储存单元SC10A的第一端，而储存单元SC13A的控制端可耦接于字元线WL13。储存单元SC14A具有第一端、第二端及控制端，储存单元SC14A的第一端可耦接于源极线SL，储存单元SC14A的第二端可耦接至储存单元SC9A的第一端，而储存单元SC14A的控制端可耦接于字元线WL14。储存单元SC15A具有第一端、第二端及控制端，储存单元SC15A的第一端可耦接于储存单元SC12A的第二端，储存单元SC15A的第二端可耦接至位元线BL，而储存单元SC15A的控制端可耦接于字元线WL15。储存单元SC16A具有第一端、第二端及控制端，储存单元SC16A的第一端可耦接于储存单元SC11A的第二端，储存单元SC16A的第二端可耦接至位元线BL，而储存单元SC16A的控制端可耦接于字元线WL16。

在此情况下，储存单元SC5A、SC2A、SC3A及SC8A可串联于相同的分支B1，储存单元SC6A、SC1A、SC4A及SC7A可串联于相同的分支B2，储存单元SC13A、SC10A、SC11A及SC16A可串联于相同的分支B3，而储存单元SC14A、SC9A、SC12A及SC15A可串联于相同的分支B4。再者，储存单元SC13A、SC9A、SC11A及SC15A是沿着第二方向Y依序相邻排列，而储存单元SC14A、SC10A、SC12A及SC16A是沿着第二方向Y依序相邻排列。储存单元SC13A、SC5A、SC6A及SC14A是沿着第一方向X依序相邻排列，储存单元SC9A、SC1A、SC2A及SC10A是沿着第一方向X依序相邻排列，储存单元SC11A、SC3A、SC4A及SC12A是沿着第一方向X依序相邻排列，而储存单元SC15A、SC7A、SC8A及SC16A是沿着第一方向X依序相邻排列。

由于储存单元SC1A至SC16A可以沿着第一方向X及第二方向Y覆盖较大的范围，因此随机位元电路700更加不会受到在第一方向X及第二方向Y上的制程条件梯度的影响，而可保持随机位元的数值随机性。

再者，在有些实施例中，随机位元电路700还可包括更多的分支及/或在各分支中包括更多的储存单元，并以质心对称的方式排列，以加强对制程条件梯度的补偿效果。

综上所述，本发明的实施例所提供的随机位元电路可包括设置在不同分支中的储存单元，并可以质心对称的方式排列，因此因为制程条件梯度造成在特定位置上的储存单元比较容易被写入的问题就可以获得补偿。也就是说，在制程条件梯度存在的情况下，随机位元单元所产生的随机位元仍能保持一定的随机性，进而提升利用随机位元来进行加密的系统安全性。

以上所述仅为本发明的优选实施例而已，并不用于限制本发明，对于本领域的技术人员来说，本发明可以有各种更改和变化。凡在本发明的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。

Claims (15)

1.一种随机位元电路，其特征在于，包括：

第一储存单元，具有第一端，第二端，及耦接于第一字元线的控制端；

第二储存单元，具有第一端，第二端，及耦接于第二字元线的控制端；

第三储存单元，具有耦接于所述第二储存单元的所述第二端的第一端，

第二端，及耦接于第三字元线的控制端；及

第四储存单元，具有耦接于所述第一储存单元的所述第二端的第一端，

第二端，及耦接于第四字元线的控制端；

其中：

所述第一储存单元及所述第二储存单元在第一方向上彼此相邻设置；

所述第一储存单元及所述第三储存单元在第二方向上彼此相邻设置，且所述第一方向与所述第二方向垂直；

所述第三储存单元及所述第四储存单元在所述第一方向上彼此相邻设置；

所述第一储存单元及所述第四储存单元串联成第一分支，所述第二储存单元及所述第三储存单元串联成第二分支；

在所述随机位元电路的注册操作中，所述第一储存单元的所述第一端及所述第二储存单元的所述第一端接收写入电压，所述第三储存单元的所述第二端及所述第四储存单元的所述第二端接收系统参考电压，所述第一分支及所述第二分支中的其中一者的两个储存单元被写入，而所述第一分支及所述第二分支中的另一者中的两个储存单元不会被写入；及

在所述注册操作之后，所述随机位元电路所产生的随机位元的数值是至少根据所述第一储存单元、所述第二储存单元、所述第三储存单元及所述第四储存单元的写入状态决定。

2.如权利要求1所述的随机位元电路，其特征在于：

所述第一储存单元的所述第一端及所述第二储存单元的所述第一端耦接至源极线；及

所述第三储存单元的所述第二端及所述第四储存单元的所述第二端耦接至位元线。

3.如权利要求2所述的随机位元电路，其特征在于在所述注册操作中：

所述源极线用以接收写入电压；

所述位元线用以接收系统参考电压；及

所述第一字元线、所述第二字元线、所述第三字元线及所述第四字元线用以接收操作电压。

4.如权利要求3所述的随机位元电路，其特征在于，另包括电压控制电路，耦接于所述第一储存单元的所述第二端、所述第二储存单元的所述第二端、所述第一字元线、所述第二字元线、所述第三字元线及所述第四字元线，所述电压控制电路用以：

在所述注册操作中，侦测所述第一储存单元的所述第二端的电压及所述第二储存单元的所述第二端的电压；

当所述第二储存单元的所述第二端的电压产生变化时，对所述第一字元线及所述第四字元线施加失能电压以失能所述第一储存单元及所述第四储存单元；及

当所述第一储存单元的所述第二端的电压产生变化时，对所述第二字元线及所述第三字元线施加所述失能电压以失能所述第二储存单元及所述第三储存单元。

5.如权利要求2所述的随机位元电路，其特征在于在读取操作中：

所述源极线用以接收读取电压；

所述位元线用以接收系统参考电压；

所述第一字元线及所述第四字元线用以接收操作电压；

所述第二字元线及所述第三字元线用以接收失能电压；及

所述随机位元电路通过感测所述位元线上的电流，判断所述随机位元的所述数值。

6.如权利要求1所述的随机位元电路，其特征在于所述第一储存单元是可变电阻随机存取记忆体单元，并包括：

电阻元件，具有耦接于所述第一储存单元的所述第一端的顶部电极，底部电极，及设置在所述顶部电极及所述底部电极之间的可变电阻层；及

选择晶体管，具有耦接于所述电阻元件的所述底部电极的第一端，耦接于所述第一储存单元的所述第二端的第二端，及耦接于所述第一储存单元的所述控制端的控制端。

7.如权利要求1所述的随机位元电路，其特征在于所述第一储存单元是磁阻式随机存取记忆体单元，并包括：

磁阻元件，具有耦接于所述第一储存单元的所述第一端的自由层，固定层，及设置在所述自由层及所述固定层之间的穿隧层；及

选择晶体管，具有耦接于所述磁阻元件的所述固定层的第一端，耦接于所述第一储存单元的所述第二端的第二端，及耦接于所述第一储存单元的所述控制端的控制端。

8.如权利要求1所述的随机位元电路，其特征在于所述第一储存单元是快闪记忆体单元，并包括：

层迭栅极晶体管，具有耦接于所述第一储存单元的所述第一端的第一端，第二端，及控制栅极端；及

选择晶体管，具有耦接于所述层迭栅极晶体管的所述第二端的第一端，耦接于所述第一储存单元的所述第二端的第二端，及耦接于所述第一储存单元的所述控制端的控制端。

9.如权利要求1所述的随机位元电路，其特征在于所述第一储存单元包括：选择晶体管，具有耦接于所述第一储存单元的所述第一端的第一端，第二端，及耦接于所述第一储存单元的所述控制端的控制端；及

浮接栅极晶体管，具有耦接于所述选择晶体管的所述第二端的第一端，耦接于所述第一储存单元的所述第二端的第二端，及浮接栅极端。

10.如权利要求1所述的随机位元电路，其特征在于，另包括：

第五储存单元，具有耦接于源极线的第一端，第二端，及耦接于第五字元线的控制端；

第六储存单元，具有耦接于所述源极线的第一端，第二端，及耦接于第六字元线的控制端；

第七储存单元，具有耦接于所述第六储存单元的所述第二端的第一端，

耦接于位元线的第二端，及耦接于第七字元线的控制端；及

第八储存单元，具有耦接于所述第五储存单元的所述第二端的第一端，

耦接于所述位元线的第二端，及耦接于第八字元线的控制端；

其中：

所述第一储存单元的所述第一端及所述第二储存单元的所述第一端耦接至所述源极线；及

所述第三储存单元的所述第二端及所述第四储存单元的所述第二端耦接至所述位元线。

11.如权利要求10所述的随机位元电路，其特征在于：

所述第五储存单元、所述第一储存单元、所述第二储存单元及所述第六储存单元是在所述第一方向上依序相邻设置；及

所述第七储存单元、所述第三储存单元、所述第四储存单元及所述第八储存单元是在所述第一方向上彼此相邻设置。

12.一种随机位元电路，其特征在于，包括：

第一储存单元，具有第一端，第二端，及耦接于第一字元线的控制端；

第二储存单元，具有第一端，第二端，及耦接于第二字元线的控制端；

第三储存单元，具有耦接于所述第二储存单元的所述第二端的第一端，

第二端，及耦接于第三字元线的控制端；及

第四储存单元，具有耦接于所述第一储存单元的所述第二端的第一端，

第二端，及耦接于第四字元线的控制端；

第五储存单元，具有第一端，耦接于所述第二储存单元的所述第一端的第二端，及耦接于第五字元线的控制端；

第六储存单元，具有第一端，耦接于所述第一储存单元的所述第一端的第二端，及耦接于第六字元线的控制端；

第七储存单元，具有耦接于所述第四储存单元的所述第二端的第一端，

第二端，及耦接于第七字元线的控制端；及

第八储存单元，具有耦接于所述第三储存单元的所述第二端的第一端，

第二端，及耦接于第八字元线的控制端；

其中：

所述第一储存单元及所述第二储存单元在第一方向上彼此相邻设置；

所述第一储存单元及所述第三储存单元在第二方向上彼此相邻设置，且所述第一方向与所述第二方向垂直；

所述第三储存单元及所述第四储存单元在所述第一方向上彼此相邻设置；

所述第五储存单元、所述第二储存单元、所述第三储存单元及所述第八储存单元串联成第一分支，所述第六储存单元、所述第一储存单元、所述第四储存单元及所述第七储存单元串联成第二分支；

在所述随机位元电路的注册操作中，所述第五储存单元的所述第一端及所述第六储存单元的所述第一端接收写入电压，所述第七储存单元的所述第二端及所述第八储存单元的所述第二端接收系统参考电压，所述第一分支及所述第二分支中的其中一者的四个储存单元被写入，而所述第一分支及所述第二分支中的另一者中的四个储存单元不会被写入；及

在所述注册操作之后，所述随机位元电路所产生的随机位元的数值是至少根据所述第一储存单元、所述第二储存单元、所述第三储存单元、所述第四储存单元、所述第五储存单元、所述第六储存单元、所述第七储存单元及所述第八储存单元的写入状态决定。

13.如权利要求12所述的随机位元电路，其特征在于：

所述第五储存单元、所述第一储存单元、所述第三储存单元及所述第七储存单元是在所述第二方向上依序相邻设置；及

所述第六储存单元、所述第二储存单元、所述第四储存单元及所述第八储存单元是在所述第二方向上依序相邻设置。

14.如权利要求13所述的随机位元电路，其特征在于，另包括：

第九储存单元，具有第一端，第二端，及耦接于第九字元线的控制端；

第十储存单元，具有第一端，第二端，及耦接于第十字元线的控制端；

第十一储存单元，具有耦接于所述第十储存单元的所述第二端的第一端，第二端，及耦接于第十一字元线的控制端；

第十二储存单元，具有耦接于所述第九储存单元的所述第二端的第一端，第二端，及耦接于第十二字元线的控制端；

第十三储存单元，具有第一端，耦接于所述第十储存单元的所述第一端的第二端，及耦接于第十三字元线的控制端；

第十四储存单元，具有第一端，耦接于所述第九储存单元的所述第一端的第二端，及耦接于第十四字元线的控制端；

第十五储存单元，具有耦接于所述第十二储存单元的所述第二端的第一端，第二端，及耦接于第十五字元线的控制端；及

第十六储存单元，具有耦接于所述第十一储存单元的所述第二端的第一端，第二端，及耦接于第十六字元线的控制端。

15.如权利要求14所述的随机位元电路，其特征在于：

所述第十三储存单元、所述第九储存单元、所述第十一储存单元及所述第十五储存单元是在所述第二方向上依序相邻设置；

所述第十四储存单元、所述第十储存单元、所述第十二储存单元及所述第十六储存单元是在所述第二方向上依序相邻设置；及

所述第十三储存单元、所述第五储存单元、所述第六储存单元及所述第十四储存单元是在所述第一方向上依序相邻设置。