KR102510497B1 - 누설 전류를 감소시키기 위한 메모리 장치 - Google Patents

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Abstract

본 발명의 하나의 실시 예에 따른 메모리 장치는 제1 비트 라인, 제1 소스 라인 및 제1 워드 라인에 연결되고, 제1 워드 라인을 통해 선택 전압을 인가 받는 제1 자기 저항성 메모리 셀을 포함하는 노멀 메모리 셀 어레이, 제1 신호 라인 및 제2 신호 라인에 연결되는 제2 자기 저항성 메모리 셀을 포함하는 모니터 메모리 셀 어레이 및 제1 신호 라인을 통해 흐르는 누설 전류를 감지하고, 누설 전류를 기반으로 제1 및 제2 자기 저항성 메모리 셀들 각각의 셀 트랜지스터의 바디로 제공되는 바디 전압을 제어하도록 구성된 바디 바이어스 발생기를 포함하고, 제2 자기 저항성 메모리 셀의 셀 트랜지스터의 게이트로 비선택 전압이 인가된다.

Description

누설 전류를 감소시키기 위한 메모리 장치{MEMORY DEVICE FOR REDUCING LEAKAGE CURRENT}
본 발명은 반도체 장치에 관한 것으로, 좀 더 상세하게는 누설 전류를 감소시키기 위한 메모리 장치에 관한 것이다.
메모리 장치는 메모리 셀들을 포함하며, 메모리 셀들에 데이터를 저장할 수 있다. 메모리 셀들에 저장된 데이터를 유지하기 위하여 전원을 필요로 하는 메모리 장치는 휘발성 메모리 장치라 불린다. 메모리 셀들에 저장된 데이터를 유지하기 위하여 전원을 필요로 하지 않는 메모리 장치는 불휘발성 메모리 장치라 불린다.
메모리 장치는 불휘발성 메모리 중 하나인 MRAM(magnetic Random Access Memory)을 포함할 수 있다. MRAM은 고속 기입 및 고속 읽기 동작이 가능하고, 저전력으로 동작 가능하기 때문에 데이터 저장 장치에 주로 사용된다. MRAM은 메모리 셀의 자기저항 요소(magneto-resistance element)로 구성되는 가변 저항에 데이터를 저장한다.
MRAM에 저장된 데이터를 읽기 위해, 특정 비트 라인에 연결된 하나의 메모리 셀이 선택될 수 있다. 이로부터, 선택된 메모리 셀에 저장된 데이터가 출력될 수 있다. 특정 비트 라인에 연결된 메모리 셀들 중 선택되지 않은 나머지 메모리 셀들로 누설 전류가 흐를 수 있다. 누설 전류가 증가되는 경우, 선택된 메모리 셀로부터 출력된 데이터에 오류가 발생될 수 있다. 특히, 온도가 증가됨에 따라 누설 전류가 증가될 수 있다. 이에 따라, 출력된 데이터의 오류 발생이 증가될 수 있다.
본 발명의 목적은 메모리 셀들에 흐르는 누설 전류를 조절하여 출력된 데이터의 오류 발생을 감소시킬 수 있는 메모리 장치를 제공하는데 있다.
본 발명의 하나의 실시 예에 따른 메모리 장치는 제1 비트 라인, 제1 소스 라인 및 제1 워드 라인에 연결되고, 상기 제1 워드 라인을 통해 선택 전압을 인가 받는 제1 자기 저항성 메모리 셀을 포함하는 노멀 메모리 셀 어레이, 제1 신호 라인 및 제2 신호 라인에 연결되는 제2 자기 저항성 메모리 셀을 포함하는 모니터 메모리 셀 어레이 및 상기 제1 신호 라인을 통해 흐르는 누설 전류를 감지하고, 상기 누설 전류를 기반으로 상기 제1 및 제2 자기 저항성 메모리 셀들 각각의 셀 트랜지스터의 바디로 제공되는 바디 전압을 제어하도록 구성된 바디 바이어스 발생기를 포함하고, 상기 제2 자기 저항성 메모리 셀의 상기 셀 트랜지스터의 게이트로 비선택 전압이 인가된다.
본 발명의 하나의 실시 예에 따른 메모리 장치는 제1 비트 라인, 제1 소스 라인 및 제1 워드 라인에 연결되고, 상기 제1 워드 라인을 통해 선택 전압을 인가 받는 제1 자기 저항성 메모리 셀을 포함하는 노멀 메모리 셀 어레이, 제1 신호 라인 및 제2 신호 라인에 연결되는 제2 자기 저항성 메모리 셀을 포함하는 모니터 메모리 셀 어레이, 상기 제1 신호 라인을 통해 흐르는 누설 전류를 감지하도록 구성된 누설 전류 발생기, 상기 누설 전류가 임계값보다 큰지 여부를 판별하도록 구성된 펌프 인에이블 회로 및 상기 누설 전류가 상기 임계값보다 큰 경우, 상기 제1 및 제2 자기 저항성 메모리 셀들 각각의 셀 트랜지스터의 바디로 제공되는 바디 전압을 감소시키도록 구성된 음의 전하 펌프를 포함하고, 상기 제2 자기 저항성 메모리 셀의 상기 셀 트랜지스터의 게이트로 비선택 전압이 인가된다.
본 발명의 하나의 실시 예에 따른 메모리 장치는 제1 비트 라인 및 제1 소스 라인에 연결되고, 복수의 워드 라인들에 각각 연결되는 노멀 자기 저항성 메모리 셀들을 포함하는 노멀 메모리 셀 어레이, 제1 신호 라인, 제2 신호 라인 및 제3 신호 라인에 연결되는 모니터 자기 저항성 메모리 셀들을 포함하는 모니터 메모리 셀 어레이 및 상기 제1 신호 라인을 통해 흐르는 누설 전류를 감지하고, 상기 누설 전류를 기반으로 상기 노멀 자기 저항성 메모리 셀들 및 상기 모니터 자기 저항성 메모리 셀들에 포함된 셀 트랜지스터들 각각의 바디로 제공되는 바디 전압을 제어하도록 구성된 바디 바이어스 발생기를 포함하고, 상기 모니터 자기 저항성 메모리 셀들 각각의 셀 트랜지스터의 게이트는 제3 신호 라인에 연결되고, 상기 제3 신호 라인으로 비선택 전압이 인가된다.
본 발명에 따르면, 메모리 셀들에 흐르는 누설 전류를 조절할 수 있는 메모리 장치 및 그것의 동작 방법을 제공할 수 있다.
또한, 본 발명에 따른 메모리 장치는 온도가 증가되더라도 메모리 셀들에 흐르는 누설 전류가 증가되는 것을 방지할 수 있다. 따라서, 출력된 데이터의 오류 발생이 감소될 수 있고, 메모리 장치의 신뢰성이 향상될 수 있다.
도 1은 본 발명의 하나의 실시 예에 따른 메모리 장치를 나타내는 블록도이다.
도 2는 도 1의 기능 블록에 포함되는 트랜지스터들을 간략하게 나타내는 회로도이다.
도 3a 및 도 3b는 도 2에 도시된 트랜지스터의 형태를 보여주는 단면도이다.
도 4는 도 1의 메모리 장치를 상세하게 나타내는 블록도이다.
도 5는 도 4의 메모리 셀 어레이의 메모리 셀의 예시를 보여준다.
도 6은 도 4의 메모리 장치를 상세하게 보여주는 회로도이다.
도 7은 도 6의 메모리 장치의 읽기 동작의 예시를 보여주는 도면이다.
도 8은 도 6의 바디 바이어스 발생기의 동작에 따른 신호들의 변화를 보여주는 도면이다.
도 9는 도 6의 메모리 장치에 포함된 데이터 입출력 회로 및 누설 전류 발생기의 하나의 예시를 나타내는 도면이다.
도 10은 도 6의 메모리 장치에 포함된 데이터 입출력 회로 및 누설 전류 발생기의 다른 예시를 나타내는 도면이다.
도 11은 도 6의 클램핑 회로의 예시를 보여주는 회로도이다.
도 12는 본 발명의 실시 예에 따른 메모리 장치의 동작을 나타내는 순서도이다.
도 13은 본 발명의 실시 예에 따른 전자 시스템을 보여주는 블록도이다.
이하에서, 본 발명의 기술 분야에서 통상의 지식을 가진 자가 본 발명을 용이하게 실시할 수 있을 정도로, 본 발명의 실시 예들이 명확하고 상세하게 기재될 것이다.
도 1은 본 발명의 하나의 실시 예에 따른 메모리 장치(1000)를 나타내는 블록도이다. 메모리 장치(1000)는 동적 랜덤 액세스 메모리(DRAM) 장치, 정적 랜덤 액세스 메모리(SRAM) 장치 등과 같은 휘발성 메모리 장치를 포함할 수 있다. 메모리 장치(1000)는 플래시 메모리 장치, 자기 랜덤 액세스 메모리(MRAM) 장치, 상 변화 랜덤 액세스 메모리(PRAM) 장치, 강유전체 랜덤 액세스 메모리(FRAM) 장치, 저항성 랜덤 액세스 메모리 장치(RRAM)와 같은 불휘발성 메모리 장치를 포함할 수 있다.
도 1을 참조하면, 메모리 장치(1000)는 기능 블록(100) 및 바디 바이어스 발생기(200)를 포함할 수 있다. 기능 블록(100)은 메모리 장치(1000)에 제공되는 데이터나 제어 신호에 따라 다양한 기능을 수행할 수 있다. 기능 블록(100)은 다양한 기능을 수행하는 회로들을 포함할 수 있다. 예를 들어, 기능 블록(100)은 데이터를 저장하는 메모리 셀 어레이(110)를 포함할 수 있다.
메모리 셀 어레이(110)는 노멀 메모리 셀 어레이(111) 및 모니터 메모리 셀 어레이(112)를 포함할 수 있다. 노멀 메모리 셀 어레이(111)는 데이터를 저장하는 메모리 셀들을 포함할 수 있다. 기능 블록(100)은 노멀 메모리 셀 어레이(111)의 메모리 셀들에 저장된 데이터를 출력할 수 있다. 모니터 메모리 셀 어레이(112)는 노멀 메모리 셀 어레이(111)의 메모리 셀들과 동일하게 구성되는 메모리 셀들을 포함할 수 있다. 모니터 메모리 셀 어레이(112)의 메모리 셀들은 데이터를 저장하지 않을 수 있다. 모니터 메모리 셀 어레이(112)를 통해 노멀 메모리 셀 어레이(111)의 메모리 셀들의 상태가 감지될 수 있다. 예를 들어, 모니터 메모리 셀 어레이(112)를 통해 노멀 메모리 셀 어레이(111)에 흐르는 누설 전류가 감지될 수 있다.
기능 블록(100)은 복수의 트랜지스터들을 포함할 수 있다. 트랜지스터는 기능 블록(100)을 구성하는 가장 작은 로직 단위 중 하나일 수 있다. 예를 들어, 트랜지스터는 PMOS(P-channel Metal Oxide Semiconductor) 또는 NMOS(N-channel Metal Oxide Semiconductor)를 포함할 수 있다.
바디 바이어스 발생기(200)는 기능 블록(100)으로 누설 전류(ILK)를 제공할 수 있다. 누설 전류(ILK)는 기능 블록(100)의 동작에 따라 오프(off) 상태의 일부 트랜지스터들을 통해 흐르는 전류일 수 있다. 즉, 바디 바이어스 발생기(200)는 기능 블록(100)의 일부 트랜지스터들을 통해 누설 전류(ILK)가 흐를 수 있도록 동작할 수 있다. 예를 들어, 바디 바이어스 발생기(200)는 기능 블록(100)의 일부 트랜지스터들로 특정 전압을 인가할 수 있다. 특정 전압이 인가되는 경우, 일부 트랜지스터들을 통해 누설 전류(ILK)가 흐를 수 있다.
예시적으로, 기능 블록(100)의 동작에 따라 노멀 메모리 셀 어레이(111)의 트랜지스터들로 누설 전류가 흐를 수 있다. 바디 바이어스 발생기(200)는 노멀 메모리 셀 어레이(111)에 흐르는 누설 전류와 실질적으로 동일한 누설 전류(ILK)를 모니터 메모리 셀 어레이(112)로 제공할 수 있다. 이에 따라, 바디 바이어스 발생기(200)는 모니터 메모리 셀 어레이(112)로 제공되는 누설 전류(ILK)를 통해 노멀 메모리 셀 어레이(111)에 흐르는 누설 전류를 감지할 수 있다.
바디 바이어스 발생기(200)는 기능 블록(100)의 바디 전압(VBB)을 기능 블록(100)으로 제공할 수 있다. 바디 전압(VBB)은 기능 블록(100)의 트랜지스터의 바디로 제공되는 전압일 수 있다. 바디 바이어스 발생기(200)는 기능 블록(100)에 제공되는 누설 전류(ILK)에 기초하여 바디 전압(VBB)을 조절할 수 있다. 예시적으로, 누설 전류(ILK)가 증가되는 경우, 바디 바이어스 발생기(200)는 바디 전압(VBB)을 감소시킬 수 있다.
바디 전압(VBB)이 조절되는 경우, 노멀 메모리 셀 어레이(111)에 흐르는 누설 전류가 조절될 수 있다. 예를 들어, 바디 전압(VBB)이 감소되는 경우, 노멀 메모리 셀 어레이(111)에 흐르는 누설 전류가 감소될 수 있다. 누설 전류(ILK)는 노멀 메모리 셀 어레이(111)에 흐르는 누설 전류와 실질적으로 동일하므로, 바디 전압(VBB)의 조절에 따라 누설 전류(ILK) 또한 조절될 수 있다.
기능 블록(100)의 동작에 따라 노멀 메모리 셀 어레이(111)에 흐르는 누설 전류가 증가되는 경우, 기능 블록(100)의 동작이 정상적으로 수행되지 않을 수 있다. 예를 들어, 노멀 메모리 셀 어레이(111)에 저장된 데이터의 읽기 동작이 수행되는 경우, 읽기 오류가 증가될 수 있다.
누설 전류(ILK)에 기초하여 바디 전압(VBB)이 조절되는 경우, 노멀 메모리 셀 어레이(111)의 누설 전류가 증가되지 않을 수 있다. 따라서, 기능 블록(100)의 동작이 정상적으로 수행될 수 있다. 예를 들어, 노멀 어레이 셀 어레이(111)에 저장된 데이터의 읽기 동작이 수행되는 경우, 읽기 오류가 감소될 수 있다.
상술한 바와 같이, 바디 바이어스 발생기(200)는 기능 블록(100)으로 제공되는 누설 전류(ILK)에 기초하여 바디 전압(VBB)을 조절할 수 있다. 이에 따라, 메모리 장치(1000)가 정상적으로 동작할 수 있으며, 메모리 장치(1000)의 신뢰성이 향상될 수 있다.
도 2는 도 1의 기능 블록(100)에 포함되는 트랜지스터들을 간략하게 나타내는 회로도이다. 도 2를 참조하면, 기능 블록(100)은 복수의 PMOS들(10) 및 복수의 NMOS들(20)을 포함할 수 있다. 도 2에는 도시되지 않았으나, 기능 블록(100)에는 트랜지스터 외에도 다양한 소자들이 포함될 수 있다.
PMOS들(10)의 일단(즉, 소스(source) 또는 드레인(drain))은 신호 라인 또는 다른 트랜지스터의 일단(즉, 소스 또는 드레인)에 연결될 수 있다. 이에 따라, 다양한 전압들이 PMOS들(10)의 일단으로 제공될 수 있다. PMOS들(10)의 게이트(gate)는 신호 라인 또는 다른 트랜지스터의 단자에 연결될 수 있다. 이에 따라, 다양한 전압들이 PMOS들(10)의 게이트로 제공될 수 있다. PMOS들(10)의 바디(body)는 PMOS 바디 전압(VBBP)이 제공되는 신호 라인에 연결될 수 있다. 이에 따라, 바디 바이어스 발생기(200)로부터 제공되는 PMOS 바디 전압(VBBP)은 PMOS들(10)의 바디로 제공될 수 있다.
마찬가지로, NMOS들(20)의 일단(즉, 소스 또는 드레인)은 신호 라인 또는 다른 트랜지스터의 일단(즉, 소스 또는 드레인)에 연결될 수 있다. 이에 따라, 다양한 전압들이 NMOS들(20)의 일단으로 제공될 수 있다. NMOS들(20)의 게이트는 신호 라인 또는 다른 트랜지스터의 단자에 연결될 수 있다. 이에 따라, 다양한 전압들이 NMOS들(20)의 게이트로 제공될 수 있다. NMOS들(20)의 바디는 NMOS 바디 전압(VBBN)이 제공되는 신호 라인에 연결될 수 있다. 이에 따라, 바디 바이어스 발생기(200)로부터 제공되는 NMOS 바디 전압(VBBN)은 NMOS들(20)의 바디로 제공될 수 있다.
상술한 바와 같이, 바디 바이어스 발생기(200)로부터 제공되는 PMOS 바디 전압(VBBP) 및 NMOS 바디 전압(VBBN)은 각각 기능 블록(100)의 PMOS들(10) 및 NMOS들(20)의 바디로 제공될 수 있다. 바디 바이어스 발생기(200)로부터 제공되는 바디 전압(VBB)은 PMOS 바디 전압(VBBP) 및 NMOS 바디 전압(VBBN)은 바디 전압(VBB)을 포함할 수 있다.
도 3a 및 도 3b는 도 2에 도시된 트랜지스터의 형태를 보여주는 단면도이다. 구체적으로, 도 3a는 PMOS(10)의 단면을 보여주고, 도 3b는 NMOS(20)의 단면을 보여준다.
도 3a를 참조하면, PMOS(10)를 형성하기 위해 P형 기판(P-Sub)에 N-웰(11)이 형성된다. N-웰(11)은 P형 기판(P-Sub)에 N형의 도펀트(dopant)를 주입하여 형성할 수 있다. N-웰(11)의 상부에는 PMOS(10)의 드레인이나 소스를 구성하는 P+ 도핑 영역들(12, 13)이 형성된다. PMOS 바디 전압(VBBP)을 제공하기 위한 N+ 도핑 영역(14)이 N-웰(11) 내부에 형성된다. 이어서, 게이트 절연막(15) 및 게이트 전극(16)이 순차적으로 적층된다. 게이트 절연막(15)은 산화막, 질화막 또는 이들이 적증된 적층막으로 형성될 수 있다. 게이트 전극(16)은 불순물 이온(P, As, B 등)이 도핑된 폴리실리콘막 또는 금속막으로 형성될 수 있다.
이러한 PMOS(10)의 구조에서, PMOS(10)의 게이트 전극(16)에는 게이트 전압이 인가되고, 드레인 및 소스 단자를 구성하는 P+ 도핑 영역들(12, 13) 각각에는 드레인 전압 및 소스 전압이 인가될 수 있다. 또한, PMOS(10)의 바디 전극을 구성하는 N+ 도핑 영역(14)으로 PMOS 바디 전압(VBBP)이 인가될 수 있다.
도 3b를 참조하면, NMOS(20)를 형성하기 위해, P형 기판(P-Sub) 상부에 드레인이나 소스를 구성하는 N+ 도핑 영역들(21, 22)이 형성된다. NMOS 바디 전압(VBBN)을 제공하기 위한 P+ 도핑 영역(23)이 P형 기판(P-Sub) 상부에 형성된다. 이어서, 게이트 절연막(24) 및 게이트 전극(25)이 순차적으로 적층된다.
이러한 NMOS(20)의 구조에서, NMOS(20)의 게이트 전극(25)에는 게이트 전압이 인가되고, 드레인 및 소스 단자를 구성하는 N+ 도핑 영역들(21, 22) 각각에는 드레인 전압 및 소스 전압이 인가될 수 있다. 또한, NMOS(20)의 바디 전극을 구성하는 P+ 도핑 영역(23)으로 NMOS 바디 전압(VBBN)이 인가될 수 있다.
상술한 바와 같이, 바디 바이어스 발생기(200)로부터 제공되는 바디 전압(VBB)은 PMOS(10) 및 NMOS(20) 각각의 바디(14, 15)로 제공될 수 있다. 바디 바이어스 발생기(200)는 바디 전압(VBB)을 조절하여 PMOS(10) 및 NMOS(20)의 문턱 전압(Vth)을 조절할 수 있다. 문턱 전압(Vth)에 따라 PMOS(10) 및 NMOS(20)를 통해 흐르는 누설 전류가 달라질 수 있다. 따라서, 바디 전압(VBB)이 조절되는 경우, PMOS(10) 및 NMOS(20)를 통해 흐르는 누설 전류가 조절될 수 있다. 예를 들어, 바디 전압(VBB)이 낮아지는 경우, PMOS(10) 및 NMOS(20)의 문턱 전압(Vth)이 높아질 수 있다. 이에 따라, PMOS(10) 및 NMOS(20)를 통해 흐르는 누설 전류가 감소될 수 있다.
도 4는 도 1의 메모리 장치(1000)를 상세하게 나타내는 블록도이다. 도 1을 참조하면, 메모리 장치(1000)는 메모리 셀 어레이(110), 행 디코더(120), 데이터 입출력 회로(130), 제어 로직(140) 및 바디 바이어스 발생기(200)를 포함할 수 있다. 메모리 셀 어레이(110), 행 디코더(120), 데이터 입출력 회로(130) 및 제어 로직(140)은 기능 블록(100)에 포함될 수 있다.
메모리 셀 어레이(110)는 노멀 메모리 셀 어레이(111) 및 모니터 메모리 셀 어레이(112)를 포함한다. 노멀 메모리 셀 어레이(111)는 메모리 셀(MC)들을 포함한다. 메모리 셀(MC)들은 소스 라인들(SL1~SLn)(n은 양의 정수), 비트 라인들(BL1~BLn) 및 워드 라인들(WL1~WLm)(m은 양의 정수)에 연결된다. 메모리 셀(MC)들은 행들 및 열들로 배열될 수 있다. 메모리 셀(MC)들의 행들은 워드 라인들(WL1~WLm)에 각각 연결될 수 있다. 메모리 셀(MC)들의 열들은 소스 라인들(SL1~SLn) 및 비트 라인들(BL1~BLn)에 각각 연결될 수 있다.
모니터 메모리 셀 어레이(112)는 모니터 메모리 셀(MMC)들을 포함한다. 모니터 메모리 셀(MMC)은 노멀 메모리 셀 어레이(111)의 메모리 셀(MC)과 동일한 구성을 가질 수 있다. 예를 들어, 메모리 셀(MC) 및 모니터 메모리 셀(MMC)은 가변 저항을 갖는 가변 저항 소자를 포함할 수 있다. 즉, 메모리 셀(MC) 및 모니터 메모리 셀(MMC)은 저항성 메모리 셀로 구현될 수 있다.
모니터 메모리 셀(MMC)들은 하나의 열로 배열될 수 있다. 모니터 메모리 셀(MMC)들은 제1 신호 라인(ML1), 제2 신호 라인(ML2) 및 제3 신호 라인(ML3)에 연결된다. 제1 신호 라인(ML1)은 바디 바이어스 발생기(200)에 연결될 수 있다. 제2 신호 라인(ML2) 및 제3 신호 라인(ML3)으로 접지 전압(VSS)이 인가될 수 있다. 그러나, 본 발명은 이에 한정되지 않으며, 제2 신호 라인(ML2) 및 제3 신호 라인(ML3)으로 접지 전압(VSS)과 다른 전압이 인가될 수 있다.
행 디코더(120)는 제어 로직(140)의 제어에 따라 워드 라인들(WL1~WLm)의 전압들을 제어할 수 있다. 예를 들어, 행 디코더(120)는 선택된 워드 라인에 읽기 또는 쓰기를 위한 선택 전압을 인가하고, 선택되지 않은 워드 라인들에 읽기 또는 쓰기를 금지하기 위한 비선택 전압을 인가할 수 있다.
데이터 입출력 회로(130)는 소스 라인들(SL1~SLn) 및 비트 라인들(BL1~BLn)에 연결된다. 제어 로직(140)의 제어에 따라 데이터 입출력 회로(130)는 소스 라인들(SL1~SLn) 및 비트 라인들(BL1~BLn)을 통해 메모리 셀(MC)들에 데이터를 기입할 수 있다. 데이터 입출력 회로(130)는 선택된 메모리 셀(MC)에 데이터를 기입할 수 있다. 예를 들어, 데이터 입출력 회로(130)는 선택된 메모리 셀(MC)에 연결된 소스 라인 및 비트 라인 중 하나에 쓰기 전압을 제공하고 다른 하나에 저전압, 예를 들어 접지 전압(VSS)을 제공할 수 있다.
제어 로직(140)의 제어에 따라 데이터 입출력 회로(130)는 소스 라인들(SL1~SLn) 및 비트 라인들(BL1~BLn)을 통해 메모리 셀(MC)들에 저장된 데이터를 출력할 수 있다. 데이터 입출력 회로(130)는 선택된 메모리 셀(MC)에 저장된 데이터를 출력할 수 있다. 예를 들어, 데이터 입출력 회로(130)는 선택된 메모리 셀(MC)에 연결된 소스 라인 및 비트 라인 중 하나에 읽기 전압을 제공하고, 다른 하나에 저전압, 예를 들어 접지 전압(VSS)을 제공할 수 있다.
제어 로직(140)은 외부 장치(예를 들어, 메모리 제어기)로부터 제어 신호 및 주소를 수신할 수 있다. 제어 신호 및 주소에 응답하여 제어 로직(140)은 쓰기 동작 및 읽기 동작을 수행하도록 행 디코더(120) 및 데이터 입출력 회로(130)를 제어할 수 있다.
바디 바이어스 발생기(200)는 모니터 메모리 셀 어레이(112)로 누설 전류(ILK)를 제공할 수 있다. 누설 전류(ILK)는 쓰기 또는 읽기 동작에서 노멀 메모리 셀 어레이(111)의 메모리 셀(MC)들을 통해 흐르는 누설 전류와 실질적으로 동일할 수 있다. 누설 전류(ILK)는 제1 신호 라인(ML1)을 통해 모니터 메모리 셀(MMC)들 각각으로 분배될 수 있다. 바디 바이어스 발생기(200)는 누설 전류(ILK)에 기초하여 바디 전압(VBB)을 조절할 수 있다. 조절된 바디 전압(VBB)은 기능 블록(100)의 트랜지스터들로 제공될 수 있다.
예를 들어, 제1 비트 라인(BL1), 제1 소스 라인(SL1) 및 제1 워드 라인(WL1)에 연결된 선택된 메모리 셀(MC)에 대한 읽기 동작 시, 제1 워드 라인(WL1)에 선택 전압이 인가될 수 있다. 또한, 제1 비트 라인(BL1) 및 제1 소스 라인(SL1) 중 하나에 읽기 전압이 인가되고, 다른 하나에 접지 전압(VSS)이 인가될 수 있다. 이 경우, 선택된 메모리 셀(MC)에는 읽기 전압에 따른 읽기 전류가 흐를 수 있다. 제1 비트 라인(BL1) 및 제1 소스 라인(SL1) 사이에 연결된 나머지 비선택된 메모리 셀(MC)들에는 누설 전류가 흐를 수 있다. 바디 바이어스 발생기(200)는 나머지 비선택된 메모리 셀(MC)들에 흐르는 누설 전류와 실질적으로 동일한 누설 전류(ILK)를 제1 신호 라인(ML1)으로 제공할 수 있다. 바디 바이어스 발생기(200)는 제1 신호 라인(ML1)으로 특정 전압을 인가할 수 있다. 특정 전압은 제1 비트 라인(BL1) 및 제1 소스 라인(SL1) 중 하나에 인가되는 읽기 전압과 동일할 수 있다. 특정 전압이 제1 신호 라인(ML1)으로 인가되는 경우, 누설 전류(ILK)가 흐를 수 있다. 바디 바이어스 발생기(200)는 누설 전류(ILK)에 기초하여 바디 전압(VBB)을 조절할 수 있다.
바디 전압(VBB)이 조절되는 경우, 메모리 셀 어레이(110)에 흐르는 누설 전류가 감소될 수 있다. 따라서, 읽기 또는 쓰기 동작 시, 누설 전류에 따라 읽기 또는 쓰기 전류가 감소하여 발생되는 데이터 오류가 감소될 수 있다.
도 5는 도 4의 메모리 셀 어레이(110)의 메모리 셀의 예시를 보여준다. 도 5를 참조하면, 노멀 메모리 셀 어레이(111)의 메모리 셀(MC)이 도시된다. 메모리 셀(MC)은 자기 터널 접합(MTJ; Magnetic Tunnel junction) 방식으로 구현되는 가변 저항 소자(VR) 및 셀 트랜지스터(TR)를 포함할 수 있다. 가변 저항 소자(VR)의 일단은 비트 라인(BL)에 연결되고, 타단은 셀 트랜지스터(TR)의 일단에 연결될 수 있다. 셀 트랜지스터(TR)의 타단은 소스 라인(SL)에 연결될 수 있다. 셀 트랜지스터(TR)의 게이트는 워드 라인(WL)에 연결될 수 있다. 예를 들어, 셀 트랜지스터(TR)는 PMOS 또는 NMOS로 구현될 수 있다.
가변 저항 소자(30)는 고정층(PL, Pinned Layer), 터널층(TL, Tunneling Layer) 및 자유층(FL, Free Layer)을 포함한다. 고정층(PL)은 고정된 자화 방향을 갖는다. 자유층(FL)은 가변 저항 소자(VR)에 인가되는 전압(또는 전류)에 따라 변화하는 자화 방향을 갖는다.
자유층(FL)의 자화 방향이 고정층(PL)의 자화 방향과 평행 상태(parallel)인지 또는 반 평행(anti-parallel) 상태인지에 따라 가변 저항 소자(VR)의 저항이 변화할 수 있다. 가변 저항 소자(VR)는 저항의 크기에 따라 데이터를 저장할 수 있다. 예를 들어, 가변 저항 소자(VR)가 저 저항 상태일 때, 메모리 셀(MC)의 데이터는 로우(low) 값인 것으로 정의될 수 있다. 가변 저항 소자(VR)가 고 저항 상태일 때, 메모리 셀(MC)의 데이터는 하이(high) 값인 것으로 정의될 수 있다.
도 5에는 노멀 메모리 셀 어레이(111)의 메모리 셀(MC)이 도시되었지만, 모니터 메모리 셀 어레이(112)의 모니터 메모리 셀(MMC)도 메모리 셀(MC)과 동일하게 가변 저항 소자(VR) 및 셀 트랜지스터(TR)를 포함할 수 있다.
상술한 바와 같이, 메모리 장치(1000)는 가변 저항 소자(VR) 및 셀 트랜지스터(TR)를 포함하는 메모리 셀(MC, MMC)을 포함할 수 있다. 즉, 메모리 장치(1000)는 MRAM으로 구성될 수 있다. 그러나, 본 발명은 이에 한정되지 않으며, 메모리 장치(1000)는 다양한 방식의 메모리로 구성될 수 있다. 이하에서는, 설명의 편의를 위해, 메모리 장치(1000)가 MRAM으로 구성되는 것으로 가정한다.
도 6은 도 4의 메모리 장치(1000)를 상세하게 보여주는 회로도이다. 구체적으로, 도 6의 메모리 장치(1000)는 MRAM으로 구성되고, 읽기 동작에 이용되는 회로들만이 도시된다. 그러나, 본 발명이 이에 한정되는 것은 아니며, 본 발명은 쓰기 동작에도 적용될 수 있다.
도 6을 참조하면, 메모리 장치(1000)는 노멀 메모리 셀 어레이(111), 모니터 메모리 셀 어레이(112), 기준 메모리 셀 어레이(113), 데이터 입출력 회로(130) 및 바디 바이어스 발생기(200)를 포함할 수 있다. 도 6에 도시된 노멀 메모리 셀 어레이(111), 기준 메모리 셀 어레이(113) 및 데이터 입출력 회로(130)는 하나의 입출력 블록에 포함될 수 있다. 메모리 장치(1000)는 하나의 입출력 블록을 통해 하나의 데이터를 기입 또는 출력할 수 있다. 이에 따라, 데이터 입출력 회로(130)는 하나의 데이터를 출력하기 위한 하나의 감지 증폭기(131)를 포함할 수 있다. 도 6에는 도시되지 않았으나, 메모리 장치(1000)는 복수의 입출력 블록을 포함할 수 있다.
노멀 메모리 셀 어레이(111)는 복수의 메모리 셀(MC)들을 포함할 수 있다. 메모리 셀(MC)들 각각은 셀 트랜지스터(TR)와 MTJ 방식으로 구현되는 가변 저항 소자(VR)를 포함할 수 있다. 셀 트랜지스터(TR)의 일단은 특정 소스 라인에 연결되고, 타단은 가변 저항 소자(VR)의 일단에 연결될 수 있다. 셀 트랜지스터(TR)의 게이트는 특정 워드 라인에 연결될 수 있다. 가변 저항 소자(VR)의 타단은 특정 비트 라인에 연결될 수 있다. 메모리 장치(1000)의 동작에 따라 특정 비트 라인으로 접지 전압(VSS)이 인가될 수 있고, 특정 워드 라인으로 선택 전압 또는 비선택 전압이 인가될 수 있다. 선택 전압은 셀 트랜지스터(TR)를 턴-온시킬 수 있는 고전압일 수 있다. 비선택 전압은 셀 트랜지스터(TR)를 턴-오프시킬 수 있는 저전압일 수 있다. 예를 들어, 선택 전압은 전원 전압(VDD)일 수 있고, 비선택 전압은 접지 전압(VSS)일 수 있다. 예를 들어, 선택된 메모리 셀(MC)이 연결된 워드 라인으로 선택 전압이 인가되고 비선택된 메모리 셀(MC)이 연결된 워드 라인으로 접지 전압(VSS)이 인가될 수 있다.
모니터 메모리 셀 어레이(112)는 복수의 모니터 메모리 셀(MMC)들을 포함할 수 있다. 모니터 메모리 셀(MMC)들 각각은 셀 트랜지스터(TR)와 MTJ 방식으로 구현되는 가변 저항 소자(VR)를 포함할 수 있다. 셀 트랜지스터(TR)의 일단은 제1 신호 라인(ML1)에 연결되고, 타단은 가변 저항 소자(VR)의 일단에 연결될 수 있다. 셀 트랜지스터(TR)의 게이트는 제3 신호 라인(ML3)에 연결될 수 있다. 가변 저항 소자(VR)의 타단은 제2 신호 라인(ML2)에 연결될 수 있다. 이 경우, 제2 신호 라인(ML2) 및 제3 신호 라인(ML3)으로 접지 전압(VSS)이 인가될 수 있다. 즉, 제2 신호 라인(ML2)으로 인가되는 전압은 특정 비트 라인으로 인가되는 전압과 동일하고, 제3 신호 라인(ML3)으로 인가되는 전압은 특정 워드 라인으로 인가되는 비선택 전압과 동일할 수 있다. 도 6에는 제2 신호 라인(ML2) 및 제3 신호 라인(ML3)에 인가되는 전압이 접지 전압(VSS)인 것으로 도시되었지만, 본 발명은 이에 한정되지 않는다. 제2 신호 라인(ML2) 및 제3 신호 라인(ML3)에 인가되는 전압은 특정 비트 라인으로 인가되는 전압 및 특정 워드 라인으로 인가되는 비선택 전압에 따라 달라질 수 있다.
이와 같이, 모니터 메모리 셀 어레이(112)는 노멀 메모리 셀 어레이(111)의 하나의 열과 동일하게 구성될 수 있다. 또한, 모니터 메모리 셀(MMC)들로 인가되는 전압은 노멀 메모리 셀 어레이(111)의 비선택된 메모리 셀(MC)들로 인가되는 전압과 동일할 수 있다. 이에 따라, 모니터 메모리 셀(MMC)들은 비선택 메모리 셀(MC)들과 실질적으로 동일하게 동작할 수 있다. 예를 들어, 비선택 메모리 셀(MC)들에 흐르는 누설 전류는 모니터 메모리 셀(MMC)들에 흐르는 누설 전류(ILK)와 실질적으로 동일할 수 있다.
기준 메모리 셀 어레이(113)는 복수의 기준 메모리 셀(RMC)들을 포함할 수 있다. 기준 메모리 셀(RMC)들 각각은 셀 트랜지스터(TR)를 포함할 수 있다. 즉, 기준 메모리 셀(RMC)은 가변 저항 소자(VR)를 포함하지 않을 수 있다. 또는, 기준 메모리 셀(RMC)이 가변 저항 소자(VR)를 포함하더라도, 가변 저항 소자(VR)가 단락(short)된 상태일 수 있다. 셀 트랜지스터(TR)의 일단은 기준 비트 라인(RBL)에 연결되고, 타단은 기준 소스 라인(RSL)에 연결된다. 셀 트랜지스터(TR)의 게이트는 특정 워드 라인에 연결된다.
데이터 입출력 회로(130)는 제1 내지 제7 스위치들(s1~s7), 기준 저항(Rref) 및 감지 증폭기(131)를 포함할 수 있다. 제1 내지 제7 스위치들(s1~s7)은 데이터 입출력 회로(130)의 읽기 동작에 따라 열리거나 닫힐 수 있다. 예를 들어, 제1 비트 라인(BL1)과 제1 소스 라인(SL1)에 연결된 선택된 메모리 셀(MC)에 대한 읽기 동작 시, 제1 스위치(s1), 제2 스위치(s2), 제3 스위치(s3), 제4 스위치(s4) 및 제7 스위치(s7)는 닫힐 수 있고, 나머지 스위치들(s5, s6)은 열릴 수 있다.
읽기 동작 시, 제1 스위치(s1) 및 제2 스위치(s2)가 닫힘으로써 감지 증폭기(131)로 기준 신호(SIREF)가 제공될 수 있다. 기준 신호(SIREF)는 기준 메모리 셀 어레이(113)의 동작에 따라 출력되는 전압 또는 전류일 수 잇다. 제7 스위치(s7)가 닫힘으로써 비트 라인들(BL1~BLn) 중 하나로 접지 전압(VSS)이 인가될 수 있다.
기준 메모리 셀 어레이(113)에 의해 출력되는 기준 신호(SIREF)는 기준 저항(Rref)을 통해 결정될 수 있다. 즉, 기준 저항(Rref)의 값에 따라 감지 증폭기(131)로 출력되는 전압 또는 전류가 달라질 수 있다. 예를 들어, 기준 저항(Rref)은 로우 값에 대응하는 가변 저항 소자(VR)의 저항 값 또는 하이 값에 대응하는 가변 저항 소자(VR)의 저항 값을 가질 수 있다.
감지 증폭기(131)는 기준 소스 라인(RSL)을 통해 제공되는 기준 신호(SIREF)와 소스 라인들(SL1~SLn) 중 하나를 통해 제공되는 입력 신호(SIIN)를 수신할 수 있다. 감지 증폭기(131)는 수신된 두 신호들(SIREF, SIIN)의 차이를 증폭하여 증폭된 신호를 출력할 수 있다. 기준 신호(SIREF)는 기준 저항(Rref)에 따라 고정된 값일 수 있다. 입력 신호(SIIN)는 가변 저항 소자(VR)의 저항 값에 따라(즉, 메모리 셀(MC)에 저장된 데이터에 따라) 변화하는 값일 수 있다. 이에 따라, 감지 증폭기(131)로부터 출력되는 신호는 입력 신호(SIIN)에 따라 달라질 수 있다. 감지 증폭기(131)로부터 출력되는 신호를 통해 메모리 셀(MC)에 저장된 데이터가 판별될 수 있다.
상술한 바와 같이, 읽기 동작 시, 기준 메모리 셀 어레이(113)는 노멀 메모리 셀 어레이(111)에 저장된 데이터를 판별하기 위한 기준 신호(SIREF)를 출력할 수 있다.
바디 바이어스 발생기(200)는 누설 전류 발생기(210), 펌프 인에이블 회로(220), 음의 전하 펌프(230) 및 클램핑 회로(240)를 포함할 수 있다. 누설 전류 발생기(210)는 모니터 메모리 셀 어레이(112) 및 펌프 인에이블 회로(220)로 누설 전류(ILK)를 제공할 수 있다. 누설 전류 발생기(210)는 제1 신호 라인(ML1)을 통해 모니터 메모리 셀 어레이(112)로 누설 전류(ILK)를 제공할 수 있다. 제공된 누설 전류(ILK)는 모니터 메모리 셀(MMC)들로 흐를 수 있다.
예시적으로, 누설 전류 발생기(210)는 제1 노드(no1)의 전압과 실질적으로 동일한 전압을 제1 신호 라인(ML1)으로 인가할 수 있다. 제1 노드(no1)는 노멀 메모리 셀 어레이(111)의 출력 노드(또는, 입력 노드)일 수 있다. 예를 들어, 제1 노드(no1)의 전압은 노멀 메모리 셀 어레이(111)로 인가되는 읽기 전압일 수 있다. 제1 노드(no1)의 전압과 실질적으로 동일한 전압이 제1 신호 라인(ML1)으로 인가되는 경우, 노멀 메모리 셀 어레이(111)로 흐르는 누설 전류와 실질적으로 동일한 누설 전류(ILK)가 모니터 메모리 셀 어레이(112)로 흐를 수 있다. 누설 전류 발생기(210)의 동작에 관한 상세한 설명은 도 10 및 도 11을 참조하여 후술될 것이다.
펌프 인에이블 회로(220)는 누설 전류(ILK)가 임계값보다 큰지 여부를 판별할 수 있다. 펌프 인에이블 회로(220)는 판별 결과에 따라 인에이블 신호(EN)를 음의 전하 펌프(230)로 제공할 수 있다. 예를 들어, 누설 전류(ILK)가 임계값보다 큰 경우, 음의 전하 펌프(230)로 인에이블 신호(EN)가 제공될 수 있다. 누설 전류(ILK)가 임계값 이하인 경우, 인에이블 신호(EN)가 출력되지 않을 수 있다.
펌프 인에이블 회로(220)는 비교기(221) 및 가변 저항(222)을 포함할 수 있다. 비교기(221)는 누설 전류(ILK)에 기초하여 결정되는 누설 전압(VDET)과 임계 전압(VTR)의 크기를 비교할 수 있다. 누설 전압(VDET)이 임계 전압(VTR)보다 큰 경우, 비교기(221)는 인에이블 신호(EN)를 출력할 수 있다. 누설 전압(VDET)은 누설 전류(ILK) 및 가변 저항(222)에 따라 결정될 수 있다. 가변 저항(222)이 조절됨으로써 비교기(221)로 입력되는 누설 전압(VDET)이 조절될 수 있다. 이에 따라, 가변 저항(222)이 조절됨으로써 인에이블 신호(EN)의 출력이 제어될 수 있다.
음의 전하 펌프(230)는 인에이블 신호(EN)를 수신할 수 있다. 음의 전하 펌프(230)는 인에이블 신호(EN)에 응답하여 바디 전압(VBB)을 감소시킬 수 있다. 예를 들어, 음의 전하 펌프(230)의 동작에 따라 바디 전압(VBB)이 접지 전압(VSS)보다 작아질 수 있다.
클램핑 회로(240)는 바디 전압(VBB)을 감지할 수 있다. 클램핑 회로(240)는 바디 전압(VBB)이 미리 설정된 전압보다 높아지지 않도록, 바디 전압(VBB)을 미리 설정된 전압으로 고정시킬 수 있다. 예를 들어, 클램핑 회로(240)는 바디 전압(VBB)이 접지 전압(VSS)보다 높아지는 것을 감지하여 바디 전압(VBB)을 접지 전압(VSS)으로 고정시킬 수 있다. 클램핑 회로(240)의 동작에 관한 상세한 설명은 도 12를 참조하여 후술될 것이다.
상술한 바와 같이, 메모리 장치(1000)는 노멀 메모리 셀 어레이(111)와 동일하게 구성되는 모니터 메모리 셀 어레이(112)를 포함할 수 있다. 메모리 장치(1000)는 바디 바이어스 발생기(200)를 통해 노멀 메모리 셀 어레이(111)로 인가되는 전압(예를 들어, 읽기 전압)과 실질적으로 동일한 전압을 모니터 메모리 셀 어레이(112)로 인가할 수 있다. 이에 따라, 노멀 메모리 셀 어레이(111)에 흐르는 누설 전류와 실질적으로 동일한 누설 전류(ILK)가 모니터 메모리 셀 어레이(112)로 제공될 수 있다. 이 경우, 누설 전류(ILK)가 메모리 장치(1000)에 의해 감지될 수 있다. 메모리 장치(1000)는 누설 전류(ILK)에 기초하여 바디 전압(VBB)을 조절할 수 있다.
도 6에는 감지 증폭기(131)가 기준 소스 라인(RSL) 및 소스 라인들(SL1~SLn)에 연결되는 것으로 도시되었지만, 본 발명은 이에 한정되지 않는다. 예를 들어, 감지 증폭기(131)는 기준 비트 라인(RBL) 및 비트 라인들(BL1~BLn)에 연결될 수 있다. 이 경우, 기준 소스 라인(RSL) 및 소스 라인들(SL1~SLn)에 접지 전압(VSS)이 인가될 수 있다.
도 7은 도 6의 메모리 장치(1000)의 읽기 동작의 예시를 보여주는 도면이다. 도 7을 참조하면, 메모리 장치(1000)는 메모리 셀(MC1)에 대한 읽기 동작을 수행할 수 있다. 메모리 셀(MC1)에 저장된 데이터를 출력하기 위해, 메모리 셀(MC1)에 연결된 제2 워드 라인(WL2)으로 선택 전압(VSL)이 인가될 수 있다. 이에 따라, 제2 워드 라인(WL2)에 연결된 셀 트랜지스터들은 온(on) 상태가 될 수 있다. 예를 들어, 선택 전압(VSL)은 1.8V 일 수 있다. 제2 워드 라인(WL2) 이외의 다른 워드 라인들(WL1, WL3~WLm)로는 접지 전압(VSS)이 인가될 수 있다. 이에 따라, 다른 워드 라인들(WL1, WL3~WLm)에 연결된 센 트랜지스터들은 오프(off) 상태일 수 있다. 예를 들어, 접지 전압(VSS)은 0V 일 수 있다.
메모리 셀(MC1)에 저장된 데이터를 출력하기 위해, 제1 내지 제4 스위치들(s1~s4) 및 제7 스위치(s7)가 닫힐 수 있다. 이 경우, 기준 소스 라인(RSL) 및 제1 소스 라인(SL1)이 감지 증폭기(131)에 연결될 수 있다. 기준 소스 라인(RSL) 및 제1 소스 라인(SL1)으로 각각 전압(예를 들어, 읽기 전압)이 제공될 수 있다. 이에 따라, 기준 소스 라인(RSL) 및 제1 소스 라인(SL1)으로 읽기 전류(IRD)가 제공될 수 있다. 기준 비트 라인(RBL)은 기준 저항(Rref)에 연결될 수 있다. 기준 소스 라인(RSL)으로 제공된 읽기 전류(IRD)는 기준 메모리 셀(RMC1)의 셀 트랜지스터(TR2)를 통해 기준 비트 라인(RBL)으로 흐를 수 있다. 또한, 접지 전압(VSS)이 제1 비트 라인(BL1)으로 인가될 수 있다. 제1 소스 라인(SL1)으로 제공된 읽기 전류(IRD)는 메모리 셀(MC1)의 셀 트랜지스터(TR1)를 통해 제1 비트 라인(BL1)으로 흐를 수 있다.
감지 증폭기(131)는 읽기 전류(IRD)의 흐름에 따라 수신되는 기준 신호(SIREF) 및 입력 신호(SIIN)에 기초하여 메모리 셀(MC1)에 저장된 데이터를 감지할 수 있다. 예를 들어, 기준 신호(SIREF)는 기준 저항(Rref) 및 읽기 전류(IRD)의 곱으로 결정될 수 있다. 입력 신호(SIIN)는 메모리 셀(MC1)의 가변 저항 소자(VR1)의 저항 및 읽기 전류(IRD)의 곱으로 결정될 수 있다. 따라서, 감지 증폭기(131)는 기준 저항(Rref)과 가변 저항 소자(VR1)의 저항 값의 차이로부터 메모리 셀(MC1)에 저장된 데이터를 감지할 수 있다.
그러나, 온도가 증가되는 경우, 셀 트랜지스터(TR)들의 문턱 전압(Vth)이 감소될 수 있다. 이 경우, 누설 전류가 발생되거나 증가될 수 있다. 노멀 메모리 셀 어레이(111)의 메모리 셀(MC)은 가변 저항 소자(VR)를 포함하므로, 메모리 셀(MC)의 양단(즉, 제1 노드(no1) 및 제2 노드(no2))의 전압 차이는 가변 저항 소자(VR)를 포함하지 않는 기준 메모리 셀(RMC)의 양단(즉, 제3 노드(no3) 및 제4 노드(no4))의 전압 차이보다 클 수 있다. 이에 따라, 노멀 메모리 셀 어레이(111)의 누설 전류(ILKN)는 기준 메모리 셀 어레이(113)의 누설 전류보다 훨씬 클 수 있다. 즉, 누설 전류(ILKN)를 기준으로 기준 메모리 셀 어레이(113)의 누설 전류는 없는 것으로 가정될 수 있다. 예를 들어, 도 7에 도시된 바와 같이, 제1 소스 라인(SL1)으로 흐르는 읽기 전류(IRD) 중 누설 전류(ILKN)를 제외한 나머지 전류(IRD-ILKN)가 메모리 셀(MC1)로 제공될 수 있다. 기준 소스 라인(RSL)으로 흐르는 읽기 전류(IRD)는 모두 기준 메모리 셀(RMC1)로 제공될 수 있다.
이와 같이, 노멀 메모리 셀 어레이(111)의 누설 전류(ILKN)와 기준 메모리 셀 어레이(113)의 누설 전류가 일치하지 않는 경우, 감지 증폭기(131)로 수신되는 기준 신호(SIREF)와 입력 신호(SIIN)의 차이가 달라질 수 있다. 따라서, 감지 증폭기(131)로부터 출력되는 신호가 달라질 수 있다. 이 경우, 출력 데이터에 대한 오류가 발생될 수 있다.
바디 바이어스 발생기(200)는 누설 전류(ILKN)와 실질적으로 동일한 누설 전류(ILK)에 기초하여 바디 전압(VBB)을 조절할 수 있다. 바디 전압(VBB)이 조절되는 경우, 셀 트랜지스터(TR)들의 문턱 전압(Vth)이 높아질 수 있다. 이에 따라, 누설 전류(ILKN)가 발생되지 않거나 누설 전류(ILKN)가 증가되지 않을 수 있다. 예를 들어, 온도가 증가되더라도 누설 전류(ILKN)가 증가되지 않을 수 있다. 즉, 메모리 장치(1000)는 읽기 동작에서 데이터 오류가 발생되지 않도록 누설 전류(ILKN)를 조절할 수 있다.
도 8은 도 6의 바디 바이어스 발생기(200)의 동작에 따른 신호들의 변화를 보여주는 도면이다. 도 8의 가로축들은 온도를 나타낸다. 도 8을 참조하면, 온도 변화에 따른 인에이블 신호(EN), 누설 전류(ILK), 누설 전압(VDET) 및 바디 전압(VBB)의 변화가 도시된다.
온도가 증가됨에 따라 누설 전류(ILK)가 증가될 수 있다. 누설 전류(ILK)에 기초한 누설 전압(VDET)도 증가될 수 있다. 누설 전류(ILK) 및 누설 전압(VDET)이 증가되더라도 누설 전류(ILK)가 임계 전류(ITR) 이하이거나 누설 전압(VDET)이 임계 전압(VTR) 이하인 경우, 인에이블 신호(EN)가 출력되지 않을 수 있다(예를 들어, 인에이블 신호(EN)가 로우 값). 이 경우, 바디 전압(VBB)이 접지 전압(VSS)보다 높아지지 않도록 바디 전압(VBB)에 대한 클램핑(clamping)이 수행될 수 있다. 따라서, 바디 전압(VBB)은 접지 전압(VSS)으로 고정될 수 있다.
온도가 증가되어 제1 온도(tp1)가 되는 경우, 누설 전류(ILK)가 임계 전류(ITR)보다 커지고 누설 전압(VDET)이 임계 전압(VTR)보다 커질 수 있다. 이에 따라, 인에이블 신호(EN)가 출력될 수 있다. 인에이블 신호(EN)에 응답하여 바디 바이어스 발생기(200)는 바디 전압(VBB)을 감소시킬 수 있다. 바디 바이어스 발생기(200)는 인에이블 신호(EN)가 출력되는 동안, 바디 전압(VBB)을 지속적으로 감소시킬 수 있다. 따라서, 온도가 계속하여 증가되더라도, 누설 전류(ILK)는 임계 전류(ITR)보다 커지지 않을 수 있고, 누설 전압(VDET)은 임계 전압(VTR)보다 커지지 않을 수 있다.
도 9는 도 6의 메모리 장치(1000)에 포함된 데이터 입출력 회로(130) 및 누설 전류 발생기(210)의 하나의 예시를 나타내는 도면이다. 도 9를 참조하면, 데이터 입출력 회로(130)는 제1 PMOS(P1), 제2 PMOS(P2), 제8 스위치(s8), 제9 스위치(s9) 및 감지 증폭기(131)를 포함할 수 있다. 제1 PMOS(P1)의 일단으로 전원 전압(VDD)이 인가되고, 타단은 제8 스위치(s8)의 일단에 연결된다. 제2 PMOS(P2)의 일단으로 전원 전압(VDD)이 인가되고, 타단은 제9 스위치(s9)의 일단에 연결된다. 제8 스위치(s8)의 타단은 제1 노드(no1)에 연결되고, 제9 스위치(s9)의 타단은 제3 노드(no3)에 연결된다. 제1 노드(no1)는 노멀 메모리 셀 어레이(111)의 출력 노드(또는, 입력 노드)일 수 있다. 제3 노드(no3)는 기준 메모리 셀 어레이(113)의 출력 노드(또는, 입력 노드)일 수 있다.
읽기 동작 시, 제8 스위치(s8) 및 제9 스위치(s9)가 닫히는 경우, 전원 전압(VDD)을 기반으로 제1 PMOS(P1) 및 제2 PMOS(P2)를 통해 읽기 전류(IRD)가 출력될 수 있다. 읽기 전류(IRD)는 노멀 메모리 셀 어레이(111) 및 기준 메모리 셀 어레이(113)로 제공될 수 있다.
감지 증폭기(131)는 제1 노드(no1)의 입력 전압(VIN)과 제3 노드(no3)의 기준 전압(VREF)을 감지할 수 있다. 예를 들어, 입력 전압(VIN)은 읽기 전류(IRD)와 가변 저항 소자(VR)의 저항의 곱일 수 있다. 기준 전압(VREF)은 읽기 전류(IRD)와 기준 저항(Rref)의 곱일 수 있다. 감지 증폭기(131)는 기준 전압(VREF)과 입력 전압(VIN)의 차이를 증폭하여 읽기 데이터를 출력할 수 있다.
이와 같이, 도 9에 도시된 메모리 장치(1000)는 전압을 입력으로 하는 감지 증폭기(131)로 구현될 수 있다.
누설 전류 발생기(210)는 전압 모방 회로(211)를 포함할 수 있다. 전압 모방 회로(211)는 제1 노드(no1)의 전압(즉, 입력 전압(VIN) 또는 읽기 전압)과 실질적으로 동일한 제1 전압(V1)을 생성할 수 있다. 제1 전압(V1)이 제1 신호 라인(ML1)에 인가됨에 따라 누설 전류(ILK)가 모니터 메모리 셀 어레이(112)로 제공될 수 있다.
누설 전류 발생기(210)는 제3 내지 제5 PMOS들(P3~P5), 제1 내지 제3 NMOS들(N1~N3) 및 모방 저항(Rmtj)을 포함할 수 있다. 제3 PMOS(P3)의 일단으로 전원 전압(VDD)이 인가되고, 타단은 제1 NMOS(N1)의 일단에 연결된다. 제1 NMOS(N1)의 일단은 제1 NMOS(N1)의 게이트 및 제2 NMOS(N2)의 게이트의 공통 노드에 연결된다. 제1 NMOS(N1)의 타단은 제3 NMOS(N3)의 일단에 연결된다. 제3 NMOS(N3)의 타단은 모방 저항(Rmtj)의 일단에 연결되고, 게이트로 선택 전압(VSL)이 인가된다. 모방 저항(Rmtj)의 타단으로 접지 전압(VSS)이 인가된다. 제4 PMOS(P4)의 일단으로 전원 전압(VDD)이 인가되고, 타단은 제2 NMOS(N2)의 일단, 제4 PMOS(P4)의 게이트 및 제5 PMOS(P5)의 게이트의 공통 노드에 연결된다. 제2 NMOS(N2)의 타단은 제1 신호 라인(ML1)에 연결된다. 제5 PMOS(P5)의 일단으로 전원 전압(VDD)이 인가된다.
제3 PMOS(P3), 제1 내지 제3 NMOS(N1~N3) 및 모방 저항(Rmtj)은 전압 모방 회로(211)를 구성할 수 있다. 제3 PMOS(P3) 및 제1 NMOS(N1)를 통해 읽기 전류(IRD)가 제공되는 경우, 제3 NMOS(N3)의 일단(즉, 제1 NMOS(N1)의 타단)의 전압은 제1 전압(V1)이 될 수 있다. 모방 저항(Rmtj)은 가변 저항 소자(VR)의 저항 값과 동일한 저항 값을 가질 수 있다. 예를 들어, 모방 저항(Rmtj)은 선택된 메모리 셀(MC)의 가변 저항 소자(VR)의 저항 값과 동일한 저항 값을 가질 수 있다. 모방 저항(Rmtj) 및 제3 NMOS(N3)는 노멀 메모리 셀 어레이(111)의 선택된 메모리 셀(MC)과 유사하게 동작할 수 있다. 따라서, 제1 전압(V1)은 제1 노드(no1)의 전압(즉, 출력 노드의 전압 또는 읽기 전압)과 실질적으로 동일할 수 있다.
제1 NMOS(N1) 및 제2 NMOS(N2)는 소스 팔로워(source follower)로서 동작할 수 있다. 이에 따라, 제2 NMOS(N2)의 타단의 전압도 제1 전압(V1)이 될 수 있다. 따라서, 제1 전압(V1)이 제1 신호 라인(ML1)으로 인가될 수 있다.
제4 PMOS(P4) 및 제5 PMOS(P5)는 전류 미러(current mirror)로서 동작할 수 있다. 이에 따라, 제4 PMOS(P4) 및 제5 PMOS(P5)로부터 동일한 전류가 출력될 수 있다. 제4 PMOS(P4)를 통해 흐르는 전류는 제2 NMOS(N2)를 통해 흐르는 전류와 동일할 수 있다. 따라서, 제4 PMOS(P4)로부터 출력되는 전류는 누설 전류(ILK)일 수 있다. 즉, 제5 PMOS(P5)로부터 누설 전류(ILK)가 출력될 수 있다. 이에 따라, 누설 전류 발생기(210)는 펌프 인에이블 회로(220)로 누설 전류(ILK)를 제공할 수 있다.
상술한 바와 같이, 전압을 입력으로 하는 감지 증폭기(131)가 이용되는 경우, 이에 대응하는 누설 전류 발생기(210)가 구성될 수 있다.
도 10은 도 6의 메모리 장치(1000)에 포함된 데이터 입출력 회로(130) 및 누설 전류 발생기(210)의 다른 예시를 나타내는 도면이다. 도 10을 참조하면, 메모리 장치(1000)는 바이어싱 회로(300)를 더 포함할 수 있다. 바이어싱 회로(300)는 전류원(301), 버퍼(302), 제4 NMOS(N4) 및 모방 저항(Rmtj)을 포함할 수 있다. 전류원(301)은 읽기 전류(IRD)를 제4 NMOS(N4)의 일단 및 게이트의 공통 노드로 제공할 수 있다. 제4 NMOS(N4)의 타단은 모방 저항(Rmtj)의 일단에 연결되고, 게이트는 버퍼(302)의 입력단에 연결된다. 모방 저항(Rmtj)의 타단으로 접지 전압(VSS)이 인가된다. 모방 저항(Rmtj)은 가변 저항 소자(VR)의 저항 값과 동일한 저항 값을 가질 수 있다. 예를 들어, 모방 저항(Rmtj)은 선택된 메모리 셀(MC)의 가변 저항 소자(VR)의 저항 값과 동일한 저항 값을 가질 수 있다. 읽기 전류(IRD)가 제4 NMOS(N4)의 일단으로 제공되는 경우, 제4 NMOS(N4)의 타단의 전압은 제2 전압(V2)이 될 수 있다. 이 경우, 제2 전압(V2)은 읽기 전류(IRD)와 모방 저항(Rmtj)의 곱일 수 있다. 따라서, 제2 전압(V2)은 노멀 메모리 셀 어레이(111)로 제공되는 읽기 전압과 동일할 수 있다. 버퍼(302)는 수신되는 읽기 전류(IRD)에 기초하여 바이어스 전압(VBIAS)을 출력할 수 있다.
데이터 입출력 회로(130)는 제1 NMOS(N1), 제2 NMOS(N2) 및 감지 증폭기(131)를 포함할 수 있다. 제1 NMOS(N1)의 일단은 감지 증폭기(131)의 하나의 입력 노드에 연결되고, 타단은 제1 노드(no1)에 연결된다. 제2 NMOS(N2)의 일단은 감지 증폭기(131)의 다른 입력 노드에 연결되고, 타단은 제3 노드(no3)에 연결된다. 제1 노드(no1)는 노멀 메모리 셀 어레이(111)의 출력 노드(또는, 입력 노드)일 수 있다. 제3 노드(no3)는 기준 메모리 셀 어레이(113)의 출력 노드(또는, 입력 노드)일 수 있다.
읽기 동작 시, 바이어싱 회로(300)에 의해 바이어스 전압(VBIAS)이 NMOS들(N1~N2)의 게이트들로 인가될 수 있다. 이 경우, 제1 NMOS(N1), 제2 NMOS(N2) 및 제4 NMOS(N4)는 소스 팔로워로서 동작할 수 있다. 이에 따라, 제1 NMOS(N1) 및 제2 NMOS(N2)의 타단의 전압들은 제4 NMOS(N4)의 타단의 전압(즉, 제2 전압(V2))으로 고정될 수 있다. 이 경우, 노멀 메모리 셀 어레이(111)로 제공되는 읽기 전류는 기준 메모리 셀 어레이(113)로 제공되는 읽기 전류와 달라질 수 있다.
감지 증폭기(131)는 하나의 입력 노드로 제공되는 입력 전류(IIN) 및 다른 입력 노드로 제공되는 기준 전류(IREF)를 감지할 수 있다. 입력 전류(IIN)는 제2 전압(V2)을 가변 저항 소자(VR)의 저항으로 나눈 값일 수 있다. 즉, 입력 전류(IIN)의 크기는 노멀 메모리 셀 어레이(111)로 제공되는 읽기 전류의 크기와 동일할 수 있다. 기준 전류(IREF)는 제2 전압(V2)을 기준 저항(Rref)으로 나눈 값일 수 있다. 즉, 기준 전류(IREF)의 크기는 기준 메모리 셀 어레이(113)로 제공되는 읽기 전류의 크기와 동일할 수 있다. 감지 증폭기(131)는 입력 전류(IIN)와 기준 전류(IREF)의 차이를 증폭하여 데이터를 출력할 수 있다.
이와 같이, 도 10에 도시된 메모리 장치(1000)는 전류를 입력으로 하는 감지 증폭기(131)로 구현될 수 있다.
누설 전류 발생기(210)는 제1 PMOS(P1), 제2 PMOS(P2) 및 제3 NMOS(N3)를 포함할 수 있다. 제1 PMOS(P1)의 일단으로 전원 전압(VDD)이 인가되고, 타단은 제3 NMOS(N3)의 일단, 제1 PMOS(P1)의 게이트 및 제2 PMOS(P2)의 게이트의 공통 노드에 연결된다. 제3 NMOS(N3)의 타단은 제1 신호 라인(ML1)에 연결된다. 제2 PMOS(P2)의 일단으로 전원 전압(VDD)이 인가될 수 있다. 바이어싱 회로(300)로부터 제공되는 바이어스 전압(VBIAS)이 제3 NMOS(N3)의 게이트로 인가된다. 이 경우, 제3 NMOS(N3) 및 제4 NMOS(N4)는 소스 팔로워로서 동작할 수 있다. 이에 따라, 제3 NMOS(N3)의 타단의 전압은 제4 NMOS(N4)의 타단의 전압(즉, 제2 전압(V2))으로 고정될 있다.
제3 NMOS(N3)의 타단의 전압(V2)은 제1 NMOS(N1)의 타단의 전압(V2)과 동일할 수 있다. 따라서, 노멀 메모리 셀 어레이(111)로 제공되는 전압과 동일한 제2 전압(V2)이 제1 신호 라인(ML1)으로 인가될 수 있다. 제2 전압(V2)에 의해 제1 신호 라인(ML1)으로 누설 전류(ILK)가 제공될 수 있다.
제1 PMOS(P1) 및 제2 PMOS(P2)는 전류 미러로서 동작할 수 있다. 이에 따라, 제1 PMOS(P1) 및 제2 PMOS(P2)을 통해 동일한 전류가 출력될 수 있다. 제1 PMOS(P1)통해 출력되는 전류는 제3 NMOS(N3)를 통해 출력되는 전류와 동일할 수 있다. 제3 NMOS(N3)를 통해 누설 전류(ILK)가 출력될 수 있다. 따라서, 제1 PMOS(P1) 및 제2 PMOS(P2)를 통해 누설 전류(ILK)가 출력될 수 있다. 이에 따라, 누설 전류 발생기(210)는 펌프 인에이블 회로(220)로 누설 전류(ILK)를 제공할 수 있다.
도 11은 도 6의 클램핑 회로(240)의 예시를 보여주는 회로도이다. 도 11을 참조하면, 클램핑 회로(240)는 제1 저항(R1), 제1 PMOS(P1), 제2 PMOS(P2), 제1 내지 제3 NMOS들(N1~N3)을 포함할 수 있다. 제1 저항(R1)의 일단으로 전원 전압(VDD)이 인가되고, 타단은 제1 PMOS(P1)의 일단 및 제2 PMOS(P2)의 일단의 공통 노드에 연결된다. 제1 PMOS(P1)의 타단은 제1 NMOS(N1)의 일단에 연결된다. 제1 NMOS(N1)의 일단은 제2 NMOS(N2)의 일단, 제1 PMOS(P1)의 게이트 및 제2 PMOS(P2)의 게이트의 공통 노드에 연결된다. 제1 NMOS(N1)의 타단으로 접지 전압(VSS)이 인가된다. 제2 PMOS(P2)의 타단은 제2 NMOS(N2)의 일단 및 제3 NMOS(N3)의 게이트의 공통 노드(no)에 연결된다. 제2 NMOS(N2)의 타단은 바디 전압(VBB)이 제공되는 노드에 연결된다. 제3 NMOS(N3)의 일단으로 접지 전압(VSS)이 인가되고, 타단은 바디 전압(VBB)이 제공되는 노드에 연결된다.
바디 전압(VBB)이 접지 전압(VSS)과 동일한 경우, 제1 NMOS(N1)의 게이트 전압 및 제2 NMOS(N2)의 게이트 전압은 동일할 수 있다. 이에 따라, 제1 NMOS(N1)를 통해 흐르는 전류와 제2 NMOS(N2)를 통해 흐르는 전류는 동일할 수 있다. 바디 전압(VBB)이 접지 전압(VSS)보다 커지는 경우, 제1 NMOS(N1)를 통해 흐르는 전류는 제2 NMOS(N2)를 통해 흐르는 전류보다 클 수 있다. 이에 따라, 노드(no) 전압이 증가될 수 있다. 제1 저항(R1), 제1 PMOS(P1) 및 제2 PMOS(P2)는 차동 증폭기로서 동작할 수 있다. 이에 따라, 노드(no) 전압은 제1 저항(R1), 제1 PMOS(P1) 및 제2 PMOS(P2)에 의해 증폭될 수 있다. 노드(no) 전압이 증가되는 경우, 제3 NMOS(N3)는 온 상태가 될 수 있다. 이에 따라, 바디 전압(VBB)은 접지 전압(VSS)으로 고정될 수 있다.
바디 전압(VBB)이 접지 전압(VSS)보다 커지는 경우, 셀 트랜지스터의 문턱 전압(Vth)이 낮아질 수 있다. 이에 따라, 셀 트랜지스터에 흐르는 누설 전류가 더 증가될 수 있다. 클램핑 회로(240)는 바디 전압(VBB)을 감지하고, 바디 전압(VBB)이 접지 전압(VSS)보다 높아지는 경우, 바디 전압(VBB)을 접지 전압(VSS)으로 낮출 수 있다. 따라서, 클램핑 회로(240)는 셀 트랜지스터에 흐르는 누설 전류가 더 증가되는 것을 방지할 수 있다.
도 12는 본 발명의 실시 예에 따른 메모리 장치의 동작을 나타내는 순서도이다. 도 4 및 도 12를 참조하면, S101 단계에서, 메모리 장치(1000)는 노멀 메모리 셀 어레이(111)에 포함된 하나의 메모리 셀로 선택 전압을 인가할 수 있다. 예를 들어, 메모리 장치(1000)는 메모리 셀에 연결된 워드 라인을 통해 선택 전압을 인가할 수 있다.
S102 단계에서, 메모리 장치(1000)는 모니터 메모리 셀 어레이(112)로 누설 전류(ILK)를 제공할 수 있다. S103 단계에서, 메모리 장치(1000)는 누설 전류(ILK)가 임계 전류(ITR)보다 큰지 여부를 판별할 수 있다. 누설 전류(ILK)가 임계 전류(ITR)보다 큰 경우, S104 단계에서, 메모리 장치(1000)는 바디 전압(VBB)을 감소시킬 수 있다. 누설 전류(ILK)가 임계 전류(ITR) 이하인 경우, S105 단계에서, 메모리 장치(1000)는 바디 전압(VBB)을 접지 전압(VSS)으로 고정시킬 수 있다.
메모리 장치(1000)는 바디 전압(VBB)을 접지 전압(VSS)으로 고정시키면서 누설 전류(ILK)가 임계 전류(ITR)보다 큰지 여부를 판별할 수 있다.
도 1 내지 도 12에서 설명된 메모리 장치(1000)의 구성 요소들은 소프트웨어, 또는 하드웨어, 또는 그것들의 조합의 형태로 구현될 수 있다. 예를 들어, 소프트웨어는 기계 코드, 펌웨어, 임베디드 코드, 및 애플리케이션 소프트웨어일 수 있다. 예를 들어, 하드웨어는 전기 회로, 전자 회로, 프로세서, 컴퓨터, 집적 회로, 집적 회로 코어들, 압력 센서, 관성 센서, 멤즈(Micro Electro Mechanical System; MEMS), 수동 소자, 또는 그것들의 조합을 포함할 수 있다.
도 13은 본 발명의 실시 예에 따른 전자 시스템(2000)을 보여주는 블록도이다. 도 13을 참조하면, 전자 시스템(2000)은 호스트 장치(2100) 및 메모리 시스템(2200)을 포함할 수 있다. 예를 들어, 전자 시스템(2000)은 데스크톱 컴퓨터, 랩톱 컴퓨터, 태블릿 컴퓨터, 스마트 폰, 웨어러블(wearable) 장치, 비디오 게임기, 서버, 전기 자동자, 가전기기, 의료기기 등과 같은 전자 장치들에서 구현될 수 있다.
호스트 장치(2100)는 전자 시스템(2000)에서 요구되는 동작들을 수행할 수 있는 전자 장치일 수 있다. 이를 위해, 호스트 장치(2100)는 메모리 시스템(2200)에 데이터를 저장하거나 메모리 시스템(2200)에 저장된 데이터를 읽을 수 있다.
호스트 장치(2100)는 메인 프로세서(예를 들어, CPU(Central Processing Unit), AP(Application Processor) 등), 전용 프로세서(예를 들어, GPU(Graphic Processing Unit)), MODEM(Modulator/Demodulator), 이미지 센서 등일 수 있다. 그 밖에, 호스트 장치(2100)는 메모리 시스템(2200)을 이용할 수 있는 임의의 장치일 수 있다.
메모리 시스템(2200)은 전자 시스템(2000)의 동작에 이용되는 데이터를 저장할 수 있다. 예를 들어, 메모리 시스템(2200)은 호스트 장치(2100)에 의해 요청되는 쓰기 데이터를 저장하거나 호스트 장치(2100)에 의해 요청되는 읽기 데이터를 호스트 장치(2100)로 제공할 수 있다.
이를 위해, 메모리 시스템(2200)은 컨트롤러(2210) 및 하나 이상의 메모리 장치(2220)를 포함할 수 있다. 컨트롤러(2210)는 메모리 시스템(2200)의 전반적인 동작들을 제어할 수 있다. 예시적으로, 컨트롤러(2210)는 호스트 장치(2100)의 요청에 응답하여 데이터가 메모리 장치(2220)에 저장되거나 메모리 장치(2220)로부터 읽히도록 메모리 장치(2220)를 제어할 수 있다. 예를 들어, 컨트롤러(2210)는 데이터 오류 정정, 성능 관리, 공격 방지 등과 같은 다양한 동작을 제공할 수 있다.
메모리 장치(2220)는 데이터를 저장하고 저장된 데이터를 출력하도록 구성되는 메모리 소자를 포함할 수 있다. 예를 들어, 메모리 소자는 휘발성 메모리 및/또는 불휘발성 메모리를 포함할 수 있다. 메모리 장치(2220)는 도 1 내지 도 12에서 설명된 메모리 장치(1000)를 포함할 수 있다.
상술된 내용은 본 발명을 실시하기 위한 구체적인 실시 예들이다. 본 발명은 상술된 실시 예들뿐만 아니라, 단순하게 설계 변경되거나 용이하게 변경할 수 있는 실시 예들 또한 포함할 것이다. 또한, 본 발명은 실시 예들을 이용하여 용이하게 변형하여 실시할 수 있는 기술들도 포함될 것이다. 따라서, 본 발명의 범위는 상술된 실시 예들에 국한되어 정해져서는 안되며 후술하는 특허청구범위뿐만 아니라 이 발명의 특허청구범위와 균등한 것들에 의해 정해져야 할 것이다.
100: 기능 블록
110: 메모리 셀 어레이
111: 노멀 메모리 셀 어레이
112: 모니터 메모리 셀 어레이
113: 기준 메모리 셀 어레이
120: 행 디코더
130: 데이터 입출력 회로
131: 감지 증폭기
140: 제어 로직
200: 바디 바이어스 발생기
210: 누설 전류 발생기
220: 펌프 인에이블 회로
230: 음의 전하 펌프
240: 클램핑 회로
1000: 메모리 장치

Claims (20)

  1. 제1 비트 라인, 제1 소스 라인 및 제1 워드 라인에 연결되고, 상기 제1 워드 라인을 통해 선택 전압을 인가 받는 제1 자기 저항성 메모리 셀을 포함하는 노멀 메모리 셀 어레이;
    제1 신호 라인 및 제2 신호 라인에 연결되는 제2 자기 저항성 메모리 셀을 포함하는 모니터 메모리 셀 어레이; 및
    상기 제1 신호 라인을 통해 흐르는 누설 전류를 감지하고, 상기 누설 전류를 기반으로 상기 제1 및 제2 자기 저항성 메모리 셀들 각각의 셀 트랜지스터의 바디로 제공되는 바디 전압을 제어하도록 구성된 바디 바이어스 발생기를 포함하고,
    상기 제2 자기 저항성 메모리 셀의 상기 셀 트랜지스터의 게이트로 비선택 전압이 인가되는 메모리 장치.
  2. 제 1 항에 있어서,
    상기 누설 전류가 임계값보다 큰 경우, 상기 바디 바이어스 발생기는 상기 바디 전압을 감소시키고,
    상기 누설 전류가 상기 임계값 이하인 경우, 상기 바디 바이어스 발생기는 상기 바디 전압을 접지 전압으로 고정시키는 메모리 장치.
  3. 제 1 항에 있어서,
    상기 제1 비트 라인 또는 상기 제1 소스 라인 중 하나로 접지 전압이 인가되고, 다른 하나로 읽기 전압이 인가되고,
    상기 제2 신호 라인으로 상기 접지 전압이 인가되는 메모리 장치.
  4. 제 3 항에 있어서,
    상기 바디 바이어스 발생기는 상기 제1 신호 라인으로 상기 읽기 전압과 실질적으로 동일한 특정 전압을 인가하고,
    상기 특정 전압에 기초하여 상기 누설 전류가 흐르는 메모리 장치.
  5. 제 3 항에 있어서,
    상기 인가된 접지 전압 및 상기 인가된 읽기 전압에 응답하여 상기 제1 비트 라인 또는 상기 제1 소스 라인을 통해 출력되는 신호를 기반으로 상기 제1 자기 저항성 메모리 셀에 저장된 데이터를 출력하도록 구성된 데이터 입출력 회로를 더 포함하는 메모리 장치.
  6. 제 1 항에 있어서,
    제2 비트 라인, 제2 소스 라인 및 상기 제1 워드 라인에 연결되고, 상기 제1 워드 라인을 통해 상기 선택 전압을 인가 받는 기준 메모리 셀을 포함하는 기준 메모리 셀 어레이; 및
    상기 제2 비트 라인에 연결되는 기준 저항을 더 포함하고,
    상기 기준 메모리 셀은 가변 저항 소자를 제외한 소자로 구성된 메모리 장치.
  7. 제 6 항에 있어서,
    상기 기준 메모리 셀 어레이로부터 제공되는 기준 신호와 상기 노멀 메모리 셀 어레이로부터 제공되는 입력 신호의 차이를 증폭시키도록 구성된 감지 증폭기를 더 포함하는 메모리 장치.
  8. 제 1 항에 있어서,
    상기 제1 신호 라인을 통해 흐르는 상기 누설 전류는 상기 제1 비트 라인 및 상기 제1 소스 라인에 연결되고, 상기 비선택 전압이 인가되는 자기 저항성 메모리 셀들에 흐르는 누설 전류와 실질적으로 동일한 메모리 장치.
  9. 제1 비트 라인, 제1 소스 라인 및 제1 워드 라인에 연결되고, 상기 제1 워드 라인을 통해 선택 전압을 인가 받는 제1 자기 저항성 메모리 셀을 포함하는 노멀 메모리 셀 어레이;
    제1 신호 라인 및 제2 신호 라인에 연결되는 제2 자기 저항성 메모리 셀을 포함하는 모니터 메모리 셀 어레이;
    상기 제1 신호 라인을 통해 흐르는 누설 전류를 감지하도록 구성된 누설 전류 발생기; 및
    상기 누설 전류가 임계값보다 큰 경우, 상기 제1 및 제2 자기 저항성 메모리 셀들 각각의 셀 트랜지스터의 바디로 제공되는 바디 전압을 감소시키도록 구성된 음의 전하 펌프를 포함하고,
    상기 제2 자기 저항성 메모리 셀의 상기 셀 트랜지스터의 게이트로 비선택 전압이 인가되는 메모리 장치.
  10. 제 9 항에 있어서,
    상기 바디 전압이 접지 전압보다 높아지는 것을 감지하여 상기 바디 전압을 접지 전압으로 고정시키도록 구성된 클램핑 회로를 더 포함하는 메모리 장치.
  11. 제 9 항에 있어서,
    상기 제1 비트 라인 또는 상기 제1 소스 라인 중 하나로 접지 전압이 인가되고, 다른 하나로 읽기 전압이 인가되고,
    상기 제1 신호 라인으로 상기 읽기 전압과 실질적으로 동일한 특정 전압이 인가되고, 상기 제2 신호 라인으로 상기 접지 전압이 인가되는 메모리 장치.
  12. 제 11 항에 있어서,
    상기 누설 전류 발생기는 상기 특정 전압을 생성하도록 구성된 전압 모방 회로를 포함하고,
    상기 전압 모방 회로는,
    상기 제1 자기 저항성 메모리 셀에 포함된 가변 저항 소자의 저항 값과 실질적으로 동일한 저항 값을 가지도록 구성된 모방 저항; 및
    상기 모방 저항의 일단과 연결되고, 상기 선택 전압을 인가 받는 셀 트랜지스터를 포함하는 메모리 장치.
  13. 제 9 항에 있어서,
    제2 비트 라인, 제2 소스 라인 및 상기 제1 워드 라인에 연결되고, 상기 제1 워드 라인을 통해 상기 선택 전압을 인가 받는 기준 메모리 셀을 포함하는 기준 메모리 셀 어레이; 및
    상기 제2 비트 라인에 연결되는 기준 저항을 더 포함하고,
    상기 기준 메모리 셀은 가변 저항 소자를 제외한 소자로 구성된 메모리 장치.
  14. 제 13 항에 있어서,
    상기 기준 메모리 셀 어레이로부터 제공되는 기준 신호와 상기 노멀 메모리 셀 어레이로부터 제공되는 입력 신호의 차이를 증폭시키도록 구성된 감지 증폭기를 더 포함하는 메모리 장치.
  15. 제1 비트 라인 및 제1 소스 라인에 연결되고, 복수의 워드 라인들에 각각 연결되는 노멀 자기 저항성 메모리 셀들을 포함하는 노멀 메모리 셀 어레이;
    제1 신호 라인, 제2 신호 라인 및 제3 신호 라인에 연결되는 모니터 자기 저항성 메모리 셀들을 포함하는 모니터 메모리 셀 어레이; 및
    상기 제1 신호 라인을 통해 흐르는 누설 전류를 감지하고, 상기 누설 전류를 기반으로 상기 노멀 자기 저항성 메모리 셀들 및 상기 모니터 자기 저항성 메모리 셀들에 포함된 셀 트랜지스터들 각각의 바디로 제공되는 바디 전압을 제어하도록 구성된 바디 바이어스 발생기를 포함하고,
    상기 모니터 자기 저항성 메모리 셀들 각각의 셀 트랜지스터의 게이트는 제3 신호 라인에 연결되고,
    상기 제3 신호 라인으로 비선택 전압이 인가되는 메모리 장치.
  16. 제 15 항에 있어서,
    상기 복수의 워드 라인들 중 제1 워드 라인으로 선택 전압이 인가되고, 나머지 워드 라인들로 상기 비선택 전압이 인가되는 메모리 장치.
  17. 제 16 항에 있어서,
    상기 제1 비트 라인 또는 상기 제1 소스 라인 중 하나로 접지 전압이 인가되고, 다른 하나로 읽기 전압이 인가되고,
    상기 제1 신호 라인으로 상기 읽기 전압과 실질적으로 동일한 특정 전압이 인가되고, 상기 제2 신호 라인으로 상기 접지 전압이 인가되는 메모리 장치.
  18. 제 17 항에 있어서,
    상기 인가된 접지 전압 및 상기 인가된 읽기 전압에 응답하여 상기 제1 비트 라인 또는 상기 제1 소스 라인을 통해 출력되는 신호를 기반으로 상기 노멀 자기 저항성 메모리 셀들 중 상기 제1 워드 라인에 연결된 선택된 노멀 자기 저항성 메모리 셀에 저장된 데이터를 출력하도록 구성된 데이터 입출력 회로를 더 포함하는 메모리 장치.
  19. 제 15 항에 있어서,
    제2 비트 라인 및 제2 소스 라인에 연결되고, 상기 복수의 워드 라인들 각각에 연결되는 기준 메모리 셀들을 포함하는 기준 메모리 셀 어레이; 및
    상기 제2 비트 라인에 연결되는 기준 저항을 더 포함하고,
    상기 기준 메모리 셀들은 가변 저항 소자를 제외한 소자로 구성된 메모리 장치.
  20. 제 19 항에 있어서,
    상기 기준 메모리 셀 어레이로부터 제공되는 기준 신호와 상기 노멀 메모리 셀 어레이로부터 제공되는 입력 신호의 차이를 증폭시키도록 구성된 감지 증폭기를 더 포함하는 메모리 장치.
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