KR20130026826A - 비휘발성 메모리 시스템 및 이를 구비하는 정보처리 시스템 - Google Patents

비휘발성 메모리 시스템 및 이를 구비하는 정보처리 시스템 Download PDF

Info

Publication number
KR20130026826A
KR20130026826A KR1020110090238A KR20110090238A KR20130026826A KR 20130026826 A KR20130026826 A KR 20130026826A KR 1020110090238 A KR1020110090238 A KR 1020110090238A KR 20110090238 A KR20110090238 A KR 20110090238A KR 20130026826 A KR20130026826 A KR 20130026826A
Authority
KR
South Korea
Prior art keywords
cell
main
data
memory cells
memory
Prior art date
Application number
KR1020110090238A
Other languages
English (en)
Inventor
이봉용
한정인
이해범
이상은
안정로
신경준
윤태현
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR1020110090238A priority Critical patent/KR20130026826A/ko
Priority to US13/548,506 priority patent/US8897076B2/en
Publication of KR20130026826A publication Critical patent/KR20130026826A/ko

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/26—Sensing or reading circuits; Data output circuits
    • G11C16/28—Sensing or reading circuits; Data output circuits using differential sensing or reference cells, e.g. dummy cells
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory

Abstract

안정적인 기준신호를 검출하는 비휘발성 메모리 시스템이 개시된다. 비휘발성 메모리 시스템은 데이터를 저장하는 다수의 메인 메모리 셀이 배치된 데이터 셀 어레이, 짝수 번째 및 홀수 번째 워드라인과 각각 연결된 w적어도 한 쌍의 제1 및 제2 기준 메모리 셀을 기준 셀로 이용하여 데이터를 처리하기 위한 기준 신호를 제공하는 기준 셀 어레이 및 데이터 셀 어레이에 인가되는 신호에 연동하여 제1 및 제2 기준 메모리 셀을 선택하는 기준 셀 제어부를 구비한다. 기준 메모리 셀의 셀 특성에 관계없이 일정한 기준 신호를 검출하여 데이터 신호의 논리 값을 안정적으로 검출할 수 있다.

Description

비휘발성 메모리 시스템 및 이를 구비하는 정보처리 시스템{Non-volatile memory system and information processing system including the same}
본 발명은 비휘발성 메모리 시스템 및 이를 구비하는 정보처리 시스템에 관한 것으로서, 보다 상세하게는 플래시 메모리 소자를 구비하는 데이터 저장용 메모리 시스템 및 이를 구비하는 정보처리 시스템에 관한 것이다.
최근 디지털 카메라, 휴대폰이나 PDA 등과 같은 모바일 기기의 급속한 보급에 따라 비휘발성 메모리 시스템에 대한 수요가 증대되고 있다. 비휘발성 메모리 소자는 전원이 끊어져도 저장된 데이터를 유지할 수 있고 디램이나 에스램과 같은 휘발성 메모리와 비교하여 단위 셀의 수평구조가 단순하여 셀 어레이의 집적도가 높은 장점이 있다. 특히, 상대적으로 소비전력이 작고 데이터의 입출력이 자유로운 플래시 메모리 소자 및 이를 이용한 메모리 시스템에 대한 수요가 증대하고 있다.
플래시 메모리 소자는 메모리 셀 어레이의 구조에 따라 낸드형 플래시 메모리 소자와 노어형 플래시 메모리 소자로 구분된다. 낸드형 플래시 메모리 소자는 다수의 메모리 셀들이 직렬로 연결되어 셀 스트링당 한 개의 콘택만을 필요로 하므로 용이하게 집적도를 높일 수 있다. 반면, 노어형 플래시 메모리 소자는 각각 독립적으로 비트라인과 워드라인에 연결되는 구조를 가지므로 빠른 데이터 처리속도 및 우수한 랜덤 액세스(random access) 특성을 갖는다.
플래시 메모리 소자를 구비하는 메모리 시스템은 일반적으로 감지 증폭기(sense amplifier)에 의해 기준 셀(reference cell)의 전류 및 데이터 셀의 전류를 비교하여 프로그램 셀(program cell)과 소거 셀(erase cell)을 구분한다. 따라서, 플래시 메모리 소자는 데이터를 저장하는 메모리 셀들이 위치하는 데이터 셀 영역과 기준 전류를 제공하는 기준 셀들이 위치하는 기준 셀 영역을 구비한다. 최근에는 제조공정의 효율을 높이기 위해 상기 메모리 셀과 기준 셀은 동일한 기판 상에 동일한 제조공정에 의해 동일한 구조로 형성되고 있다.
특히, 플래시 메모리의 데이터 셀 영역의 집적도를 높이기 위해 셀 어레이 영역 내에 형성되는 콘택 구조물의 수를 대폭 감소시켜 콘택 구조물을 위한 공간 및 콘택 구조물과 게이트 패턴간의 이격 공간을 줄이는 레이아웃이 널리 채택되고 있다. 예를 들면, 노어 플래시 메모리 소자의 경우 자기정렬 및 불순물 주입공정에 의해 워드라인과 나란하게 연장하는 자기정렬 소스 레일(self-aligned source(SAS) rail)을 형성하고 상기 각 소스 레일과 연결되어 소스신호를 인가하는 공통 소스라인(common source line, CSL)을 활성영역을 따라 배치하고 있다.
이와 같은 종래의 노어 플래시 메모리 소자에 의하면, 상기 공통소스라인은 비트라인과 나란하게 배치되고 공통소스라인과 접촉하는 소스 콘택 및 각 셀의 드레인 영역 및 비트라인과 접촉하는 드레인 콘택은 상기 워드라인을 방향을 따라 서로 인접하도록 배치된다. 이에 따라, 워드라인을 따라 연장하는 소스 레일이 배치되는 제1 영역에는 콘택 구조물이 배치되지 않고 상기 워드라인에 대하여 제1 영역과 대칭인 제2 영역에는 상기 소스 콘택 및 드레인 콘택이 집중적으로 배치된다. 따라서, 상기 제1 영역을 사이에 두고 서로 인접하는 셀의 게이트간 이격거리인 제1 이격거리는 상기 제2 영역을 사이에 두고 서로 인접하는 셀의 게이트간 이격거리인 제2 이격거리보다 작게 형성된다. 즉, 제1 영역은 제2 영역보다 좁은 영역으로 형성되므로 전체적으로 셀 어레이의 면적을 축소하고 그만큼 소자의 집적도를 높이게 된다.
상기 제2 영역을 사이에 두고 서로 인접하는 한 쌍의 워드라인이 상기 소스 레일을 기준으로 반복적으로 배치되어 종래의 노어형 플래시 메모리의 레이아웃을 구성한다. 이와 같은 레이아웃은 데이터 셀 영역 및 기준 셀 영역에서 동일하게 구현된다. 따라서, 기판의 활성영역을 따라 배치되는 다수의 셀 트랜지스터들은 상기 제1 이격거리 및 제2 이격거리만큼 교대로 이격되어 배치된다.
그러나, 상기 셀 트랜지스터들의 게이트간 이격거리의 주기적 변동은 트랜지스터를 형성하기 위한 공정변수들의 주기적인 변경을 초래하여 셀 트랜지스터들의 주기적인 특성 변경을 초래한다. 예를 들면, 상기 셀 트랜지스터들의 문턱전압이나 누설전류 특성 등이 상기 활성영역을 따라 교대로 변화한다. 따라서, 상기 소스레일의 상부에 배치되는 워드라인들(이하, 홀수 번째 워드라인들(odd word lines))과 연결되는 셀 트랜지스터들과 하부에 배치되는 워드라인들(이하, 짝수 번째 워드라인들(even word lines))과 연결되는 셀 트랜지스터들은 서로 상이한 셀 특성을 갖게 된다.
이와 같은 짝수 번째 워드라인들과 홀수 번째 워드라인들의 셀 특성 차이는 소스 레일 및 콘택 구조물을 형성하기 위한 식각공정의 차이 및 콘택 구조물의 정렬불량(misalignment)에 의해 더욱 확대된다. 제1 영역에는 소스 레일을 형성하기 위한 자기정렬 공정 및 이온 주입공정이 수행되면서 인접하는 셀 간의 접합영역이 상이하게 형성될 수 있으며 상기 제2 영역에 형성되는 콘택 구조물이 정확히 정렬되지 않는 경우 인접하는 셀의 특성에 영향을 미칠 수 있다.
데이터 셀과 기준 셀은 동일한 공정에 의해 형성되므로 짝수 번째 워드라인과 홀수 번째 워드라인들의 이와 같은 셀 특성 차이는 상기 기준 셀 영역에서도 동일하게 나타난다.
특정 데이터 셀에 저장된 데이터를 득출하는 리딩 동작시 행방향 어드레스 신호에 의해 데이터 영역 및 기준영역의 워드라인이 선택되고 열방향 어드레스 신호에 의해 데이터 영역 및 기준영역의 비트라인이 선택됨으로써 특정 데이터 셀 및 기준 셀로부터 각각 데이터 전류 및 기준 전류를 검출하고 이를 감지 증폭기에서 증폭하고 비교함으로써 상기 데이터의 논리값을 결정한다.
모든 기준 셀들의 문턱전압은 데이터 셀의 프로그래밍 상태 및 소거 상태에 대응하는 문턱전압의 중간값으로 설정되고 짝수 번째 워드라인 및 홀수 번째 워드라인에 상관없이 동일한 기준전류를 발생하는 것이 요구된다.
그러나, 짝수 번째 워드라인과 홀수 번째 워드라인은 상술한 바와 같은 제조공정의 특성에 의해 서로 상이한 셀 특성을 가지므로, 홀수 번째 워드라인과 연결된 기준 셀로부터 검출된 제1 기준 전류와 짝수 번째 워드라인과 연결된 기준 셀로부터 검출된 제2 기준 전류가 서로 상이하여 데이터 셀 영역의 임의의 특정 셀을 읽기 위한 단일한 기준 전류를 제공하지 못하는 문제점이 있다.
특히, 기준 셀의 워드라인으로 약 6V 이상의 고압이 인가되는 경우, 상기 제1 기준전류와 제2 기준전류는 오차범위를 훨씬 벗어날 정도로 차이가 크게 발생한다. 또한, 플래시 메모리 소자의 일반적인 사용 환경의 온도범위인 약 -25℃ 내지 100℃의 범위에서 온도가 증가함에 따라 상기 제1 기준전류와 제2 기준전류의 차이가 증가하는 문제점이 있다.
따라서, 홀수 번째 워드라인 및 짝수 번째 워드라인의 셀의 특성 차이에도 불구하고 기준전류를 일정하게 유지할 수 있는 비휘발성 메모리 시스템이 요구된다.
본 발명의 실시예들은 상기의 문제점을 해결하고자 제안된 것으로서, 홀수 번째 또는 짝수 번째 워드라인과 상관없이 기준 셀로부터 일정한 기준신호를 검출할 수 있는 비휘발성 메모리 시스템을 제공한다.
본 발명의 다른 실시예들은 상기 비휘발성 메모리 시스템을 구비하는 정보 처리 시스템을 제공한다.
본 발명의 일 견지에 따른 비휘발성 메모리 시스템은 데이터를 저장하는 다수의 메인 메모리 셀이 배치된 데이터 셀 어레이, 다수의 제1 기준 메모리 셀과 연결되고 제1 방향을 따라 연장하는 다수의 제1 기준 워드라인들, 상기 제1 기준 메모리 셀과 상이한 셀 특성을 갖는 다수의 제2 기준 메모리 셀과 연결되고 상기 제1 기준 워드라인들과 교호적으로 배치되어 상기 제1 방향을 따라 연장하는 다수의 제2 기준 워드라인들, 상기 제1 방향과 수직한 제2 방향을 따라 상기 제1 기준 메모리 셀 및 제2 기준 메모리 셀과 교호적으로 연결되는 다수의 기준 비트라인들 및 적어도 하나의 상기 제1 기준 메모리 셀과 적어도 하나의 상기 제2 기준 메모리 셀을 포함하고 상기 데이터를 처리하기 위한 기준 신호를 제공하는 기준 셀을 구비하는 기준 셀 어레이, 및 상기 데이터 셀 어레이에 인가되는 신호에 연동하여 상기 제1 및 제2 기준 메모리 셀을 선택하는 기준 셀 제어부를 포함한다.
본 발명의 일 실시예에 의하면, 상기 기준 셀은 동일한 기준 비트라인과 연결되는 하나의 제1 및 제2 기준 메모리 셀을 구비하여 서로 다른 셀 특성을 갖는 한 쌍의 기준 메모리 셀을 포함할 수 있다. 이때, 상기 제1 및 제2 기준 메모리 셀들은 서로 인접하여 배치된 상기 제1 및 제2 기준 워드라인과 연결될 수 있다.
본 발명의 일 실시예에 의하면, 상기 기준 셀은 서로 다른 기준 비트라인과 연결되고 다수의 제1 기준 메모리 셀들 및 상기 제1 기준 메모리 셀들과 같은 수의 제2 기준 메모리 셀들을 구비하여 서로 다른 셀 특성을 갖는 다수 쌍의 기준 메모리 셀을 포함할 수 있다. 이때, 상기 다수 쌍의 기준 메모리 셀은 상기 기준 셀 어레이에 임의로 분포할 수 있다.
본 발명의 일 실시예에 의하면, 상기 제1 기준 워드라인의 제1 측부에 배치된 상부 제2 기준 워드라인과의 사이에 제1 이격거리를 갖는 제1 이격공간에 배치되는 다수의 기준 소스레일들 및 상기 제1 기준 워드라인의 제2 측부에 배치된 하부 제2 기준 워드라인과의 사이에 상기 제1 이격거리보다 큰 제2 이격거리를 갖는 제2 이격공간에 배치되어 상기 기준 비트라인들과 각각 연결되는 다수의 기준 비트라인 콘택들을 더 포함할 수 있다.
본 발명의 일 실시예에 의하면, 상기 제2 방향을 따라 상기 기준 비트라인과 나란하게 연장하며 상기 다수의 기준 소스레일들과 동시에 연결되는 적어도 하나의 기준 공통소스라인 및 상기 제2 이격공간에 상기 기준 비트라인 플러그와 인접하게 배치되어 상기 기준 공통소스 라인과 접촉하는 다수의 기준 소스라인 콘택들을 더 포함할 수 있다.
본 발명의 일 실시예에 의하면, 상기 데이터 셀 어레이는 상기 제1 기준 메모리 셀과 동일한 셀 특성을 갖는 다수의 제1 메인 메모리 셀과 연결되고 상기 제1 방향을 따라 연장하는 다수의 제1 메인 워드라인들, 상기 제2 기준 메모리 셀과 동일한 셀 특성을 갖는 다수의 제2 메인 메모리 셀과 연결되고 상기 제1 메인 워드라인들과 교호적으로 배치되어 상기 제1 방향을 따라 연장하는 다수의 제2 메인 워드라인들 및 상기 제2 방향을 따라 상기 제1 메인 메모리 셀 및 제2 메인 메모리 셀과 교호적으로 연결되는 다수의 메인 비트라인들, 상기 제1 및 제2 메인 워드라인과의 사이에 배치되는 다수의 메인 소스레일들 및 상기 메인 비트라인들과 각각 연결되는 다수의 메인 비트라인 콘택들을 더 포함할 수 있다.
본 발명의 일 실시예에 의하면, 상기 제1 및 제2 메인 워드라인들은 각각 상기 제1 및 제2 기준 워드라인들과 연속하여 동일한 워드라인으로 배치되고 상기 메인 소스레일은 상기 기준 소스레일과 연속하여 동일한 소스레일로 배치될 수 있다.
본 발명의 일 실시예에 의하면, 상기 제2 방향을 따라 상기 메인 비트라인과 나란하게 연장하며 상기 다수의 메인 소스레일들과 동시에 연결되는 적어도 하나의 메인 공통 소스라인 및 상기 메인 비트라인 플러그와 인접하게 배치되어 상기 메인 공통 소스라인과 접촉하는 다수의 메인 소스라인 콘택들을 더 포함할 수 있다.
본 발명의 일 실시예에 의하면, 상기 메인 메모리 셀 및 기준 메모리 셀은 반도체 기판 상에 배치된 채널 절연막, 상기 채널 절연막 상에 배치된 부유 게이트막, 상기 부유 게이트막 상에 배치된 게이트간 유전막 및 상기 게이트간 유전막 상에 배치된 제어 게이트막을 구비하는 노어타입의 플래시 메모리 트랜지스터를 포함할 수 있다.
본 발명의 일 실시예에 의하면, 상기 셀 특성은 각 기준 메모리 셀에서의 문턱전압 분포특성 및 누설전류 분포특성을 포함한다.
본 발명의 일 실시예에 의하면, 상기 데이터 셀 어레이와 연결되어 상기 메인 메모리 셀에 저장된 데이터를 검출하여 데이터 신호를 생성하는 데이터 셀 제어부 및 상기 데이터 신호 및 상기 기준 신호를 증폭하여 상기 데이터 신호의 논리값을 검출하는 데이터 검출부를 더 포함할 수 있다.
본 발명의 일 실시예에 의하면, 상기 데이터 셀 제어부는 상기 데이터 셀 어레이로부터 특정 메모리 셀을 선택하기 위한 어드레스 디코더 및 상기 특정 메모리 셀로부터 데이터 신호를 검출하는 비트라인 선택회로를 구비하고 상기 데이터 검출부는 상기 데이터 신호 및 상기 기준신호를 증폭하는 감지 증폭기(sensor amplifier)를 구비할 수 있다.
본 발명의 일 견지에 따른 정보 처리 시스템은 데이터를 저장하고 짝수 번째 및 홀수 번째 워드라인과 연결된 적어도 한 쌍의 기준 메모리를 기준 셀로 이용하는 비휘발성 메모리 시스템 및 상기 비휘발성 메모리 시스템과 전기적으로 연결되어 상기 데이터를 처리하는 중앙처리장치를 포함한다.
상기와 같은 본 발명에 따르면, 셀 특성이 상이한 메모리 셀의 쌍을 기준 셀로 이용함으로써 메모리 셀의 제조공정 중에 발생한 셀 특성의 차이로 인한 기준신호의 불균일성을 방지하고 이로 인한 플래시 메모리 소자의 동작불량을 방지할 수 있다. 이에 따라, 플래시 메모리 소자를 이용하는 다양한 메모리 시스템 및 이를 이용하는 다양한 전자기기들의 동작 안정성 및 신뢰성을 향상할 수 있다.
도 1은 본 발명의 일실시예에 의한 비휘발성 메모리 시스템을 나타내는 회로도이다.
도 2는 도 1에 도시된 비휘발성 메모리 시스템의 메모리 셀 어레이 및 기준 셀 어레이의 레이아웃을 나타내는 도면이다.
도 3은 도 1에 도시된 비휘발성 메모리 시스템의 기준 셀 어레이의 구성을 나타내는 회로도이다.
도 4a는 종래의 플래시 메모리 시스템에서 검출되는 불균일한 기준신호를 이용한 데이터 신호 센싱 과정을 나타내는 도면이다.
도 4b는 본 발명의 일실시예에 의한 플래시 메모리 시스템에서 검출되는 불균일한 기준신호를 이용한 데이터 센싱 과정을 나타내는 도면이다.
도 5는 도 1에 도시된 비휘발성 메모리 시스템을 포함하는 정보 처리 시스템을 나타내는 구성도이다.
이하, 첨부한 도면들을 참조하여 본 발명의 바람직한 실시예들을 상세히 설명한다.
본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 본문에 상세하게 설명하고자 한다. 그러나, 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다. 각 도면을 설명하면서 유사한 참조부호를 유사한 구성요소에 대해 사용하였다.
제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다. 예를 들어, 본 발명의 권리 범위를 벗어나지 않으면서 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소도 제1 구성요소로 명명될 수 있다.
본 출원에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 명세서상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 가지고 있다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥 상 가지는 의미와 일치하는 의미를 가지는 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
도 1은 본 발명의 일실시예에 의한 비휘발성 메모리 시스템을 나타내는 회로도이며, 도 2는 도 1에 도시된 비휘발성 메모리 시스템의 메모리 셀 어레이 및 기준 셀 어레이의 레이아웃을 나타내는 도면이다.
도 1 및 도 2를 참조하면, 본 발명의 일실시예에 의한 비휘발성 메모리 시스템(1000)은 데이터를 저장하는 다수의 메인 메모리 셀(MMC)이 배치된 데이터 셀 어레이(100) 및 상기 데이터를 처리하기 위한 기준신호를 제공하는 기준 메모리 셀(RMC)이 배치된 기준 셀 어레이(200)를 구비하는 비휘발성 메모리 소자와 상기 기준 메모리 셀(RMC)을 제어하여 상기 기준신호를 생성하는 기준 셀 제어부(300), 상기 메인 메모리 셀을 제어하여 데이터 신호를 생성하는 데이터 셀 제어부(400) 및 상기 데이터 신호 및 상기 기준신호를 증폭하여 상기 데이터 신호의 논리값을 제공하는 데이터 검출부(500)를 포함한다.
일실시예로서, 상기 데이터 셀 어레이(100)는 비활성 메모리 소자의 셀 영역을 포함한다. 본 실시예의 경우 상기 데이터 셀 어레이(100)는 노어 플래시 메모리 소자의 셀 영역을 포함한다. 따라서, 상기 데이터 셀 어레이(100)는 웨이퍼와 같은 반도체 기판(S)의 제1 영역 상에 격자형상을 갖도록 규칙적으로 배열된 다수의 메인 메모리 셀(MMC), 제1 방향(x)을 따라 일렬로 배치되는 다수의 메인 메모리 셀(MMC)들의 각 게이트 구조물과 병렬적으로 연결되어 제1 방향을 따라 연장하는 다수의 메인 워드라인(110), 제2 방향(y)을 따라 일렬로 배치되는 다수의 메인 메모리 셀(MMC)들의 각 드레인 영역에 배치된 비트라인 콘택(BC)과 병렬적으로 연결되어 상기 제2 방향을 따라 연장하는 메인 비트라인(120)들 및 상기 메인 워드라인(110)과 연결된 메인 메모리 셀(MMC)들의 소스영역과 공통으로 접속되는 메인 소스 레일(130) 및 상기 메인 소스 레일(130)과 접촉하며 외부로 전송된 소스신호를 상기 메인 소스 레일(130)로 전달하는 공통 소스라인(common source line, CSL, 140)을 포함한다.
상기 메인 메모리 셀(MMC)들은 제2 방향(y)을 따라 연장하는 소자분리영역(F) 및 상기 소자분리영역(F)으로 한정된 활성영역(A)을 구비하는 반도체 기판(S) 상에 형성되는 적층 게이트 구조물을 포함한다. 예를 들면, 상기 활성영역(A)의 상면에 터널 절연막(미도시), 플로팅 게이트(미도시), 게이트간 유전막(미도시) 및 콘트롤 게이트(미도시)를 적층하여 게이트 구조물을 배치한다. 상기 게이트 구조물의 측부에 대응하는 상기 활성영역(A)에는 소스영역 및 드레인 영역이 배치된다. 상기 콘트롤 게이트는 제1 방향을 따라 연속적으로 연장되어 제1 방향(x)을 따라 연장하는 게이트 라인을 형성한다. 따라서, 상기 데이터 셀 어레이(100)의 소스영역과 드레인 영역은 상기 게이트 라인의 양 측부에 배치된 활성영역(A)을 따라 상기 게이트 라인에 대칭적으로 배치된다.
상기 게이트 라인의 상부에는 도전성 라인으로 구성되는 메인 워드라인(110)이 배치된다. 따라서, 상기 제1 방향을 따라 일렬로 배치되는 다수의 메인 메모리 셀(MMC)들은 상기 메인 워드라인(110)을 통하여 병렬적으로 연결된다. 상기 메인 워드라인(110)은 제2 방향을 따라 서로 나란하게 다수 배치되며 인접하는 각 메인 워드라인(110)들은 상기 소스영역 또는 드레인 영역만큼 이격된다.
상기 각 적층 게이트 구조물들의 소스영역들은 자기 정렬 공정에 의해 형성된 메인 소스레일(source rail, 130)에 의해 직렬로 연결되고 상기 메인 소스레일(130)은 메인 소스 콘택(MSC)을 통하여 외부로부터 소스신호를 공급받는 공통소스라인(CSL)과 연결된다. 드레인 영역에는 메인 비트라인 콘택(MBC)이 배치되고 상부의 비트라인(120)과 연결되어 각 메인 메모리 셀(MMC)에 저장된 데이터 신호를 전송한다.
이때, 상기 메인 소스레일(130)은 서로 인접하는 게이트 라인에 공통으로 접속하도록 배치되지만 상기 비트라인 콘택은 각 메모리 셀(MC)에 대응하도록 배치된다. 상기 메인 소스레일(130)은 상기 게이트 라인을 식각 마스크로 이용하는 자기정렬 공정에 의해 형성되어 상대적으로 좁은 영역에 배치될 수 있다. 이에 따라, 서로 인접하는 게이트 라인들은 좁은 영역에서 상기 메인 소스 레일(130)에 공통적으로 연결한다. 이와 달리, 각 메인 메모리 셀(MC)에 대응하는 비트라인 콘택(BMC)은 다마신과 같은 식각공정에 의해 형성되어 상대적으로 넓은 영역에서 배치되며 각 메인 메모리 셀별로 상기 드레인 영역에 각각 배치된다.
따라서, 상기 메인 소스레일(130)을 형성하기 위한 공정조건과 메인 비트라인 콘택(BMC)을 형성하기 위한 공정조건이 서로 상이하여 홀수 번째의 메인 워드라인을 구성하는 메인 메모리 셀들과 짝수 번째 메인 워드라인을 구성하는 메인 메모리 셀들은 서로 다른 셀 특성을 갖는다. 즉, 서로 상이한 셀 특성을 구비하는 게이트 라인들이 상기 메인 소스 레일(130)을 기준으로 서로 교호적으로 배치된다.
이하, 홀수 번째 메인 워드라인을 제1 메인 워드라인(112)이라 하고 상기 제1 메인 워드라인과 병렬로 연결되는 메인 메모리 셀들을 제1 메인 메모리 셀이라 한다. 또한, 짝수 번째 메인 워드라인을 제2 메인 워드라인(114)이라 하고 상기 제2 메인 워드라인과 병렬로 연결되는 메인 메모리 셀들을 제2 메인 메모리 셀이라 한다.
따라서, 상기 제1 메인 워드라인(112)의 제1 측부에 배치된 상부 제2 메인 워드라인(114) 사이에 상대적으로 좁은 영역을 갖는 제1 이격공간(S11)에 배치되고 상기 메인 소스 레일(130)은 상기 제1 이격공간(S11)에 배치된다. 한편, 상기 제1 메인 워드라인(112)의 제2 측부에 배치된 하부 제2 메인 워드라인(114) 사이에 상대적으로 넓은 영역을 갖는 제2 이격공간(S12)이 배치되고 다수의 상기 메인 비트라인 콘택(MBC)들이 각 셀별로 배치된다. 예를 들면, 상기 제1 이격공간(S11)은 서로 인접하는 제1 및 제2 메인 워드라인 사이에 제1 이격거리(d1)를 가질 수 있으며 상기 제2 이격공간(S12)은 서로 인접하는 제1 및 제2 메인 워드라인 사이에 상기 제1 이격거리(d1)보다 큰 제2 이격거리(d2)를 가질 수 있다.
상기 제2 방향을 따라 상기 제1 및 제2 메인 워드라인들(112, 114)은 서로 교호적으로 배치되고 이에 따라 상기 제1 이격공간(S11) 및 제2 이격공간(S12)도 서로 교호적으로 배치된다.
상기 제2 이격공간(S2)에 상기 메인 메모리 셀의 드레인 영역에 배치된 상기 메인 비트라인 콘택(MBC)은 상기 메인 비트라인(120)과 접촉한다. 따라서, 선택된 특정 메인 메모리 셀에 저장된 상기 데이터는 상기 메인 비트라인을 통하여 검출될 수 있다.
한편, 각 메인 소스 레일(130)로 소스 신호를 인가하기 위한 메인 공통소스라인(common source line(CSL) 140)을 상기 활성영역과 나란하게 배치하고 상기 공통 소스라인(140)으로 소스신호를 공급하는 메인 소스 콘택(MSC)을 상기 메인 비트라인 콘택(MBC)과 나란하게 드레인 영역에 배치한다. 이에 따라, 상대적으로 넓은 영역을 갖는 상기 제2 이격공간(S2)에 소스 콘택을 배치함으로써 공간 활용도를 높이고 상기 비휘발성 메모리 소자의 집적도를 높일 수 있다.
한편, 상기 기준 셀 어레이(200)는 상기 기판(S)의 제1 영역과 인접한 제2 영역에 격자형상을 갖도록 규칙적으로 배열된 다수의 기준 메모리 셀(RMC)들을 포함한다. 상기 기준 메모리 셀(RMC)들은 상기 메인 메모리 셀(MMC)에 저장되는 데이터의 논리값을 판정하기 위한 기준신호를 저장하는 기준 셀을 구성한다.
따라서, 상기 기준신호를 저장할 수만 있다면 다양한 형태의 메모리 구조물이 상기 기준 메모리 셀(RMC)로 이용될 수 있다. 본 실시예에서는 상기 기준 셀 어레이(200)를 상기 데이터 셀 어레이(100)와 인접하도록 동일한 기판(S)에 동일한 레이아웃을 갖도록 배치하고 상기 기준 메모리 셀(RMC)과 메인 메모리 셀(MMC)을 동일한 구조로 형성하여 기준 전류의 저항손실을 최소화 한다. 이에 따라, 상기 비활성 메모리 소자(1000)의 구동 안정성과 공정의 효율성을 향상할 수 있다.
예를 들면, 상기 기준 셀 어레이(200)는 다수의 제1 기준 메모리 셀(RMC)과 연결되고 상기 제1 방향을 따라 연장하는 다수의 제1 기준 워드라인(212) 및 상기 제1 기준 메모리 셀과 상이한 셀 특성을 갖는 다수의 제2 기준 메모리 셀과 연결되고 상기 제1 기준 워드라인(212)들과 교호적으로 배치되어 상기 제1 방향을 따라 연장하는 다수의 제2 기준 워드라인들(214)을 포함한다. 일실시예로서, 상기 제1 기준 메모리 셀 및 제2 기준 메모리 셀은 공정특성에 의해 서로 상이한 문턱전압분포 및 누설전압 분포를 갖게 된다. 그러나, 상기 셀 특성은 문턱전압 분포나 누설전압 분포뿐만 아니라 온도에 의한 셀의 동작특성 등과 같은 다양한 특성들을 포함할 수 있음은 자명하다.
상기 제1 및 제2 기준 메모리 셀(RMC)은 상기 데이터 셀 영역(100)에 배치된 상기 제1 및 제2 메인 메모리 셀(MMC)와 동일한 구조와 특성을 가지며 상기 제1 기준 워드라인(212) 및 제2 기준 워드라인(214)들은 각각 상기 제1 및 제2 메인 워드라인(112, 114)과 동일한 구성과 배치를 갖는다.
따라서, 상기 데이터 셀 어레이(100)와 마찬가지로 상기 기판의 제2 영역에서도 제1 및 제2 이격공간(S21, S22)이 제공된다. 상기 제1 기준 워드라인(212)의 제1 측부에 배치된 상부 제2 기준 워드라인(214) 사이에 상기 제1 이격거리(d1)를 갖는 상기 제1 이격공간(S21)이 제공되고 상기 제1 기준 워드라인(212)의 제2 측부에 배치된 하부 제2 기준 워드라인(214)과의 사이에 상기 제1 이격거리(d1)보다 큰 제2 이격거리(d2)를 갖는 상기 제2 이격공간(S22)에 제공된다.
상기 제2 방향을 따라 상기 제1 및 제2 기준 워드라인들(212, 214)은 서로 교호적으로 배치되고 이에 따라 상기 제1 이격공간(S21) 및 제2 이격공간(S22)도 서로 교호적으로 배치된다. 상기 제1 이격공간(S21)에는 상기 제1 및 제2 기준 메모리 셀들의 소스 영역과 동시에 접속하는 기준 소스 레일(230)이 상기 제2 방향을 따라 연장하도록 배치되고 상기 제2 이격공간(S22)에는 기준 비트라인(RBL)과 접촉하는 기준 비트라인 콘택(RBC)이 각 기준 메모리 셀(RMC)의 드레인 영역에 배치된다.
본 실시예에서, 상기 기준 소스 레일(230)은 상기 메인 소스 레일(130)과 동일한 조성과 구조를 가지며 상기 기준 비트라인 콘택(RBC)은 상기 메인 비트라인 콘택(MBC)과 동일한 조성과 구조를 갖는다.
상기 제2 방향을 따라 라인 형상으로 연장하며 상기 제1 및 제2 기준 메모리 셀과 교호적으로 연결되는 도전성 라인인 다수의 기준 비트라인(220)들이 배치된다.
상기 기준 비트라인(220)은 상기 제2 이격공간(S22)의 각 기준 메모리 셀(RMC)의 드레인 영역에 배치된 상기 기준 비트라인 콘택(RBC)과 접촉하며 기준 셀로 기능하는 특정 기준 메모리 셀에 저장된 데이터를 기준신호로 검출한다. 본 실시예의 경우, 상기 기준 비트라인(220)은 상기 메인 비트라인(120)과 동일한 조성과 구성을 가지며 동일한 공정에 의해 형성될 수 있다.
상기 기준 소스 레일(230)은 상기 제1 및 제2 기준 워드라인(212, 214)의 소스 영역과 동시에 접촉하며 상기 제1 방향을 따라 연장하는 도전성 라인으로 형성된다. 따라서, 상기 제1 및 제2 기준 워드라인(212,214)의 소스 영역은 상기 기준 소스 레일(230)과 동시에 접촉한다. 본 실시예의 경우, 상기 기준 소스 레일(230)은 상기 메인 소스 레일(130)과 동일하게 자기 정렬공정에 의해 형성되며 상대적으로 좁은 영역을 갖는 상기 제1 영역(S21)에 배치될 수 있다.
한편, 각 기준 소스 레일(230)로 소스 신호를 인가하기 위한 기준 공통소스라인(common source line(CSL),240)을 상기 활성영역과 나란하게 배치하고 상기 기준 공통 소스라인(240)으로 소스신호를 공급하는 기준 소스 콘택(RSC)을 상기 기준 비트라인 콘택(RBC)과 나란하게 상기 제2 이격공간(S22)에 배치한다. 이에 따라, 상기 기준 소스 레일로 소스 신호를 공급하는 기준 소스 콘택을 좁은 영역을 갖는 제1 이격공간(S21)이 아니라 상대적으로 넓은 영역을 갖는 상기 제2 이격공간(S22)에 배치함으로써 콘택공정의 공정마진을 향상시킴으로써 공정의 신뢰성을 향상시키며 기판의 공간 활용도를 높일 수 있다. 본 실시예의 경우, 상기 기준 공통소스라인(240)도 상기 메인 공통소스라인(140)과 동일하게 동일한 공정에 의해 동시에 형성함으로써 서로 동일한 조성과 구조를 갖도록 한다.
이때, 상기 기준 셀 어레이(200)에는 서로 다른 셀 특성을 구비하는 상기 제1 및 제2 기준 셀 메모리(RMC)들을 적어도 하나씩 조합하여 상기 메인 메모리 셀에 저장된 데이터를 처리하기 위한 기준신호를 제공하는 기준 셀(250)이 배치된다.
즉, 상기 기준 셀(250)은 상기 제1 기준 메모리 셀들로부터 선택한 제1 기준 셀(252)과 상기 제1 기준 메모리 셀과 서로 상이한 셀 특성을 구비하는 제2 기준 메모리 셀들로부터 선택한 제2 기준 셀(254)의 조합으로 구성된다. 따라서, 제1 기준 메모리 셀 또는 제2 기준 메모리 셀만으로 구서된 종래의 기준 셀과 비교하여 메모리 셀을 형성하기 위한 제조공정 특성의 편차로 인한 기준 셀의 편차를 최소화 할 수 있다.
예를 들면, 상기 기준 셀(250)은 동일한 기준 비트라인(RBL)과 연결되는 하나의 제1 및 제2 기준 메모리 셀을 구비하여 상기 제1 및 제2 기준 셀(252, 254)들이 제2 방향을 따라 라인현상으로 배치되도록 구성할 수 있다. 따라서, 상기 기준 셀(250)로부터 검출되는 기준신호는 단일한 기준 비트라인(RBL)에 의해 상기 검출부(500)로 제공될 수 있다.
이때, 상기 제1 및 제2 기준 셀(252,254)은 서로 인접한 제1 및 제2 기준 워드라인과 연결될 수도 있고 서로 이격된 제1 및 제2 기준 워드라인과 연결될 수도 있음은 자명하다. 상기 기준 소스 레일(230)과 소스 영역을 공유하고 있는 제1 및 제2 기준 워드라인(212, 214)과 연결된 기준 메모리 셀들로부터 상기 기준 셀을 선택하는 경우에는 상기 기준 소스 레일(230)에 대하여 서로 대칭이 되도록 배치된다. 한편, 상기 제1 및 제2 기준 셀(252, 254)은 적어도 한 쌍의 기준 소스 레일(230) 및 상기 한 쌍의 기준 소스레일(230) 사이에 배치된 적어도 하나의 상기 제2 이격공간(S22)만큼 서로 이격되어 배치될 수도 있다.
이와 달리, 상기 제1 및 제2 기준 셀(252, 254)은 상기 기준 셀 어레이(200)에서 임의로 분포하도록 선택하고 서로 상이한 기준 비트라인(220)과 각각 연결되도록 구성될 수도 있다. 다만, 상기 제1 및 제2 기준 셀은 서로 동일한 수의 제1 및 제2 기준 메모리 셀들로 구성하여 서로 상이한 셀 특성을 갖는 기준 셀 메모리들이 서로 쌍을 이루도록 구성한다. 즉, 제1 및 제2 기준 메모리 셀의 커플로 이루어지는 다수의 조합으로 상기 기준 셀(250)을 구성할 수 있다. 이때, 상기 제1 및 제2 기준 셀들은 개별적으로 대응하는 상기 기준 비트라인(220)과 전기적으로 연결되므로 다수의 기준 비트라인(220)과 전기적으로 연결된다.
상기 기준 셀(250)은 상기 기준 메모리 셀을 선택하는 소스신호를 제어함으로써 셀 특성이 상이한 제1 및 제2 기준 메모리 셀의 쌍을 선택할 수 있으며 서로 상이한 기준 비트라인(220)을 통하여 기준신호가 검출되는 경우에는 기준 비트라인들과 병렬로 연결되는 별도의 검출라인(미도시)을 더 배치할 수도 있다.
상기 기준 메모리 셀(RMC)을 제어하여 상기 기준신호를 생성하는 기준 셀 제어부(300)는 상기 기준 셀 어레이(200)와 직렬로 연결되고 상기 메인 메모리 셀(MMC)을 제어하여 데이터 신호를 생성하는 데이터 셀 제어부(400)는 상기 데이터 셀 어레이(100)와 직렬로 연결된다.
상기 기준 셀 제어부(300)는 기준 워드라인 및 기준 비트라인 선택부(미도시)를 구비하여 상기 기준 셀을 선택하고 선택된 기준 셀에 저장된 데이터를 기준신호로 검출한다. 이때, 상기 기준 셀 제어부(300)는 PMOS 및 NMOS의 다양한 조합으로 전자회로를 구성하여 상기 데이터 셀 어레이에서 선택된 특정 셀 메모리에 대응하여 기준 셀을 선택한다.
도 3은 본 발명의 일실시예에 의한 기준 셀 어레이의 구성을 나타내는 회로도이다.
도 3을 참조하면, 제1 기준 메모리 셀(RC0)의 드레인에 드레인 전압(Vd1)을 인가하고 제2 기준 메모리 셀(RC1)의 소스에 소스 전압(Vs2)을 인가하여 상기 제1 및 제2 기준 메모리 셀을 하나의 기준 셀로 선택할 수 있다. 각 기준 메모리 셀들의 게이트에는 각각 제1 및 제2 벌크 전압(Vb1, Vb2)이 인가된다. 이때, 제1 기준 메모리 셀(RC0)의 소스에는 전압이 인가되지 않으며 제2 기준 메모리 셀(RC1)과 직렬로 연결된다. 또한, 상기 제1 및 제2 기준 메모리 셀(RC0, RC1)의 게이트는 공통의 게이트 라인으로 연결되며 상기 데이터 신호의 처리모드에 따라 적절한 전압이 인가된다. 상기 드레인 전압, 소스 전압 및 벌크 전압은 상기 기준 셀 제어부(300)에 의해 적절하게 제어됨으로써 적어도 한 쌍의 상기 제1 및 제2 기준 메모리 셀이 단일한 기준 셀로 동작할 수 있게 제어할 수 있다.
따라서, 상기 기준 셀 어레이(200)에서 셀 특성이 서로 상이한 제1 기준 메모리 셀 및 제2 기준 메모리 셀의 조합을 선택함으로써 셀 특성에 의해 상기 기준신호를 안정적으로 검출할 수 있다.
상기 데이터 셀 제어부(400)는 상기 데이터 셀 어레이(100)로부터 특정 메모리 셀을 선택하기 위한 어드레스 디코더(410)와 선택된 상기 메모리 셀로부터 데이터 신호를 검출하는 비트라인 선택회로(420)를 포함한다. 상기 어드레스 디코더(410)는 워드라인을 선택하기 위한 행 어드레스와 비트라인을 선택하기 위한 열 어드레스를 포함하며 외부에서 입력된 어드레스를 디코딩하여 상기 메인 워드라인(110) 및 메인 비트라인(120)을 선택한다. 따라서, 상기 어드레스 디코더에 의해 데이터를 검출하고자 하는 특정 메모리 셀이 선택된다. 상기 비트라인 선택회로(420)는 상기 어드레스 디코더(410)로부터 전송되는 선택신호에 의해 상기 특정 메모리 셀에 대응하는 비트라인을 선택한다. 따라서, 상기 특정 메모리 셀의 데이터는 상기 메인 비트라인을 통하여 검출된다.
상기 특정 메모리 셀로부터 검출된 데이터 신호 및 상기 기준 셀로부터 검출된 기준신호는 상기 데이터 검출부(500)로 입력되고 증폭되어 서로 비교된다. 상기 기준신호를 기준으로 상기 데이터 신호의 논리값을 결정하여 상기 특정 메모리 셀에 저장된 데이터를 읽거나 저장하는 동자을 구현할 수 있다.
예를 들면, 상기 검출부는 상기 특정 셀 메모리로부터 검출한 데이터 신호와 상기 기준 셀로 검출한 기준신호를 증폭하고 비교하여 상기 데이터 신호의 논리값을 센싱하는 감지증폭기(미도시) 및 상기 감지 증폭기에 의해 센싱된 데이터를 출력하는 출력 드라이버(미도시)를 포함할 수 있다.
상술한 바와 같은 본 발명의 일실시예에 의한 비휘발성 메모리 시스템에 의하면, 셀 특성이 상이한 메모리 셀의 쌍을 기준 셀로 이용함으로써 메모리 셀의 제조공정 중에 발생한 셀 특성의 차이로 인한 기준신호의 불균일성을 방지하고 이로 인한 플래시 메모리 소자의 동작불량을 방지할 수 있다.
도 4a는 종래의 플래시 메모리 시스템에서 검출되는 불균일한 기준신호를 이용한 데이터 신호 센싱 과정을 나타내는 도면이다. 도 4b는 본 발명의 일실시예에 의한 플래시 메모리 시스템에서 검출되는 불균일한 기준신호를 이용한 데이터 센싱 과정을 나타내는 도면이다.
도 4a 및 도 4b에서 가로 축은 메모리 셀의 개수를 나타내고 세로축은 각 메모리 셀의 문턱전압을 나타낸다. 따라서, 그래프 I은 데이터 셀 어레이에 배치된 메인 메모리 셀의 문턱전압 분포를 나타내는 도면이고 그래프 II는 기준 메모리 셀의 문턱전압 분포를 나타내는 도면이다.
도 4a에 도시된 바와 같이, 종래의 플래시 메모리 셀에 구비된 기준 메모리 셀들은 제1 기준 메모리 셀과 제2 기준 메모리 셀들의 셀 특성이 상이하므로 기준 셀로 선택되는 제1 및 제2 기준 메모리 셀에 따라 서로 다른 기준전압(IIa, IIb)으로 검출된다. 이에 따라, 기준 셀로 선택되는 기준 메모리 셀의 특성에 따라 데이터 셀 어레이로부터 검출되는 데이터 신호에 대한 기준신호로 기능할 수도 있고 기능하지 않을 수도 있다.
즉, 제1 기준 메모리 셀을 기준 셀로 선택하여 검출한 제1 기준신호(IIa)는 제1 메인 메모리 셀로부터 검출된 데이터 신호(제1 메인 메모리 셀의 문턱전압, Ia)에 대해서는 기준신호로 기능할 수 있지만, 제2 메인 메모리 셀로부터 검출된 데이터 신호(제2 메인 메모리 셀의 문턱전압, Ib)에 대해서는 기준신호로 기능할 수 없게 된다. 이에 따라, 기준 셀의 셀 특성에 따라 데이터 신호를 검출할 수 없는 문제점이 있다.
그러나, 도4b에 도시된 바와 같이, 본원발명의 일실시예에 의한 기준 셀 어레이에 의하면 기준 셀은 항상 제1 및 제2 기준 메모리 셀의 쌍으로 구비되므로 제1 메인 메모리 셀에서 검출한 데이터 신호이든 제2 메인 메모리 셀에서 검출한 데이터 신호이든 구별하지 않고 충분한 기준신호로 기능할 수 있다.
따라서, 플래시 메모리 소자의 데이터 입출력 과정의 안정성을 현저하게 향상할 수 있다.
본 실시예에서 상기 메인 메모리 셀(MC)의 각각에 대하여 비트라인 콘택을 배치함으로써 각 메인 메모리 셀을 개별적으로 액세스할 수 있는 노어형 플래시 메모리 소자를 개시하고 있지만, 상기 메인 메모리 셀(MC)들이 블록 단위로 직렬로 연결되어 스트링(string)을 형성하도록 배치된 낸드형 플래시 메모리소자에 대해서도 적용할 수 있음은 자명하다.
도 5는 도 1에 도시된 비휘발성 메모리 시스템을 포함하는 정보 처리 시스템을 나타내는 구성도이다.
도 5를 참조하면, 정보 처리 시스템(1100)은 본 발명의 일 실시예에 따른 비휘발성 메모리 시스템(1110)을 구비할 수 있다. 예를 들면, 상기 비휘발성 메모리 시스템(1110)은 짝수 번째와 홀수 번째 워드라인과 연결된 적어도 한 쌍의 기준 메모리를 기준 셀로 이용하는 플래시 메모리 시스템일 수 있다.
이에 따라, 상기 비휘발성 메모리 시스템(1110)은 적어도 한 쌍의 상기 제1 및 제2 기준 메모리 셀을 기준 셀로 설정한 플래시 메모리 소자(1111) 및 상기 플래시 메모리 소자(1111)로부터 데이터 신호 및 기준신호를 검출하고 증폭함으로써 상기 데이터 신호의 논리값을 안정적으로 검출하는 콘트롤러(1112)를 구비한다.
상기 정보 처리 시스템(1100)은 메모리 시스템(1110)과 각각 시스템 버스(1160)에 전기적으로 연결된 모뎀(1120), 중앙처리장치(1130), 램(1140), 유저 인터페이스(1150)를 포함한다. 상기 메모리 시스템(1110)에는 중앙처리장치(1130)에 의해서 처리된 데이터 또는 외부에서 입력된 데이터가 저장된다.
이때, 상기 중앙처리장치(1130)와의 메모리 입출력 과정에서 빈번하게 수행되는 데이터 신호와 기준신호의 비교에 의한 데이터 검출시 상기 기준신호를 메모리 소자의 셀 특성과 관계없이 일정하게 제공함으로써 상기 메모리 시스템의 동작을 안정적으로 수행할 수 있다.
특히, 플래시 메모리를 다양한 저장장치로 활용하는 경향이 증대하고 있으므로 상기 메모리에 저장된 데이터의 리딩 동작이나 상기 메모리로 데이터를 저장하는 프로그래밍 동작시에 상기 기준 신호의 안정적인 검출을 보장함으로써 상기 정보처리 시스템(1100)의 동작 안정성 및 신뢰성을 증대할 수 있다. 이에 따라, 상기 메모리 시스템(1110)의 에러 정정에 소요되는 자원을 절감할 수 있어 고속의 데이터 처리능력을 상기 정보 처리 시스템(1100)에 제공할 수 있다.
도시되지 않았지만, 본 발명의 실시예에 따른 정보 처리 시스템(1100)에는 응용 칩셋(Application Chipset), 카메라 이미지 프로세서(Camera Image Processor:CIS), 모바일 디램(DRAM), 또는 입출력 장치 등이 더 제공될 수 있다.
본 발명의 실시예들에 따르면, 셀 특성이 상이한 메모리 셀의 쌍을 기준 셀로 이용함으로써 메모리 셀의 제조공정 중에 발생한 셀 특성의 차이로 인한 기준신호의 불균일성을 방지하고 이로 인한 플래시 메모리 소자의 동작불량을 방지할 수 있다. 이에 따라, 플래시 메모리 소자를 이용하는 다양한 메모리 시스템 및 이를 이용하는 다양한 전자기기들의 동작 안정성 및 신뢰성을 향상할 수 있다.
상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
100: 데이터 셀 어레이 110: 메인 워드라인
112: 제1 메인 워드라인 114: 제2 메인 워드라인
120: 메인 비트라인 130: 메인 소스 레일
140: 메인 공통소스라인 200: 기준 셀 어레이
210: 기준 워드라인 212: 제1 기준 워드라인
214: 제2 기준 워드라인 220: 기준 비트라인
230: 기준 소스레일 240: 기준 공통소스라인
250: 기준 셀 252: 제1 기준 셀
254: 제2 기준 셀 300: 기준 셀 제어부
400: 데이터 셀 제어부 410: 어드레스 디코더
420: 비트라인 선택회로 500: 데이터 검출부
1000: 메모리 시스템 1100: 정보 처리 시스템

Claims (10)

  1. 데이터를 저장하는 다수의 메인 메모리 셀이 배치된 데이터 셀 어레이
    다수의 제1 기준 메모리 셀과 연결되고 제1 방향을 따라 연장하는 다수의 제1 기준 워드라인들, 상기 제1 기준 메모리 셀과 상이한 셀 특성을 갖는 다수의 제2 기준 메모리 셀과 연결되고 상기 제1 기준 워드라인들과 교호적으로 배치되어 상기 제1 방향을 따라 연장하는 다수의 제2 기준 워드라인들, 상기 제1 방향과 수직한 제2 방향을 따라 상기 제1 기준 메모리 셀 및 제2 기준 메모리 셀과 교호적으로 연결되는 다수의 기준 비트라인들 및 적어도 하나의 상기 제1 기준 메모리 셀과 적어도 하나의 상기 제2 기준 메모리 셀을 포함하고 상기 데이터를 처리하기 위한 기준 신호를 제공하는 기준 셀을 구비하는 기준 셀 어레이 및
    상기 데이터 셀 어레이에 인가되는 신호에 연동하여 상기 제1 및 제2 기준 메모리 셀을 선택하는 기준 셀 제어부를 포함하는 것을 특징으로 하는 비휘발성 메모리 시스템.
  2. 제 1 항에 있어서, 상기 기준 셀은 동일한 기준 비트라인과 연결되는 하나의 제1 및 제2 기준 메모리 셀을 구비하여 서로 다른 셀 특성을 갖는 한 쌍의 기준 메모리 셀을 포함하는 것을 특징으로 하는 비휘발성 메모리 시스템.
  3. 제2항에 있어서, 상기 제1 및 제2 기준 메모리 셀들은 서로 인접하여 배치된 상기 제1 및 제2 기준 워드라인과 연결된 것을 특징으로 하는 비휘발성 메모리 시스템.
  4. 제 1 항에 있어서, 상기 기준 셀은 서로 다른 기준 비트라인과 연결되고 다수의 제1 기준 메모리 셀들 및 상기 제1 기준 메모리 셀들과 같은 수의 제2 기준 메모리 셀들을 구비하여 서로 다른 셀 특성을 갖는 다수 쌍의 기준 메모리 셀을 포함하는 것을 특징으로 하는 비휘발성 메모리 소자.
  5. 제4항에 있어서, 상기 다수 쌍의 기준 메모리 셀은 상기 기준 셀 어레이에 임의로 분포하는 것을 특징으로 하는 비휘발성 메모리 시스템.
  6. 제 1 항에 있어서, 상기 제1 기준 워드라인의 제1 측부에 배치된 상부 제2 기준 워드라인과의 사이에 제1 이격거리를 갖는 제1 이격공간에 배치되는 다수의 기준 소스레일들 및 상기제1 기준 워드라인의 제2 측부에 배치된 하부 제2 기준 워드라인과의 사이에 상기 제1 이격거리보다 큰 제2 이격거리를 갖는 제2 이격공간에 배치되어 상기 기준 비트라인들과 각각 연결되는 다수의 기준 비트라인 콘택들을 더 포함하는 것을 특징으로 하는 비휘발성 메모리 시스템.
  7. 제 6 항에 있어서, 상기 제2 방향을 따라 상기 기준 비트라인과 나란하게 연장하며 상기 다수의 기준 소스레일들과 동시에 연결되는 적어도 하나의 기준 공통소스라인 및 상기 제2 이격공간에 상기 기준 비트라인 플러그와 인접하게 배치되어 상기 기준 공통소스 라인과 접촉하는 다수의 기준 소스라인 콘택들을 더 포함하는 것을 특징으로 하는 비휘발성 메모리 소자.
  8. 제 6 항에 있어서, 상기 데이터 셀 어레이는 상기 제1 기준 메모리 셀과 동일한 셀 특성을 갖는 다수의 제1 메인 메모리 셀과 연결되고 상기 제1 방향을 따라 연장하는 다수의 제1 메인 워드라인들, 상기 제2 기준 메모리 셀과 동일한 셀 특성을 갖는 다수의 제2 메인 메모리 셀과 연결되고 상기 제1 메인 워드라인들과 교호적으로 배치되어 상기 제1 방향을 따라 연장하는 다수의 제2 메인 워드라인들 및 상기 제2 방향을 따라 상기 제1 메인 메모리 셀 및 제2 메인 메모리 셀과 교호적으로 연결되는 다수의 메인 비트라인들, 상기 제1 및 제2 메인 워드라인과의 사이에 배치되는 다수의 메인 소스레일들 및 상기 메인 비트라인들과 각각 연결되는 다수의 메인 비트라인 콘택들을 더 포함하는 것을 특징으로 하는 비휘발성 메모리 시스템.
  9. 제1항에 있어서, 상기 셀 특성은 각 기준 메모리 셀에서의 문턱전압 분포특성 및 누설전류 분포특성을 포함하는 것을 특징으로 하는 비휘발성 메모리 시스템.
  10. 제1항에 있어서, 상기 데이터 셀 어레이와 연결되어 상기 메인 메모리 셀에 저장된 데이터를 검출하여 데이터 신호를 생성하는 데이터 셀 제어부 및 상기 데이터 신호 및 상기 기준 신호를 증폭하여 상기 데이터 신호의 논리 값을 검출하는 데이터 검출부를 더 포함하는 것을 특징으로 하는 비휘발성 메모리 시스템.
KR1020110090238A 2011-09-06 2011-09-06 비휘발성 메모리 시스템 및 이를 구비하는 정보처리 시스템 KR20130026826A (ko)

Priority Applications (2)

Application Number Priority Date Filing Date Title
KR1020110090238A KR20130026826A (ko) 2011-09-06 2011-09-06 비휘발성 메모리 시스템 및 이를 구비하는 정보처리 시스템
US13/548,506 US8897076B2 (en) 2011-09-06 2012-07-13 Non-volatile memory systems having at least one pair of memory cells

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020110090238A KR20130026826A (ko) 2011-09-06 2011-09-06 비휘발성 메모리 시스템 및 이를 구비하는 정보처리 시스템

Publications (1)

Publication Number Publication Date
KR20130026826A true KR20130026826A (ko) 2013-03-14

Family

ID=47753103

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020110090238A KR20130026826A (ko) 2011-09-06 2011-09-06 비휘발성 메모리 시스템 및 이를 구비하는 정보처리 시스템

Country Status (2)

Country Link
US (1) US8897076B2 (ko)
KR (1) KR20130026826A (ko)

Families Citing this family (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8547756B2 (en) 2010-10-04 2013-10-01 Zeno Semiconductor, Inc. Semiconductor memory device having an electrically floating body transistor
US9601493B2 (en) 2006-11-29 2017-03-21 Zeno Semiconductor, Inc Compact semiconductor memory device having reduced number of contacts, methods of operating and methods of making
US9391079B2 (en) 2007-11-29 2016-07-12 Zeno Semiconductor, Inc. Compact semiconductor memory device having reduced number of contacts, methods of operating and methods of making
US8514622B2 (en) * 2007-11-29 2013-08-20 Zeno Semiconductor, Inc. Compact semiconductor memory device having reduced number of contacts, methods of operating and methods of making
US10461084B2 (en) 2010-03-02 2019-10-29 Zeno Semiconductor, Inc. Compact semiconductor memory device having reduced number of contacts, methods of operating and methods of making
US9922981B2 (en) 2010-03-02 2018-03-20 Zeno Semiconductor, Inc. Compact semiconductor memory device having reduced number of contacts, methods of operating and methods of making
US9029922B2 (en) 2013-03-09 2015-05-12 Zeno Semiconductor, Inc. Memory device comprising electrically floating body transistor
US9275723B2 (en) 2013-04-10 2016-03-01 Zeno Semiconductor, Inc. Scalable floating body memory cell for memory compilers and method of using floating body memories with memory compilers
US9368625B2 (en) 2013-05-01 2016-06-14 Zeno Semiconductor, Inc. NAND string utilizing floating body memory cell
US9293171B2 (en) * 2014-03-13 2016-03-22 Kabushiki Kaisha Toshiba Resistance change memory
KR102510497B1 (ko) * 2018-09-17 2023-03-16 삼성전자주식회사 누설 전류를 감소시키기 위한 메모리 장치

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5852571A (en) 1997-03-14 1998-12-22 Micron Technology, Inc. Nonvolatile ferroelectric memory with folded bit line architecture
KR100339428B1 (ko) 1999-09-07 2002-05-31 박종섭 불휘발성 강유전체 메모리의 셀 블록 구조
KR100379513B1 (ko) 2000-10-24 2003-04-10 주식회사 하이닉스반도체 불휘발성 강유전체 메모리 장치 및 그의 구동방법
KR100463599B1 (ko) 2001-11-17 2004-12-29 주식회사 하이닉스반도체 불휘발성 강유전체 메모리 장치 및 그의 구동방법
US7180795B1 (en) * 2005-08-05 2007-02-20 Atmel Corporation Method of sensing an EEPROM reference cell
KR20100094167A (ko) * 2009-02-18 2010-08-26 삼성전자주식회사 메모리 장치 및 이를 포함하는 모바일 장치

Also Published As

Publication number Publication date
US20130058169A1 (en) 2013-03-07
US8897076B2 (en) 2014-11-25

Similar Documents

Publication Publication Date Title
KR20130026826A (ko) 비휘발성 메모리 시스템 및 이를 구비하는 정보처리 시스템
US9418754B2 (en) Anti-fuse type one-time programmable memory cell and anti-fuse type one-time programmable memory cell arrays
US8787087B2 (en) Semiconductor memory device controlling operation timing of the sense circuit
US9922721B2 (en) Anti-fuse type one-time programmable memory cell array and method of operating the same
US7352033B2 (en) Twin MONOS array for high speed application
US10410723B2 (en) Nonvolatile memory cells having lateral coupling structures and nonvolatile memory cell arrays including the same
KR101579579B1 (ko) 개선된 프로그래밍 동작을 갖는 메모리 장치
US20060023505A1 (en) Non-volatile semiconductor memory device
US9741729B2 (en) Nonvolatile memory cells, nonvolatile memory cell arrays including the same, and methods of fabricating the same
KR20160101587A (ko) 전하 트랩 불휘발성 메모리소자 및 그 제조방법과, 전하 트랩 불휘발성 메모리소자의 동작방법
US20100188920A1 (en) Nonvolatile semiconductor memory device
US11605588B2 (en) Memory device including data lines on multiple device levels
JP2014192243A (ja) 半導体記憶装置
US8995164B2 (en) High-performance scalable read-only-memory cell
US9202537B2 (en) Semiconductor memory device
US10186320B2 (en) Method for reading an EEPROM and corresponding device
US10410727B2 (en) Non-volatile memories and data reading methods thereof
US7405978B2 (en) Nonvolatile semiconductor memory device having bitlines extending from cell array in single direction
US8379431B2 (en) Semiconductor memory device and writing method thereof
US7751273B2 (en) Layout structure of sub-world line driver and forming method thereof
US9773559B2 (en) Flash memory device
KR102628537B1 (ko) 불휘발성 메모리 장치 및 리드 방법
US20120146120A1 (en) Non-Volatile Memory Device
US20140021428A1 (en) Semiconductor device and manufacturing method therefor
US20200294595A1 (en) Nonvolatile semiconductor memory device

Legal Events

Date Code Title Description
WITN Application deemed withdrawn, e.g. because no request for examination was filed or no examination fee was paid