KR102358564B1 - 단락된 메모리 셀의 가변 저항 소자를 갖는 반도체 메모리 장치 - Google Patents

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Abstract

단락된 메모리 셀의 가변 저항 소자를 갖는 반도체 메모리 장치에 대하여 개시된다. 반도체 메모리 장치는 셀 트랜지스터와 가변 저항 소자로 구성되는 메인 셀들과 레퍼런스 셀들을 포함한다. 레퍼런스 셀의 가변 저항 소자는 MTJ 소자의 브레이트다운 전압을 이용하여 단락시키거나, 도전 물질이 매립된 비아홀과 병렬적으로 연결되거나, 레퍼런스 비트라인이 셀 트랜지스터와 가변 저항 소자 사이의 연결 노드에 연결되거나, 도전 물질이 매립된 비아홀로 대체하는 것으로 단락된다. 센스 앰프는 메인 셀의 비트라인과 기준 저항이 연결된 레퍼런스 셀의 레퍼런스 비트라인에 흐르는 전류를 감지 증폭함으로써, 메인 셀의 센싱 마진을 향상시킨다.

Description

단락된 메모리 셀의 가변 저항 소자를 갖는 반도체 메모리 장치 {Semiconductor memory device having shorted variable resistor element of memory cell}
본 발명은 반도체 메모리 장치에 관한 것으로서, 더욱 상세하게는 메모리 셀 어레이 내 레퍼런스 셀의 가변 저항 소자를 단락하고 기준 저항을 제공하여 메인 셀들의 센싱 마진을 향상시키는 반도체 메모리 장치에 관한 것이다.
저항성 메모리 장치들(Resistive type memories) 중 MRAM(Magnetic Random Access Memory)은 고속 기입 및 고속 읽기 동작이 가능하며, 비휘발성 및 저전력 소비 특성을 가지므로 데이터 저장 장치에 주로 사용된다. MRAM은 메모리 셀의 자기저항 요소(magneto-resistance element)로 구성되는 가변 저항에 데이터를 저장한다. MRAM은 메인 셀의 가변 저항과 레퍼런스 셀의 가변 저항에 기초하여 메인 셀의 데이터를 판별한다. 레퍼런스 셀은 연속적인 독출 동작에 의해 레퍼런스 셀의 가변 저항값이 변경되고 레퍼런스 셀의 가변 저항 산포가 존재함에 따라, 메인 셀의 데이터 센싱 마진이 줄어드는 문제점이 발생된다.
본 발명의 목적은 메모리 셀 어레이 내 레퍼런스 셀의 가변 저항을 단락하고 기준 저항을 제공하여 메인 셀들의 센싱 마진을 향상시키는 반도체 메모리 장치를 제공하는 것이다.
상기 목적을 달성하기 위하여, 본 발명의 실시예들에 따른 반도체 메모리 장치는, 제1 셀 트랜지스터와 제1 셀 트랜지스터에 연결되는 제1 가변 저항 소자로 구성되는 제1 메모리 셀, 제2 셀 트랜지스터와 제2 셀 트랜지스터에 연결되는 제2 가변 저항 소자로 구성되는 제2 메모리 셀, 그리고, 제1 메모리 셀이 연결되는 제1 비트라인과 제2 메모리 셀이 연결되는 제2 비트라인에 흐르는 전류를 감지 증폭하는 센스 앰프를 포함하고, 제2 가변 소자는 단락되고, 단락된 제2 가변 소자 대신에 제2 비트라인에 연결되는 기준 저항을 포함한다.
본 발명의 실시예들에 따라, 제2 가변 저항 소자는 마그네틱 터널 접합(MTJ) 소자로 구성되고, MTJ 소자를 브레이트다운 전압을 이용하여 단락시킬 수 있다.
본 발명의 실시예들에 따라, 제2 가변 저항 소자는 도전 물질이 매립된 비아홀과 병렬적으로 연결될 수 있다.
본 발명의 실시예들에 따라, 제2 비트라인은 제2 셀 트랜지스터와 제2 가변 저항 소자 사이의 연결 노드에 연결될 수 있다.
본 발명의 실시예들에 따라, 제2 가변 저항 소자는 도전 물질이 매립된 비아홀로 형성될 수 있다.
본 발명의 실시예들에 따라, 기준 저항은 제1 가변 저항 소자에 저장되는 제1 데이터 로직과 제2 데이터 로직에 상응하는 저항값의 중간값을 갖도록 설정될 수 있다.
상기 목적을 달성하기 위하여, 본 발명의 실시예들에 따른 반도체 메모리 장치는, 행들 및 열들로 배열되는 복수개의 저항성 메모리 셀들을 포함하고, 저항성 메모리 셀들 각각은 셀 트랜지스터와 가변 저항 소자로 구성된다. 반도체 메모리 장치는 행들에 일대일 대응되는 복수개의 워드라인들 각각에 연결되는 제1 셀 트랜지스터와 열들에 일대일 대응되는 복수개의 제1 비트라인들 각각에 연결되는 제1 가변 저항 소자를 포함하는 제1 메모리 셀 어레이, 복수개의 워드라인들 각각에 연결되는 제2 셀 트랜지스터와 열들 중 하나에 대응하는 제2 비트라인에 연결되는 제2 가변 저항 소자를 포함하고, 제2 가변 저항 소자는 단락되는 제2 메모리 셀 어레이, 그리고 제2 비트라인에 연결되는 기준 저항을 포함한다.
본 발명의 실시예들에 따라, 기준 저항은 기준 저항 제어 회로에서 제공되고, 기준 저항 제어 회로는 다수개의 저항들과 저항들 각각에 병렬 연결되는 트랜지스터들을 포함하고, 트랜지스터들은 트리밍 신호들 각각에 응답하여 저항들을 선택적으로 단락시킬 수 있다.
본 발명의 실시예들에 따라, 트리밍 신호들은 반도체 메모리 장치의 테스트 공정에서 제공될 수 있다.
본 발명의 실시예들에 따라, 저항성 메모리 셀들은 적어도 하나의 STT-MRAM 셀, MRAM 셀, PRAM 셀, ReRAM 셀 중 하나를 포함할 수 있다.
상기 목적을 달성하기 위하여, 본 발명의 실시예들에 따른 반도체 메모리 장치는, 행들 및 열들로 배열되는 복수개의 저항성 메모리 셀들을 포함하고, 저항성 메모리 셀들 각각은 셀 트랜지스터와 가변 저항 소자로 구성된다. 반도체 메모리 장치는 행들에 일대일 대응되는 복수개의 워드라인들 각각에 연결되는 제1 셀 트랜지스터와 열들에 일대일 대응되는 복수개의 제1 비트라인들 각각에 연결되는 제1 가변 저항 소자를 포함하는 제1 메모리 셀 어레이, 복수개의 워드라인들 각각에 연결되는 제2 셀 트랜지스터와 열들 중 하나에 대응하는 제2 비트라인에 연결되는 제2 가변 저항 소자를 포함하고, 제2 비트라인은 제2 셀 트랜지스터와 제2 가변 저항 소자 사이의 연결 노드에 연결되는 제2 메모리 셀 어레이, 그리고 제2 비트라인에 연결되는 기준 저항을 포함한다.
본 발명의 실시예들에 따라, 연결 노드는 제2 셀 트랜지스터의 드레인과 제2 가변 저항 소자가 접속되는 패드 전극일 수 있다.
본 발명의 실시예들에 따라, 기준 저항은 제1 가변 저항 소자에 저장되는 제1 데이터 로직 분포와 제2 데이터 로직 분포에 상응하는 저항값의 중간값을 갖도록 설정될 수 있다.
상기 목적을 달성하기 위하여, 본 발명의 실시예들에 따른 반도체 메모리 장치는, 행들 및 열들로 배열되는 복수개의 저항성 메모리 셀들을 포함하고, 저항성 메모리 셀들 각각은 셀 트랜지스터와 가변 저항 소자로 구성된다. 반도체 메모리 장치는, 행들에 일대일 대응되는 복수개의 워드라인들 각각에 연결되는 제1 셀 트랜지스터와 열들에 일대일 대응되는 복수개의 제1 비트라인들 각각에 연결되는 제1 가변 저항 소자를 포함하는 제1 메모리 셀 어레이, 복수개의 워드라인들 각각에 연결되는 제2 셀 트랜지스터와 열들 중 하나에 대응하는 제2 비트라인에 연결되는 비아홀을 포함하고, 비아홀은 제2 셀 트랜지스터와 제2 비트라인을 연결시키는 제2 메모리 셀 어레이, 그리고 제2 비트라인에 연결되는 기준 저항을 포함한다.
본 발명의 실시예들에 따라, 반도체 메모리 장치는 제1 메모리 셀 어레이와 제2 메모리 셀 어레이 사이에 더미 메모리 셀 어레이를 더 포함할 수 있다.
본 발명의 실시예들에 따른 반도체 메모리 장치는 레퍼런스 셀의 가변 저항 소자를 단락시키고, 단락된 가변 저항 소자 대신에 기준 저항을 제공하고, 기준 저항을 이용하여 메인 셀을 센싱함으로써, 메인 셀의 데이터 센싱 마진을 향상시킬 수 있다.
도 1은 본 발명의 실시예들에 따른 단락된 메모리 셀의 가변 저항 소자를 갖는 메모리 장치를 설명하는 도면이다.
도 2는 도 1의 메모리 셀 어레이에 포함된 메모리 셀의 구성도이다.
도 3a 및 도 3b는 도 2의 메모리 셀의 MTJ 구조에서 자화 방향에 따라 저장된 데이터를 설명하기 위한 개념도들이다.
도 4는 도 2의 MTJ 구조에서 쓰기 동작을 설명하기 위한 개념도이다.
도 5 내지 도 7은 도 2의 MTJ 구조에 대한 다른 실시예들을 보여주는 개념도들이다.
도 8a 내지 도 8c는 레퍼런스 셀의 MTJ 구조의 저항 산포에 따른 메인 셀의 센싱 마진을 설명하는 도면들이다.
도 9는 본 발명의 실시예들에 따른 단락된 메모리 셀의 가변 저항 소자를 갖는 메모리 셀 어레이를 설명하는 도면이다.
도 10은 본 발명의 실시예들에 따른 기준 저항 제어 회로를 설명하는 회로 다이어그램이다.
도 11a 및 도 11b는 도 9의 서브 어레이 블락의 일부를 설명하는 도면들이다.
도 12는 본 발명의 실시예들에 따른 메인 셀의 구조를 보여주는 단면도이다.
도 13 내지 도 17은 본 발명의 실시예들에 따른 레퍼런스 셀의 단락된 MTJ 구조를 설명하는 도면들이다.
도 18은 본 발명의 실시예들에 따른 단락된 메모리 셀의 가변 저항 소자를 갖는 메모리 장치를 포함하는 전자 장치를 설명하는 도면이다.
도 19는 본 발명의 실시예들에 따른 단락된 메모리 셀의 가변 저항 소자를 갖는 메모리 장치를 포함하는 서버 시스템을 설명하는 도면이다.
이하, 첨부한 도면을 참조하여 본 발명의 실시예에 대해 상세히 설명한다. 본 발명의 실시예는 당 업계에서 평균적인 지식을 가진 자에게 본 발명을 보다 완전하게 설명하기 위하여 제공되는 것이다. 본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 상세하게 설명하고자 한다. 그러나, 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다. 각 도면을 설명하면서 유사한 참조부호를 유사한 구성요소에 대해 사용한다. 첨부된 도면에 있어서, 구조물들의 치수는 본 발명의 명확성을 기하기 위하여 실제보다 확대하거나 축소하여 도시한 것이다.
본 출원에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 명세서 상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성 요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 갖는다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥상 가지는 의미와 일치하는 의미를 가지는 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
도 1은 본 발명의 실시예들에 따른 단락된 메모리 셀의 가변 저항 소자를 갖는 메모리 장치를 설명하는 도면이다.
도 1을 참조하면, 메모리 장치(100)는 메모리 셀 어레이(110), 기준 저항 제어 회로(116), 어드레스 디코더 회로(120) 그리고 데이터 입출력 회로(130)를 포함한다.
메모리 셀 어레이(110)는 행들 및 열들로 배열되는 복수개의 메모리 셀들을 포함한다. 복수의 메모리 셀들은 가변 저항을 갖는 가변 저항 소자를 포함하는 저항형 메모리 셀들 또는 저항성 메모리 셀들을 포함할 수 있다. 예를 들어, 가변 저항 소자가 상변화(phase change) 물질(GST, Ge-Sb-Te)로서 온도에 따라 저항이 변화하는 경우에는 메모리 장치(100)는 PRAM이 될 수 있다. 다른 예를 들어, 가변 저항 소자가 상부 전극, 하부 전극 및 그 사이에 있는 전이금속 산화물(complex metal oxide)로 형성된 경우에는 메모리 장치(100)는 ReRAM이 될 수 있다. 또 다른 예를 들어, 가변 저항 소자가 자성체의 상부 전극, 자성체의 하부 전극 및 그 사이에 있는 유전체로 형성된 경우에는 메모리 장치(100)는 MRAM이 될 수 있다.
메모리 장치(100)가 MRAM인 경우, 메모리 셀들 각각은 셀 트랜지스터와 자기 터널 접합(magnetic tunnel junction, MTJ)으로 구현되는 가변 저항을 포함할 수 있다. 메모리 셀 어레이(110)는 메모리 셀들과 연결되는 복수개의 워드라인들(WLs), 복수개의 비트라인들(BLs, RBL), 그리고 복수개의 소스 라인들(SLs)을 포함한다. 워드라인들(WLs) 각각은 행들 중 하나에 위치하는 메모리 셀들의 셀 트랜지스터의 게이트에 연결되고, 비트라인들(BLs)과 소스 라인들(SLs) 각각은 열들 중 하나에 위치하는 메모리 셀들의 가변 저항과 셀 트랜지스터의 소스에 각각 연결된다.
메모리 셀 어레이(110)는 메인 셀 어레이(112)와 레퍼런스 셀 어레이(112)을 포함한다. 메인 셀 어레이(112)는 복수개의 메인 셀들(20)을 포함하고, 메인 셀들(20) 각각은 제1 셀 트랜지스터와 제1 가변 저항 소자로 구성된다. 메인 셀 어레이(112)는 행들에 일대일 대응되는 복수개의 워드라인들(WLs) 각각에 연결되는 제1 셀 트랜지스터와 열들에 일대일 대응되는 복수개의 비트라인들(BLs) 각각에 연결되는 제1 가변 저항 소자를 포함한다.
레퍼런스 셀 어레이(115)는 복수개의 레퍼런스 셀들(30)을 포함하고, 레퍼런스 셀(30)은 제2 셀 트랜지스터와 제2 가변 저항 소자로 구성된다. 레퍼런스 셀(30)은 메인 셀(20)과 동일한 구조를 가질 수 있다. 레퍼런스 셀 어레이(114)는 복수개의 워드라인들(WLs) 각각에 연결되는 제2 셀 트랜지스터와 열들 중 하나에 대응하는 레퍼런스 비트라인(RBL)에 연결되는 제2 가변 저항 소자를 포함하고, 제2 가변 저항 소자는 단락될 수 있다.
실시예에 따라, 레퍼런스 셀(30)의 제2 가변 저항 소자는 절연층 브레이트다운 전압을 이용하여 단락될 수 있다. 다른 실시예에 따라, 레퍼런스 셀(30)은 제2 가변 저항을 사용하지 않고, 제2 셀 트랜지스터의 드레인이 레퍼런스 비트라인에 연결되도록 할 수 있다. 다른 실시예에 따라, 제2 가변 저항은 도전 물질이 매립된 비아홀과 병렬 연결될 수 있다. 다른 실시예에 따라, 제2 가변 저항은 도전 물질이 매립된 비아홀로 대체될 수 있다.
기준 저항 제어 회로(116)는 레퍼런스 비트라인(RBL)에 연결되고, 트리밍 신호들에 응답하여 기준 저항을 생성하여 레퍼런스 비트라인(RBL)으로 제공한다. 기준 저항은 레퍼런스 셀 어레이(114)의 선택된 레퍼런스 셀(30)과 함께 데이터 입출력 회로(130)의 센스 앰프 회로로 제공되고, 메인 셀(20)에 저장된 데이터를 판별하는 기준이 된다.
어드레스 디코더(120)는 워드라인들(WLs)과 소스 라인들(SLs)을 통해 메모리 셀 어레이(110)와 연결될 수 있다. 어드레스 디코더(120)는 워드라인들(WLs)과 소스 라인들(SLs)을 선택하기 위하여 로우 어드레스들을 디코딩하고, 비트라인들(BLs)을 선택하기 위하여 칼럼 어드레스들을 디코딩할 수 있다.
데이터 입출력 회로(130)는 비트라인들(BLs)을 통해 메모리 셀 어레이(110)와 연결될 수 있다. 데이터 입출력 회로(130)는 칼럼 선택 회로와 기입 드라이버 회로, 그리고 센스 앰프 회로를 포함할 수 있다. 칼럼 선택 회로는 어드레스 디코더(120)에서 제공되는 칼럼 선택 신호에 응답하여 비트라인들(BLs) 중 하나를 선택하고, 칼럼 선택 회로에 의해 선택된 비트라인(BL)은 독출/기입 동작에 따라 기입 드라이버 회로를 통하여 소정의 독출/기입 전압이 인가된다.
센스 앰프 회로는 메인 셀 어레이(112)의 메인 셀(20)에서 독출된 데이터를 판별한다. 센스 앰프 회로는 선택된 메인 셀(20)의 비트라인(BL)과 선택된 레퍼런스 셀(30)의 레퍼런스 비트라인(RBL)에 흐르는 전류를 감지 증폭하여 메인 셀(20)의 데이터를 판별한다.
도 2는 도 1의 메모리 셀 어레이에 포함된 메모리 셀의 구성도이다.
도 2를 참조하면, 메모리 셀 어레이(110, 도 1)에 포함된 메모리 셀들(MCs) 중에서 메인 셀(20)을 보여준다. 메인 셀(20)은 셀 트랜지스터(21)와 MTJ 구조(22)를 포함한다. 셀 트랜지스터(21)의 게이트는 워드라인(WL)에 연결되고, 셀 트랜지스터(21)의 일 전극, 예컨대 드레인 전극은 MTJ 구조(22)를 통해 비트라인(BL)에 연결될 수 있다. 셀 트랜지스터(21)의 다른 전극, 예컨대 소스 전극은 소스 라인(SL)에 연결될 수 있다.
MTJ 구조(22)는 고정층(23)과 자유층(25), 그리고 이들 사이에 터널층(24)을 포함할 수 있다. 고정층(23)의 자화 방향은 고정되어 있으며, 자유층(25)의 자화 방향은 쓰기 동작에 의해 저장된 데이터에 따라 고정층(23)의 자화 방향과 평행(parallel, P)이거나 반-평행(anti-parallel, AP) 방향이 될 수 있다. 고정층(23)의 자화 방향을 고정시켜 주기 위하여, 예컨대, 반강자성층(anti-ferromagnetic layer)이 더 구비될 수 있다.
MTJ 구조(22)의 자유층(25) 및 고정층(23)이 평행(P) 상태일 때, 즉 MTJ 구조(22)가 낮은 저항성을 나타낼 때, 메인 셀(20)은 데이터 `0` 로직 상태로 정의된다. 이와 반대로, MTJ 구조(22)의 자유층(25) 및 고정층(23)이 반-평행(AP) 상태일 때, 즉 MTJ 구조(22)가 높은 저항성을 나타낼 때, 메인 셀(20)은 데이터 `1` 로직 상태로 정의된다.
실시예에 따라, 메인 셀(20)은 MTJ 구조(22)의 AP 상태에서 데이터 `0` 로직 상태로 정의될 수 있으며, P 상태에서 데이터 `1` 로직 상태로 정의될 수 있다.
도 3a 및 도 3b는 도 2의 메모리 셀의 MTJ 구조에서 자화 방향에 따라 저장된 데이터를 설명하기 위한 개념도들이다.
도 3a 및 도 3b를 참조하면, MTJ 구조(22)의 저항값은 자유층(25)의 자화 방향에 따라 달라질 수 있다. MTJ 구조(22)에 읽기 전류(IR)를 흘리면 MTJ 구조(22)의 저항값에 따른 데이터 전압이 출력될 수 있다. 읽기 전류(IR)의 세기는 쓰기 전류의 세기보다 매우 작기 때문에, 읽기 전류(IR)에 의해 자유층(25)의 자화 방향은 변화되지 않는다.
도 3a에 도시된 바와 같이, MTJ 구조(22)에서 자유층(25)의 자화 방향과 고정층(23)의 자화 방향이 평행하게 배치될 수 있다. 이러한 상태의 MTJ 구조(22)는 낮은 저항값을 가질 수 있고, 읽기 동작을 통해 데이터 `0`이 출력될 수 있다.
도 3b에 도시된 바와 같이, MTJ 구조(22)에서 자유층(25)의 자화 방향이 고정층(23)의 자화 방향과 반-평행으로 배치될 수 있다. 이러한 상태의 MTJ 구조(22)는 높은 저항값을 가질 수 있다. 따라서, 읽기 동작을 통해 데이터 `1`이 출력될 수 있다.
본 실시예의 MTJ 구조(22)에서, 자유층(25)과 고정층(23)을 수평 자기 소자 구조로 도시하고 있는데, 이는 이해의 편의를 위한 것으로 MTJ 구조(22)에서, 자유층(25)과 고정층(23)은 도 6에서와 같이 수직 자기 소자 구조를 가질 수 있다.
도 4는 도 2의 MTJ 구조에서 쓰기 동작을 설명하기 위한 개념도이다.
도 4를 참조하면, MTJ 구조(22)를 흐르는 쓰기 전류(IW)의 방향에 따라 자유층(25)의 자화 방향이 결정될 수 있다. 예컨대, (a)와 같이 자유층(25)에서 고정층(23) 방향으로 제1 쓰기 전류(IWC1)를 인가하면, 고정층(23)과 동일한 스핀 방향을 갖는 자유 전자들이 자유층(25)에 토크(torque)를 인가한다. 이로 인해, 자유층(25)은 고정층(23)과 평행하게 자화될 수 있다. 따라서, (b)와 같은 MTJ 구조(22)로 낮은 저항값을 갖는 데이터 `0`이 저장될 수 있다.
한편, 데이터 `0` 상태의 MTJ 구조(22)에서, (c)와 같이 고정층(23)에서 자유층(25)으로 제2 쓰기 전류(IWC2)를 인가하면, 고정층(23)과 반대의 스핀을 갖는 전자들이 자유층(25)으로 되돌아와 토크를 인가한다. 이로 인해, 자유층(25)은 고정층(23)과 반-평행하게 자화될 수 있다. 그에 따라, (d)와 같이 MTJ 구조(22)로 높은 저항값을 갖는 데이터 `1`이 저장될 수 있다.
MTJ 구조(22)에서 자유층(25)의 자화 방향은 스핀 전달 토크(STT)에 의해 고정층(23)과 평행하게 또는 반-평행하게 변경될 수 있고, 그에 따라, 데이터 `0` 또는 데이터 `1`이 저장될 수 있다.
도 5 내지 도 7은 도 2의 MTJ 구조에 대한 다른 실시예들을 보여주는 개념도들이다.
도 5a를 참조하면, MTJ 소자(22)는 고정층(51), 터널층(52), 자유층(53) 및 반강자성층(54)을 포함할 수 있다. 자유층(53)은 변화 가능한 자화 방향을 갖는 물질을 포함할 수 있다. 자유층(53)의 자화 방향은 메모리 셀의 외부 및/또는 내부에서 제공되는 전기적/자기적 요인에 의해 변경될 수 있다. 자유층(53)은 코발트(Co), 철(Fe) 및 니켈(Ni) 중 적어도 하나를 포함하는 강자성 물질을 포함할 수 있다. 예컨대, 자유층(53)은 FeB, Fe, Co, Ni, Gd, Dy, CoFe, NiFe, MnAs, MnBi, MnSb, CrO2, MnOFe2O3, FeOFe2O3, NiOFe2O3, CuOFe2O3, MgOFe2O3, EuO 및 Y3Fe5O12 중 선택된 적어도 하나를 포함할 수 있다.
터널층(52)은 스핀 확산 길이(Spin Diffusion Distance)보다 얇은 두께를 가질 수 있다. 터널층(52)은 비자성 물질을 포함할 수 있다. 예컨대, 터널층(52)은 마그네슘(Mg), 티타늄(Ti), 알루미늄(Al), 마그네슘-아연(MgZn) 및 마그네슘-붕소(MgB)의 산화물, 그리고 티타늄(Ti) 및 바나듐(V)의 질화물 중 선택된 적어도 하나를 포함할 수 있다.
고정층(51)은 반강자성층(54)에 의해 고정된 자화 방향을 가질 수 있다. 고정층(51)은 강자성 물질(ferromagnetic material)을 포함할 수 있다. 예컨대, 고정층(51)은 CoFeB, Fe, Co, Ni, Gd, Dy, CoFe, NiFe, MnAs, MnBi, MnSb, CrO2, MnOFe2O3, FeOFe2O3, NiOFe2O3, CuOFe2O3, MgOFe2O3, EuO 및 Y3Fe5O12 중 선택된 적어도 하나를 포함할 수 있다.
반강자성층(54)은 반-강자성 물질(anti-Ferromagnetic material)을 포함할 수 있다. 예컨대, 반강자성층(54)은 PtMn, IrMn, MnO, MnS, MnTe, MnF2, FeCl2, FeO, CoCl2, CoO, NiCl2, NiO 및 Cr 중에서 선택된 적어도 하나를 포함할 수 있다.
MTJ 구조(22)의 자유층(53)과 고정층(51)은 각각 강자성체로 형성되므로 강자성체의 에지(edge)에는 표류 자기장(stray field)이 발생할 수 있다. 표류 자기장은 자기 저항을 낮아지게 하거나 자유층(53)의 저항 자력을 증가시킬 수 있다. 게다가, 스위칭 특성에 영향을 미쳐 비대칭적인 스위칭을 형성할 수 있다. 따라서, MTJ 구조(22) 내의 강자성체에서 발생하는 표류 자기장을 감소시키거나 제어시키는 구조가 필요할 수 있다.
도 5b를 참조하면, MTJ 구조(22)는 고정층(61), 터널층(62), 및 자유층(63)을 포함하고, 고정층(61)은 합성 반-강자성체(Synthetic Anti Ferromagnetic, SAF)로 제공될 수 있다. 고정층(61)은 제1 강자성층(61_1), 결합층(61_2), 제2 강자성층(61_3)을 포함할 수 있다. 제1 및 제2 강자성층(61_1, 61_3)은 각각 CoFeB, Fe, Co, Ni, Gd, Dy, CoFe, NiFe, MnAs, MnBi, MnSb, CrO2, MnOFe2O3, FeOFe2O3, NiOFe2O3, CuOFe2O3, MgOFe2O3, EuO 및 Y3Fe5O12 중 선택된 적어도 하나를 포함할 수 있다. 제1 강자성층(61_1)의 자화 방향과 제2 강자성층(61_3)의 자화 방향은 서로 다른 방향을 가지며, 각각의 자화 방향은 고정될 수 있다. 결합층(61_2)은 루테늄(Ru)을 포함할 수 있다.
도 6을 참조하면, MTJ 구조(22)는 터널층(72)에 대하여 자화 방향이 수직이고, 그에 따라 전류의 이동 방향과 자화 용이축(easy axis)이 실질적으로 평행할 수 있다. 이와 같이, 자화 방향이 수직한 구조를 수직형(perpendicular) MTJ 구조라고 한다.
수직형 MTJ 구조(22) 역시 고정층(71), 터널층(72) 그리고 자유층(73)을 포함한다. 자유층(73)의 자화 방향과 고정층(71)의 자화 방향이 평행하면, 저항값이 작아지고, 자유층(73)의 자화 방향과 고정층(71)의 자화 방향이 반-평행하면 저항값이 커질 수 있다. 따라서, 저항값에 따라 수직형 MTJ 구조(22)에 데이터가 저장될 수 있다.
수직형 MTJ 구조(22)를 구현하기 위해서, 자유층(73)과 고정층(71)은 자기 이방성 에너지가 큰 물질로 구성될 수 있다. 자기 이방성 에너지가 큰 물질로는, 비정질계 희토류 원소 합금, (Co/Pt)n 이나 (Fe/Pt)n과 같은 다층박막 등이 있다. 예를 들어, 자유층(73)과 고정층(71) 각각은 규칙 합금(ordered alloy)일 수 있으며, 철(Fe), 코발트(Co), 니켈(Ni), 팔라듐(Pa), 및 백금(Pt) 중 적어도 어느 하나를 포함할 수 있다. 또한, 자유층(73)과 고정층(71) 각각은 Fe-Pt 합금, Fe-Pd 합금, Co-Pd 합금, Co-Pt 합금, Fe-Ni-Pt 합금, Co-Fe-Pt 합금, 및 Co-Ni-Pt 합금 중 적어도 어느 하나를 포함할 수 있다. 이러한 합금들은, 예컨대 화학 정량적인 표현으로, Fe50Pt50, Fe50Pd50, Co50Pd50, Co50Pt50, Fe30Ni20Pt50, Co30Fe20Pt50, 또는 Co30Ni20Pt50 등일 수 있다.
도 7a를 참조하면, 자유층을 기준으로 양끝 단에 터널층과 고정층이 각각 배치되는 구조를 갖는 듀얼 MTJ 구조를 보여준다. 수평 자기를 형성하는 듀얼 MTJ 구조(22)는 제1 고정층(81), 제1 터널층(82), 자유층(83), 제2 터널층(84) 및 제2 고정층(85)을 포함할 수 있다. 제1 및 제2 고정층들(81, 85)을 구성하는 물질은 도 5a의 고정층(51)과 유사하고, 제1 및 제2 터널 층들(82, 84)은 도 5a의 터널층(52)과 유사하며, 자유층(83)은 도 5a의 자유층(53)과 유사할 수 있다.
제1 고정층(81)의 자화 방향과 제2 고정층(85)의 자화 방향이 반대 방향으로 고정되면, 실질적으로 제1 및 제2 고정층들(81, 85)에 의한 자기력이 상쇄되는 효과를 가질 수 있다. 듀얼 MTJ 구조(22)는 전형적인 MTJ 소자보다 더 적은 전류를 이용하여 읽기 동작을 수행할 수 있다. 듀얼 MTJ 구조(22)는 제2 터널층(84)으로 인하여 읽기 동작 시에 더 높은 저항을 제공하므로, 명확한 데이터 값을 얻을 수 있도록 한다.
도 7b를 참조하면, 수직 자기를 형성하는 수직형 듀얼 MTJ 구조(22)는 제1 고정층(91), 제1 터널층(92), 자유층(93), 제2 터널층(94) 및 제2 고정층(95)을 포함할 수 있다. 제1 및 제2 고정층들(91, 95)을 구성하는 물질은 도 6의 고정층(71)과 유사하고, 제1 및 제2 터널층들(92, 94)은 도 6의 터널층(72)과 유사하며, 자유층(93)은 도 6의 자유층(73)과 유사할 수 있다.
제1 고정층(91)의 자화 방향과 제2 고정층(95)의 자화 방향이 반대 방향으로 고정되면, 실질적으로 제1 및 제2 고정층들(91, 95)에 의한 자기력이 상쇄되는 효과를 가질 수 있다. 수직형 듀얼 MTJ 구조(22)는 전형적인 MTJ 소자보다 더 적은 전류를 이용하여 읽기 동작을 수행할 수 있다. 수직형 듀얼 MTJ 구조(22)는 높은 저항을 제공하여, 읽기 동작 시에 정확한 데이터 값을 얻을 수 있도록 한다.
도 3 내지 도 7에서 설명된 메인 셀(20, 도 1)의 MTJ 구조는 레퍼런스 셀 어레이(114, 도 1)의 레퍼런스 셀(30, 도 1)에도 동일하게 형성될 수 있다. 레퍼런스 셀(30)의 MTJ 구조는 메인 셀(20)의 데이터 판별을 위한 기준이 되는 저항 요소이다. 메인 셀(20)의 안정적인 데이터 판별을 위하여, 레퍼런스 셀(30)의 MTJ 구조는 일정한 저항값을 갖도록 요구된다. 그러나, 레퍼런스 셀(30)의 MTJ 구조는 연속적인 독출 동작에 의해 저항값이 변경되어 저항 산포가 존재할 수 있다.
도 8a 내지 도 8c는 레퍼런스 셀의 MTJ 구조의 저항 산포에 따른 메인 셀의 센싱 마진을 설명하는 도면들이다. 도 8a는 도 1의 메모리 셀 어레이(110)의 일부를 설명하고, 도 8b는 메모리 셀 어레이(110)의 일부 영역(A)의 회로 다이어그램을 설명하고, 도 8c는 레퍼런스 셀의 MTJ 구조의 저항 산포에 따른 센싱 마진을 설명하는 그래프이다.
도 8a를 참조하면, 메모리 셀 어레이(110)의 일부에서, 메인 셀 어레이(112a)와 레퍼런스 셀 어레이(114a)는 STT-MRAM 셀로 구현된 메모리 셀들(MC)을 포함한다. 2개의 메모리 셀(MC)이 하나의 소스 라인(SL)에 공통으로 연결되는 2T-2R 구조가 레이아웃 배치상 하나의 단위 메모리 셀(10)을 구성할 수 있다.
실시예에 따라, 하나의 비트라인과 하나의 소스 라인에 1개의 메모리 셀이 연결되는 1T-1R 구조가 레이아웃 배치상 하나의 단위 메모리 셀을 구성할 수도 있다.
메인 셀 어레이(112a)에서 선택된 메인 셀(20)의 MTJ 구조의 가변 저항은 레퍼런스 셀 어레이(114a)에서 선택된 레퍼런스 셀(30a)의 MTJ 구조의 저항과 비교된다. 선택된 메인 셀(20)의 비트라인(BL)과 레퍼런스 셀(30a)의 레퍼런스 비트라인(RBL)은 센스 앰프(40a)에 연결된다. 센스 앰프(40a)는 메인 셀(20)의 비트라인(BL)과 레퍼런스 셀(30)의 레퍼런스 비트라인(RBL)에 흐르는 전류를 감지 증폭하여, 메인 셀(20)의 데이터를 판별한다.
도 8b를 참조하면, 도 8a의 메모리 셀 어레이(110)의 제1 영역(A)은 2T-2R 구조의 단위 메모리 셀들(10a, 10b)의 회로 다이어그램을 보여준다. 메인 셀 어레이(112a)의 단위 메모리 셀(10a)은 하나의 소스 라인(SL)에 2개의 메인 셀들(20)이 공통 연결되어 있다. 메인 셀(20)은 셀 트랜지스터(21)와 가변 저항을 형성하는 MTJ 구조(22)를 포함할 수 있다. 셀 트랜지스터(21)의 게이트는 워드라인(WLi)에 연결되고, 드레인은 MTJ 구조(22)의 일단에 연결되고, 소스는 소스 라인(SL)에 연결된다. MTJ 구조(22)의 다른 일단은 비트라인(BL)에 연결된다. 메인 셀(20)은 MTJ 구조(22)의 P 상태에서 데이터 `0` 로직 상태를 저장하고, AP 상태에서 데이터 `1` 로직 상태를 저장할 수 있다.
레퍼런스 셀 어레이(114a)의 단위 메모리 셀(10b)은 하나의 소스 라인(SL)에 2개의 레퍼런스 셀들(30a)이 공통 연결되어 있다. 레퍼런스 셀(30)은 메인 셀(20)과 동일하게, 셀 트랜지스터(31)와 MTJ 구조(32)를 포함할 수 있다. 셀 트랜지스터(31)의 게이트는 워드라인(WLi)에 연결되고, 드레인은 MTJ 구조(32)의 일단에 연결되고, 소스는 소스 라인(SL)에 연결된다. MTJ 구조(32)의 다른 일단은 레퍼런스 비트라인(RBL)에 연결된다. 레퍼런스 셀(30)의 MTJ 구조(32)는, 메인 셀(20)의 MTJ 구조(22)의 P 상태와 AP 상태 사이의 중간 저항값을 갖도록 설정될 수 있다. 선택된 레퍼런스 셀(30)의 레퍼런스 비트라인(RBL)으로 기준 전류가 흐른다.
메인 셀(20)의 읽기 동작에서, 선택된 워드라인(WLi)에 로직 하이의 선택 전압이 인가되어 메인 셀(20)의 셀 트랜지스터(21)와 레퍼런스 셀(30)의 셀 트랜지스터(31)가 턴-온 되고, 선택된 비트라인(BL)과 소스 라인(SL)으로 쓰기/읽기 바이어스 생성부에서 읽기 전류가 인가될 수 있다. 이에 따라, 메인 셀(20)의 MTJ 구조(22) 양단으로 전압이 디벨롭되고, 비트라인(BL)으로 전류가 흐른다.
센스 앰프(40a)는 메인 셀(20)의 비트라인(BL)에 흐르는 전류와 레퍼런스 셀(30)의 레퍼런스 비트라인(RBL)에 흐르는 기준 전류를 비교하여, 메인 셀(20)의 MTJ 구조(22)에 저장된 로직 상태를 결정한다. 센스 앰프(40a)는 도 8c에 도시된 바와 같이, 레퍼런스 셀(30)의 레퍼런스 비트라인(RBL)에 흐르는 기준 전류(IR)를 기준으로 하여 메인 셀(20)의 비트라인 전류가 AP 상태 전류(IAP)인지 아니면 P 상태 전류(IP) 인지를 판별한다.
그런데, 레퍼런스 셀(30)은 연속적인 독출 동작에 의해 MTJ 구조(32)의 저항값이 변경될 수 있고, MTJ 구조(32)의 저항 산포가 존재할 수 있다. MTJ 구조(32)의 저항 산포에 의해 기준 전류(IR)의 분포가 넓어지면, 메인 셀(20)의 데이터 센싱 마진이 줄어드는 문제점이 발생한다.
이하에서는, 메인 셀(20)의 데이터 센싱 마진을 확보하기 위하여, 레퍼런스 셀의 MTJ 구조를 단락시키고 레퍼런스 비트라인으로 기준 저항을 제공하는 다양한 실시예들을 보다 구체적으로 설명하도록 한다.
도 9는 본 발명의 실시예들에 따른 단락된 메모리 셀의 가변 저항 소자를 갖는 메모리 셀 어레이를 설명하는 도면이다.
도 9를 참조하면, 메모리 셀 어레이(110)는 다수개의 서브 어레이 블락들(901, 902, 903)을 포함한다. 서브 어레이 블락들(901, 902, 903)은 메모리 어레이 타일들(Memory Array Tiles, MATs)을 구성할 수 있다. 서브 어레이 블락들(901, 902, 903) 각각은 예컨대, 64 비트 데이터가 입출력되는 메모리 블락이라 칭할 수 있다. 서브 어레이 블락들(901, 902, 903) 각각은 메인 셀 어레이(112b, 112c, 112d)와 레퍼런스 셀 어레이(114b, 114c, 114d)를 포함한다. 실시예에 따라, 서브 어레이 블락들(901, 902, 903)은 3개 이외에 다양한 수로 구성될 수 있다.
제1 내지 제3 메인 셀 어레이(112b, 112c, 112d) 각각에는, 도 8a에서 설명된 메인 셀 어레이(112a)와 동일하게, 셀 트랜지스터(21)와MTJ 구조(22)를 포함하는 STT-MRAM 셀로 구현된 메인 셀들(20)이 행들 및 열들로 배열된다. 2개의 메인 셀들(20)이 하나의 소스 라인(SL)에 공통으로 연결되는 2T-2R 구조의 단위 메모리 셀(10)을 구성한다.
제1 내지 제3 레퍼런스 셀 어레이(114b, 114c, 114d) 각각에는 행들 및 하나의 열로 배열되는 레퍼런스 셀들(30b)을 포함한다. 레퍼런스 셀(30b)은, 도 8a에서 설명된 레퍼런스 셀(30)과는 다르게, 셀 트랜지스터(31)과 MTJ 구조(32)의 구성에서 MTJ 구조(32)가 단락된다.
제1 내지 제3 레퍼런스 셀 어레이(114b, 114c, 114d)에서, 레퍼런스 셀(30b)의 단락된 MTJ 구조(22)를 대체하는 기준 저항(RREF)이 레퍼런스 비트라인(RBL)에 연결된다. 기준 저항(RREF)은 도 10에서 설명될 기준 저항 제어 회로부(116)에서 제공될 수 있다.
제1 메인 셀 어레이(112b)에서 선택된 메인 셀(20)의 비트라인들(BL)과 제1 레퍼런스 셀 어레이(114b)에서 선택된 레퍼런스 셀(30b)의 레퍼런스 비트라인(RBL)에 연결되는 기준 저항(RREF)이 센스 앰프(40b)에 연결된다. 센스 앰프(40b)는 비트라인(BL)에 흐르는 전류와 레퍼런스 비트라인(RBL)에 흐르는 전류를 비교하여 선택된 메인 셀(20)의 데이터를 판별한다.
제1 메인 셀 어레이(112b)와 유사하게, 제2 및 제3 메인 셀 어레이들(112c, 112d) 각각에서도 선택된 메인 셀의 비트라인들과 제2 및 제3 레퍼런스 셀 어레이(114c, 114d) 각각에서 선택된 레퍼런스 셀의 레퍼런스 비트라인에 연결되는 기준 저항이 센스 앰프에 연결되고, 비트라인에 흐르는 전류와 레퍼런스 비트라인에 흐르는 전류가 비교되어 선택된 메인 셀의 데이터가 판별된다.
도 10은 본 발명의 실시예들에 따른 기준 저항 제어 회로를 설명하는 회로 다이어그램이다.
도 10을 참조하면, 기준 저항 제어 회로(116)는 다수개의 트랜지스터들(MT0, MT1, MT2)과 다수개의 저항들(R0, R1, R2)을 포함한다. 제1 내지 제3 저항들(R0, R1, R2)은 레퍼런스 비트라인(RBL)에 직렬 연결되고, 제1 내지 제3 트랜지스터들(MT0, MT1, MT2) 각각은 제1 내지 제3 저항들(R0, R1, R2) 각각에 병렬 연결된다. 제1 내지 제3 트랜지스터들(MT0, MT1, MT2) 각각은 제1 내지 제3 트리밍 신호(TRIM0, TRIM1, TRIM2)에 응답하여 제1 내지 제3 저항들(R1, R2, R3)을 선택적으로 단락시킨다. 실시예에 따라, 기준 저항 제어 회로(116)는 다양한 수의 트랜지스터들과 저항들로 구성될 수 있고, 다양한 수의 트리밍 제어 신호들에 의해 제어될 수 있다.
기준 저항 제어 회로(116)는 제1 내지 제3 트리밍 신호(TRIM0, TRIM1, TRIM2)에 응답하여 선택적으로 단락된 제1 내지 제3 저항(R1, R2, R3)에 의해 기준 저항(RREF)을 생성한다. 제1 내지 제3 트리밍 신호들(TRIM0, TRIM1, TRIM2)은 반도체 메모리 장치(100)의 테스트 공정에서 제공되고, 기준 저항(RREF)이 레퍼런스 셀(30b)의 단락된 MTJ 구조(32)를 대체하는 저항값을 갖도록 트리밍한다. 기준 저항(RREF)은 일정한 저항값을 갖는다. 기준 저항 제어 회로(116)에서 생성된 기준 저항(RREF)은 레퍼런스 비트라인(RBL)에 연결되고 센스 앰프로 제공될 수 있다.
레퍼런스 셀(30b)은 MTJ 구조가 단락되므로, 레퍼런스 비트라인(RBL)과 소스 라인(SL)에 사이에 연결되는 셀 트랜지스터(31)로 구성되는 것으로 표현될 수 있다. 레퍼런스 셀(30b)의 셀 트랜지스터(31)의 게이트는 워드라인(WL)에 연결된다.
도 11a 및 도 11b는 도 9의 서브 어레이 블락의 일부를 설명하는 도면들이다. 도 11a는 제1 서브 어레이 블락(901, 도 9)의 일부 영역(B)의 2T-2R 구조의 단위 메모리 셀들(10c, 10d)의 회로 다이어그램을 보여주고, 도 11b는 메인 셀의 센싱 마진을 보여준다.
도 11a를 참조하면, 제1 서브 어레이 블락(901, 도 9) 내 제1 메인 셀 어레이(112b, 도 9)의 단위 메모리 셀(10c)은 하나의 소스 라인(SL)에 2개의 메인 셀들(20)이 공통 연결되어 있다. 메인 셀(20)은 셀 트랜지스터(21)와 가변 저항을 형성하는 MTJ 구조(22)를 포함할 수 있다. 셀 트랜지스터(21)의 게이트는 워드라인(WLi)에 연결되고, 드레인은 MTJ 구조(22)의 일단에 연결되고, 소스는 소스 라인(SL)에 연결된다. MTJ 구조(22)의 다른 일단은 비트라인(BL)에 연결된다. 메인 셀(20)은 MTJ 구조(22)의 P 상태에서 데이터 `0` 로직 상태를 저장하고, AP 상태에서 데이터 `1` 로직 상태를 저장할 수 있다.
제1 레퍼런스 셀 어레이(114b)의 단위 메모리 셀(10d)은 하나의 소스 라인(SL)에 2개의 레퍼런스 셀들(30b)이 공통 연결되어 있다. 레퍼런스 셀(30b)에서 셀 트랜지스터(31)의 게이트는 워드라인(WLi)에 연결되고, 드레인은 레퍼런스 비트라인(RBL)에 연결되고, 소스는 소스 라인(SL)에 연결된다. 레퍼런스 비트라인(RBL)에는 기준 저항 제어 회로(116, 도 10)에서 제공되는 기준 저항(RREF)이 연결된다.
메인 셀(20)의 비트라인(BL)과 기준 저항(RREF)이 연결된 레퍼런스 비트라인(RBL)은 센스 앰프(40b)에 연결된다. 센스 앰프(40b)는 비트라인(BL)에 흐르는 전류와 레퍼런스 비트라인(RBL)에 흐르는 기준 전류를 비교하여, 메인 셀(20)의 MTJ 구조(22)에 저장된 로직 상태를 판별한다.
레퍼런스 비트라인(RREF)에 흐르는 기준 전류(IR)은 기준 저항(RREF)이 일정하기 때문에, 도 11b에 도시된 바와 같이, 좁은 산포를 갖는다. 이에 따라, 센스 앰프(40b)는 레퍼런스 비트라인(RBL)에 흐르는 기준 전류(IR)를 기준으로 하여 메인 셀(20)의 비트라인 전류가 AP 상태 전류(IAP)인지 아니면 P 상태 전류(IP) 인지를 판별함에 있어서, 센싱 마진이 증가된다.
도 12는 본 발명의 실시예들에 따른 메인 셀의 구조를 보여주는 단면도이다.
도 12를 참조하면, 메인 셀(20)의 MTJ 구조(22)는 MTJ 구조(22) 하부에 형성되는 셀 트랜지스터(21)의 드레인 영역(D)에 연결된다. 셀 트랜지스터(21)의 드레인 영역(D)은 제1 콘택 플러그(150)를 통하여 패드 전극(152)에 전기적으로 연결된다. 패드 전극(152) 상에 제2 콘택 플러그(154)가 형성되고, 제2 콘택 플러그(154) 상에 하부 전극(156)과 MTJ 구조(22)가 형성된다. MTJ 구조(22)는 도 3 내지 도 7에서 설명된 다양한 구조로 형성될 수 있다. MTJ 구조(22) 상에 상부 전극(158)이 형성되고, 상부 전극(158) 상에 비트라인(BL)이 형성되고, 비트라인(BL)은 상부 전극(158)을 통해 MTJ 구조(22)와 전기적으로 연결된다.
도 13 내지 도 17은 본 발명의 실시예들에 따른 레퍼런스 셀의 MTJ 구조를 설명하는 도면들이다. 도 13 내지 도 15는 도 12의 메인 셀(20)의 MTJ 구조(22)와 동일한 레퍼런스 셀(30b)의 MTJ 구조가 단락된 것을 보여주고, 도 16은 도 12의 메인 셀(20)의 MTJ 구조(22)와는 다른 레퍼런스 셀(30c)의 MTJ 구조가 비아홀로 대체되어 생략된 것을 보여준다.
도 13을 참조하면, 레퍼런스 셀(30b)의 일부인 MTJ 구조(32)는 메인 셀(20)의 MTJ 구조(22)와 동일하게 형성된다. 레퍼런스 셀(30b)의 MTJ 구조(32)는 셀 트랜지스터(31)와 MTJ 구조(32)의 연결 노드인 패드 전극(152a) 상에 제2 콘택 플러그(154a)가 형성되고, 제2 콘택 플러그(154a) 상에 하부 전극(156a)과 MTJ 구조(32)가 형성된다. MTJ 구조(32) 상에 상부 전극(158a)이 형성되고, 상부 전극(158a) 상에 레퍼런스 비트라인(RBL)이 형성되고, 레퍼런스 비트라인(RBL)은 상부 전극(158a)을 통해 MTJ 구조(32)와 전기적으로 연결된다.
레퍼런스 셀(30b)의 MTJ 구조(32)는 절연성을 갖는 금속 산화물로 형성된 터널층을 브레이크다운 전압을 이용하여 단락시킨다. 이 경우, 레퍼런스 셀(30b)의 레이아웃에서, 레퍼런스 셀(30b)의 MTJ 구조(32)의 레이아웃 패턴은 메탈 비트라인 패턴(159) 내부에 배치된다.
도 14를 참조하면, 레퍼런스 셀(30b)의 레퍼런스 비트라인(RBL)이 패드 전극(152a)에 전기적으로 연결된다. 이에 따라, 레퍼런스 셀(30b)의 MTJ 구조(32)는 레퍼런스 비트라인(RBL) 입장에서 사용되지 않는 구성요소가 된다. 이 경우, 레퍼런스 셀(30b)의 레이아웃에서, 레퍼런스 셀(30b)의 MTJ 구조(32)의 레이아웃 패턴은 메탈 비트라인 패턴(159) 내부에 배치된다.
도 15를 참조하면, 레퍼런스 셀(30b)의 MTJ 구조(32)는 레퍼런스 비트라인(RBL)과 패드 전극(152a) 사이에 형성되는 비아홀(153)과 전기적으로 연결된다. 비아홀(153)은 도전 물질로 매립된다. 레퍼런스 셀(30b)의 MTJ 구조(32)는 비아홀(153)에 의해 전기적으로 단락된다. 이 경우, 레퍼런스 셀(30b)의 레이아웃에서, 메탈 비트라인 패턴(159) 내부에 레퍼런스 셀(30b)의 MTJ 구조(32)와 비아홀(153)의 레이아웃 패턴이 배치된다.
도 16을 참조하면, 레퍼런스 셀(30c)의 MTJ 구조는 패드 전극(152a) 상에 MTJ 구조가 형성될 부분에 도전 물질로 매립된 비아홀(155)이 대체한다. 즉, 레퍼런스 셀(30c)의 MTJ 구조가 생략된 것이다. 이 경우, 레퍼런스 셀(30c)의 레이아웃에서, 메탈 비트라인 패턴(159) 내부에 비아홀(155)의 레이아웃 패턴이 배치된다.
도 13 내지 도 15의 레퍼런스 셀(30b)는 메인 셀(20, 도 12)과 동일하게 형성되기 때문에, 도9의 서브 어레이 블락(901, 902, 903) 내 메인 셀 어레이(112b, 112c, 112d)와 레퍼런스 셀 어레이(114b, 114c, 114d) 사이에는 공정 단차가 발생하지 않는다. 이에 반하여, 도 16의 레퍼런스 셀(30c)은 메인 셀 어레이(112b, 112c, 112d)와 레퍼런스 셀 어레이(114b, 114c, 114d) 사이에 공정 단차가 발생하기 때문에, 도 17에 도시된 바와 같이, 공정 단차를 극복하기 위한 더미 셀 블락(170b, 170c, 170d)을 필요로한다.
도 18은 본 발명의 실시예들에 따른 단락된 메모리 셀의 가변 저항 소자를 갖는 메모리 장치를 포함하는 전자 장치를 설명하는 도면이다.
도 18을 참조하면, 전자 장치(1800)는 호스트(1810)와 저장 장치(1820)를 포함한다. 호스트(1810)는, 예를 들어, 개인용/휴대용 컴퓨터, 태블릿 PC, PDA (Personal Digital Assistant), PMP (Portable Media Player), 디지털 카메라, 캠코더 등과 같은 사용자 장치를 포함할 수 있다. 호스트(1810)는 입출력 요청을 통하여 저장 장치(1820)에 데이터를 저장하거나, 데이터를 읽어온다.
호스트(1810)는 USB (Universial Serial Bus), MMC (Multimedia Card), PCI (Peripheral Component Interconnection), PCI-E (PCI-Express), ATA (Advanced Technology Attachment), Serial-ATA, Parallel-ATA, SCSI (Small Computer Small Interface), ESDI (Enhanced Small Disk Interface) 또는 IDE (Integrated Drive Electronics) 등과 같은 다양한 인터페이스를 통하여 저장 장치(1820)에 연결될 수 있다.
저장 장치(1820)는 호스트(1810)의 입출력 요청에 따라 쓰기 동작을 수행하거나 읽기 동작을 수행하기 위한 데이터 저장부로서, 저항성 메모리 장치(1822)를 포함할 수 있다. 저항성 메모리 장치(1822)는 메모리 셀 어레이(1824)와 기준 저항 제어 회로(1828)를 포함하고, 메모리 셀 어레이(1824) 내에는 메인 셀 어레이(1825)와 레퍼런스 셀 어레이(1826)를 포함한다.
메인 셀 어레이(1825)에는 제1 셀 트랜지스터와 제1 가변 저항 소자로 구성되는 메인 셀들이 배열되고, 메인 셀들의 비트라인들은 센스 앰프로 제공된다. 레퍼런스 셀 어레이(1826)에는 제2 셀 트랜지스터와 단락된 제2 가변 저항 소자로 구성되는 레퍼렌스 셀들이 배열되고, 레퍼런스 셀의 레퍼런스 비트라인은 센스 앰프로 제공된다. 레퍼런스 셀의 제2 가변 저항 소자는 도 13 내지 도 16에 상술된 바와 같이, MTJ 소자의 브레이트다운 전압을 이용하여 단락시키거나, 도전 물질이 매립된 비아홀과 병렬적으로 연결되거나, 레퍼런스 비트라인이 제2 셀 트랜지스터와 제2 가변 저항 소자 사이의 연결 노드에 연결되거나, 도전 물질이 매립된 비아홀로 대체될 수 있다.
기준 저항 제어 회로(1828)는 레퍼런스 셀의 단락된 제2 가변 저항 소자 대신에 기준 저항을 생성하여 레퍼런스 비트라인으로 제공한다. 센스 앰프는 메인 셀의 비트라인과 기준 저항이 연결된 레퍼런스 셀의 레퍼런스 비트라인에 흐르는 전류를 감지 증폭함으로써, 메인 셀의 센싱 마진을 향상시킨다.
도 19는 본 발명의 실시예들에 따른 단락된 메모리 셀의 가변 저항 소자를 갖는 메모리 장치를 포함하는 서버 시스템을 설명하는 도면이다.
도 19를 참조하면, 서버 시스템(1900)은 서버(1910)와 서버(1910)를 동작하는 데 필요한 데이터를 저장하는 적어도 하나의 저장 장치(1920)를 포함한다. 서버(1910)는 응용 통신 모듈(1911), 데이터 처리 모듈(1912), 업그레이드 모듈(1913), 스케쥴링 센터(1914), 로컬 리소스 모듈(1915) 그리고 리페어 정보 모듈(1916)을 포함한다. 응용 통신 모듈(1911)은 서버(1910)와 네트워크에 연결된 컴퓨팅 시스템과 통신하거나, 서버(1910)와 저장 장치(1920)가 통신하도록 구현된다. 응용 통신 모듈(1911)은 사용자 인터페이스를 통하여 제공된 데이터 또는 정보를 데이터 처리 모듈(1912)로 전송한다.
데이터 처리 모듈(1912)은 로컬 리소스 모듈(1915)에 링크된다. 로컬 리소스 모듈(1915)은 서버(1900)에 연결된 데이터 또는 정보를 근거로 하여 리페어 숍들(repair shops)/딜러들(dealers)/기술적인 정보의 목록을 제공한다. 업그레이드 모듈(1913)은 데이터 처리 모듈(1912)과 인터페이싱한다. 업그레이드 모듈(1913)은 저장 장치(1920)로부터 전송된 데이터 또는 정보를 근거로 하여 펌웨어, 리셋 코드, 진단 시스템 업그레이드 또는 다른 정보들을 전자기기(appliance)에 업그레이드한다.
스케쥴링 센터(1914)는 서버(1910)에 입력된 데이터 또는 정보를 근거로 하여 사용자에게 실시간의 옵션을 허용한다. 리페어 정보 모듈(1916)은 데이터 처리 모듈(1912)과 인터페이싱한다. 리페어 정보 모듈(1916)은 사용자에게 리페어 관련 정보, 예를 들어, 오디오, 비디오, 또는 문서 파일을 제공하는데 이용된다. 데이터 처리 모듈(1912)은 저장 장치(1920)로부터 전송된 정보를 근거로하여 관련된 정보를 패키징한다. 이 후, 이러한 정보는 저장 장치(1920)에 전송되거나 사용자에게 디스플레이된다. 저장 장치(1920)는 데이터 저장부로서 저항성 메모리 장치(1922)를 포함할 수 있다.
저항성 메모리 장치(1922)는 메모리 셀 어레이(1924)와 기준 저항 제어 회로(1928)를 포함하고, 메모리 셀 어레이(1924) 내에는 메인 셀 어레이(1925)와 레퍼런스 셀 어레이(1926)를 포함한다.
메인 셀 어레이(1925)에는 제1 셀 트랜지스터와 제1 가변 저항 소자로 구성되는 메인 셀들이 배열되고, 메인 셀들의 비트라인들은 센스 앰프로 제공된다. 레퍼런스 셀 어레이(1926)에는 제2 셀 트랜지스터와 단락된 제2 가변 저항 소자로 구성되는 레퍼렌스 셀들이 배열되고, 레퍼런스 셀의 레퍼런스 비트라인은 센스 앰프로 제공된다. 레퍼런스 셀의 제2 가변 저항 소자는 도 13 내지 도 16에 상술된 바와 같이, MTJ 소자의 브레이트다운 전압을 이용하여 단락시키거나, 도전 물질이 매립된 비아홀과 병렬적으로 연결되거나, 레퍼런스 비트라인이 제2 셀 트랜지스터와 제2 가변 저항 소자 사이의 연결 노드에 연결되거나, 도전 물질이 매립된 비아홀로 대체될 수 있다.
기준 저항 제어 회로(1928)는 레퍼런스 셀의 단락된 제2 가변 저항 소자 대신에 기준 저항을 생성하여 레퍼런스 비트라인으로 제공한다. 센스 앰프는 메인 셀의 비트라인과 기준 저항이 연결된 레퍼런스 셀의 레퍼런스 비트라인에 흐르는 전류를 감지 증폭함으로써, 메인 셀의 센싱 마진을 향상시킨다.
본 발명은 도면에 도시된 실시예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 다른 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의하여 정해져야 할 것이다.

Claims (20)

  1. 제1 셀 트랜지스터와 상기 제1 셀 트랜지스터에 연결되는 제1 가변 저항 소자로 구성되는 제1 메모리 셀;
    제2 셀 트랜지스터와 상기 제2 셀 트랜지스터에 연결되는 제2 가변 저항 소자로 구성되는 제2 메모리 셀; 및
    상기 제1 메모리 셀이 연결되는 제1 비트라인과 상기 제2 메모리 셀이 연결되는 제2 비트라인에 흐르는 전류를 감지 증폭하는 센스 앰프; 및
    기준 저항을 제공하는 기준 저항 제어 회로를 포함하고,
    상기 제2 가변 저항 소자는 단락되고, 단락된 제2 가변 소자 대신에 상기 기준 저항이 상기 제2 비트라인에 연결되고,
    상기 기준 저항 제어 회로는
    다수개의 저항들; 및
    상기 저항들 각각에 병렬 연결되는 트랜지스터들을 포함하고,
    상기 트랜지스터들은 트리밍 신호들 각각에 응답하여 상기 저항들을 선택적으로 단락시키는 것을 특징으로 하는 반도체 메모리 장치.
  2. 제1항에 있어서,
    상기 제2 가변 저항 소자는 마그네틱 터널 접합(MTJ) 소자로 구성되고, 상기 MTJ 소자를 브레이트다운 전압을 이용하여 단락시키는 것을 특징으로 하는 반도체 메모리 장치.
  3. 제1항에 있어서,
    상기 제2 가변 저항 소자는 도전 물질이 매립된 비아홀과 병렬적으로 연결되는 것을 특징으로 하는 반도체 메모리 장치.
  4. 제1항에 있어서,
    상기 제2 비트라인은 상기 제2 셀 트랜지스터와 상기 제2 가변 저항 소자 사이의 연결 노드에 연결되는 것을 특징으로 하는 반도체 메모리 장치.
  5. 제1항에 있어서,
    상기 제2 가변 저항 소자는 도전 물질이 매립된 비아홀로 형성되는 것을 특징으로 하는 반도체 메모리 장치.
  6. 제1항에 있어서,
    상기 기준 저항은 상기 제1 가변 저항 소자에 저장되는 제1 데이터 로직과 제2 데이터 로직에 상응하는 저항값의 중간값을 갖도록 설정되는 것을 특징으로 하는 반도체 메모리 장치.
  7. 행들 및 열들로 배열되는 복수개의 저항성 메모리 셀들을 포함하고, 상기 저항성 메모리 셀들 각각은 셀 트랜지스터와 가변 저항 소자로 구성되는 반도체 메모리 장치에 있어서,
    상기 행들에 일대일 대응되는 복수개의 워드라인들 각각에 연결되는 제1 셀 트랜지스터와 상기 열들에 일대일 대응되는 복수개의 제1 비트라인들 각각에 연결되는 제1 가변 저항 소자를 포함하는 제1 메모리 셀 어레이;
    상기 복수개의 워드라인들 각각에 연결되는 제2 셀 트랜지스터와 상기 열들 중 하나에 대응하는 제2 비트라인에 연결되는 제2 가변 저항 소자를 포함하고, 상기 제2 가변 저항 소자는 단락되는 제2 메모리 셀 어레이; 및
    상기 제2 비트라인에 연결되는 기준 저항을 포함하고,
    상기 기준 저항은 기준 저항 제어 회로에서 제공되고,
    상기 기준 저항 제어 회로는
    다수개의 저항들; 및
    상기 저항들 각각에 병렬 연결되는 트랜지스터들을 포함하고,
    상기 트랜지스터들은 트리밍 신호들 각각에 응답하여 상기 저항들을 선택적으로 단락시키는 것을 특징으로 하는 반도체 메모리 장치.
  8. 제7항에 있어서,
    상기 반도체 메모리 장치는 상기 제1 비트라인과 상기 제2 비트라인에 연결되는 센스 앰프를 더 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  9. 제7항에 있어서,
    상기 제2 가변 저항 소자는 마그네틱 터널 접합(MTJ) 소자로 구성되고, 상기 MTJ 소자를 브레이트다운 전압을 이용하여 단락시키는 것을 특징으로 하는 반도체 메모리 장치.
  10. 제7항에 있어서,
    상기 제2 가변 저항 소자는 도전 물질이 매립된 비아홀과 병렬적으로 연결되는 것을 특징으로 하는 반도체 메모리 장치.
  11. 삭제
  12. 제7항에 있어서,
    상기 트리밍 신호들은 상기 반도체 메모리 장치의 테스트 공정에서 제공되는 것을 특징으로 하는 반도체 메모리 장치.
  13. 제7항에 있어서,
    상기 저항성 메모리 셀들은 적어도 하나의 STT-MRAM 셀, MRAM 셀, PRAM 셀, ReRAM 셀 중 하나를 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  14. 행들 및 열들로 배열되는 복수개의 저항성 메모리 셀들을 포함하고, 상기 저항성 메모리 셀들 각각은 셀 트랜지스터와 가변 저항 소자로 구성되는 반도체 메모리 장치에 있어서,
    상기 행들에 일대일 대응되는 복수개의 워드라인들 각각에 연결되는 제1 셀 트랜지스터와 상기 열들에 일대일 대응되는 복수개의 제1 비트라인들 각각에 연결되는 제1 가변 저항 소자를 포함하는 제1 메모리 셀 어레이;
    상기 복수개의 워드라인들 각각에 연결되는 제2 셀 트랜지스터와 상기 열들 중 하나에 대응하는 제2 비트라인에 연결되는 제2 가변 저항 소자를 포함하고, 상기 제2 비트라인은 상기 제2 셀 트랜지스터와 상기 제2 가변 저항 소자 사이의 연결 노드에 연결되는 제2 메모리 셀 어레이; 및
    상기 제2 비트라인에 연결되는 기준 저항을 포함하고,
    상기 기준 저항은 기준 저항 제어 회로에서 제공되고,
    상기 기준 저항 제어 회로는
    다수개의 저항들; 및
    상기 저항들 각각에 병렬 연결되는 트랜지스터들을 포함하고,
    상기 트랜지스터들은 트리밍 신호들 각각에 응답하여 상기 저항들을 선택적으로 단락시키는 것을 특징으로 하는 반도체 메모리 장치.
  15. 제14항에 있어서,
    상기 반도체 메모리 장치는 상기 제1 비트라인과 상기 제2 비트라인에 연결되는 센스 앰프를 더 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  16. 제14항에 있어서,
    상기 연결 노드는 상기 제2 셀 트랜지스터의 드레인과 상기 제2 가변 저항 소자가 접속되는 패드 전극인 것을 특징으로 하는 반도체 메모리 장치.
  17. 제14항에 있어서,
    상기 기준 저항은 상기 제1 가변 저항 소자에 저장되는 제1 데이터 로직 분포와 제2 데이터 로직 분포에 상응하는 저항값의 중간값을 갖도록 설정되는 것을 특징으로 하는 반도체 메모리 장치.
  18. 행들 및 열들로 배열되는 복수개의 저항성 메모리 셀들을 포함하고, 상기 저항성 메모리 셀들 각각은 셀 트랜지스터와 가변 저항 소자로 구성되는 반도체 메모리 장치에 있어서,
    상기 행들에 일대일 대응되는 복수개의 워드라인들 각각에 연결되는 제1 셀 트랜지스터와 상기 열들에 일대일 대응되는 복수개의 제1 비트라인들 각각에 연결되는 제1 가변 저항 소자를 포함하는 제1 메모리 셀 어레이;
    상기 복수개의 워드라인들 각각에 연결되는 제2 셀 트랜지스터와 상기 열들 중 하나에 대응하는 제2 비트라인에 연결되는 비아홀을 포함하고, 상기 비아홀은 상기 제2 셀 트랜지스터와 상기 제2 비트라인을 연결시키는 제2 메모리 셀 어레이; 및
    상기 제2 비트라인에 연결되는 기준 저항을 포함하고,
    상기 기준 저항은 기준 저항 제어 회로에서 제공되고,
    상기 기준 저항 제어 회로는
    다수개의 저항들; 및
    상기 저항들 각각에 병렬 연결되는 트랜지스터들을 포함하고,
    상기 트랜지스터들은 트리밍 신호들 각각에 응답하여 상기 저항들을 선택적으로 단락시키는 것을 특징으로 하는 반도체 메모리 장치.
  19. 제18항에 있어서,
    상기 기준 저항은 상기 제1 가변 저항 소자에 저장되는 제1 데이터 로직 분포와 제2 데이터 로직 분포에 상응하는 저항값의 중간값을 갖도록 설정되는 것을 특징으로 하는 반도체 메모리 장치.
  20. 제18항에 있어서,
    상기 반도체 메모리 장치는 상기 제1 메모리 셀 어레이와 상기 제2 메모리 셀 어레이 사이에 더미 메모리 셀 어레이를 더 포함하는 것을 특징으로 하는 반도체 메모리 장치.
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