KR101487062B1 - 동일 극성 전류를 이용하여 기록을 가능하게 하는 상대적으로 반전된 자기 터널 접합 엘리먼트들을 갖는 차동 ｍｒａｍ 구조물 - Google Patents

동일 극성 전류를 이용하여 기록을 가능하게 하는 상대적으로 반전된 자기 터널 접합 엘리먼트들을 갖는 차동 ｍｒａｍ 구조물 Download PDF

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Abstract

자기저항 메모리는 차동적으로 동작하는 제1 및 제2 자기 터널 접합(MTJ) 엘리먼트들을 가지며, 각 엘리먼트들은 평행하거나 또는 역평행한 장 정렬들을 가지며 비트 셀 값을 표현하는 차동적 하이 및 로우 저항 상태들을 산출시킬 수 있는 고정 자기층과 자유 자기층을 구비한다. 엘리먼트에 하이 저항 상태를 기록하는 것은 고정층과 자유층에 걸친 상반된 기록 전류 극성을 필요로 하며, 차동적 동작은 두 개의 MTJ 엘리먼트들이 상이한 저항 상태들로 기록될 것을 필요로 한다. 하나의 양태는 전류 바이어스 소스에 대해 정상적인 순서와 반전된 순서로 층들을 배열하거나 또는 연결시킴으로써, 전류 바이어스 소스에 대해 동일한 전류 극성을 이용하여 층들에 대해 상반되는 기록 전류 극성들을 취득하는 것이다. 차동적으로 동작하는 MTJ 엘리먼트들은 비휘발성 메모리 비트 셀 어레이에서의 단일 MTJ 엘리먼트들을 대체할 수 있거나 또는 이를 보충할 수 있다.

Description

동일 극성 전류를 이용하여 기록을 가능하게 하는 상대적으로 반전된 자기 터널 접합 엘리먼트들을 갖는 차동 ＭＲＡＭ 구조물{DIFFERENTIAL MRAM STRUCTURE WITH RELATIVELY REVERSED MAGNETIC TUNNEL JUNCTION ELEMENTS ENABLING WRITING USING SAME POLARITY CURRENT}
본 출원은 차동적으로 동작하는 자기 터널 접합(MTJ) 엘리먼트들을 갖는 스핀 전달 토크 자기저항 랜덤 액세스 메모리(STT-MRAM)에 관한 것이다.
스핀 전달 토크 자기저항 랜덤 액세스 메모리(spin-transfer torque magnetoresistive random access memory; STT-MRAM)는 비자기 도전성 배리어에 의해 서로가 분리되어 있는 고정 자기층과 가변 자기층을 포함한 하나 이상의 자기 터널 접합(magnetic tunnel junction; MTJ) 엘리먼트들에서의 자기장의 상대적 배향으로 가변 비트 데이터 값들을 저장하는 비휘발성 메모리이다.
MTJ 엘리먼트에서는 가변 자기층을 고정 자기층에 대해 평행하게 배향(이것은 로우 저항 상태이다)시키거나, 또는 역평행하게 배향(이것은 하이 저항 상태이다)시킴으로써 바이너리 데이터 값이 표현된다. 저장된 비트 데이터 값을 판독하는 경우, 문턱값과의 비교에 의해, 일반적으로 저항에 따라 변하는 전류 또는 전압 파라미터 대비 하이 저항 상태와 로우 저항 상태간의 저항을 나타내는 전류 또는 전압의 문턱값의 비교에 의해 층들에 걸친 직렬 저항이 검출된다.
데이터 값을 MTJ 엘리먼트에 기록할 때, 특정한 전류 극성 및 적어도 최소 진폭의 기록 바이어스 전류가 MTJ 엘리먼트를 통과한다. 하이 저항 상태와 로우 저항 상태에 의해 표현되는 상반되는 데이터 값들을 부과하기 위해 상반되는 극성의 기록 전류들이 필요하다. MTJ 엘리먼트에서 저장된 값을 판독할 때(즉, MTJ 엘리먼트의 저항 상태를 검출할 때), 옴의 법칙 V=IR에 따라 전압 또는 전류를 각각 생성하기 위해 MTJ 엘리먼트에 결합된 전류 또는 전압은 하나의 극성 또는 나머지 다른 극성에 있어야 한다. 그러므로, 판독 동작 동안에 현재의 저항 상태와 특정한 판독 전류 극성의 몇몇 조합들은 MTJ 엘리먼트의 상태를 비의도적으로 변경시킬 수 있는 가능성이 존재한다. 이것은 판독 교란 에러(read disturb error)로서 알려져 있다.
MTJ 엘리먼트들을 포함하는 메모리 회로는 일반적으로 비트 위치들을 갖는 수많은 어드레싱가능한 데이터 워드들을 가지며, 각각의 워드 및 비트 위치는, 해당 비트의 데이터 값을 판독하기 위해, 비교기로서 동작하는 감지 증폭기에 결합될 수 있는 관련 MTJ 엘리먼트를 갖는다. 수많은 MTJ 엘리먼트들의 하이 저항값 및 로우 저항값이 일정한 범위에 걸쳐 분포된다는 점을 감안하면, MTJ 엘리먼트가 하이 저항 상태 또는 로우 저항 상태에 있는지 여부를 판별하려고 시도할 때에 이용하기 위한 최상의 문턱값을 정의할 때 문제에 봉착한다. 비교 문턱값들을 이용하여 저항을 구별하는 몇가지 잠재적인 방법들에서는, 선택된 문턱값이 몇몇의 MTJ 엘리먼트들의 하이 저항(RH)과 로우 저항(RL) 사이의 범위 밖에 놓여 있을 수 있는데, 이것은 해당 MTJ 엘리먼트들이 구별되는 저항 상태들을 취하도록 동작한다하더라도 이러한 비트들에 결함이 생기게 한다. 제품 선택 기준에 따라, 몇개의 결함있는 비트들(가능하게는 단 하나의 비트)로 인해, 메모리 회로는 결함이 있는 것으로 간주될 수 있다.
비교 문턱값에 대한 고정된 저항(또는 관련된 전압 또는 전류 파라미터)을 명시하고자 하는 것 대신에, 두 개 이상의 MTJ 엘리먼트들은 다수의 MTJ 엘리먼트들을 갖는 1비트 셀로서 함께 연계될 수 있다. 두 개의 MTJ 엘리먼트들을 상정하면, 이 두 개의 MTJ 엘리먼트들 중 하나의 MTJ 엘리먼트가 하이 저항 상태에 있을 때 나머지 다른 하나의 MTJ 엘리먼트는 로우 저항 상태에 있다. 비트 셀에 의해 저장된 바이너리 데이터 값은 두 개의 MTJ 엘리먼트 중 어느 것이 하이 저항 상태에 있고 어느 것이 로우 저항 상태에 있는지에 의해 정의된다.
어떠한 값을 2개 MTJ(two MTJ) 비트 셀에 기록하는 것은 상반되는 극성의 기록 전류들을 비트 셀의 두 개의 MTJ 엘리먼트들에 각각 인가할 것을 필요로 한다. 기록되는 특정한 논리값은 바이너리 1을 기록하기 위한 포지티브/네거티브와 바이너리 0을 기록하기 위한 네거티브/포지티브와 같은, 상반되는 극성들의 감지에 좌우된다. 두 개의 논리값들은 두 개의 MTJ 엘리먼트들에서의 하이/로우 또는 로우/하이 저항 상태들에 의해 표현된다.
1비트 셀에서는 두 개의 MTJ 엘리먼트들을 갖는 것이 유용한데 그 이유는 이 두 개의 MTJ 엘리먼트들의 저항들(전압 또는 전류와 같은 저항 관련 파라미터)이 외부 참조치와 비교되어지는 것 대신에 서로가 비교되어질 수 있기 때문이다. 하지만 비교될 수 있는 파라미터 값들을 전개시키는 것은 전류 바이어스의 인가를 필요로 하며, 이 바이어스는 필연적으로 하나의 극성 또는 또 다른 극성을 갖는다. 비트 셀에 저장된 논리값은 임의적이며 판독될 때 까지 알려지지 않는다. 두 개의 MTJ 엘리먼트들은 논리값에 상관없이, 상반되는 저항 상태들로 유지된다. 판독 교란 에러의 내재적 위험이 존재하며 모든 비트 셀들에 대한 판독 전류 바이어스의 진폭을 메모리 어레이에서의 가장 민감한 MTJ 엘리먼트의 저항 상태를 교란시키지 않을 진폭으로 제한시킬 필요성이 존재할 것으로 보인다.
비트 셀을 형성하는 두 개 이상의 상보적 엘리먼트들의 세트들에서 이용되는 다수의 MTJ 엘리먼트들의 동작을 최적화하기 위한 기술들이 필요하다. 이러한 기술들은 MTJ 엘리먼트들의 선택 레이트(각자의 하이 및 로우 저항값들이 통계적 분포를 따라 변한다는 것을 고려함)와 회로 영역을 절감시킬 필요성(두 개의 MTJ 엘리먼트들은 하나의 MTJ 엘리먼트 영역의 두 배를 점유함)간의 밸런스를 최적화해야 한다. 이러한 기술들은 또한, 상반되는 극성의 판독 및 기록 전류 바이어스의 필요성 및 이러한 상반되는 극성을 논리 레벨의 함수로서 왕복하여 스위칭할 필요성은, 가변적 저항에서의 정보의 비휘발성 저장소를 위한 MTJ 엘리먼트들이 아닌 스위칭 디바이스들에 회로 영역의 일부분이 전용될 것을 필요로 한다는 점을 고려해야 한다.
본 발명개시의 목적은, 각자의 논리값들을 판독 및 기록하기 위해 메모리 디바이스에서 비트 셀들을 어드레싱하는 스위칭 엘리먼트들 및 전류 바이어스 소스와 비교하여, 몇몇의 MTJ 엘리먼트들은 각자의 자유 및 고정 자기층들의 정상적인 순서를 갖고 나머지 MTJ 엘리먼트들은 반전된 순서를 갖도록 배열된 MTJ 엘리먼트들의 최적화된 조합을 하나의 메모리 디바이스에서 활용하는 효율적인 STT-MRAM 구성을 제공하는 것이다.
또 다른 목적은, 적어도 몇몇 비트 셀들이 하나의 MTJ 엘리먼트가 하이 저항 상태에 있을 때 나머지 다른 하나의 MTJ 엘리먼트는 로우 저항 상태에 있도록 하는 상보적 방식으로 동작되는 서로가 짝지진 적어도 두 개의 MTJ 엘리먼트들을 갖는 다중 MTJ 엘리먼트 비트 셀들인 것인 메모리 디바이스를 제공하는 것이며, 여기서는, 이러한 상태들이 이와 반대로 스위칭될 수 있으며, 두 개의 MTJ 엘리먼트들은 단하나의 MTJ 엘리먼트를 갖는 비트셀과 동일한 스위칭 및 전류 바이어스 공급 구성을 이용한 동작 회로로 배열된다.
추가적인 목적은 정규적인 순서 및 반전된 순서의 MTJ 엘리먼트들을 제공함으로써, 상보적 방식으로 동작하며 해당 비트 셀내의 MTJ 엘리먼트들 모두를 위한 동일한 스위칭 및 전류 바이어스 공급 구성을 갖는 두 개의 상보적인 MTJ 엘리먼트들을 이용하는 비트 셀들을 갖도록 메모리를 구성시키는 것이다. 정규적인 순서 및 반전된 순서의 엘리먼트들은 하나 이상의 집적 회로들의 상이한 영역들에서 배치될 수 있으며, 이로써 MTJ 엘리먼트들을 위한 고정 또는 자유 자기층들은, 상이한 자유/고정 및 고정/자유층 순서들을 갖는 MTJ 엘리먼트들을 제공하기 위해 서로가 함께 이용되는 개별적인 회로들에서 또는 회로의 로컬 구역들에서 모든 MTJ 엘리먼트들에 대해 동일한 순서로 증착된다는 점에서 제조 공정은 단순화된다.
또 다른 양태에서, 메모리 디바이스에서의 일부 비트 셀들은 비트 셀 당 두 개의 짝지어진 자기 터널 접합(MTJ) 엘리먼트들을 포함할 수 있는 반면에 다른 비트 셀들은 비트 셀 당 단하나의 MTJ 엘리먼트를 이용한다. 높은 신뢰성을 요구하는 비트 셀들은 각자의 하이 및 로우 저항들이 비교 참조치, 예컨대 고정된 참조치보다 확실히 더 높고 더 낮다는 것을 확인하기 위해 선택 공정에서 사전에 테스트될 수 있다. 비선택된/거절된 비트 셀들은 퓨즈 어레이를 이용하여 디스에이블될 수 있다. 대안적으로 또는 이에 더하여, 반전된 고정/자유 및 자유/고정 순서로 증착되거나 배선결합된 두 개의 MTJ 엘리먼트들을 가지면서 비트 셀들이 동일한 메모리 엘리먼트에서 제공될 수 있으며, 반면에 다른 비트 셀들은 단하나의 MTJ 엘리먼트를 가지며, 또한 단일 또는 듀얼 MTJ 엘리먼트 비트 셀들인지와 고정/자유 또는 자유/고정 순서로 정상적이거나 반전된 것인지에 상관없이, 모든 비트 셀들은 모든 MTJ 엘리먼트들 및 모든 비트 셀들에 대해, 판독 및 기록 전류들을 결합시키고 판독 및 기록 전류 바이어스의 극성들을 스위칭하기 위해 동일한 스위칭 배열들을 활용한다.
본 발명개시의 추가적인 목적들 및 양태들은 아래의 예시적인 실시예들의 설명으로부터 분명해질 것이다.
동일 극성 전류를 이용하여 기록을 가능하게 하는 상대적으로 반전된 자기 터널 접합 엘리먼트들을 갖는 차동 MRAM 구조물이 제공될 수 있다.
도면들에서는 개시된 발명내용의 양태들을 나타내도록 의도된 일정한 예시적인 실시예들이 도시된다. 본 전개내용은 예시들로서 도시된 실시예들로 제한되지 않으며, 본 발명주제의 범위를 평가하기 위해서는 청구항들을 참조해야한다. 도면에 있어서,
도 1은 예컨대 메모리에서의 한 개 자기 터널 접합(MTJ)(one-MTJ) 엘리먼트 비트 셀의 값을 세팅하기 위해, 하이 저항 상태 및 로우 저항 상태를 MTJ 엘리먼트내에 기록하는데 효과적인 기록 바이어스 전류 조건들을 도시하는 단순화된 개략도이다. 필요한 전류 극성은 MTJ 엘리먼트내로 부과되거나 또는 기록될 저항 상태에 좌우된다는 것을 유념한다.
도 2는 도 1에 대응하는 개략도이나, 각각의 비트 셀에서는 두 개의 MTJ 엘리먼트들이 제공되며, 이 MTJ 엘리먼트들은 비트 셀의 두 개의 잠재적인 논리값들을 표현하는 상반되는 하이/로우 또는 로우/하이 저항 상태들로 유지된다. 각 비트 셀 내에서 BL 라인과 BL' 라인상의 기록 전류들은 상반되는 극성들을 갖는다.
종래기술로서 표기된 도 3은 상반되는 극성의 기록 전류 바이어스를 위해 배열된, 1비트 셀을 위한 집적 회로 레이아웃의 개략도를 비교한다.
도 4는 판독 동작들 동안의 단일 MTJ 비트 셀들의 동작과 듀얼 MTJ 비트 셀들의 동작을 개략적으로 비교한다. 비교 기술은 비트 셀이 로우/하이 또는 하이/로우 참조 저항 상태와 비교하여 하이 또는 로우 저항 상태에 있는지 여부를 판별하고, 듀얼 MTJ 비트 셀들에서, 이 비교는 듀얼 MTJ 엘리먼트들 중에서 어느 MTJ 엘리먼트가 나머지 다른쪽 MTJ 엘리먼트에 비해 더 높거나 또는 더 낮은 저항을 갖는지를 판별한다.
도 5는 두 개의 MTJ 엘리먼트들 모두를 위한 기록 바이어스 전류가 동일한 극성을 갖도록 하기 위해, 이 두 개의 MTJ 엘리먼트들의 자유층 및 고정층이 서로 비교하여 반전된 순서로 배열되어 있는 실시예에 따른 구성을 나타낸다. 양쪽 MTJ 엘리먼트들에 대한 기록 바이어스 전류의 극성은 결과적인 저항 레벨들이 로우/하이 또는 하이/로우인지 여부를 결정하며, 이 레벨들은 상이한 논리 상태들을 표현한다.
도 6은 비트 셀을 형성하는 두 개의 MTJ 엘리먼트들을 위한 기록 바이어스 전류 극성이 동일한 자기 참조 비트 셀의 실시예의 개략도이다.
도 7은 설명한 MRAM 디바이스들을 구성하고 동작시킬 때 수반되는 방법 단계들을 보여주는 흐름도이다.
자기저항 자기 터널 접합(MTJ) 엘리먼트의 하나의 자기층은 영구적으로 정렬된 장(field)을 가지며 이것은 일반적으로 고정층 또는 참조층이라고 불리운다. 나머지 다른 자기층은 고정층의 장과 정렬되거나(평행하고, 동일한 남/북 극성을 가짐) 또는 고정층의 장과는 정반대인(역평행) 가변적으로 정렬된 장을 갖는다. 가변적인 장 배향을 갖는 층을 자유층 또는 감지층이라고 부른다. 자유층과 고정층은 배리어 층에 의해 분리된다.
두 개의 층들에서의 장이 평행한 경우, 자기 터널 접합(MTJ) 엘리먼트의 이 두 개의 층들 및 분리용 도전성 배리어 층에 흐르는 전류에 대한 전기 저항은 상대적으로 낮고, 이 두 개의 층들에서의 장들이 역평행한 경우에는 전기 저항은 상대적으로 높다. 옴의 법칙(V = IR)에 따르면, 전류가 비트 셀을 지나갈 때 MTJ 엘리먼트의 저항은 전압을 생성한다. 그러므로, MTJ에 걸쳐 미리결정된 전류 바이어스 진폭(이 전류 진폭은 MTJ가 이러한 하이 또는 로우 저항 상태들에 있을 때에 동일함)을 인가하는 경우, MTJ의 현재의 저항 상태에 따라, 보다 높거나 또는 보다 낮은 전압차가 획득된다. 마찬가지로, MTJ 엘리먼트에 미리결정된 동일한 전압을 인가하면, MTJ 엘리먼트를 통해 흘러나오는 전류는 MTJ 엘리먼트가 하이 저항 상태에 있거나 또는 로우 저항 상태에 있을 때 다를 것이다. 이론적인 문제로서, 바이어스 전류(또는 전압)를 인가하고, 결과적인 전압(또는 전류)가 중간 문턱 레벨보다 높거나 낮은지 여부를 구별하기 위해 비교기 회로를 이용함으로써, MTJ의 상태는 하이 또는 로우 저항 상태에 있는 것으로서 구별될 수 있다. 따라서, MTJ 엘리먼트는 이러한 방식으로 판독되는 논리값을 저항 상태가 표현하는 1비트 메모리 엘리먼트로서 유용될 수 있다.
자기 터널 접합 엘리먼트에 값을 기록하는 것은 고정층의 자기장 정렬에 대해 평행하거나 또는 역평행한 자기장 정렬을 자유층에 부과시키는 것을 수반한다. 하나의 기록 기술은 전자를 제일먼저 고정층에 통과시키고 이로부터 자유층에 이르도록 하는 전류 극성으로 기록 전류를 두 개의 엘리먼트 층들에 걸쳐 인가함으로써 고정층의 자기장 정렬을 자유층에 전달하는 것이다. 전자들의 스핀들은 고정층을 거쳐 전파될 때 고정층에서의 자기장에 정렬된다. 정렬된 전자 스핀들은 이러한 정렬을 자유층으로 실어나르고, 만약 기록 전류 진폭이 충분하면, 자유층이 고정층과 평행한 정렬을 취하도록 야기시킨다.
상반된 극성의 기록 전류 진폭은 로우 저항 상태로부터 하이 저항 상태로 기록할 수 있다. 이 경우, 기록 전류 흐름에서 자유층에 진입하는 전자들은 무작의적인 전자 스핀 배향들을 갖는다. 진폭이 충분한 경우, 기록 전류는 자유층의 이전부터 존재하는 임의의 정렬을 해제시킨다. 고정층의 자기장에 역평행하게 정렬된 자기장이 자유층상에 자기적으로 부과되는데, 그 이유는 고정층의 영구 자기장과의 근접은 역평행 정렬을 갖는 자기장을 유도시키기 때문이다. 이 효과는 영구 자석을 강자성 바에 맞대어 위치시켜서 강자성 바에서 영구 자석의 자기장에 대해 상보적인 자기장을 유도시킴으로써 이전에 자화되지 않았던 강자성 바를 자화시키는 것과 유사하다.
전술한 설명으로부터, 현존하는 로우 저항 상태로부터 하이 저항 상태로 기록하는 것을 비롯하여, 하이 저항 상태를 유도할 때 필요한 기록 전류 극성은 현존하는 하이 저항 상태로부터 로우 저항 상태로 기록하는 것과 같이 로우 저항 상태를 유도할 때 필요한 기록 전류 극성과는 상반된다는 것을 알 수 있다. 한편, MTJ 저항을 판독할 때, 어느 한 쪽의 극성의 전류는 옴의 법칙에 따른 저항을 감지할 수 있고, 하이 또는 로우 저항 상태를 판독하기 위해 비교기 및 비교 문턱 참조치와 함께 이용될 수 있다. 판독 전류 진폭은 저항 상태 변동이 비의도적으로 유도될 수 있는 진폭보다 낮도록 신중히 유지되어야 한다. 판독 전류 극성은 또한 바람직하게는 상태 변동을 MTJ 저항에 기록할 수 있는 극성과는 상반되는 극성으로 인가될 수 있지만, 임의의 시간에서 주어진 MTJ 엘리먼트는 임의적으로 하이 저항 상태 또는 로우 저항 상태(논리 1 또는 논리 0)에 놓여 있을 수 있으며, 판독 교란 에러를 위태롭게할 극성은 알려지지 않는다. 희망하는 저항 상태를 MTJ 엘리먼트에 기록할 때, 판독 동작 전에 하이 저항 상태 또는 로우 저항 상태에 MTJ 엘리먼트가 있었는지 여부와 관련없이 해당 상태를 취득할 극성을 인가하는 것이 가능하다. 미지의 저항 상태를 판독할 때, MTJ 엘리먼트가 자신의 두 개의 잠재적인 저항 상태들 중 하나에 놓여 있다면 판독 교란 에러의 위험이 존재한다.
자기저항 랜덤 액세스 메모리들은 유리한 양태들을 갖지만, 이들은 여전히 폭넓게 수용되어야 한다. 자기 터널 접합 엘리먼트들은 실리콘 회로 기판들상에서 조밀하게 탑재될 수 있다. 판독 및 기록을 위한 접속부들은 에피택셜 제조 공정들을 이용하여, 어드레싱용의 워드 라인들 및 비트 라인들에 의해 형성될 수 있다. 워드 라인들 및 비트 라인들은 그리드 패턴을 형성하면서 교차될 수 있고, MTJ 엘리먼트들은 교차점들에 위치한다. MRAM 디바이스들은 전원의 부재시에 정보를 저장한다(이것들은 비휘발성이다). 판독 및 기록 동작들을 위해 필요한 전원은 소규모이다. 활성 스위치들을 갖는 휘발성 메모리들의 동작 주파수들에 필적하는 주파수들에서 동작이 가능하지만, MRAM은 전류 누설을 거의 갖지 않는다.
한편, 현실적 도전과제들이 있다. 자기 터널 접합 엘리먼트들의 하이 및 로우 저항들과 이 엘리먼트들의 저항들의 비율은 자기층들 및 비자기 분리층의 두께와 같은, 치수들에 의존적이다. 회로들간에 그리고 동일한 회로상에서 하나의 자기 터널 접합 엘리먼트와 다른 엘리먼트간에도 면적과 두께는 다를 수 있는데, 이것은 동일한 회로 디바이스에서의 상이한 MTJ 엘리먼트들의 하이 저항 상태들과 로우 저항 상태들의 저항 차이를 불러일으킨다. 엘리먼트들과 감지 회로들을 결합시키는 컨덕터들은 각자의 치수(길이와 단면적)가 다른데, 이것은 MTJ 엘리먼트들 자체에서는 아니더라도, MTJ 엘리먼트들을 포함하는 직렬 회로들의 저항 차이를 유발시킨다. 이러한 인자들로 인해 메모리 어레이의 MTJ 엘리먼트들간의 상이한 하이 및 로우 저항들의 통계적 분포가 존재한다.
모집단에서의 MTJ 엘리먼트들 중의 임의의 주어진 엘리먼트는 자신의 평행 및 역평행 장 상태들에 놓여 있을 때 명확히 상이한 전기 저항을 갖는다. 하지만 모집단에서의 몇몇 MTJ 엘리먼트들의 역평행(하이 저항) 상태에서의 저항은 동일한 어레이에서의 평행(로우 저항) 상태에 있는 다른 MTJ 엘리먼트들의 저항보다 낮은 저항을 실제로 가질 수 있다. 엘리먼트 변동의 결과로서, 단순한 전류 바이어스 소스, 문턱 비교를 위한 고정된 전압 참조치 및 두 개 이상의 MTJ 엘리먼트들의 저항들이 참조치보다 높거나 낮은지 여부간을 구별함으로써 비트 셀의 논리 레벨을 판독하기 위한 전압 비교기 회로를 활용하는 경우, 판독 교란 에러가 모집단 내 일부 MTJ 엘리먼트들에서 발생할 수 있다. (본 설명은 일반적으로 문턱치와 저항들을 비교하는 것을 언급하지만, 실시예들은 일반적으로 전압 또는 전류 비교기를 이용하여 비교 문턱치와 전압 또는 전류와 같은 저항 관련 파라미터를 비교한다는 것을 이해해야 한다)
MTJ 엘리먼트들의 어레이에서의 각각의 MTJ 엘리먼트들을 테스트하고 이들이 개별적인 MTJ 엘리먼트들의 값들을 판독할 때 비교 참조로서 이용되는 문턱치 위의 하이 저항을 갖고 문턱치 아래의 로우 저항을 갖는다는 것을 검증하기 위해 퀄리티 보증 테스트 공정이 이용될 수 있다. 테스트 기준을 만족시키지 않는 엘리먼트들은 퓨즈 링크와 각자의 비트라인들/워드라인들을 바이패싱함으로써 디스에이블될 수 있다. 하지만 MTJ 엘리먼트들을 디스에이블시킬 필요성을 최소화하는 것이 유리할 것이다.
임의의 주어진 MTJ 엘리먼트에 대해, 저항값들이 다를 수 있거나 또는 RH/RL 비율이 다를 수 있다 하더라도, 해당 엘리먼트에 대한 RH 저항은 RL 저항보다 확실히 크다. 그러므로, 자기 참조 방법이 가능하다. 예를 들어, 판독 동작은 MTJ의 현재의 미지의 저항 상태에서의 저항과 동일한 MTJ 상에 하이 또는 로우 저항 상태를 부과하려고 시도한 후에 획득된 저항 상태를 비교하는 목적을 가질 수 있다. 만약 저항이 변경되지 않은 경우, 기록된 상태 및 미지의 상태는 동일한 상태인 것이다. 이 기술은 신뢰적이지만 느린데, 그 이유는 MTJ의 원래 상태가 평행 자기장 배향(로우 저항)인지 또는 역평행 자기장 배향(하이 저항)인지 여부를 판별한 후에 MTJ의 원래 상태가 되기록되어야 하기 때문이다. 또한 원래 상태를 판별하고 되기록하는 공정 동안에 동작들이 누락되면 메모리 손실의 위험이 존재한다.
또 다른 기술은 하나가 아닌 두 개의 MTJ 엘리먼트들을 함께 이용하는 것이다. 상이한 저항 상태들에 있는 두 개 이상의 MTJ 엘리먼트들은 각자의 평균 저항들에 기초하여, 비교기 회로에 문턱 비교를 공급할 수 있다. 두 개 이상의 MTJ 엘리먼트들은 개별적인 비트 셀들을 위해 제공될 수 있으며, 비트 셀의 MTJ 엘리먼트들은 상반되는 저항 상태들로 유지된다. 두 개의 MTJ 엘리먼트들이 하이/로우 또는 로우/하이 저항 상태들에 있는지 여부는 비트 셀의 논리값을 결정한다. 어레이에서의 개별적인 MTJ 엘리먼트들에 대한 저항들은 달라질 수 있지만, 두 개의 짝지어진 MTJ 엘리먼트들의 평균 또는 하이 저항 대 로우 저항이 비교에 대한 기초가 된다면 개별적인 저항들에서의 변동 영향은 완화된다.
단일 MTJ 엘리먼트를 이용하고 고정된 전압 참조치와의 비교에 의해 이 엘리먼트의 저항 상태를 하이 또는 로우로서 판별하려고 시도하는 것은 에러(몇몇 갯수의 결함있는 MTJ 엘리먼트들)를 도입시킬 것인데, 그 이유는 일부 MTJ 엘리먼트들의 하이 및 로우 저항들이 예상된 최대 및 최소 하이 저항 및 로우 저항 값들 밖에 있기 때문이다. 두 개의 짝지어진 MTJ 엘리먼트들을 이용하는 것은 이 짝지어진 MTJ 엘리먼트들이 하이/로우 또는 로우/하이 저항 상태들을 갖는지 여부를 결정함으로써 비트 셀의 논리 상태를 구별하는 것이 확실히 가능해진다. 만약 두 개의 MTJ 엘리먼트들이 각각의 비트 셀마다 필요한 경우 주어진 회로 면적에서는 오직 절반 갯수의 비트 셀들만이 제공될 수 있기 때문에 개별적인 MTJ 엘리먼트들을 갖는 비트 셀들의 일부분이 거부되어야 하는 경우에서 선택 레이트와 비트 셀 공간 밀도간의 트레이드오프가 존재한다.
이미 언급한 바와 같이, 기록 전류 바이어스 극성은 로우 저항 상태를 기록하는 것과 대비하여 하이 저항 상태를 기록할 때 달라질 필요가 있다. 비트 셀을 위한 두 개의 상보적 MTJ 엘리먼트들을 제공하고 이 두 개의 MTJ 셀들을 상보적 저항 상태들(하이/로우 또는 로우/하이)로 유지할 때, 기록 전류의 극성은 두 개의 MTJ 셀들에 대한 기록에 대해 상이해질 필요가 있고, 로우/하이 상태를 기록하는 것과 대비하여 하이/로우 상태를 기록할 때 상반되는 극성들간에 스위칭될 필요가 있다. MTJ 엘리먼트의 저항 상태를 판독하기 위해 인가된 전류 바이어스가 MTJ 엘리먼트내로 저항 상태의 변경을 기록할 수 있는 극성과는 상반되는 전류 극성을 항상 갖도록 하기 위해(즉, 판독 교란 에러를 방지하기 위해), 판독 바이어스 전류 극성은 또한 택일적으로 상보적 방식으로 제어될 수 있다. 대안적으로, 판독 전류 바이어스는 동일한 극성으로 항상 유지될 수 있지만, 판독 전류의 진폭은 비트 셀의 임의의 주어진 논리 상태에서 MTJ 엘리먼트에 새로운 저항 상태를 기록할 수 있는 전류보다 확실히 작을 필요가 있다.
비트 셀에서의 두 개의 MTJ 엘리먼트들을 위한 상보적인 상반되는 전류 극성들의 스위칭을 관리하는 회로를 제공하는 것과, 또한 하이/로우 상태 대 로우/하이 상태를 기록하는데 필요한 극성들간의 스위칭을 위한 회로를 제공하는 것이 가능하다. 하지만 이러한 스위칭 장치들은 회로 공간을 필요로 하며 스위칭 요건은 판독 및 기록 동작들을 실시하는데 필요한 시간에 영향을 미치므로, 이로써 메모리가 동작할 수 있는 최대 주파수를 제한시킨다. 더 나아가, 비트 셀 각각의 짝지어진 MTJ 엘리먼트들이 하이/로우 또는 로우/하이 저항 상태들에 있는지 여부를 통해 저장된 논리값들은 완전히 임의적이기 때문에, 메모리에서 스위칭 장치들은 각각의 비트 셀을 위해 구성되어야 한다. 필요한 판독 및 기록 전류 극성들은 메모리내로 기록되는 논리 데이터 값들에 맞춰 변경된다.
MTJ 엘리먼트들을 이용하여 메모리 디바이스를 구현시킬 때, 수천개의 개별적인 엘리먼트들이 에피택셜 공정들에 의해 회로 칩상에 제공되며, 고정층, 비자기 분리층 및 자유층을 형성하는 층들은 일반적으로 서로가 위아래의 층들로 배치되도록 증착된다. 층들을 증착하는 공정시의 제조의 용이를 위해, 적어도 로컬 회로 영역에 있는 MTJ 엘리먼트들 모두의 동일한 기능층들은 주어진 제조 단계에서 증착된다. 그 결과로, 회로 칩은 해당 영역에서 모든 MTJ 엘리먼트들에 대해 고정층 위의 자유층 또는 자유층 위의 고정층을 갖도록 구축된다. 개별적인 MTJ 엘리먼트들이 쌍을 이루면서 상보적 방식으로 동작될 수 있다는 것을 감안하면, 층들이 증착되는 순서는, 쌍으로 이루어진 두 개의 MTJ 엘리먼트들을 위한 고정 및 자유층들의 순서가 상이하도록 쌍으로서 연계된 인접한 MTJ 엘리먼트들이 증착되는 것이 비실용적이 되도록 할 수 있기 때문에, 스위칭 장치들은 인가되는 전류 극성들을 변경시킬 필요가 있다.
스핀 전달 토크 자기저항 랜덤 액세스 메모리(STT-MRAM) 및 메모리 엘리먼트들(비트 셀들)의 비제한적인 몇개의 예시적인 실시예들이 도면들에서 도시된다. 각 경우에서, 메모리 비트 셀들은 비자기 도전성 배리어 층에 의해 분리된 상태에서 서로가 인접해 있는 자기 물질판들 또는 자기 물질층들에서의 상대적인 자기장 배향들을 통해 가변적인 비트 데이터 값들을 저장하는 비휘발성 메모리 저장 엘리먼트들이다. 이러한 접합을 자기 터널 접합 또는 MTJ이라 부르며 병치된 층들은 함께 자기 터널 접합 엘리먼트(20)를 형성한다. MTJ 엘리먼트는 도 1에서 도시된 바와 같이 기본적인 1비트 저장소 유닛으로서 기능을 할 수 있다. 도 2에서 도시된 것과 같은 일부 실시예들에서는, 적어도 두 개의 MTJ 엘리먼트들이 짝지어지고 상보적인 하이 및 로우 저항 상태들로 유지되며, 이러한 상태들의 순서는 비트 논리값을 표현한다. MTJ 엘리먼트(20)는 판독 및 기록 동작들 동안에 전류 바이어스를 인가하기 위한 적어도 하나의 스위칭 트랜지스터(23)에 결합된다. 도 1에서, 예컨대, MTJ 엘리먼트(20)는 포지티브 전압일 때 전류 소스로서 기능을 하는 비트 라인(BL)과, 워드 라인(WL)상의 포지티브 전압에 응답하여 MTJ 엘리먼트(20)에 전류를 흘러가도록 해주는 NMOS 트랜지스터(23) 사이에 결합된다.
고정층이라고 라벨표시된 하나의 자기층은 도 1의 좌측상에서 도시된 단방향 표시 화살표의 방향으로 정렬된 영구적 자기장을 갖는다. 자유층으로서 식별된 다른 자기층은 자신의 자기장의 정렬과 관련하여 가변적이다. 자유층에 대한 불확정적이고 가변적인 자기적 정렬은 양방향으로 표시된 라인으로서 도시된다.
MTJ 엘리먼트(20)는, 자유층의 자기장이 고정층의 자기장에 대해 평행하고 이와 동일한 방향으로 정렬된다면 로우 저항 상태가 가능할 수 있거나, 또는 자유층의 자기장이 고정층의 정렬에 대해 역평행하거나 또는 정반대인 경우에 하이 저항 상태가 가능할 수 있다. MTJ가 로우 저항 상태를 취하도록 유도시키거나 또는 이렇게 기록하기 위해, 전자들이 고정층으로부터 자유층으로 전파되도록 하는 극성을 가지면서 충분한 진폭의 기록 전류가 MTJ(20)를 지나간다. 전자들은 고정층을 거쳐 전파되는 동안의 스핀 배향을 취하도록 극성화된다. 충분한 진폭이 주어진 경우, 극성화된 전자들은 고정층에서와 동일한 자기장 정렬을 자유층에 가져다준다. 도 1에서의 좌측상단에 있는 전류 화살표에 의해 도시된 바와 같이 자유층으로부터 고정층으로의 포지티브 전류 바이어스의 인가는 고정층으로부터 자유층으로의 전자들의 전파를 야기시키고, 도 1의 우측상단에서 도시된 바와 같은 결과를 낳게한다. MTJ(20)의 자유층과 고정층은 동일하고 평행한 정렬을 갖게한다. 이것은 도시된 하나의 기록 전류 극성에 의해 달성된, MTJ(20)의 로우 저항 상태(RL)이다.
비교를 위해 도 1의 바닥부에서 도시된 바와 같이, 충분한 진폭 및 상반되는 극성의 기록 전류는 전자들이 특정한 스핀 배향 없이(전자들은 무작의적으로 정렬된 스핀들을 갖는다) 자유층을 거쳐 고정층으로 전파되도록 한다. 충분한 진폭이 있는 경우, 기록 전류는 자유층에서의 임의의 현존하는 자기장을 제거시키는데, 이것은 고정층의 자기장이 고정층에서의 자기장에 대해 역평행한 상보적인 자기장을 자유층상에서 전자기적으로 유도되도록 해준다. 이것은 도시된 상반되는 기록 전류 극성에 의해 달성된, 도 1에서의 우측하단에서와 같은, MTJ(20)의 하이 저항 상태(RH)이다.
RL 및 RH의 특정한 저항들은 MTJ 층들의 물질들 및 치수들에 따라 달라진다. 전형적인 MTJ(20)는 200Ω과 400Ω의 RL/RH 특성을 가질 수 있지만, 일상적인 제조 변동들로부터 초래된 변동들로 인해 집적 회로상의 MTJ 엘리먼트들의 어레이에서의 일부 MTJ 엘리먼트들은 다른 엘리먼트들의 저항들보다 높거나 또는 낮은 저항들을 갖는다.
도 2를 참조하면, 각각의 비트 셀마다 두 개의 MTJ 엘리먼트들(20)을 제공하고, 하나의 MTJ 엘리먼트가 항상 RL 또는 RH 상태들 중 하나에 있고 나머지 다른 하나의 MTJ 엘리먼트가 상보적인 상태(RH 또는 RL)에 있도록 하는 상보적인 방식으로 이 두 개의 MTJ 엘리먼트들을 동작시키는 것이 가능하다. 위에서 논의한 바와 같이, MTJ 엘리먼트들(20)의 상보적 쌍의 리던던시는 특히 결함이 있는 것으로서 간주되어야 하는 어레이에서의 MTJ 엘리먼트들의 비율을 감소시키는데에 유용적인데, 그 이유는 MTJ 엘리먼트의 RL 및 RH 상태들이 모두 참조 문턱치의(이보다 높거나 낮은) 동일측상에 떨어지도록 제조 변동들이 야기시킬 수 있기 때문이다. 하지만 도 2에서 도시된 바와 같이, 상이한 RL, RH 상태들로 기록될 MTJ 엘리먼트들이 존재한다는 사실은 상이한 극성들의 두 개의 기록 전류 소스들을 제공할 필요가 있다는 것을 의미한다. 셀에 기록될 데이터 값의 함수로서 스위칭가능한 극성 전류 바이어스 장치들 및 두 개의 전류 소스들을 배열하는 것이 가능하지만, 이러한 장치들은 복잡성을 도입시키고 다른 기능들을 위해 예약될 수 있는 집적 회로 영역을 이용한다.
도 3은 두 개 MTJ(two-MTJ) 비트 셀을 개략적으로 및 물리적으로 도시하며, 회로 레이아웃을 참조하면, 비트라인 및 워드라인 입력 신호들, 소스 바이어스 전류 공급의 실제적인 인가 및 기록될 논리레벨의 함수로서 극성들을 선택하기 위한 스위칭 트랜지스터(23)는 두 개의 논리 상태들 중 하나의 논리 상태를 기록하기 위한 듀얼 MTJ 구성에서 여섯 개의 스위칭 트랜지스터들을 필요로 할 수 있다. 상보적 CMOS 트랜지스터(25; NMOS 및 27; PMOS)에 의해 도시된 바와 같이, 상보적 상태를 기록하는 것을 관리하기 위해 상반되는 MOS 극성의 적어도 하나의 추가적인 트랜지스터가 필요할 수 있다. 종래기술로서 라벨표기된 이 예시에서, MTJ 엘리먼트들(20)은 바이어스 소스 Vwrite와 접지 포텐셜에 대해 상반되게 구성된 상이한 PMOS 및 NMOS 트랜지스터 레이아웃들을 갖춘 스위칭 회로들에 의해 상반된 극성의 바이어싱 장치들에 결합된다.
도 4는 판독 전류 바이어스를 인가하고 MTJ 엘리먼트들의 저항들이 참조 레벨보다 크거나 작은지 여부를 판별하기 위한 추가적인 장치들을 도시한다. 이 실시예에서, 일부 비트 값들은 개별적인 MTJ 엘리먼트들(20)의 저항 상태들에 의해 표현되며, 다른 비트 값들은 쌍으로서 연계된 두 개의 MTJ 엘리먼트들(20)의 상보적 저항 상태들에 의해 표현된다.
도 4의 좌측은 미리결정된 판독 전류 바이어스를 인가함으로써 단일 MTJ 엘리먼트(20)에 걸쳐 전개된 전압과, MTJ(20)의 하이 및 로우 저항 상태들을 초래하는 전압들 사이에서 이상적으로 존재하는 참조 전압 "reference"와의 비교를 나타낸다. 도 4의 우측상에서 도시된 듀얼 MTJ 장치에서는, 두 개의 연계된 MTJ 엘리먼트들(20)의 저항들이 미리결정된 문턱 저항, 즉 도 4에서의 감지 출력 신호 SO를 생성하기 위해 전압 비교기(32)의 입력에 인가된 고정 전압을 생성할 저항에 대한 비교 대신에 서로간에 비교된다(하이 대 로우 저항 또는 로우 대 하이 저항). 상보적인 하이/로우 또는 로우/하이 저항 상태들로 유지되는 두 개의 MTJ 엘리먼트들(20)을 이용하는 기술은 고정된 참조치에 대한 의존성을 회피한다. 이러한 상보적 기술은 MTJ들의 쌍에서의 각각의 MTJ의 RH 저항이 MTJ들의 쌍에서의 나머지 다른 MTJ의 RL 저항보다 큰 경우에 효과적이다. 이러한 관계는 제조 변동과 관련된 비용에도 불구하고 높은 퍼센티지의 MTJ 엘리먼트들에 들어맞는다.
이러한 판독 장치들과 관련된 쟁점은 MTJ 엘리먼트들의 RL 또는 RH 상태에 상관없이 쌍으로 있는 MTJ 엘리먼트들 양쪽을 판독하기 위해 동일한 전류 극성이 이용된다는 점이다. 만약 MTJ 엘리먼트들 중 하나의 MTJ 엘리먼트에 인가된 전류가 이미 존재하는 저항 상태로 인해 MTJ 엘리먼트에 기록될 수 있는 극성과 동일한 극성인 경우라면, 자유층이 자신의 자기장 정렬을 변경시키게 할 정도로 판독 전류 진폭이 충분하였기 때문에 MTJ 엘리먼트의 저항 상태가 비의도적으로 변경되는 판독 교란 에러의 위험이 존재한다. 이러한 위험을 피하기 위해서는 일반적으로 판독 전류 진폭이 저항 상태의 변경을 유발시키는 진폭보다 훨씬 아래에서 유지될 필요가 있다.
예시로서 도 5에서 도시된 실시예에서는, 비트 셀에서의 두 개의 MTJ 엘리먼트들의 자유층과 고정층의 상대적인 순서가 엘리먼트들 서로간에 순서적으로 반전이 되도록 구성된 두 개의 MTJ 엘리먼트들이 비트 셀에서 제공된다. 그러므로, 주어진 극성의 전류의 두 개의 MTJ 회로들에 대한 인가는 상반된 순서로 MTJ 엘리먼트의 자유층과 고정층을 지나간다. 이 실시예에서, 비트 셀에서의 두 개의 MTJ 엘리먼트들의 RH 및 RL 저항 상태들은 이미 설명한 바와 같이 서로에 대해 상보적인 방식으로 유지된다. 판독 전류 바이어스는 미리결정된 판독 전류 극성을 가지며 판독 교란 에러에 취약할 수 있는 듀얼 MTJ 엘리먼트들 중의 하나의 MTJ 엘리먼트에 대한 필요한 기록 전류 진폭보다 확실히 낮은 진폭을 갖는다. 판독 감지 동작은 두 개의 MTJ 엘리먼트들의 저항들을 비교함으로써 달성되며, 여기서 이 MTJ 엘리먼트들 중의 하나의 MTJ 엘리먼트가 하이 저항 상태에 있을 때 나머지 다른 하나의 MTJ 엘리먼트는 항상 로우 저항 상태에 있으며, 그 반대로도 마찬가지다. 비교기(32)는 고이득 반전 증폭기이며, 듀얼 MTJ 비트 셀의 논리 레벨은 두 개의 MTJ 엘리먼트들의 각각의 RH/RL 또는 RL/RH 상태들에서 취득된 비교기의 하이 출력 또는 로우 출력으로서 판독된다. 두 개의 MTJ 엘리먼트들이 상보적인 저항 상태들로 유지되고 저장된 데이터 값이 알려지지 않은 점을 감안하면, 임의의 판독 동작 동안에 MTJ 엘리먼트들 중의 적어도 하나의 MTJ 엘리먼트에 대한 판독 교란 위험이 존재한다.
도 5에서 듀얼 MTJ 엘리먼트에 기록할 때, 이용되는 기록 전류 극성은 비트 셀에 기록되는 논리값에 따라 상이하다. RL/RH를 기록하기 위해 포지티브 극성이 도시되고 RH/RL를 기록하기 위해 네거티브 극성이 선택된다. 희망하는 기록된 저항 상태들의 함수로서의 기록 전류 극성의 선택과는 별도로, 두 개의 MTJ 엘리먼트들의 자기층들은 비트 셀이 RL/RH으로 기록될지 여부에 기초하여 하나의 MTJ(20)에서는 고정-자유순으로 그리고 나머지 다른 MTJ(20)에서는 자유-고정순으로 상반된 순서로 배열되기 때문에, 두 개의 MTJ 엘리먼트들에 대해서는 상이한 제공들이 필요하지가 않다. 두 개의 MTJ 레그들 모두에 인가된 기록 전류들은 동일한 극성들을 갖는다.
따라서, 두 개의 듀얼 MTJ 엘리먼트들(20) 중 하나에서는 정상적인 순서의 자유층과 고정층을 제공하고 나머지 다른 하나의 듀얼 MTJ 엘리먼트들에 대해서는 반전된 순서인 고정층과 자유층을 제공함으로써, 실질적인 전류 스위칭 복잡성 부분이 회피되는데, 만약 이렇지 않았다면 RH 및 RL 저항 상태들의 함수로서 두 개의 상이한 필수 기록 극성들을 취득할 것이 필요했을 것이다.
도 6에서, 기록 전류 바이어스는 소스 Vwrite에서부터 접지까지 포지티브이며 WL과 Vw_mux 신호들이 하이이고 상보적 신호 Vw_mux'가 로우일 때 스위치 온된다. 이 전류는 하이 저항 상태를 두 개의 MTJ 엘리먼트들 중의 하나의 MTJ 엘리먼트에 기록하고 로우 저항 상태를 나머지 다른 하나의 MTJ 엘리먼트에 기록한다. 비트라인이 해당 열(column)에서의 모든 비트 셀들을 선택할 때, Vw_mux 및 Vw_mux' 신호들은 증착 회로에서의 MTJ 엘리먼트들의 어레이내의 열을 따르는 전류를 가능하게 해준다. 워드라인 신호 WL는 행(row)을 선택한다. Vw_mux와 Vw_mux'에 의해 선택된 비트라인 및 워드라인 WL(행)의 교차점에 있는 비트 셀만이 선택되어 비트 셀 논리 값이 기록된다.
도 6에서, MTJ 엘리먼트들은 동일한 순서의 고정 자기층과 자유 자기층을 갖지 않기 때문에, 단일 MTJ 엘리먼트들(20)을 갖는 비트 셀을 위해 이용될 행들 및 열들에 대한 신호를 어드레싱하는 똑같은 동일한 구성이, 1비트 셀내에서 서로 인접해 있고 함께 연계되며 상보적 저항 상태들로 유지된 두 개의 MTJ 엘리먼트들(20)과 함께 이용될 수 있다. 동일한 Vw_mux 및 Vw_mux' 신호들과 동일한 WL 신호들이 이용된다. 이 구성으로 인해 추가되는 스위칭 복잡성은 적어지고, 단일 MTJ 엘리먼트 비트 셀들을 위해 이용되었던 동일한 회로 장치들이 이제는 두 개의 상보적 MTJ 엘리먼트들을 갖는 비트 셀들을 위해 이용될 수 있다. 게다가, 비트 값을 표현하기 위해 단일 MTJ 엘리먼트들(20)을 이용하는 일부 비트 셀들과 비트 값을 표현하기 위해 두 개의 짝지어진 상보적 MTJ(20)들을 이용하는 다른 비트 셀들을 활용하기 위해 단일 집적 회로 어레이는 논리적으로 또는 물리적으로 파티션화될 수 있다.
여기서 제공된 자기저항 기술들을 이용한 비트 셀들을 포함한 메모리 어레이는 논의한 바와 같은 듀얼 구성으로 두 개의 자기 터널 접합(MTJ) 엘리먼트들을 모두 이용하는 비트 셀들의 어레이 전체를 가질 수 있으며, 여기서 각 쌍에서의 두 개의 상보적 MTJ 엘리먼트들(20) 중 하나의 MTJ 엘리먼트는 정상적인 순서의 고정/자유 자기층들을 가지는 반면에, 나머지 다른 MTJ(20)는 이에 대해 상대적으로 반전된 자유/고정층 순서를 갖는다. 양쪽 MTJ 엘리먼트들에 인가된 기록 전류 바이어스는 동일한 전류 극성을 갖지만, 두 개의 MTJ 엘리먼트들(20)의 고정-자유 MTJ 층들을 상반된 순서로, 즉 고정층에서 자유층으로 그리고 자유층에서 고정층으로 횡단할 것이다.
이러한 동일한 전류 극성은 이롭게도 비트 셀 당 단하나의 MTJ 엘리먼트(20)를 갖는 하나 이상의 비트 셀들에 인가된 극성과 동일한 극성이다. 스위칭 트랜지스터들에 대한 동일한 배열들은 각각의 층 순서 및 듀얼 또는 단일 MTJ 셀에 대해 유용적이며, 이것은 두 개의 MTJ 엘리먼트들을 갖는 비트 셀들에서의 두 개의 짝지어진 MTJ 엘리먼트들(20)의 자유층과 고정층 순서를 반전시킴으로써 촉진된다.
정상적인 순서, 반전된 순서, 단일 MTJ 비트 셀들 및 짝지어진 MTJ 비트 셀들은 이롭게도 하나의 회로 레이아웃에서, 예컨대 하나 이상의 집적 회로 어레이의 병치된 부분들에서 이용된다. 상이한 물리적 순서로 있는 층들을 갖는 MTJ 셀들을 갖는 회로를 제공하는 것이 가능하지만, 동일한 회로 칩 또는 개별적인 회로 칩들상에서 에피택셜방식으로 빌드 업된 메모리 엘리먼트들의 서브셋들 또는 분리된 어레이들에서 또는 해당 회로내에서 동일한 순서로 모두 있는 층들을 상기 포함된 MTJ 엘리먼트들 모두가 갖도록, 회로들 또는 회로들 내의 별개의 어레이들을 제조하는 것이 보다 실용적일 수 있다. 동일한 순서로 적용된 모든 고정층 및 자유층을 갖는 이러한 배열에서, 물리적으로 동일한 증착 순서로 있는 MTJ 엘리먼트들에 대해 상이한 도전성 경로들이 배열될 수 있으며, 이로써 MTJ 층들을 기록 바이어스 회로 구성에 결합시키기 위한 상이한 컨덕터 경로들을 제공함으로 인해 MTJ 엘리먼트들은 반전된 순서의 고정-자유층 또는 자유-고정층 순서로 기록 바이어스 전류들을 마주하게 된다.
또 다른 실시예에서, 두 개의 개별적으로 생산된 회로 엘리먼트들(또는 동일한 회로의 개별적으로 상이한 영역들)을 갖는 것이 가능하며, 여기서 자유층과 고정층의 순서는 각자의 에피택셜 공정 증착 순서로 인해 두 개의 회로 엘리먼트들상에서 상이하다.
정상적인 순서의 단일 MTJ 비트 셀들에 전용된 보다 큰 영역을 갖는 회로 레이아웃의 가장자리 영역에서 정상적인 순서 및 반전된 순서의 듀얼 MTJ 비트 셀들의 세트가 제공될 수 있다. 이 실시예에서, 퀄리티 보증 선택 테스트를 통과하지 못한 단일 MTJ 비트 셀들을 대신하여 정상-반전 듀얼 MTJ 비트 셀들이 배열될 수 있거나, 또는 아마도 정확한 동작에 치명적인 특정 유형의 정보를 저장하기 위해 듀얼 MTJ 비트 셀들이 이용될 수 있는 반면에 보다 에러 관용적인 일시적 정보에 대해서는 정상적인 순서의 단일 MTJ 비트 셀들이 이용된다.
설명되고 도시된 바와 같이, 여기서 제공된 디지털 메모리 장치는 적어도 하나의 자기저항 메모리 비트 셀들의 어레이를 가지며, 상기 어레이의 적어도 서브셋 내의 각각의 상기 비트 셀은 적어도 제1 자기 터널 접합 엘리먼트(20)와 적어도 제2 자기 터널 접합 엘리먼트(20)를 포함하며, 제1 및 제2 자기 터널 접합 엘리먼트들 각각은 배리어 층 위에서 서로에 대해 접해 있고, 참조 방향으로 정렬된 영구 자기장을 갖는 고정 자기층을 포함한다. 자유 자기층은 로우 저항 상태 RL에서 참조 방향에 대해 평행하게 정렬되거나 또는 하이 저항 상태 RH에서 참조 방향에 대해 역평행하게 정렬되는 방식으로 가변적으로 정렬되는 자기장을 갖는다. 제1 및 제2 자기 터널 접합 엘리먼트들(20) 중 하나의 엘리먼트가 로우 저항 상태에 있을 때 나머지 다른 엘리먼트가 하이 저항 상태에 있거나, 또는 이와 반대로 하나의 엘리먼트가 하이 저항 상태에 있을 때 나머지 다른 엘리먼트가 로우 저항 상태에 있도록, 제1 및 제2 자기 터널 접합 엘리먼트들(20)은 상보적 저항 상태들 RH/RL 또는 RL/RH을 유지하도록 구성된다. 이러한 상태는 가변적인 비트 셀 논리 값 0 또는 1을 표현한다.
제1 및 제2 자기 터널 접합 엘리먼트들(MTJ) 중의 하나의 자기 터널 접합 엘리먼트는 비트 셀에 대한 판독과 기록 중 적어도 하나를 위해 이용되는 전류 경로에 대해 '정상적인' 순서의 고정층과 자유층을 갖는 것으로 여겨질 수 있다 . 이와 비교하여, 제1 및 제2 자기 터널 접합 엘리먼트들 중의 나머지 다른 하나의 자기 터널 접합 엘리먼트는 전류 경로에 대해 반전된 순서의 고정층과 자유층을 갖는다. 비트 셀에 대해 적어도 비트 셀 논리값을 기록하기 위한 전류 바이어스는 제1 및 제2 자기 터널 접합 엘리먼트들(20)에 대해 동일한 극성으로 전류 경로에 인가되며, 이 엘리먼트들의 고정 및 자유층들은 기록 전류의 경로에 대해 정상적인 순서와 반전된 순서로 배치된다. 이것은 제1 및 제2 자기 터널 접합 엘리먼트들의 정상적인 순서와 반전된 순서의 고정층과 자기층으로 인한 상기 상보적 저항 상태들을 야기시킨다. 마찬가지로, 기록 전류를 하나의 극성으로 인가하면, 하나의 논리 상태가 취득되고(RL/RH 또는 RH/RL), 반대 극성으로 기록 전류를 인가하면, 나머지 다른 논리 상태가 취득된다.
MTJ 셀들 및, 이들로 구성된 비트 셀들은 집적 회로에서의 비트 셀들의 어레이에서의 비트 셀로서 유용적이며, 제1 및 제2 자기 터널 접합 엘리먼트들(20)은 비트라인 신호들 BL, BL'에 의해 어드레싱된 각각의 열들과 워드라인 신호들 WL에 의해 어드레싱된 행들에서 배치되면서, 개별적으로 제공되거나 및/또는 연계된 상보적 쌍들로 제공된다. 제1 및 제2 자기 터널 접합 엘리먼트들은 메모리 회로의 구분된 영역들에서 배열될 수 있으며, 여기서 자유층과 고정층은 이 구분된 영역들 중 하나의 영역 내에서 정상적인 순서로 설치되고, 이 별개의 메모리 회로들의 다른 영역 내에서는 반전된 순서로 설치된다. 정상적인 순서와 반전된 순서를 갖는 영역들은 동일한 집적 회로(동일한 기판)상에 있을 수 있거나 또는 물리적으로 구분된 회로 엘리먼트들(상이한 기판들)상에 있을 수 있다.
이러한 배열들은 도 7의 흐름도에서 도시된 방법뿐만이 아니라 장치와 관련된다. 제1 및 제2 자기 터널 접합 엘리먼트들(20)을 각각 갖는 비트 셀들을 정의하는 자기저항 메모리 비트 셀들을 갖는 STT-MRAM을 구성하는 방법으로서, 각각의 엘리먼트들(20)은 참조 방향으로 정렬된 자기장을 갖는 "고정된" 자기층과, 로우 저항 상태에서 참조 방향에 대해 평행하게 정렬되거나 또는 하이 저항 상태에서 참조 방향에 대해 역평행하게 정렬되는 식으로 가변적으로 정렬되는 자기장을 갖는 "자유" 자기층을 구비하며, 제1 및 제2 자기 터널 접합 엘리먼트들은 가변적인 비트 셀 논리값을 표현하는 상보적인 하이 및 로우 또는 로우 및 하이 저항 상태들로 유지된다. 본 방법은, 제1 및 제2 자기 터널 접합 엘리먼트들의 고정층과 자유층 각각을 바이어스 전류 경로를 따라 서로에 대해 정상적인 순서와 반전된 순서로 배열하는 단계, 제1 및 제2 자기 터널 접합 엘리먼트들 모두에 대해 동일한 극성을 갖는 기록 전류를 이용하여 제1 및 제2 자기 터널 접합 엘리먼트들에 상보적 저항 상태들 중 하나의 저항 상태를 기록하는 단계, 및 제1 및 제2 자기 터널 접합 엘리먼트들 모두에 대해 동일한 상반된 극성의 상반된 기록 전류 극성을 이용하여 제1 및 제2 자기 터널 접합 엘리먼트들에 상보적 저항 상태들 중 나머지 다른 하나의 저항 상태를 기록하는 단계를 포함한다.
단일 자기 터널 접합 엘리먼트들을 갖는 비트 셀들의 이러한 제1 어레이(44)와 또한 적어도 하나의 제2 어레이(42)를 제공함으로써, 비트 셀들에 기록하기 위한 동일한 전류 극성들을 이용하여 단일 MTJ 및 짝지어진 상보적 MTJ 비트 셀들이 동작될 수 있다. 단일 자기 터널 접합 엘리먼트들은 바람직하게는 전류 경로에 대해 상기 정상적인 순서로 있는 고정층과 자유층을 갖는다. 그러므로, 단일 자기 터널 접합 엘리먼트들에 기록하는 것은 제1 및 제2 자기 터널 접합 엘리먼트들에 비트 셀 논리값들을 기록할 때와 동일한 전류 극성을 이용한다. 비트 셀들로부터 판독하기 위해, 판독 바이어스 전류를 전도시킬 때 단일 MTJ 엘리먼트들은 전압 비교기를 이용하여 참조 전압에 대한 전압에 결합된다. 짝지어진 상보적 MTJ는 이와 유사하게 각자의 저항들을 비교하기 위해 전압 비교기(32)의 입력들에 결합된다. 전압 비교기들(32)의 출력들(SO)는 비트 셀들로부터 판독된 논리값들이다.
제1 및 제2 자기 터널 접합 엘리먼트들(20)의 고정층과 자유층의 정상적인 순서 및 상반된 순서는 회로의 구분된 영역들에서 또는 구분된 회로들 상에서 정상적인 순서와 상반된 순서로 증착됨으로써 설정될 수 있다. 이와 달리, 자유층과 고정층이 동일한 순서로 증착될 수 있고 이에 따라 물리적으로 동일한 증착 순서로 배열될 수 있지만, 전류 바이어스를 MTJ 엘리먼트들(20)에 인가하는 도전성 경로들은 엘리먼트들을 바이어스 전류 경로를 따라 정상적인 순서와 반전된 순서로 배치시키도록 배열될 수 있다.
본 발명내용을 예시적인 실시예들과 예시들과 관련시켜 개시해왔다. 본 발명내용은 이러한 예시들로 제한되지 않는다는 점을 이해해야 하며, 배타적 권리들이 청구되는 본 발명의 범위를 평가하기 위해서는 첨부된 청구항들을 참조해야한다.

Claims (10)

  1. 디지털 메모리 장치에 있어서,
    적어도 하나의 자기저항 메모리 비트 셀들의 어레이를 포함하며,
    상기 어레이의 적어도 서브셋 내의 각각의 상기 비트 셀은 적어도 제1 자기 터널 접합 엘리먼트와 적어도 제2 자기 터널 접합 엘리먼트를 포함하며,
    상기 제1 자기 터널 접합 엘리먼트와 상기 제2 자기 터널 접합 엘리먼트는 차동(differential) 구조를 형성하도록 병렬로 배치되고, 상기 제1 및 제2 자기 터널 접합 엘리먼트들 각각은 참조 방향으로 정렬된 영구적 자기장을 갖는 고정 자기층과, 로우 저항 상태에서 상기 참조 방향에 대해 평행하게 정렬되거나 또는 하이 저항 상태에서 상기 참조 방향에 대해 역평행하게 정렬되는 식으로 가변적으로 정렬되는 자기장을 갖는 자유 자기층을 포함하며,
    상기 제1 및 제2 자기 터널 접합 엘리먼트들 중 하나의 엘리먼트가 로우 저항 상태에 있을 때 나머지 다른 엘리먼트는 하이 저항 상태에 있고, 이와 반대로 상기 하나의 엘리먼트가 하이 저항 상태에 있을 때 상기 나머지 다른 엘리먼트가 로우 저항 상태에 있도록 함으로써 가변적인 비트 셀 논리값을 표현하도록, 상기 제1 및 제2 자기 터널 접합 엘리먼트들은 상보적 저항 상태들을 유지하도록 구성되고,
    상기 제1 및 제2 자기 터널 접합 엘리먼트들 중의 하나의 엘리먼트는 상기 비트 셀에 대한 판독과 기록 중 적어도 하나를 위해 이용되는 전류 경로에 대해 제1 순서의 고정층과 자유층을 갖고, 상기 제1 및 제2 자기 터널 접합 엘리먼트들 중의 나머지 다른 하나의 엘리먼트는 상기 전류 경로에 대해 상기 제1 순서와는 반대인 제2 순서의 고정층과 자유층을 가지며,
    상기 비트 셀에 적어도 비트 셀 논리값을 기록하기 위한 전류 바이어스는 상기 제1 및 제2 자기 터널 접합 엘리먼트들에 대해 동일한 극성으로 상기 전류 경로에 인가되며, 이로써 상기 제1 및 제2 자기 터널 접합 엘리먼트들의 상기 제1 순서와 상기 제2 순서의 고정층과 자유층으로 인한 상기 상보적 저항 상태들을 유도하고,
    상기 제1 및 제2 자기 터널 접합 엘리먼트들은, 상기 제1 및 제2 자기 터널 접합 엘리먼트들 중 하나의 상기 자유층 및 상기 고정층은 상기 제1 순서로, 상기 제1 및 제2 자기 터널 접합 엘리먼트들 중 다른 하나의 상기 자유층 및 상기 고정층은 상기 제2 순서로 되도록 상기 전류 경로를 따라 연결되도록 구성되며,
    상기 제1 및 제2 자기 터널 접합 엘리먼트들은 상기 비트 셀의 어레이의 인접 열(row)에 배치되고, 상기 비트 셀 각각은 동일한 전류 극성을 가지는 제1 비트 라인 신호 및 제2 비트 라인 신호에 의해 어드레싱(address)되며, 상기 제1 비트라인 신호 및 상기 제2 비트라인 신호는 서로 상보적(complement)이고,
    상기 제1 자기 터널 접합 엘리먼트 및 상기 제2 자기 터널 접합 엘리먼트 각각은, 워드 라인과 연결된 게이트를 가지는 각각의 NMOS 트랜지스터 및 각각의 PMOS 트랜지스터와 상기 제1 비트 라인 및 상기 제2 비트 라인을 통해 연결되며,
    제1 및 제2 NMOS 트랜지스터는 상기 제1 자기 터널 접합 엘리먼트 및 상기 제2 자기 터널 접합 엘리먼트를 그라운드와 선택적으로 연결하도록 구성되고,
    제1 PMOS 트랜지스터는 상기 제1 비트 라인 및 상기 제1 자기 터널 접합 엘리먼트를 기록 전압과 선택적으로 연결하도록 구성되며,
    제2 PMOS 트랜지스터는 상기 제2 비트 라인 및 상기 제2 자기 터널 접합 엘리먼트를 기록 전압과 선택적으로 연결하도록 구성되는 것인, 디지털 메모리 장치.
  2. 제1항에 있어서, 적어도 상기 어레이의 제2 서브셋을 더 포함하며, 상기 제2 서브셋은 상기 제2 서브셋의 비트 셀들에 대한 단일 자기 터널 접합 엘리먼트들을 갖는 비트 셀들을 포함하고, 상기 단일 자기 터널 접합 엘리먼트들은 상기 전류 경로에 대한 상기 제1 순서로 있는 고정층과 자유층을 가지며, 상기 제1 및 제2 자기 터널 접합 엘리먼트들과 상기 단일 자기 터널 접합 엘리먼트들은 비트 셀 논리값을 기록할 때 동일한 전류 극성을 이용하여 기록되는 것인, 디지털 메모리 장치.
  3. 제1항에 있어서, 상기 비트 셀 논리값을 판독하기 위한 감지 회로를 더 포함하며, 상기 비트 셀 논리값을 보내기 위한 판독 전류 바이어스는 상기 제1 및 제2 자기 터널 접합 엘리먼트들에 대해 동일한 극성으로 인가되는 것인, 디지털 메모리 장치.
  4. 제2항에 있어서, 상기 비트 셀 논리값을 판독하기 위한 감지 회로를 더 포함하며, 상기 비트 셀 논리값을 보내기 위한 판독 전류 바이어스는 상기 제1 및 제2 자기 터널 접합 엘리먼트들에 대해 동일한 극성으로 인가되는 것인, 디지털 메모리 장치.
  5. 제2항에 있어서, 상기 비트 셀 논리값을 판독하기 위한 감지 회로를 더 포함하며, 상기 비트 셀 논리값을 보내기 위한 판독 전류 바이어스는 상기 자기 터널 접합 엘리먼트들 각각에 대해 같은 극성으로 인가되는 것인, 디지털 메모리 장치.
  6. 제1 자기 터널 접합 엘리먼트와 제2 자기 터널 접합 엘리먼트를 각각 갖는 비트 셀들을 정의하는 자기저항 메모리 비트 셀들을 갖는 MRAM(magnetoresistive random access memory)을 구성하는 방법으로서, 자기 터널 접합 엘리먼트들 각각은 참조 방향으로 정렬된 자기장을 갖는 고정 자기층과, 제1 저항 상태에서 상기 참조 방향에 대해 평행하게 정렬되거나 또는 제2 저항 상태에서 상기 참조 방향에 대해 역평행하게 정렬되는 식으로 가변적으로 정렬되는 자기장을 갖는 자유 자기층을 구비하며, 상기 제1 및 제2 자기 터널 접합 엘리먼트들은 가변적인 비트 셀 논리값을 표현하는 상보적인 제1 저항 및 제2 저항 상태들로 유지되는 것인, 상기 방법에 있어서,
    상기 제1 및 제2 자기 터널 접합 엘리먼트들 - 상기 제1 자기 터널 접합 엘리먼트와 상기 제2 자기 터널 접합 엘리먼트는 차동(differential) 구조를 형성하도록 병렬로 배치됨 - 의 고정층과 자유층을 각각 바이어스 전류 경로를 따라 서로에 대해 제1 순서와 제2 순서로 배열시키는 단계; 및
    상기 제1 및 제2 자기 터널 접합 엘리먼트들 모두에 대해 동일한 극성을 갖는 기록 전류를 이용하여 상기 제1 및 제2 자기 터널 접합 엘리먼트들에 상기 제1 저항 또는 상기 제2 저항 상태 중 하나의 저항 상태를 기록하고, 상기 제1 및 제2 자기 터널 접합 엘리먼트들 모두에 대해 동일한 상반된 극성의 상반된 기록 전류 극성을 이용하여 상기 제1 및 제2 자기 터널 접합 엘리먼트들에 상기 제1 저항 또는 상기 제2 저항 상태 중 나머지 다른 하나의 저항 상태를 기록하는 단계를 포함하며,
    상기 기록 단계는,
    제1 비트 라인에 의해 상기 제1 자기 터널 접합 엘리먼트와 연결된 제1 PMOS 트랜지스터를 켜는(turn on) 단계;
    상기 제1 자기 터널 접합 엘리먼트 및 그라운드와 연결된 제1 NMOS 트랜지스터를 켜는 단계;
    제2 비트 라인에 의해 상기 제2 자기 터널 접합 엘리먼트와 연결된 제2 PMOS 트랜지스터를 켜는 단계; 및
    상기 제2 자기 터널 접합 엘리먼트 및 그라운드와 연결된 제2 NMOS 트랜지스터를 켜는 단계를 포함하는 것인, MRAM을 구성하는 방법.
  7. 제6항에 있어서,
    상기 전류 경로에 대한 상기 제1 순서로 있는 고정층과 자유층을 갖는 단일 자기 터널 접합 엘리먼트들을 갖는 비트 셀들의 적어도 하나의 제2 어레이를 제공하는 단계와, 상기 제1 및 제2 자기 터널 접합 엘리먼트들에 비트 셀 논리값들을 기록할 때와 동일한 전류 극성을 이용하여 상기 단일 자기 터널 접합 엘리먼트들에 기록하는 단계를 더 포함하는, MRAM을 구성하는 방법.
  8. 제6항에 있어서,
    회로 상의 동일한 순서의 증착에 의해 상기 제1 순서와 상기 제2 순서의 상기 제1 및 제2 자기 터널 접합 엘리먼트들의 고정층과 자유층을 구축하는 단계와, 상기 제1 및 제2 자기 터널 접합 엘리먼트들을 상기 전류 경로를 따라 상기 제1 순서와 상기 제2 순서로 배치시키기 위한 연계된 컨덕터들을 제공하는 단계를 더 포함하는, MRAM을 구성하는 방법.
  9. 제6항에 있어서,
    고정된 판독 전류 극성을 이용하여, 비트 셀 논리값을 판별하기 위해 상기 제1 및 제2 자기 터널 접합 엘리먼트들의 상기 제1 저항 및 상기 제2 저항 상태들을 판독하는 단계를 더 포함하는, MRAM을 구성하는 방법.
  10. 디지털 메모리 장치에 있어서,
    메모리 워드들로서 어드레싱가능한 자기저항 메모리 비트 셀들의 어레이로서, 상기 어레이에서의 비트 셀은 제1 자기 터널 접합 엘리먼트와 제2 자기 터널 접합 엘리먼트를 포함하며, 상기 제1 자기 터널 접합 엘리먼트와 상기 제2 자기 터널 접합 엘리먼트는 차동(differential) 구조를 형성하도록 병렬로 배치되고, 상기 비트 셀의 상기 제1 및 제2 자기 터널 접합 엘리먼트들 각각은 참조 방향으로 정렬된 영구적 자기장을 갖는 고정 자기층과, 제1 저항 상태에서 상기 참조 방향에 대해 평행하게 정렬되거나 또는 제2 저항 상태에서 상기 참조 방향에 대해 역평행하게 정렬되는 식으로 가변적으로 정렬되는 자기장을 갖는 자유 자기층을 포함하며, 상기 제1 및 제2 자기 터널 접합 엘리먼트들 중 하나의 엘리먼트가 제1 저항 상태에 있을 때 나머지 다른 엘리먼트는 제2 저항 상태에 있고, 이와 반대로 상기 하나의 엘리먼트가 제2 저항 상태에 있을 때 상기 나머지 다른 엘리먼트는 제1 저항 상태에 있도록 함으로써 가변적인 비트 셀 논리값을 표현하도록, 상기 제1 및 제2 자기 터널 접합 엘리먼트들은 상보적 저항 상태들을 유지하도록 구성되는 것인, 상기 자기저항 메모리 비트 셀들의 어레이; 및
    판독 동작을 위해 어드레싱된 경우의 상기 비트 셀의 비트 셀 논리값을 판별하기 위한 비교 회로를 포함하며,
    상기 제1 및 제2 자기 터널 접합 엘리먼트들 중의 하나의 엘리먼트는 상기 비트 셀에 대한 판독과 기록 중 적어도 하나를 위해 이용되는 전류 경로를 따라 제1 순서의 고정층과 자유층을 갖고, 상기 제1 및 제2 자기 터널 접합 엘리먼트들 중의 나머지 다른 하나의 엘리먼트는 제2 순서의 고정층과 자유층을 가지며,
    상기 비트 셀에 대해 적어도 비트 셀 논리값을 기록하기 위한 전류 바이어스는 상기 제1 및 제2 자기 터널 접합 엘리먼트들에 대해 동일한 극성으로 상기 전류 경로에 인가되며, 이로써 상기 제1 및 제2 자기 터널 접합 엘리먼트들의 고정층과 자유층의 상기 제1 순서와 상기 제2 순서로 인한 상기 상보적 저항 상태들을 유도하고,
    상기 제1 자기 터널 접합 엘리먼트 및 상기 제2 자기 터널 접합 엘리먼트 각각은, 워드 라인과 연결된 게이트를 가지는 각각의 NMOS 트랜지스터 및 각각의 PMOS 트랜지스터와 제1 비트 라인 및 제2 비트 라인을 통해 연결되며,
    제1 및 제2 NMOS 트랜지스터는 상기 제1 자기 터널 접합 엘리먼트 및 상기 제2 자기 터널 접합 엘리먼트를 그라운드와 선택적으로 연결하도록 구성되고,
    제1 PMOS 트랜지스터는 상기 제1 비트 라인 및 상기 제1 자기 터널 접합 엘리먼트를 기록 전압과 선택적으로 연결하도록 구성되며,
    제2 PMOS 트랜지스터는 상기 제2 비트 라인 및 상기 제2 자기 터널 접합 엘리먼트를 기록 전압과 선택적으로 연결하도록 구성되는 것인, 디지털 메모리 장치.
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