TW201351409A - 數位記憶體裝置以及旋轉力矩轉移磁阻式隨機存取記憶體之配置方法 - Google Patents

數位記憶體裝置以及旋轉力矩轉移磁阻式隨機存取記憶體之配置方法 Download PDF

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Abstract

一種磁阻式記憶體，具有不同運作方式之第一磁性穿隧接面元件和第二磁性穿隧接面元件，每一個磁性穿隧接面皆具有釘扎層以及具有以平行或反平行排列之極化方向之自由層，用以產生不同之高電阻狀態和低電阻狀態以表示一位元單元之值。將高電阻狀態寫入一元件中需要以相反之寫入電流極性通過釘扎層和自由層，而差動運作需要兩個磁性穿隧接面元件寫入不同之電阻狀態。一方面為以一般順序和反向順序設置或連接之層與一偏壓電流源有關，藉此所獲得之反向寫入電流極性與利用相同電流極性之層有關，其中利用相同電流極性之層與偏壓電流源有關。差動運作之磁性穿隧接面元件能增補或取代位於一非揮發性記憶體位元單元陣列內之單一磁性穿隧元件。

Description

數位記憶體裝置以及旋轉力矩轉移磁阻式隨機存取記憶體之配置方法
本說明書係有關於一種記憶體裝置，特別係有關於一種使用磁阻式記憶單元之記憶體裝置以及存取記憶體之配置方法。
旋轉力矩轉移磁阻式隨機存取記憶體(spin-transfer torque magnetoresistive random access memory,STT-MRAM)為非揮發性記憶體(nonvolatile memory)，用以儲存位於一或多個磁性穿隧接面(magnetic terminal junction,MTJ)元件相對方位之磁場中的可變資料之值，其中MTJ元件包括以非磁性導體阻隔層(nonmagnetic conductive barrier)分離之一固定磁層以及一可變磁層。
於低電阻狀態時，可變磁層與固定磁層為互相平行，於高電阻狀態時，可變磁層與固定磁層為互相反平行，藉由上述不同之排列將二進制資料值表示於MTJ元件中。高電 阻狀態和低電阻狀態之區別，可藉由偵測通過層之串聯電阻與一閥值比較以讀出儲存位元資料之值(通常比較隨著電阻變化之一電流參數或電壓參數)。
當寫入一MTJ元件一資料值時，具有一特定電流極性以及至少一最小振幅之一寫入偏壓電流(bias current)將通過元件。需要使用相反極性之寫入電流而以高電阻狀態和低電阻狀態來表示相反之資料值。當從MTJ元件中讀出儲存資料時(或當偵測到其電阻狀態時)，耦接至用來產生一電壓或電流之元件之電流或電壓根據歐姆定律V=IR將會具有一極性或另一極性。因此，有一可能性為一電阻狀態與一特定讀取電流極性之組合可能於讀取操作時無意間改變了MTJ元件之狀態。此為常見之讀取干擾(read disturb)錯誤。
MTJ元件之記憶體電路通常具有複數個含有位元位置之可定址資料字(data word)，每一個字元以及位元位置具有一相關之MTJ元件，MTJ元件耦接至作為比較器之感測放大器，該感測放大器用以讀取該位元之資料值。因為當複數個MTJ元件之高電阻值和低電阻值分散超過一範圍時，定義用以辨識MTJ元件為高電阻狀態或低電阻狀態之一最佳閥值時將會面臨一問題。在一些可行之方法中為利用比較閥值以區別電阻，被選中之閥值可能位於MTJ元件之高電阻RH和低電阻RL之範圍外，儘管MTJ元件運作於不同之電阻狀態下，仍會造成位元之缺陷。根據產品選擇標準，在某些數目之缺陷位元的情況下(可能只有一位元)，將導致記憶體電路被判定為有缺陷的。
取代以固定電阻作為比較閥值之替代方案，可將兩個或以上之MTJ元件與複數MTJ元件集結作為一位元單元。假設有兩個MTJ元件，其中之一維持一高電阻狀態時，另一個為低電阻狀態。儲存於位元單元之二進制資料值可根據某一MTJ元件為高電阻狀態而另一MTJ元件為低電阻狀態而界定。
將任意值寫入具有兩個MTJ元件之位元單元需要分別施加相反極性之寫入電流至位元單元之兩個MTJ元件。根據相反極性之檢測以寫入特定之邏輯值，例如用正/負表示二進制之“1”及負/正表示二進制之“0”。兩個邏輯值用來表示兩個MTJ元件中之高/低電阻狀態或低/高電阻狀態。
一位元單元中包括兩個MTJ元件為可行的，因為兩者之電阻(或一電阻相關之參數例如電壓或電流)能互相比較以取代與外部參考電阻比較。但是用於比較之參數值需要施加偏壓電流，且此偏壓電流必須位於某一極性或另一極性。儲存於一位元單位中之邏輯值在被讀取出之前為任意和未知的。無論所儲存之邏輯值為何，兩個MTJ元件維持於相反之電阻狀態。讀取干擾錯誤為一固有風險，且需要將所有位元單元之讀取偏壓電流的振幅限制為一特定振幅，此特定振幅之限制將不會對記憶體陣列中大多數敏感之MTJ元件之電阻狀態造成干擾。
需要一種技術以最佳化使用兩個以上之互補元件組來構成一位元單位之MTJ元件之操作。此技術必須最佳化MTJ元件的選取速率(考慮到其高電阻值和低電阻值之差異超 過一統計分配)以及保存電路區域之需求(所述為兩個MTJ元件佔用之區域為一個MTJ元件的兩倍)之間的平衡。此技術也必須考慮到相反極性之讀取以及寫入偏壓電流之需求以及以邏輯位準之函數來回切換相反極性之需求，用以讀取非易失性記憶體訊息之MTJ元件與可變電阻不同之處為MTJ元件之切換裝置將佔用部分電路區域。
本說明書之一目的係提供一旋轉力矩轉移磁阻式隨機存取記憶體結構，整合於一記憶體裝置中之MTJ元件之配置係將部分MTJ元件之自由層和釘扎層的設置為一般排列順序，而其它MTJ元件之設置為反向排列順序，藉由與偏壓電流源以及切換元件比較存取記憶體裝置中之位元單元以讀出和寫入其邏輯值。
本說明書之另一目的係提供一記憶體裝置其中至少某些位元單元為具有複數MTJ元件之位元單元(至少兩個成對之MTJ元件)，以及以互補之方式運作(一於高電阻狀態，另一則於低電阻狀態)；其中配置於電路中用以運作之兩個MTJ元件與只具有一MTJ元件之一位元單元使用相同之切換裝置以及偏壓電流供應器配置。
本說明書之另一目的係根據以一般排列順序和反向排列順序之MTJ元件以及利用具有此兩個互補之MTJ元件之位元單元配置成一記憶體，其中補充MTJ元件以互補之型態運作以及使用相同開關和偏壓電流供應器。以一般排列順序和反向排列順序之MTJ元件能配置於一個或多個積體電路之 不同區塊，使製造MTJ元件之釘扎層或自由層之過程較為容易，當於局部之電路或於分離之電路之所有MTJ元件之沈積順序相同時，其中兩個MTJ元件之排列順序分別為自由層/釘扎層以及釘扎層/自由層。
另一方面，記憶體中某些位元單元可包括兩對MTJ元件而其餘位元單元只使用一MTJ元件。需要高可靠性之位元單元可於選取過程中測試完善性以確認其高電阻高於比較參考(例如一固定參考)以及低電阻低於比較參考。未選取/被拒絕之位元單元可利用熔絲陣列使其失能。另外，提供具有兩MTJ元件之位元單元於相同之記憶體元件中，其中MTJ元件由反向釘扎層/自由層以及自由層/釘扎層之順序堆疊或線捲(wire)，然而，其餘位元單元只包括一MTJ元件，以及所有位元單元無論為單一MTJ元件位元單元或雙MTJ元件位元單元以及無論為一般排列順序(釘扎層/自由層)或反向排列順序(自由層/釘扎層)，使用相同之開關配置將讀取電流和寫入電流以及切換讀取和寫入偏壓電流之極性耦接至所有MTJ元件以及所有位元單元。
接下來將在本發明之實施例中對於相關之物件以及各方面提出更詳細之敘述。
20‧‧‧磁性穿隧接面元件
23‧‧‧切換電晶體
25‧‧‧N型金氧半導體電晶體
27‧‧‧P型金氧半導體電晶體
32‧‧‧電壓比較器
BL‧‧‧位元線
Cell‧‧‧位元單元
FL‧‧‧自由層
I‧‧‧電流
NML‧‧‧非磁性分離層
PL‧‧‧釘扎層
REF‧‧‧參考電壓
RH‧‧‧高電阻狀態
RL‧‧‧低電阻狀態
SO‧‧‧感測輸出訊號
Vwrite‧‧‧偏壓源
Vwrite_mux、Vwrite_mux，、VWLread、Vclamp、Vrea_mux‧‧‧訊號
WL‧‧‧字元線
圖示所描述之示範實施例係說明所揭露之標的。所顯示之內容並不受限於作為示例之實施例，需參考本發明之申請專利範圍以評估本標的之範圍。
第1圖係顯示將一高電阻狀態以及一低電阻狀態寫入至MTJ元件之簡單示意圖，舉例來說，設定一記憶體中之MTJ元件之位元單元之值。值得注意的是，利用或寫入於MTJ元件中之所需電流極性為根據電阻狀態所產生。
第2圖係顯示對應第1圖之簡單示意圖，但其中兩個MTJ元件被供應至每一位元單元以及被維持於相對之“高/低”或“低/高”電阻狀態以表示位元單元之兩種可能的邏輯值。
第3圖係顯示傳統位元單元之積體電路佈局之簡單示意圖，其中係顯示相反極性之寫入偏壓電流之配置。
第4圖係顯示具有單一MTJ元件之位元單元以及雙MTJ元件之位元單元之簡單示意圖。一比較技術能識別出無論一位元單元於低或高電阻狀態相較於一參考“低/高”或“高/低”電阻狀態，以及於雙MTJ元件中，一比較技術可辨識出哪個雙MTJ元件與其它相比有較高或較低之電阻。
第5圖係顯示一實施例結構之簡單示意圖，其中兩個MTJ元件之自由層和釘扎層之排列順序互相相反，如此能致能兩個MTJ元件擁有相同之磁性。兩個MTJ元件之寫入偏壓電流之極性決定無論產生電阻之位準為“低/高”或“高/低”，其位準表示不同之邏輯狀態。
第6圖係顯示一自我比較(self-referenced)位元單位實施例之簡單示意圖，其中構成一位元單元之兩個MTJ元件之寫入偏壓電流極性相同。
第7圖係顯示方法步驟之一流程圖，包括所述磁阻式隨機存取記憶體裝置之配置和操作。
一MTJ元件之一磁層具有一不變之磁場，稱為釘扎層或參考層。其餘之磁層具有一可變之磁場，此磁場之極化方向與釘扎層之磁場相同(平行以及具有相同之北/南極性)，或與釘扎層之磁場相反(反平行)。具有可變之磁場之磁層被稱為自由層或感應層。阻隔層位於自由層與釘扎層之間將兩者區隔。
當兩磁層之磁場平行時，通過兩磁層之電流以及區隔MTJ元件之傳導性阻隔層之電阻相對較低，以及當兩磁層之磁場反平行時，其電阻相對較高。根據歐姆定律，當電流通過單元時，元件之電阻將產生一電壓。因此，當一已知之偏壓電流振幅通過MTJ元件且當MTJ元件為高電阻狀態或低電阻狀態時，其電流振幅相等，接著根據MTJ之電阻狀態產生一較高或較低之電壓差異。同樣地，假設提供一已知相同電壓至MTJ元件，當MTJ為高電阻狀態或低電阻狀態時，通過元件之電流將產生差異。理論上，無論產生之電壓(或電流)相較於一中間閥值位準為較低或較高，依據提供一偏壓電流(或電壓)以及利用一用以區別之比較器電路，可區別MTJ為高電阻狀態或低電阻狀態。位元記憶體元件之MTJ元件之電阻狀態可表示為用以讀取之一邏輯值。
於MTJ元件寫入一值之動作包括於自由層施加一磁場，其方向與釘扎層之磁場排列平行或反平行。一寫入技術為改變釘扎層之磁場排列使其與自由層平行或反平行，其方法為提供通過兩元件磁層之一寫入電流，於一電流之極性將電子 傳送通過釘扎層接著再進入自由層中。當電子通過釘扎層時，電子之自旋方向將與釘扎層之磁場方向相同。自旋之電子將此排列方向帶入自由層中，假設寫入電流振幅足夠時，將致使自由層之磁場方向與釘扎層之磁場方向平行。
一相反極性之寫入電流振幅可從低電阻狀態寫入至高電阻狀態。既然如此，寫入電流中進入自由層之電子具有任意之電子自旋方向。假設振幅足夠時，寫入電流將消除自由層已存在之排列方向。因為與釘扎層之永久磁場相鄰，導致與釘扎層反平行之一磁場方向施加於自由層上。此作用相當於將一永久磁鐵放置於鐵磁棒旁，將磁化一原先不帶任何磁性之鐵磁棒，導致鐵磁棒中產生一互補之磁場。
根據先前之敘述，將MTJ元件從低電阻狀態寫入至高電阻狀態，以及從高電阻狀態寫入至低電阻狀態，兩者所需之寫入電流極性相反。另一方面，當讀取MTJ元件之電阻時，一任意極性之電流可根據歐姆定律辨識其電阻，以及可利用電性連接至比較器和與一比較閥值作比較以讀出MTJ元件為一高電阻狀態或一低電阻狀態。一讀取電流振幅應精確地維持低於一特定振幅，此特定振幅可能導致電阻狀態之改變。一寫入電流最好能施加與改變MTJ電阻狀態之電流極性相反之一極性，但一已知之MTJ元件於任意時間可任意為高電阻狀態(邏輯1)或低電阻狀態(邏輯0)，因此將無法得知導致讀取干擾錯誤之電流極性為何。當寫入MTJ元件一電阻狀態時，可藉由施加不同之電流極性以得到一既定之電阻狀態，其中並不需要考慮該MTJ元件當下之電阻狀態。即使MTJ元件實際上 為位於兩電阻狀態之一，但於讀取未知電阻狀態時，仍可能存在讀取干擾錯誤之風險。
MRAM記憶體因為其特性較佳，因此到目前為止能廣泛地被接受。MTJ元件可密集地配置於矽電路基底。利用磊晶製程所製造用以定址之字元線以及位元線可作為讀取和寫入之連線。字元線以及位元線可交叉產生一格狀樣板，其中MTJ元件位於其交叉點。MRAM記憶體可於電源關閉時儲存資訊(為非揮發性)。對於讀取和寫入操作之電源需求適中。MRAM記憶體可以操作在與具有主動開關(active switches)之揮發性記憶體相當之工作頻率，但MRAM記憶體具有較小之漏電流。
另一方面，MRAM記憶體仍有現實上之缺陷。MTJ元件之高電阻和低電阻以及其電阻之比率與其尺寸有關，例如磁層之厚度以及非磁性分離層之厚度。電路之間以及同一電路中兩個MTJ元件之間之區塊和厚度為可變的，將導致相同電路中不同MTJ元件之高電阻狀態或低電阻狀態產生差異。假設導體未位於元件之中時，將元件耦接至檢測電路之導體於尺寸上產生改變時(例如長度以及跨越部份之區塊)，將導致串聯電路之電阻產生差異(包括MTJ元件)。這些因素皆導致一記憶體陣列之MTJ元件具有不同高電阻與低電阻之分布。
當位於平行以及反平行磁場狀態下時，總體中每一個MTJ元件所具有之電阻值完全不同。但一些MTJ元件位於反平行狀態(高電阻狀態)下時，實際上之電阻值低於其餘MTJ元件位於平行狀態(低電阻狀態)下之電阻值。假設多個MTJ元件其中之一使用單一偏壓電流源，元件之任意變化將可 能導致讀取干擾錯誤，根據用於閥值比較之一固定電壓參考以及用於讀取位元單元邏輯位準之一電壓比較器電路，可判斷兩個或以上MTJ元件之電阻為高於或低於參考值，以區別邏輯之位準。(儘管此段之敘述為參閱電阻與閥值之比較結果，必須了解的是，實施例可為利用電壓比較器或電流比較器以得到一電阻相關參數(例如電壓或電流)與閥值比較之結果。)
一品質管理測試程序可用來測試以及檢查每一陣列中之MTJ元件其高電阻是否高於閥值以及其低電阻是否低於閥值，當讀取每一MTJ元件時，上述比較之結果將作為比較之參考。不符合測試標準之元件藉由熔絲以及繞過位元線(字元線)使其失能。但較有利之結果為將失能之MTJ元件數量降至最低。
即使任何MTJ元件之電阻值改變或RH/RL之比率改變，其RH電阻仍高於RL電阻。因此，自我參考理論為可行的。舉例來說，一讀取操作之目的為比較一MTJ元件位於未知電阻狀態以及於施加一高電阻狀態或一低電阻狀態於同一MTJ元件上時得知一電阻狀態。假設電阻並未改變，代表寫入之狀態和未知狀態為同一狀態。此技術相當可靠但速度慢，因為MTJ元件於辨識其狀態後仍需回復為原始狀態，無論原始狀態之磁場方向為平行(低電阻)或反平行(高電阻)。假如在辨識過程中或回復為原始狀態之過程中操作失敗，將存在記憶體喪失之風險。
另一技術為利用兩個MTJ元件取代只利用一MTJ元件。兩個或多個MTJ元件位於不同電阻狀態時根據兩者之 平均電阻可提供一閥值比較結果至比較電路。無論兩個MTJ元件決定位元單元之邏輯值為高/低電阻狀態或低/高電阻狀態。陣列中單獨MTJ元件之電阻將會改變，但假設兩者之平均電阻或高電阻與低電阻之比較結果為基準值時，單獨電阻之改變所造成之影響較小。
利用比較單一MTJ元件與一固定電壓參考以辨識其電阻狀態為高電阻狀態或低電阻狀態，將導致錯誤發生(某些有缺陷之MTJ元件)，因為一些MTJ元件之高電阻以及低電阻將高於預設之最大電阻值以及最小電阻值。利用兩對MTJ元件可使辨識位元單位之邏輯狀態更為可靠，無論成對之MTJ元件為高/低電阻狀態或低/高電阻狀態。於篩選比率中取得平衡將可排除部分具有單獨MTJ元件之位元單元以及減少位元單元之空間密度，因為假設每一位元單元需要兩個MTJ元件，電路區塊只能提供半數之位元單元。
根據以上之敘述，寫入高電阻狀態以及寫入低電阻狀態之寫入偏壓電流極性必須不同。當提供一位元單元兩個互補之MTJ元件以及將兩個MTJ元件維持於互補之電阻狀態(高/低或低/高)時，寫入兩個MTJ元件之寫入電流極性必須不同，當寫入一高/低電阻狀態或低/高電阻狀態時，電流之極性將於相對之兩極性間切換。利用一互補之方式也可控制讀取偏壓電流極性，因此讀取MTJ元件電阻狀態之讀取偏壓電流之極性通常與寫入電流之極性相反，其中寫入電流用以改變MTJ元件之電阻狀態(以避免讀取干擾錯誤)。此外，讀取偏壓電流通常可保持於相同之極性狀態，但其條件為讀取電流之振幅必 須小於一電流，其中此電流可於位元單元任一已知邏輯狀態下寫入一新的電阻狀態。
提供一電路管理一位元單元之兩個MTJ元件互補-相反電流極性之切換，以及切換需寫入一高/低狀態和一低/高狀態之極性為可行的。但此切換裝置需要電路空間以及切換之操作需要時間以影響讀取操作和寫入操作，此將限制記憶體所能操作之最大頻率。而且，記憶體之每個位元單元皆必須配置切換裝置，因為成對之MTJ記憶體為高/低電阻狀態或低/高電阻狀態以二位元之形式儲存。讀取和寫入電流之極性必須隨著寫入記憶體中之邏輯資料值改變。
實施例中一記憶體使用複數MTJ元件，磊晶過程中將數千個獨立元件設置於一電路晶片上，其中釘扎層、非磁性分離層以及自由層以層疊之方式沈積而成。為了減少沈積過程之步驟，同一區塊內所有MTJ元件具有相同功能之層將於一步驟完成。導致此一區塊內所有MTJ元件中，由自由層構成之晶片沈積於釘扎層上或由釘扎層構成之晶片沈積於自由層上。獨立之MTJ元件以成對互補之方式運作，且電流之極性必須透過切換裝置以改變其極性，因為釘扎層和自由層之間之沈積順序不同可能使成對之相鄰MTJ元件無法運作。
圖示顯示數個STT-MRAM以及記憶體元件(位元單元)之實施例(但並非僅限於此)。每一個實施例中，用以儲存可變之位元資料值之記憶體之位元單元為非揮發性記憶體儲存元件，因為必須以非磁性導體阻隔層分離相鄰緊靠之相關方位磁場的鍍層或使用磁性材料的層。接合處(junction)稱為磁 性穿隧接面(或MTJ)以及將層並置以構成一MTJ元件20。如第1圖所示，一MTJ元件可作為一基本一位元儲存單位。一些實施例中(如第2圖所示)，至少兩個MTJ元件配置成對以及保持於互補之高電阻狀態或低電阻狀態，將狀態之順序表示為一位元邏輯值。MTJ元件20至少耦接至一切換電晶體23，於讀取和寫入操作時，電晶體23用以提供偏壓電流。例如，第1圖中MTJ元件20耦接於一位元線BL與切換電晶體23之間，當一正電壓之作用為一電流源時，一NMOS電晶體23反應一正電壓至一字元線WL以使電流通過MTJ元件20。
如第1圖之左側所示，釘扎層PL之磁層具有如圖中箭頭所示方向之一永久磁場。其餘之磁層(自由層，標示為FL)，具有一可變之直線方向磁場。自由層FL之一不可預測的或可變的直線方向磁場如圖中雙箭頭所示。另外，釘扎層PL與自由層FL之間具有一非磁性分離層NML。
當自由層FL之磁場方向與釘扎層PL之磁場方向相同時，MTJ元件20為一低電阻狀態，相反地，當自由層FL之磁場方向與釘扎層PL之磁場方向相反或反平行時，MTJ元件20則為一高電阻狀態。為了寫入或致使MTJ元件為一低電阻狀態，一具有足夠振幅之寫入電流將通過MTJ元件20，此電流具有一極性使電子從釘扎層PL轉移至自由層FL。電子通過釘扎層PL後具有一極性，此極性具有一旋轉方位。釘扎層PL中被極化之電子在具有足夠之振幅狀態下，其具有朝向自由層FL之相同磁場方向。正偏壓電流之運用如第1圖左上角所示，電流之方向為從自由層FL至釘扎層PL，使電子之傳遞 由釘扎層PL至自由層FL，第1圖右上角為其之結果。結果將導致自由層FL和釘扎層PL之磁場方向相同。上述為MTJ元件20之低電阻狀態RL，可利用一寫入電流(如第1圖所示)達成此結果。
依據比較之結果以及第1圖下半部分所示，具有足夠振幅之一寫入電流和相反之極性導致電子失去一明確之自旋方位以進入和通過自由層FL到達釘扎層PL(電子之自旋為任意之方向)。在足夠之振幅狀況下，寫入電流將移除自由層FL中已存在之磁場，並容許釘扎層PL之磁場於自由層FL中產生一互補之磁場(一反平行之磁場)。上述為MTJ元件20之高電阻狀態RH，可利用一相反之寫入電流極性(如第1圖右下角所示)達成此結果。
高電阻狀態RH和低電阻狀態RL下電阻分別隨著MTJ之層之材料以及尺寸不同產生變化。舉例來說，一典型之MTJ元件20其RL/RH狀態下之電阻分別為200Ω以及400Ω，但一般製造過程之變化所導致之改變，使得陣列中一些MTJ元件或積體電路中一些MTJ元件之電阻值較高或較低於其餘元件之電阻值。
如第2圖所示，提供每一個位元單元cell兩個MTJ元件20以及以一互補之方式產生兩個MTJ元件(例如一個電阻狀態為RL/RH，另一個電阻狀態則為RH/RL)為可行的。依據上述討論之結果，成對且互補之MTJ元件20為有助益的，但其缺陷為並無減少陣列中之部分MTJ元件，因為製造過程所產生之變化將導致其RL電阻狀態和RH電阻狀態皆位於一參 考閥值之同一側(皆高於或低於參考閥值)。無論第2圖所示為何，將不同之RL電阻狀態和RH電阻狀態寫入MTJ元件時，必須提供兩個不同極性之寫入電流源。當作為資料值之函數之兩個電流源以及可切換極性之偏壓電流之配置寫入單元時，剩餘之積體電路區塊才可供其他函數使用。
第3圖係概要地與實體地顯示一個具有兩個MTJ元件之位元單元、電路配置、偏壓電流源之實際應用、位元線BL以及字元線WL輸入訊號、以及切換電晶體23。切換電晶體23根據寫入邏輯值以選取寫入之極性。在雙MTJ結構中可使用6個切換電晶體以寫入兩邏輯狀態之一者。可使用具有相反MOS導電特性之至少一附加電晶體以控制寫入之互補狀態，圖中所示為構成互補CMOS之NMOS電晶體25以及PMOS電晶體27。在此先前技術中，依據切換具有不同PMOS電晶體27和NMOS電晶體25之電路，MTJ元件20耦接至相反極性之偏壓控制，其中PMOS電晶體27之配置與偏壓源Vwrite有關，以及NMOS電晶體25則與接地有關。
第4圖係進一步地顯示一控制電路圖，有關提供一讀取偏壓電流以及辨識MTJ元件之電阻值為大於或小於參考位準。此實施例中，以成對之MTJ元件20之電阻狀態表示位元值。
第4圖左側顯示根據施加一已知偏壓電流源以比較一單一MTJ元件20兩側之電壓，以及一參考電壓REF，根據其電壓之變化可得知MTJ元件20之電阻狀態為高電阻狀態或低電阻狀態。第4圖右側顯示兩個MTJ元件之配置，兩個 相關之MTJ元件20互相比較其電阻值用以取代與一已知之閥值電阻比較，即為電阻將產生一固定電壓提供至一電壓比較器32之輸入，以產生一感測輸出訊號SO(如第4圖所示)。其中，透過訊號Vclamp以及訊號Vrea_mux之邏輯可控制電路之操作。利用兩個MTJ元件20之技術，為依據互補之高/低電阻狀態或低/高電阻狀態，以避免依賴一固定之參考。此互補之技術有效地提供成對之MTJ元件中每個MTJ元件20之RH電阻高於每個MTJ元件20之RL電阻。即使製造過程中產生變化，此關係仍可確保MTJ元件20結果之正確性。
上述之技術所面臨之問題為無論電阻狀態為RL電阻狀態或RH電阻狀態，皆使用相同電流極性讀取成對之MTJ元件20。假設提供至其中一個MTJ元件20之電流，其極性與寫入已存在一電阻狀態之MTJ元件20之電流極性相同時，將可能導致一讀取干擾錯誤，其中一MTJ元件20之電阻狀態可能改變，因為讀取電流之振幅足以導致自由層FL改變其磁場方向。為了避免此風險，讀取電流之振幅大小必須低於可導致電阻狀態改變之振幅大小。
在一實施例中，例如第5圖所示，一位元單元包括兩個MTJ元件20，此兩個MTJ元件20中之釘扎層PL和自由層FL之排列順序為互相相反。因此，此兩個MTJ元件20之電路之應用為分別提供相反之一已知極性之電流通過MTJ元件20之自由層FL以及釘扎層PL。此實施例中，位元單元中兩個MTJ元件20之RH電阻狀態以及RL電阻狀態將保持於互相互補之狀態。讀取偏壓電流之極性為已知以及包括低於 寫入電流振幅之一振幅，此寫入振幅可能會導致兩個MTJ元件20讀取干擾錯誤。讀取檢測之操作為依據比較兩個MTJ元件20之電阻，當其中之一個MTJ元件20為低電阻狀態時，另一個MTJ元件20將為高電阻狀態，反之亦然。電壓比較器32為一高增益反相放大器，以及當兩個MTJ元件分別達到RH/RL狀態或RL/RH狀態時，電壓比較器32之高位準輸出或低位準輸出將被讀取為兩個MTJ元件之位元單元之邏輯位準。因為兩個MTJ元件20保持為互補之電阻狀態以及儲存資料值為未知，再尚未進行讀取操作時，至少一個MTJ元件20可能發生讀取干擾之風險。
如第5圖所示，寫入兩個MTJ元件20之寫入電流極性與寫入位元單元之邏輯值並不相同。如圖所示，一正極性電流寫入RL/RH狀態，以及一負極性電流寫入RH/RL狀態。由於此兩個MTJ元件20之自由層FL與釘扎層PL之排列順序互相相反，因此除了選取不同之寫入電流之極性以寫入不同之電阻狀態外，並不需要針對兩個MTJ元件20提供不同之條件。根據位元單元是否被寫入為RL/RH狀態，提供至兩個MTJ元件20之接腳之寫入電流之極性相同。其中，透過訊號Vwrite_mux、訊號Vwrite_mux，、訊號VWLread、訊號Vclamp以及訊號Vrea_mux之邏輯可控制電路之操作。
因此，藉由於兩個MTJ元件20之一者提供以一般順序排列之自由層FL和釘扎層PL以及於另一者提供以反向順序排列之自由層FL和釘扎層PL，將避免部分電流切換之複雜性，除此之外，仍然需要兩個不同極性之電流以表示RH電阻 狀態和RL電阻狀態。
如第6圖所示，從偏壓源Vwrite至接地之寫入偏壓電流為正極性，且於字元線WL之訊號和訊號Vw_mux為高位準以及互補之訊號Vw_mux’為低位準時提供。此電流將兩個MTJ元件分別寫入高電阻狀態以及低電阻狀態。訊號Vw_mux以及訊號Vw_mux’致能電流沿著此電路以行方向(column)排列之MTJ元件流動，而位元線BL選取此行所有之位元單元。字元線WL之訊號則選取列(row)。只有位於字元線WL(橫向)以及藉由訊號Vw_mux和訊號Vw_mux’所選取之位元線BL交叉點之位元單元被選取且寫入一邏輯值。
如第6圖所示，因為MTJ元件之釘扎層PL以及自由層FL之排列順序不同，提供至單一個MTJ元件20的行方向和列方向之定址訊號可以同樣組態供應至具有兩個MTJ元件20之位元單元，如圖所示，位於一位元單元內之兩個相鄰MTJ元件20，以及維持互相互補之電阻狀態。使用相同之訊號Vw_mux和訊號Vw_mux’以及相同之字元線WL之訊號。當電路之架構變化不大時，原先使用於單一MTJ元件20之相似架構電路將可使用於兩個互補之MTJ元件20。而且，可邏輯地或實體地切割一單一積體電路以使用某些位元單元，其中這些位元單元利用單一MTJ元件20表示一位元值，以及剩餘之位元單元則利用兩個成對互補之MTJ元件20以表示一較大值。
一記憶體陣列包括使用磁阻效應技術之位元單元，本發明所使用為一具有完整陣列之位元單元，上述電路中皆使用兩個包括兩個MTJ元件20之位元單元，其中兩個互相 互補之MTJ元件20中釘扎層PL和自由層FL之排列順序互相相反(釘扎層PL/自由層FL或自由層FL/釘扎層PL)。提供至兩個MTJ元件20之寫入偏壓電流具有相同之電流極性，以及穿越兩個釘扎層PL和自由層FL排列順序互相相反之MTJ元件20。
提供至兩個MTJ元件20之相同電流之極性，盡可能為與提供至只具有一個MTJ元件20之位元單元之極性相同。藉由將位元單元中兩個成對之MTJ元件20之自由層FL與釘扎層PL之排列順序互相相反，使得相同之電晶體之設置適用於每一種排列順序以及單一MTJ元件20或兩個MTJ元件20。
以一般順序排列或反向順序排列，有助於一電路佈局中使用單一MTJ元件20之位元單元以及成對之MTJ元件20之位元單元，舉例來說，於一個或兩個並列之記憶體陣列中。儘管將一MTJ元件20之位元單元提供至一電路為可行的，其中MTJ元件20之位元單元之排列方式並不相同，但實際上製造之電路或不連續之陣列，所有電路或特定陣列或記憶體元件子集中之MTJ元件20之層將以同樣之排列順序設置。當釘扎層PL和自由層FL之排列順序相同時，也就是說，MTJ元件20實體上沈積之順序相同時，MTJ元件20之傳導路徑並不相同，因為提供不同之傳導路徑將MTJ元件20之層耦接至寫入偏壓電路之配置中，所以具有相反排列順序之釘扎層PL和自由層FL之MTJ元件20可藉由寫入偏壓電流而連接。
另一實施例中，MTJ元件20位於兩個分離之電路 元件(或同一電路上不同之兩個區塊)為可行的，其中兩個電路元件之自由層FL和釘扎層PL因磊晶過程之沈積順序不同而使其排列之順序不相同。
一組排列順序互相相反之兩個MTJ元件20之位元單元可被設置於一電路佈局之邊緣區塊，而較大之區塊則提供具有一般排列順序之單一MTJ元件20之位元單元使用。此實施例中，當單一MTJ元件20之位元單元未通過一品質保證選取測試時，排列順序互相相反之雙MTJ元件20之位元單元可能取代單一MTJ元件20之位元單元，或雙MTJ元件20之位元單元可能用於儲存一攸關正確操作之明確類型之訊息，鑒於單一MTJ元件20之位元單元對短暫訊息之容錯率較高之情況下。
如前所述，本發明提供之一數位記憶體裝置具有至少一磁阻式記憶體位元單元之陣列，至少包含一子集之陣列中之每一個位元單元至少包括一第一MTJ元件20以及第二MTJ元件20，其中每一個第一MTJ元件20以及第二MTJ元件20包括一釘扎層PL，緊鄰阻隔層之釘扎層PL之永久磁場方向對準一參考方向。一自由層FL具有一可變磁場，於低電阻狀態RL時可變磁場與參考方向平行，反之，於高電阻狀態RH時可變磁場則與參考方向反平行。第一MTJ元件20和第二MTJ元件20維持於互補之電阻狀態(RH/RL或RL/RH)，其中之一若為高電阻狀態，另一則為低電阻狀態，反之亦然。兩個不同之狀態分別代表一可變之位元單元邏輯值”0”或”1”。
第一MTJ元件20或第二MTJ元件20之一可被視 為具有以一一般順序排列之釘扎層PL以及自由層FL，有關於位元單元之至少讀取電流和寫入電流之一之電流路徑。根據比較之結果，另一第一MTJ元件20或第二MTJ元件20則具有以一反向順序排列之釘扎層PL以及自由層FL。至少寫入一位元單元邏輯值至位元單元中之一偏壓電流，其電流路徑之極性與第一MTJ元件20和第二MTJ元件20之極性相同，以一般順序排列或反向順序排列之釘扎層PL和自由層FL與寫入電流之電流路徑有關。第一MTJ元件20和第二MTJ元件20之釘扎層PL和自由層FL之排列順序不同將導致所謂互補之電阻狀態。同樣地，當提供具有一極性之一寫入電流，將達到一邏輯狀態(RL/RH或RH/RL)，以及提供具有與上述反向極性之一寫入電流，則達到與上述相反之邏輯狀態。
由MTJ單元以及位元單元所組合之位元單元於積體電路中之一位元單元陣列為可行的，其中提供單獨和(或)成對之第一MTJ元件20和第二MTJ元件20，分別依據位元線訊號BL、位元線訊號BL’定址以行方向排列以及依據字元線WL之訊號定址以列方向排列。第一MTJ元件20和第二MTJ元件20可配置於一記憶體電路中之特定區塊，其中自由層FL和釘扎層PL以一般排列順序排列於特定區塊中，以及以反向順序排列於分離之記憶體電路。兩個不同排列順序之MTJ元件20可位於同一積體電路上(同一基板)或位於實際上分離之電路元件(不同基板)。
第7圖係顯示關於配置方法與裝置之流程圖。此方法配置一具有磁阻式記憶體位元單元之STT-MRAM記憶 體，其中每一個位元單元具有第一MTJ元件20和第二MTJ元件20，每一個MTJ元件20具有一釘扎層PL和一自由層FL，釘扎層PL之磁場方向對準一參考方向，自由層FL之可變磁場於低電阻狀態時與參考方向平行，反之，於高電阻狀態時則與參考方向反平行，第一MTJ元件20和第二MTJ元件20將維持互補之電阻狀態(高/低或低/高)表示一可變之位元單元邏輯值。此方法包括分別配置沿著一偏壓電流路徑具有以一般順序排列和反向順序排列之第一MTJ元件20和第二MTJ元件20之釘扎層PL和自由層FL，利用一寫入電流寫入一電阻狀態至第一MTJ元件20和第二MTJ元件20，其中寫入電流之極性與兩個MTJ元件20之極性相同，以及利用一反向之寫入電流寫入另一互補之電阻狀態至第一MTJ元件20和第二MTJ元件20，其中寫入電流之極性與兩個MTJ元件20之極性相反。
藉由提供上述一第一陣列以及至少一具有單一MTJ元件20之位元單元的第二陣列42，其中單一MTJ元件20位元單元和成對之互補MTJ元件20位元單元之運作可利用具有相同極性之寫入電流。單一MTJ元件20之釘扎層PL與自由層FL之排列順序適用所未知與電流路徑相關之一般順序。因此，寫入單一MTJ元件20之寫入電流極性與將位元單元邏輯值寫入第一MTJ元件20和第二MTJ元件20之寫入電流極性相同。讀取位元單元時，單一MTJ元件20引導一讀取偏壓電流並耦接至一電壓比較器32之參考電壓REF。成對之互補MTJ元件20同樣耦接至一電壓比較器32之輸出以比較其電阻。電壓比較器32之感測輸出訊號OS為讀取位元單元之 邏輯值。
第一MTJ元件20和第二MTJ元件20之釘扎層PL以及自由層FL之排列順序(一般排列順序和反向排列順序)可藉由沈積於一電路之特定區塊或於一特定電路。儘管自由層FL和釘扎層PL實際上可能以相同之排列順序沈積，但藉由配置提供偏壓電流至MTJ元件20之傳導路徑，可將元件沿著偏壓電流路徑設置為一般順序和反向順序。
本說明書所揭露之實施例，是用以保護本發明之專利要求範圍，並非用以限定本發明之範圍，本發明之保護範圍當視後附之申請專利範圍所界定者為準。
20‧‧‧磁性穿隧接面元件
25‧‧‧N型金氧半導體電晶體
27‧‧‧P型金氧半導體電晶體
32‧‧‧電壓比較器
cell‧‧‧位元單元
FL‧‧‧自由層
I‧‧‧電流
PL‧‧‧釘扎層
SO‧‧‧感測輸出訊號
Vwrite‧‧‧偏壓源
Vwrite_mux、Vwrite_mux’、VWLread、Vclamp、Vrea_mux‧‧‧訊號
WL‧‧‧字元線

Claims (10)

  1. 一種數位記憶體裝置，包括：至少一陣列，包括至少一磁阻式記憶體位元單元，上述陣列之至少一子集之各上述磁阻式記憶體位元單元包括至少一第一磁性穿隧接面元件和至少一第二磁性穿隧接面元件，其中各上述第一磁性穿隧接面元件和各上述第二磁性穿隧接面元件包括具有一永久磁場之一釘扎層以及具有一可變磁場之一自由層，其中上述永久磁場對準一參考方向，於一低電阻狀態時上述可變磁場與上述參考方向平行，或於一高電阻狀態時上述可變磁場與上述參考方向反平行；其中上述第一磁性穿隧接面元件和上述第二磁性穿隧接面元件之配置維持一互補電阻狀態，當上述第一磁性穿隧接面元件和上述第二磁性穿隧接面元件之一者為上述高電阻狀態時，另一者為上述低電阻狀態，反之亦然，因此可表示為一可變之位元單元邏輯值；其中上述第一磁性穿隧接面元件和上述第二磁性穿隧接面元件之一者具有以一一般順序排列之上述釘扎層和上述自由層，上述一般順序排列與上述位元單元之一寫入電流路徑或一讀取電流路徑有關，以及上述第一磁性穿隧接面元件和上述第二磁性穿隧接面元件之另一者磁性穿隧接面磁性穿隧接面具有以一反向順序排列之上述釘扎層和上述自由層，此排列順序與上述電流路徑有關；以及其中上述電流路徑提供一偏壓電流至少用以寫入一位元單 元邏輯值至上述位元單元，其中施加至上述電流路徑之上述偏壓電流之極性與上述第一磁性穿隧接面元件和上述第二磁性穿隧接面元件之極性相同，且上述第一磁性穿隧接面元件和上述第二磁性穿隧接面元件分別具有以上述一般順序排列和上述反向順序排列之上述釘扎層和上述自由層，因而導致上述互補電阻狀態。
  2. 如申請專利範圍第1項所述之數位記憶體裝置，其中上述第一磁性穿隧接面元件和上述第二磁性穿隧接面元件係提供於互補之位元線訊號所定址之行以及字元線所定址之列，上述第一磁性穿隧接面元件和上述第二磁性穿隧接面元件沿著電流路徑電性連接，上述第一磁性穿隧接面元件和上述第二磁性穿隧接面元件之一者具有以上述一般順序排列之上述釘扎層和上述自由層，以及另一者上述第一磁性穿隧接面元件或上述第二磁性穿隧接面元件具有以上述反向順序排列之上述釘扎層和上述自由層上述第一磁性穿隧接面元件和上述第二磁性穿隧接面元件配置於上述位元單元之一陣列之相鄰之列，每一個位元單元依據具有相同電流極性之兩個互補之位元線訊號定址，以及反向上述相同之電流極性以將上述第一磁性穿隧接面元件和上述第二磁性穿隧接面元件之互補之電阻狀態從高/低電阻狀態寫入至低/高電阻狀態。
  3. 如申請專利範圍第2項所述之數位記憶體裝置，其中上述第一磁性穿隧接面元件和上述第二磁性穿隧接面元件係分別配置提供於一記憶體電路之分離複數特定區塊，以及上述 自由層和上述釘扎層以上述一般順序配置於上述特定區塊其中之一和以上述反向順序配置於另一分離之記憶體電路；或上述第一磁性穿隧接面元件和上述第二磁性穿隧接面元件分別配置於分離之複數記憶體電路，以及上述自由層和上述釘扎層以上述一般順序配置於上述分離之記憶體電路其中之一和以上述反向順序配置於另一分離之記憶體電路。
  4. 如申請專利範圍第1項所述之數位記憶體裝置，更包括：至少一第二子集，位於上述之陣列，其中上述第二子集包括具有一單一磁性穿隧接面元件之上述位元單元，上述單一磁性穿隧接面元件具有以上述一般順序排列之上述釘扎層與上述自由層，上述一般順序與上述電流路徑有關，其中當寫入上述位元單元邏輯值時，寫入上述第一磁性穿隧接面元件和上述第二磁性穿隧接面元件以及上述單一磁性穿隧接面元件之電流極性相同；以及一檢測電路，用以讀取上述位元單元之邏輯值，其中用以檢測上述位元單元之邏輯值之一讀取偏壓電流之極性與上述第一磁性穿隧接面元件和上述第二磁性穿隧接面元件之極性相同，以及用以檢測上述位元單元之邏輯值之一讀取偏壓電流之極性與上述單一磁性穿隧接面元件之極性相同。
  5. 如申請專利範圍第1項所述之數位記憶體裝置，更包括一檢測電路，用以讀取上述位元單元之邏輯值，其中用以檢測上述位元單元之邏輯值之一讀取偏壓電流之極性與上述第 一磁性穿隧接面元件和上述第二磁性穿隧接面元件之極性相同。
  6. 一種旋轉力矩轉移磁阻式隨機存取記憶體之配置方法，具有磁阻性記憶體位元單元，上述每一個位元單元具有一第一磁性穿隧接面元件和一第二磁性穿隧接面元件，其中各上述第一磁性穿隧接面元件和各上述第二磁性穿隧接面元件包括具有一永久磁場之一釘扎層以及具有一可變磁場之一自由層，其中上述永久磁場對準一參考方向，於一低電阻狀態時上述可變磁場與上述參考方向平行，或於一高電阻狀態時上述可變磁場與上述參考方向反平行，上述第一磁性穿隧接面元件和上述第二磁性穿隧接面元件將維持互補之電阻狀態(高/低或低/高)表示一可變之位元單元邏輯值，其中上述方法包括：分別沿著一偏壓電流路徑以一一般順序以及一反向順序配置上述第一磁性穿隧接面元件和上述第二磁性穿隧接面元件之上述釘扎層和上述自由層配置；利用具有與上述第一磁性穿隧接面元件和上述第二磁性穿隧接面元件之極性相同之一寫入電流寫入一互補之電阻狀態至上述第一磁性穿隧接面元件和上述第二磁性穿隧接面元件，以及利用具有與上述第一磁性穿隧接面元件和上述第二磁性穿隧接面元件之極性相反之一寫入電流寫入與上述電阻狀態互補之電阻狀態。
  7. 如申請專利範圍第6項所述之配置方法，更包括：提供上述位元單元之至少具有單一磁性穿隧接面元件之一 第二陣列，其中上述單一磁性穿隧接面元件以上述一般順序配置上述釘扎層與上述自由層，上述一般順序與電流路徑有關，以及寫入上述單一磁性穿隧接面元件之電流極性與寫入上述位元單元邏輯值至上述第一磁性穿隧接面元件與上述第二磁性穿隧接面元件之極性相同；以一般順序以及反向順序配置上述第一磁性穿隧接面元件和上述第二磁性穿隧接面元件之釘扎層和自由層，以及上述第一磁性穿隧接面元件和上述第二磁性穿隧接面元件之釘扎層和自由層以上述一般順序或上述反向順序沈積於一電路之特定區塊；將上述第一磁性穿隧接面元件和上述第二磁性穿隧接面元件以一相同之順序沈積於一電路，使得上述第一磁性穿隧接面元件和上述第二磁性穿隧接面元件分別具有以上述一般順序和上述反向順序配置之上述釘扎層和上述自由層，以及沿著上述電流路徑提供用以放置上述第一磁性穿隧接面元件和上述第二磁性穿隧接面元件之相關導體；以及利用一固定之讀取電流極性讀取上述第一磁性穿隧接面元件和上述第二磁性穿隧接面元件互補之電阻狀態以辨識一位元單元邏輯值。
  8. 一種數位記憶體裝置，包括：一陣列，具有可定址作為記憶體字元之複數磁阻式記憶體位元單元，上述陣列中包括至少一第一磁性穿隧接面元件和至少一第二磁性穿隧接面元件，其中各上述第一磁性穿隧接面元件和各上述第二磁性穿隧接面元件包括具有一永 久磁場之一釘扎層以及具有一可變磁場之一自由層，其中上述永久磁場對準一參考方向，於一低電阻狀態時上述可變磁場與上述參考方向平行，或於一高電阻狀態時上述可變磁場與上述參考方向反平行；其中上述第一磁性穿隧接面元件和上述第二磁性穿隧接面元件之配置維持互補之電阻狀態，當上述第一磁性穿隧接面元件和上述第二磁性穿隧接面元件之一者為上述高電阻狀態時，另一者為上述低電阻狀態，反之亦然，因此可表示為一可變之位元單元邏輯值；以及一比較電路，用以於定址一讀取操作時，辨識上述位元單元之位元單元邏輯值；其中上述第一磁性穿隧接面元件和上述第二磁性穿隧接面元件其中之一具有以一一般順序排列之上述釘扎層和上述自由層，此排列順序與上述位元單元之一寫入電流路徑或一讀取電流路徑有關，以及另一上述第一磁性穿隧接面元件或上述第二磁性穿隧接面元件具有以一反向順序排列之上述釘扎層和上述自由層，此排列順序與上述電流路徑有關；以及其中上述電流路徑提供一偏壓電流至少用以寫入一位元單元邏輯值至上述位元單元，其中施加至上述電流路徑之上述偏壓電流之極性與上述第一磁性穿隧接面元件和上述第二磁性穿隧接面元件之極性相同，且上述第一磁性穿隧接面元件和上述第二磁性穿隧接面元件分別具有以上述一般順序排列和上述反向順序排列之上述釘扎層和上述自由 層，因而導致上述互補電阻狀態。
  9. 如申請專利範圍第8項所述之數位記憶體裝置，其中上述位元單元屬於上述記憶體裝置中位元單元之一子集，以及至少另一上述記憶體裝置中位元單元之一子集每一個位元單元之配置包括一磁性穿隧接面元件。
  10. 如申請專利範圍第8項所述之數位記憶體裝置，其中上述第一磁性穿隧接面元件和上述第二磁性穿隧接面元件分別配置於分離之複數記憶體電路，以及上述自由層和上述釘扎層以上述一般順序配置於上述分離之記憶體電路其中之一和以上述反向順序配置於另一分離之記憶體電路，其中上述分離之記憶體電路配置於分離之積體電路晶片上。
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