TWI528357B - 數位記憶體以及記憶體電阻狀態之辨別方法 - Google Patents
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Description
本發明係有關於積體電路記憶體,特別係有關於藉由將高電性電阻和低電性電阻之間之變換表示為一二進制邏輯值,其中高電性電阻和低電性電阻為位元單位之磁阻式記憶體元件所產生。記憶體讀取期間,藉由感測放大器可切換地耦接至定址位元單元以辨別不同之電阻狀態。一感測放大器用以比較一定址位元單元之一電阻相關參數(例如一已知偏壓電壓之電流振幅),以及一參考電路之一相關參數,其中參考電路包括參考磁阻元件,用以產生一閥值位準與位元單元作比較。
本發明係利用平均化技術(averaging technique)減少參考元件中之電阻變化所造成之影響,以及當導體之長度不同時,透過可切換地將定址位元單元耦接至感測放大器,偏移(offset)電阻之變化。於位元單元讀取期間,將一適當長度之導體置入用以定址一位元單元之一參考電路,當定址導體之長度不同時,偏移電阻之變化。
自旋轉移力矩隨機存取記憶體(spin-transfer
torque magnetoresistive random access memory,STT-MRAM)將二進制資料值儲存於磁性穿隧接面(magnetic tunnel junction,MTJ)記憶體元件之電阻狀態中。MTJ元件包含堆疊之層,由一非磁性膜(nonmagnetic field)或阻隔層(barrier layer)(例如氧化鎂)間隔於其中。兩磁層具有互相平行或反平行之磁場方向。兩個相對之磁場方向代表兩個不同之狀態,而當未施加一電源於MTJ元件時,MTJ元件將維持於穩定之狀態。
當磁場方向為互相平行時,MTJ元件具有一相對較低之串聯電阻RL通過磁層以及阻隔層。反之,當磁場方向為反平行時,MTJ元件具有一相對較高之串聯電阻RH通過磁層以及阻隔層。寫入操作期間,透過利用不同極性之寫入電流,其中寫入電流具有飽和振幅,可將MTJ元件從高電阻狀態切換至低電阻狀態,或從低電阻狀態切換至高電阻狀態,其中高電阻狀態之磁場方向為反平行,以及低電阻狀態之磁場方向為互相平行。讀取操作期間,施加一讀取偏壓電壓(或電流)於一定址位元單元MTJ元件以及將電流(或電壓)與一閥值作比較,其中電流(或電壓)根據歐姆定律所產生,以及閥值為位於串聯電阻RH和串聯電阻RL之間之電阻特徵。比較之結果將以位元單元之邏輯位準表示。
讀取操作期間,可以電流(或電壓)之方式表示MTJ元件之電阻。複數習知技術可產生用以比較之閥值位準。複數參考電路之配置可藉由與閥值比較以辨別高電阻狀態和低電阻狀態。舉例來說,藉由通過MTJ元件一讀取電流,產生隨著電阻改變之電壓,其中讀取電流具有已知振幅。再將此電壓與
一參考電壓比較以辨別MTJ元件為高電阻狀態或低電阻狀態。一個或複數個元件分別以二進制值”0”表示相對較高之電阻狀態,以及以二進制值”1”表示相對較低之電阻狀態。
已知MTJ元件之RH和RL之間電阻之差異可相當可觀(例如差異可達100%或200%)。但是當MTJ元件之電阻值位於高電阻狀態RH和低電阻狀態RL下時,高電阻狀態RH和低電阻狀態RL兩者電阻值之差異(RH-RL)將隨著一已知積體電路之MTJ元件而改變。同時,高電阻狀態RH和低電阻狀態RL以及高電阻狀態RH和低電阻狀態RL兩者電阻值之差異(RH-RL)在不同積體電路時會有所變動。
製造過程所產生之變化也會導致電阻發生改變,特別是發生在不同積體電路。氧化鎂阻隔層厚度上微小之變化將會導致電阻產生相當大之改變。因此,當辨別MTJ元件之電阻狀態時,從變動之電阻以及高電阻狀態RH和高電阻狀態RL兩者之間距中選擇用來比較之閥值並不容易。其中一種方式為將高電阻狀態RH和低電阻狀態RL假設為標稱值,然後設定一比較閥值為高電阻狀態RH之電阻和低電阻狀態RL之電阻之一半,但此比較閥值對於所有記憶體電路或已知電路中可定址MTJ元件之位元單元並非為最佳值,因為MTJ元件之實際高電阻狀態RH之電阻和低電阻狀態RL之電阻分佈於特定群集(population)中。
一最佳閥值通常位於大多數或所有位元單元之高電阻狀態RH之最高電阻值和低電阻狀態RL之最低電阻值之間,因此當發生變化時(例如比較電路之輸出產生偏移時),以
及位元單元之高電阻狀態RH和低電阻狀態RL之絕對電阻或微分電阻(differential resistance)改變時,將不會導致讀取失敗(即無法重複地準確辨別一位元單元之MTJ元件之電阻狀態)。
在已知不同積體電路間之高電阻狀態RH和低電阻狀態RL之電阻變化的情況下,此時需要一實際之技術以得到最適當之比較閥值以應用於個別之單一積體電路之讀取感測放大器。一習知技術為將具有參考MTJ元件之參考電路耦接至讀取感測放大器以決定比較閥值。一個或複數個參考MTJ元件可個別具有高電阻狀態RH和低電阻狀態RL或可切換地存在高電阻狀態RH和低電阻狀態RL兩者之一。參考電路之參考MTJ元件將產生一閥值用於辨別位元單元之電阻狀態。閥值之值位於參考MTJ元件之高電阻狀態RH位準和低電阻狀態RL位準之間,而其理想值為落於高電阻狀態RH位準和低電阻狀態RL位準之中值。假設製造過程之變化導致一電路之位元單元之高電阻狀態RH之電阻和低電阻狀態RL之電阻偏高或偏低,此變化也將導致參考位元單元之電阻以相同的趨勢變異。
當讀取位元單元MTJ元件時,利用參考MTJ元件以定義比較之基準值為有用的,但並非為一完善之解決方式。此因在於一積體電路中MTJ元件之電阻值會有差異。因此,在一已知積體電路以及於複數個積體電路中,不同群集之參考MTJ元件各自之高電阻狀態RH之電阻和低電阻狀態RL之電阻之分佈並不相同,同樣的,位元單元MTJ元件也有上述情況。
根據歐姆定律可定義電壓、電流以及電阻之間之關聯。當MTJ元件於高電阻狀態RH和低電阻狀態RL時,比較電
路以及作為比較之基準值之參數可為任意參數,其中此參數隨著位於位元單元和(或)參考MTJ元件中之MTJ元件之電阻產生變化。實際上用以辨別電阻狀態之參數可為提供至電壓比較器之電壓,或提供至電流比較器之電流,其中閥值之定義為比較器之變化,亦可視為MTJ元件電阻之函數。一般狀況下並不會去量測或處理電路中之電阻值,而為量測或處理隨著電阻變化而產生之電壓或電流之值。
再者,積體電路以及積體電路之間之高電阻狀態RH和低電阻狀態RL之變化、高電阻狀態RH和低電阻狀態RL之標準電阻位準、和(或)高電阻狀態RH之位準和低電阻狀態RL之位準之間之差異(RH-RL),並不足以與存在積體電路中之導體路徑之電阻相比,其中導體路徑包括定址位元單元耦接至用於比較目的之記憶體感測放大器之之路徑(例如寬度和厚度極薄之多晶矽(polycrystalline silicon或稱polysilicon)。製造過程之變化將對沿著導體路徑耦接至定址位元單元MTJ元件之電阻造成影響,其中MTJ元件為已知電阻狀態。導體路徑之長度隨著位元單元MTJ元件於積體電路之位置而變化,因為某些含有位元單元MTJ元件之位元線之位置距離感測放大器較近,以及其餘之位置則距離感測放大器較遠,其中通常每一位元位置皆具有一感測放大器。助於增加位元單元元件高電阻狀態RH和低電阻狀態RL之變化之導體(例如多晶矽等)可視為導體與感測放大器之間距離之函數。
除了電阻狀態之改變外,若將其餘導致電阻變化之因素減至最少,可提升辨別電阻狀態之感測放大器之效率,
即使感測放大器之輸入發生偏移之現象。感測放大器所產生之閥值比較之效率會受到位元單元MTJ元件以及參考MTJ元件之高電阻狀態RH之電阻和低電阻狀態RL之電阻之變化影響而降低。高電阻狀態RH和低電阻狀態RL之電阻變化因為可切換地將一字元中之一位元位置之感測放大器耦接至一定址記憶體字元中相應之位元單元MTJ元件之導體電阻之額外變化而加劇,其中位元單元MTJ元件與感測放大器之距離為可變的。目前除了改變之電阻狀態外,尚無其它之方式能有效地減少或排除電阻之變化。
本說明書之一目的係提供一旋轉力矩轉移磁阻式隨機存取記憶體結構,透過改變高電阻狀態之值和(或)低電阻狀態之值,以及改變高位準電阻與低位準電阻之比率以調整位元單元之分佈。
每一個位元單元之邏輯值以一個或以上之MTJ元件之電阻狀態表示。當定址位元單元MTJ元件時,其電阻耦接至感測放大器之一輸出以作為一比較器。而比較器之另一輸入則耦接至一參數值,其特性為比較閥值之值位於位元單元MTJ元件之高電阻狀態和低電阻狀態之間。接著,比較器之輸出讀取出位元單元之電阻狀態,將以位元邏輯值之形式儲存於位元單元MTJ元件。
於實施例中,定義比較之閥值之參考電路之參數值耦接至感測放大器,其中此參數值源自成對之參考MTJ元件。其中至少一參考MTJ元件為位於高電阻狀態RH以及至少一
參考MTJ元件為位於低電阻狀態RL。比較之閥值可由一參數值得知,其中參數值為位於兩個參考MTJ元件高電阻狀態RH之電阻與低電阻狀態RL之電阻之間,例如兩參考MTJ元件之電阻、電壓或電流振幅平均值。
無論如何,即使使用兩個或以上參考MTJ元件產生參數值,其結果仍有可能改變,其中所產生之參數值可作為一個或多個位元位置之參考。一習知技術為透過平均電阻(或電阻相關之參數)以降低MTJ元件之高電阻狀態RH與低電阻狀態RL之電阻變化,其中電阻作為MTJ元件之參考。高電阻狀態RH之複數參考電阻可提供作為高電阻狀態RH之平均電阻;低電阻狀態RL之複數參考電阻可提供作為低電阻狀態RL之平均電阻。在其他實施例中,可耦接相同數量之具有高電阻狀態RH以及具有低電阻狀態RL之參考電阻以分別取得高電阻狀態RH以及低電阻狀態RL之平均電阻。相較於使用單一MTJ元件之參數值特性作為參考,利用平均電阻之技術將使MTJ元件之群集中兩個或以上之電阻變化較為穩定。
雖然根據高電阻狀態RH以及低電阻狀態RL可定義比較閥值以及高電阻狀態RH以及低電阻狀態RL之中介參數位準(intermediate parameter level),但至少兩個例子代表藉由切換MTJ元件之狀態至其相對之狀態需要兩具有高電阻狀態RH以及低電阻狀態RL之MTJ元件。也就是說,根據儲存於一電阻狀態之一個或多個參考MTJ元件之一特性可得知高電阻狀態RH與低電阻狀態RL之參數值,以及參考值定義為兩電阻狀態之一位準。
一實施例揭露一技術為提供一個或以上之冗餘(dummy)參考MTJ元件以讀取MTJ元件之值,其中冗餘參考MTJ元件之平均電阻(RH+RL/2)作為主動MTJ記憶體元件區別高電阻狀態和低電阻狀態之參考。與平均技術不同之處為冗餘參考MTJ元件可提供介於兩值之間一不同之參數,例如一並聯電阻值與一串聯電阻值之間。
冗餘MTJ元件之產生與主動位元單元MTJ元件於同一製程中,但兩者之電阻狀態有所區別,例如,兩者位於相同之電路版上以及同樣因為製程之變化而受到影響。複數冗餘MTJ元件位於主動元件附近,其中冗餘MTJ元件將提供作為參考。冗餘元件於不同之設置具有不同之作用,例如一冗餘元件於完整之記憶體陣列中用以產生位元單元MTJ元件之比較閥值。更實際之應用為一個或多個冗餘MTJ元件提供至一感測放大器定址字元之每一個位元位置。根據實施例,利用平均或其餘之技術以降低參考之變化,或將冗餘MTJ元件之至少兩個參考MTJ元件或高電阻狀態RH和低電阻狀態RL結合以定義位於高電阻狀態RH和低電阻狀態RL之參考閥值。於某些實施例中,於兩電阻狀態之複數冗餘MTJ元件所產生之一比較閥值,其變化相對於兩感測放大器或位元位置之間較小。
一位元單元邏輯值之改變藉由改變MTJ元件中自由層磁場之方向相對於釘扎層磁場之方向。STT單元之改進為藉由將一適當之寫入電流通過MTJ元件可輕易的改變自由層之磁場方向。
寫入電流必須透過已知電阻狀態提供具有一最小
振幅之寫入電流極性。讀取位元之值,即為偵測其電阻狀態,亦包括將一電流通過MTJ元件,但可不考慮其電流之極性,除非電流極性之不同可能造成MTJ元件之電阻狀態改變,寫入偏壓電流之振幅必須維持低於寫入電流之最小振幅,以減少改變或”干擾”(disturbing)儲存於位元單元中之邏輯值。當電阻狀態和讀取偏壓電流之極性以特定之方式結合時,可能造成讀取干擾風險產生。當MTJ元件之電阻狀態自高電阻狀態改變至低電阻狀態以及自低電阻狀態改變至高電阻狀態時,兩者之寫入電流極性相反。
因為單元之邏輯值(即為所儲存之值)為任意值,因此無法得知位元單元MTJ元件之電阻狀態。任何已知位元單元之電阻狀態可能為高電阻狀態或低電阻狀態。然而,藉由於一參考電路中提供參考MTJ元件適當之讀取偏壓電流極性,可避免參考MTJ元件產生讀取干擾之風險。
因此,磁阻式記憶體位元單元之一陣列中,將邏輯值儲存於可改變電阻狀態之一個或以上MTJ元件,根據選取參考電阻、參考電壓或參考電流作為比較閥值,以改進辨別高電阻狀態和低電阻狀態之效率。作為比較閥值之位準位於高電阻狀態和低電阻狀態之特徵值之間。一實施例中,一偏壓電流源提供一讀取電流至參考電路,其中參考電路之MTJ元件提供一比較值至一感測放大器。沿著導體定址之位元單元MTJ元件根據字元線訊號和位元線訊號可切換地由電晶體定址,以及提供一輸出值至感測放大器。感測放大器之比較電路決定定址位元單元MTJ元件之電阻與參考值之間之比較結果,以讀取位元
單元之邏輯值。
利用複數參考MTJ元件和MTJ元件狀態決定用以辨別一個或以上元件電阻狀態之參考值。個別MTJ元件兩電阻狀態之電阻值之分佈範圍超過高電阻值與低電阻值之群集的範圍。根據平均或其它習知技術定義之一參考值位於高電阻狀態RH和低電阻狀態RL之值之間,和(或)藉由利用複數MTJ元件配置高電阻狀態RH或低電阻狀態RL之兩者或兩者之一得到一中間值或平均值,以降低高電阻狀態RH之電阻和低電阻狀態RL之電阻之變化以及將閥值最佳化。
一實施例中,藉由平均位於高電阻狀態或低電阻狀態之參考MTJ元件之電阻,可決定讀取位元單元MTJ元件之至少一子集之一參考電阻。用以由MTJ單元建立一電壓之讀取電流係由定址此MTJ單元之位元線所提供,上述電壓係用以與一參考電壓比較。電阻將隨著位元線長度之變化而改變,其中位元線位於陣列中偏壓電流源與MTJ單元之間,並藉由兩者之間之距離以決定其長度。另一方面,可藉由於比較電路中置入一補償電阻以抵銷此變化,其中補償電阻之值至少與位元線之部分電阻相等。一實施例中,利用一多晶矽導體之陣列可產生符合位元線材料以及長度變化之可變電阻,其中位元線定址MTJ元件於陣列中之每一個位元單元位置。
參考MTJ元件提供一參考值至一感測放大器輸入作為一比較切換閥值。感測位元單元MTJ之值定址耦接至其它感測放大器之輸出,與比較之閥值比較。至位元單元MTJ元件高電阻狀態RH之電阻和低電阻狀態RL之電阻之定址線配置一
隨著位元單元於記憶體陣列中位置不同而變化之電阻。輸入至感測放大器或直接與比較閥值比較之資料藉由置入與參考MTJ元件串聯之一可變電阻以偏移消除位元單元定址導體之可變電阻。於理想之狀態下,作為MTJ單元比較之參考沿著導體耦接,其中導體之長度與位元單元MTJ元件之長度相等。
接下來將在本發明之實施例中對於相關之物件以及各方面提出更詳細之敘述。
20‧‧‧磁阻式隨機存取記憶體
22‧‧‧磁性穿隧接面元件
23‧‧‧參考電路
24‧‧‧電流源
25、27、33、35、37‧‧‧電晶體
31‧‧‧置入冗餘導體之長度
32‧‧‧位元線導體長度之電阻變化
42‧‧‧位元線
42a、42b、43a、42b‧‧‧定址電路
43‧‧‧迴路
81‧‧‧MRAM單元陣列
82‧‧‧MRAM參考陣列
BL‧‧‧位元線
FL‧‧‧自由層
I、IRefBias、ICellBias‧‧‧電流
MRAM‧‧‧隨機存取記憶體
N‧‧‧平均MTJ單元之數量
PL‧‧‧釘扎層
RH、RL‧‧‧電阻狀態
RH、RL‧‧‧串聯電阻
RREF‧‧‧參考電阻
WL‧‧‧字元線
圖示所描述之示範實施例係說明所揭露之標的。所顯示之內容並不受限於作為示例之實施例,需參考本發明之申請專利範圍以評估本標的之範圍。
第1圖係顯示位元單元MTJ元件之一陣列之簡單示意圖,例如一MRAM積體電路記憶體。
第2圖係顯示一直方圖,有關高電阻狀態RH之電阻和低電阻狀態RL之電阻之分佈以及高電阻狀態RH之電阻和低電阻狀態RL之電阻平均值,例如第1圖所述陣列中位元單元MTJ元件。
第3圖係顯示一簡單示意圖,有關一位元單元MTJ元件以及一參考MTJ元件耦接至一感測放大器根據MTJ元件為一高電阻狀態RH和低電阻狀態RL表示為一邏輯值,其中電阻狀態根據與一平均電阻作比較所得知,以及參考MTJ元件用以平衡導體之一可變電阻,其中位元單元MTJ元件透過上述導體耦接至感測放大器。
第4圖係顯示包括一電壓比較器之電路之簡單示意圖。
第5圖係顯示一電路之簡單示意圖,有關兩個位元單元之平均電流,其中位元單元具有成對互補之電阻狀態。
第6圖係顯示一電路之簡單示意圖,有關複數NMTJ元件之總和電流和平均電流,其中NMTJ元件皆為同一電阻狀態,例如此圖之NMTJ元件皆為一低電阻狀態。
第7圖係顯示兩個直方圖。上方之直方圖係顯示一寬範圍分佈之平均電阻值,為根據兩個MTJ位元單元群組之高電阻狀態RH之電阻和低電阻狀態RL之電阻之分佈所產生,其中在一參考電路中平均電阻值可作為一參考電阻。下方之直方圖係顯示一狹窄範圍分佈之參考電阻值,可依據平均複數位元單元之高電阻狀態RH之電阻和低電阻狀態RL之電阻得知。
第8圖係顯示一電路之簡單示意圖,有關利用一冗餘定址導體以仿真一位元單元定址導體之長度,冗餘導體提供一電阻以偏移導體電阻定址一位元單元MTJ元件。
第9圖係顯示一電路之簡單示意圖,有關選取位於一多晶矽導體之交叉網狀陣列中一交叉點位元線位置,用以追蹤如第8圖所示之位元線導體之長度。
第10圖係顯示一直方圖,有關RH和RL之平均((RH+RL)/2)受一陣列中位元單元位於字元線和位元線交叉點之位置所影響,尤其為受位元線導體長度之變化所影響。
第11圖係顯示相較於第10圖之一直方圖,有關藉由抵銷位元線導體長度之不同以選取一理想之參考電阻。
第12圖係顯示揭露本發明所述之方法之一流程圖,有關分辨一磁阻式記憶體中記憶體位元之高電阻狀態和低電阻狀
態,包括置入用以偏移位元線導體之長度相關可變電阻。
本發明係為利用磁阻技術之一記憶體位元單元,其中每一個位元單元至少使用一MTJ元件。每一個MTJ元件包括兩個藉由一非磁性阻隔層分開之堆疊層。其中之一磁層具有沿著一既定方向(釘扎層)之一固定磁場,以及另一磁層具有沿著自由層方向之一可變磁場。
當自由層之磁場方向和釘扎層之磁場方向為平行時,以及當自由層之磁場方向和釘扎層之磁場方向為反平行時,堆疊層之電性電阻(即為通過釘扎層、阻隔層和自由層之串聯電阻)並不相同。其中當自由層之磁場方向和釘扎層之磁場方向為互相平行時,MTJ元件為一低電阻狀態RL,反之,當自由層之磁場方向和釘扎層之磁場方向為反平行時,MTJ元件為一高電阻狀態RH。
藉由輸入具有飽和振幅之一電流通過MTJ元件(其中飽和振幅為兩種電流極性其中之一)以控制自由層之磁場方向對應至釘扎層之磁場方向為平行或反平行。藉此將一邏輯值為”0”或”1”之資料值寫入包括一個或複數個MTJ元件之一位元單元。藉由辨別位元單元MTJ元件為高電阻狀態或低電阻狀態(即表示為”0”或”1”)以讀取位元單元所儲存之資料。當辨別定址位元單元MTJ元件為高電阻狀態或低電阻狀態時,將提供一目的作為比較之參考。
根據本發明之實施例,作為一比較結果基準之參考值為根據複數MTJ元件中作為參考電阻之電阻所產生,其中
參考值之作用為辨別位元單元MTJ元件之電阻狀態。例如利用複數MTJ元件之平均值以定義一個或複數個平均高位準電阻和低位準電阻,以及當集結一個或複數個MTJ元件時,高位準電阻和低位準電阻之平均值。
位元單元MTJ元件之一陣列中導體電阻之變化為固有之特性,其中某些位元單元之位置位於一感測放大器(比較器)附近,其餘則遠離感測放大器。根據另一實施例,於比較電路中置入一冗餘電阻用以模擬參考電路中用以可切換地定址位元單元MTJ元件之一導體之電阻,將可偏移上述之變化。與定址導體之長度相同之一冗餘導體可作為一導體陣列中之一導體,其中此導體能與位元單元陣列中之導體匹配(但並不包括MTJ位元單元)。
第1圖係顯示一範例陣列,有關具有單一MTJ元件22之一陣列(例如由陣列20所構成之一磁阻式隨機存取記憶體電路)。每一個MTJ元件22佔用位於位元線BLxxx以及字元線WLxxx交接處之一位置。藉由輸入訊號(例如BL000和WL510)導通一位元線選取之電晶體25以及一字元線選取之電晶體,源自一電流源24之一電流(只以一般之形式顯示)將通過並導通定址位元單元MTJ元件22。寫入操作時,電流源24施加具有一相反極性之一電流用以寫入高電阻狀態或低電阻狀態至定址位元單元,此電流將影響自由層之磁場使其與釘扎層之磁場平行或反平行。讀取操作時,電流源24施加具有已知參考振幅之一電流(其振幅小於影響一寫入操作之振幅),以及依據量測MTJ元件兩端之電阻以辨別MTJ元件22之電阻狀態。
第1圖係為藉由與一固定參考電阻RREF比較用以決定MTJ元件22之電阻狀態以決定位元單元之邏輯值。儘管比較結果藉由電阻得知,但習知技術已可利用與作為電阻之一函數之電壓或電流比較以得到相同之比較結果,其中電壓或電流隨著位元單元MTJ元件22之電阻變化。一電壓比較器之實施例為利用已知振幅之一讀取偏壓電流,源自電流源24通過一位元單元MTJ元件22以及通過參考電阻RREF,根據歐姆定律得到一電壓耦接至一電壓比較器之輸入。其比較結果可決定儲存之邏輯值為”1”或”0”。
選取一參考電阻RREF(或隨著電阻變化之一參考電壓參數或一參考電流參數)作為比較之依據可得到理想之比較結果,其中參考值之範圍無例外地通常介於每一個位元單元MTJ元件22所讀取出之高電阻狀態RH之電阻和低電阻狀態RL之電阻之間。但位元單元之陣列20中部份MTJ元件之高電阻狀態RH之電阻和低電阻狀態RL之電阻具有相對較高或較低之電阻。假設已選取一固定參考電阻,群集中之一個或複數個MTJ元件22可能具有一小於參考值之高電阻狀態RH之電阻或一高於參考值之低電阻狀態RL之電阻。任意一範例中,一固定參考值將不會與所有位元單元之MTJ元件22之高電阻狀態RH之電阻和低電阻狀態RL之電阻之中間值相等。固定參考值可能位於一些位元單元之MTJ元件22之高電阻狀態RH之電阻和低電阻狀態RL之電阻所包含之範圍外,或至少位於比較器輸入之偏移內,將導致寫入和其後讀取一儲存於邏輯狀態中之資料值失效。任何已知單元之高電阻狀態RH之電阻高於低電阻狀態RL
之電阻,但隨機之選取位元單元MTJ元件22之一理想參考閥值(例如高電阻狀態RH之電阻和低電阻狀態RL之中間值)將不相同。
提供接近理想值之一參考電阻RREF至一參考電路中之參考MTJ元件22為可行的,其中參考MTJ元件22位於高電阻狀態RH和(或)低電阻狀態RL。假設參考MTJ元件22為相同積體電路之一部分以及為同一個製造過程所生產,如果電路中之位元單元MTJ電阻偏高或偏低,而參考MTJ元件22之電阻也會隨之偏高或偏低。
第2圖係說明關於多個MTJ單元之電阻分佈之直方圖(包括位元單元MTJ元件22或參考MTJ元件22)。第2圖說明了高電阻狀態RH以及低電阻狀態RL之電阻值之統計分佈(statistical distribution)。可藉由分析高電阻狀態RH以及低電阻狀態RL之電阻值於群集中之分佈而取得介於最大之低電阻狀態RL之電阻值與最小之高電阻狀態RH之電阻值之間之一參考電阻(如第2圖所示之情況)。但是介於最小之高電阻狀態RH之電阻值和最大之低電阻狀態RL之電阻值之間之誤差幅度(margin of error)對於可靠之操作(dependable operation)而言可能太靠近用使比較器產生偏移之現象以及其他電阻之變化。但若高電阻狀態RH之電阻值和低電阻狀態RL之電阻值之群集發生重疊之現象時,將無法決定一參考電阻RREF之值,其中參考電阻RREF之值可有效的辨別每一個位元單元MTJ元件22之電阻狀態,但可能會導致有些位元單元之辨別產生缺陷。
假設MTJ元件22之生產過程具有相對較高之高電
阻狀態RH之電阻,則MTJ元件22之位準相對較高,反之亦然。利用一包括MTJ元件22之參考電路以提供參考電阻值為可行的。輸入比較器之參考值用以辨別不同MTJ元件22之高電阻狀態RH和低電阻狀態RL,舉例來說,是否為一參考位元單元之高電阻狀態RH之電阻和低電阻狀態RL之電阻平均值,或者是否為有關一參考位元單元之一個或兩個高電阻狀態RH之電阻和低電阻狀態RL之電阻值。示範實施例如第3圖和第4圖所示。如第3圖所示,參考元件被視為一平均電阻。第4圖係顯示一實際方法用以得到一參考電阻RREF,依據平均位於高電阻狀態RH和低電阻狀態RL之複數MTJ元件22之電阻,於電路封裝之間提供一代表製造過程變化之電阻。
一比較結果(例如一個別之電壓比較器)提供至每一個位元線以及每一個一定址記憶體字元之MTJ位元單元,其中MTJ元件22位於個別之位元位置耦接至比較器。一參考電路中之參考MTJ元件22於感測放大器之輸出提供一比較結果參數,如第4圖所示之一電壓比較器。於一實施例中,提供相同之讀取偏壓電流IRefBias至參考電路23以及定址位元單元MTJ元件22提供一偏壓用以與電壓比較。在此所揭露之另一實施例,依據將參考電路和位元單元MTJ元件22耦接至相同之電壓源以及比較其產生之電流ICellBias可得到一電路比較結果。
第5圖和第6圖係顯示一示範實施例,有關結合或平均位於一參考電路中獨立MTJ元件22之電流。如第7圖所示,於讀取操作中平均依據多個元件所產生之參考值以限制參考值之分配。根據平均之結果提供一參考用以辨別位元單元
MTJ元件22為高電阻狀態RH和低電阻狀態RL為可行的。
第5圖係為一實施例,其中多個MTJ元件22用以發展作為一閥值參考之一電路位準,一電流源裝置提供切換電晶體33以及電流總和電晶體35以產生一電流,其中此電流相關於MTJ元件22所產生之電流之總和。電流總和電晶體35與平行電晶體37耦接形成一電流鏡。此配置提供一輸出參考電流Iref大致等同於個別之電晶體MTJ元件22之平均電流。
實施例如第5圖所示,所示之MTJ元件22為成對之互補電阻狀態RH和RL。因此,從RH和RL之平均值可得到成對之電流總和電晶體35所產生之一電流。藉由電流鏡之平行電晶體37提供一電流,可從兩組RH以及RL之平均值得到最終之參考電流。以此類似之方式從複數組(例如4組或8組)RH以及RL之平均值得到一參考電流為可行的。
實施例之電路架構包括位於相同積體電路用以得到一電流參考之複數MTJ元件22,當MTJ元件22於讀取操作時,相較於不同製造過程或不同狀況下所產生之電阻位準,特別為影響位於MTJ元件22磁層間阻隔層之厚度之不同製造過程或不同狀況,相同製造步驟所產生之參考MTJ元件22和位元單元MTJ元件22具有較合適之高電阻狀態RH之電阻位準和低電阻狀態RL之電阻位準。
根據第5圖和第6圖,至少一電流總和電晶體通過個別定址之電晶體25、切換電晶體33、電流總和電晶體35耦接至複數MTJ元件22。參考電阻(此實施例中藉由一電流Iref耦接通過一已知電阻表示)至少一部份根據一電流傳導通過一個或
複數個電流總和電晶體35所產生。同樣地,至少一電流鏡之平行電晶體37通過個別之定址導體耦接至複數MTJ元件22,其中定址導體耦接至一電流源,因此根據一電流傳導通過一電流鏡之平行電晶體37以得到參考閥值以及類似之電阻至少一部份。
第6圖係顯示自複數”N”型MTJ元件22(其電阻狀態皆相同)總和和平均一電流,此範例顯示四個位於一低電阻狀態之MTJ元件22。根據此實施例,MTJ元件並不需要為互補對,亦可為一組冗餘MTJ元件,僅用以產生作為一比較閥值之一電流訊號,舉例來說,電流訊號可用以產生耦接至一電壓比較器一固定電阻之一跨壓或對一電容進行充電之動作。(參考電流Iref=I(RL)*比率,其中比率可對應至平均MTJ單元之數量,1/N)如第5圖所示之實施例,自MTJ元件22通過切換電晶體33之電流加總於電流總和電晶體35以及通過平行電晶體37耦接至一電流鏡,產生一參考電流Iref作為比較結果之一參考。
第7圖係為一直方圖,有關平均複數個電阻所得到參考訊號之機率分佈。此範例中,描繪出個別之高電阻狀態RH之電阻和低電阻狀態RL之電阻以及平均之高電阻狀態RH之電阻和低電阻狀態RL之電阻。如第7圖所示,上方之直方圖之群集分佈相較於下方之直方圖之群集分佈範圍較寬。無論如何,假設同時平均複數高電阻狀態RH之電阻和(或)低電阻狀態RL之電阻,將依序產生一用於比較結果之參考電阻RREF,而分佈之範圍為有限制的,如第7圖下方所示,因為高電阻狀態RH之電阻和低電阻狀態RL之電阻之邊緣分佈較為平緩。
第2圖係顯示根據高電阻狀態RH之電阻和低電阻
狀態RL之電阻之變化所產生之機率分佈,其變化主要來自製造過程之改變,例如,具有不同排列方向之磁層或分離磁層之傳導層。如前所述,不同長度之位元單元定址導體將造成另一電阻結果之變化。如第1圖所示,導通至WL000之字元或列之位元線路徑較短於導通至WL511之字元或列之位元線路徑。如第3圖所示,根據切換電晶體25之導通電阻之不同將導致另一變化。如第3圖所示,其中區塊31係顯示置入冗餘導體之長度,以及區塊32係顯示有關位元線導體長度之電阻變化。依據辨別大多數或所有之位元單元MTJ元件22之高電阻狀態RH和低電阻狀態RL,以定義一閥值電阻位準時,每一個電晶體之一電阻變化將增加變動之因素。
位元單元MTJ元件22位於電路中字元線之位置,其中字元線之位置為接近或遠離一偏壓電流源和(或)接近或遠離感測放大器。如第8圖、第9圖所示之實施例,調整參考電流電壓和電流位準以考慮和偏移導體之電阻,其中電阻將定址位元單元MTJ元件22耦接至電流源和(或)感測放大器。電阻必須依據偏壓載流量導體(bias current carrying conductor)之長度產生偏移,以及長度之變化為根據位元單元MTJ元件22定址於電路之位置。提供一長度相關之導體之電阻至相同字元線之MTJ元件22之高電阻狀態RH和低電阻狀態RL。
第8圖係為一實施例,其中MRAM位元陣列中一電流路徑之電阻之設置為根據提供和操作MRAM之一參考陣列以模仿電阻沿著位元單元定址路徑,其中電流耦接並通過位於MRAM位元陣列中不同位置之MTJ元件。如第8圖所示,區塊81
係為MRAM單元陣列,以及區塊82係為MRAM參考陣列。一電路中之一MTJ元件22之串聯電阻包括一部份長度可變之一位元線42,最遠至導通字元線之電晶體27,以及一迴路43至接地。感測放大器包括MTJ元件之電阻RH或電阻RL,以及電阻包括部分之位元線42以及迴路43之導體。這些導體由多晶矽所構成,以及將增加具有相當影響之一電阻當比較MTJ元件22之電阻與一參考電阻RREF時。此實施例中,MRAM參考陣列為利用相似之導體製造以及具有字元線之電晶體27,其中字元線之電晶體27與具有相同功能之MRAM位元單元之字元線電晶體同時導通。因為定址一MTJ元件22而造成位元線內之變化與迴路電阻靠近或遠離位元線之電晶體25之現象可作為一複雜之因素被消除,藉由嘗試決定MTJ電阻狀態為高電阻狀態RH(電阻大於RREF)或低電阻狀態RL(電阻小於RREF)。
第9圖係顯示一網狀陣列中之位元單元,位於多晶矽位元線BL之導體和字元線WL之導體之交叉點。主動MTJ單元位於一字元線WL和一位元線BL之交叉點,參考位元線42(和迴路43)之路徑長度等同於單元位元線(和迴路)之路徑長度。如第10圖所示,用以比較之最佳閥值將隨著位元單元之位置(WL,BL)不同而變化(從(000,000)至(512,512)),但可能必須只採納一單一參考電阻RREF。但藉由利用一MRAN參考陣列(如第9圖所示)消除電阻變化之現象,用以比較之最佳閥值RREF可供所有位置之位元單元使用。
因此,如第1圖所示具有磁阻式記憶體位元單元之一陣列20之一數位記憶體,每一個位元單元包括至少一MTJ元
件22,其中MTJ元件22至少由兩磁層堆疊而成,包括具有永久磁場之一釘扎磁層,其中其極化方向對準一參考方向,以及具有一可變磁場之一自由層,當磁場之極化方向與參考方向平行時,提供一低電阻狀態RL,反之,當磁場之極化方向與參考方向反平行時,提供一高電阻狀態RH。一電流源24經由字元線和位元線(如實施例所示)提供電流至位元單元之至少其一。一比較電路比較選取位元單元之至少一MTJ元件22之一電阻與一參考電阻RREF。參考電阻之定義可根據相關複數MTJ元件之作用,和(或)根據介於陣列20中MTJ元件之位置與讀取偏壓電流源或讀取偏壓電壓源其一之位置之間之導體電阻,以及感測放大器或比較器。
根據一已知之電阻狀態,或根據一個或複數個參考MTJ元件22之兩個或多個已知之電阻狀態之平均值或其他函數值,可產生一參數值與根據定址之至少一位元單元MTJ元件22之電阻所產生之參數值作比較。
一實施例中,複數MTJ元件22用以產生代表一參考電阻RREF之參數。高電阻狀態RH和(或)低電阻狀態RL之多個參考MTJ元件22可耦接至一電路中,以及可將參考電阻視為某些MTJ元件22之電阻狀態之函數值,例如藉由參考電阻取得高電阻狀態RH和低電阻狀態RL相對應之平均值。於其他實施例中,可根據並聯電阻取得上述之函數值。
定址電路(第1、8、9圖)將位元單元MTJ元件22耦接至電流源24,或其他利用於讀取操作中之相似元件,即為利用一比較電路(例如)一電壓比較器比較一MTJ元件22之電阻與
一參考電阻RREF,舉例來說,比較至少一選取位元單元之MTJ元件22之電阻與一參考電阻RREF用以辨別位元單元之一邏輯值。在此定址電路中,將一導體電阻和(或)切換電路電阻增加至電路之至少一高電阻值RH或低電阻值RL,此電路可包括MTJ元件22、定址電路42a、定址電路43a以及比較電路27,所增加之電阻隨著位元單元之陣列20中之至少一位元單元MTJ元件22之位置而變化。根據所揭露之實施例,用於比較之參考電阻之調整或變化需考慮到位元單元之陣列20中之MTJ元件22之位置。
更具體之描述為定址電路42a、定址電路43a之導體具有隨著MTJ元件22變化之電阻,其中MTJ元件22位於位元單元之陣列中。根據更進一步之範例描述,一冗餘定址電路之一偏移電阻具有仿真MTJ位元單元陣列(並非MTJ元件22)之開關以及導體,耦接至一比較電路中。冗餘電路之電阻至少消除具有位置之電阻中部分變化。
如第9圖所示,比較定址電路42b、43b提供之偏移電阻實際上為仿效定址電路42a、定址電路43a之導體電阻。特別的是,MRAM單元陣列之平行運作電晶體以及MRAM參考陣列之平行運作電晶體之長度和特性相同,除了MRAM單元陣列包括MTJ元件22之電阻,然而MRAM參考陣列包括具有相同長度之導體以及具有相同類型之切換電晶體等,除了主要MTJ元件外,所有相同之電阻組成一模型(第8圖所示000-511)。位元單元中之MTJ元件22之電阻藉由比較電路僅與參考電阻RREF比較。根據所揭露之實施例,其他對電阻有所影響之變化皆已被
偏移。同樣地,根據一已知參考電阻以及比較定址電路之其中一定址電阻之總和可決定參考電阻RREF以抵銷偏壓電流以及定址電路所造成之電阻影響。
在一實施例中,已知參考電阻RREF實際上為一固定電阻(如第11圖所示),當排除了距離所造成之電阻變化影響之後,即可決定適合之固定電阻(如第10圖所示△Ω)。在此實施例中,所消除之變化與導體之長度有關,使固定電阻於辨別位元單元MTJ元件之電阻狀態更有效。此外,已知參考電阻RREF可從隨著製造條件不同而產生變化之複數電阻或與主要MTJ元件22比較產生之相似電阻效應而得知,其中主要MTJ元件22之電阻狀態為已知。
第12圖係為一流程圖,其中描述之方法之步驟係有關構成以及運作一磁阻式記憶體,至少係有關讀取操作。第3圖係為一位元單元。如第12圖所示,一MRAN陣列由位元單元之一陣列構成,其中位元單元集結成記憶體字元。定址一記憶體字元為將字元中之位元耦接至感測放大器(步驟62)。每一個定址位元單元耦接至一感測放大器之一參數輸入,例如隨著位元單元中至少一MTJ元件22之電阻變化之電壓或電流,根據其高電阻狀態RH和低電阻狀態RL表示為一邏輯值。定義一參考位準以表示一相同或相關之參數,其值位於位元單元之高電阻狀態RH和低電阻狀態RL之電阻預設值之間。參考位準耦接至(但並非直接耦接)感測放大器之一第二輸入(步驟66)。實際上,參考位準通過參考電路中之一電阻耦接至第二輸出用以偏移電阻,其中電阻藉由沿著位元單元定址之導體連接於位元單
元MTJ與感測放大器之第一輸出之間。於實施例中,置入於參考電路之電阻與位於感測放大器和定址位元單元MTJ(即為記憶體字元中感測放大器位於位元位置之位元單元)之間路徑之電阻相符合,因為置入之電阻為延伸至位元位置之定址導體之一冗餘網路,其不具有MTJ元件22但包括可消除位元單元定址導體影響之電阻。於一實施例中,冗餘網路電阻與定址導體之材料以及尺寸相同,然而定址導體也可提供一冗餘網路用以安排定址導體電阻之偏移。無論如何,可由感測放大器輸出比較之結果以讀取位元單元之邏輯值(步驟68),藉由偏移電阻以消除隨定址導體長度變化之可變電阻,或至少減少資料讀取錯誤之機會。
本說明書所揭露之實施例,是用以保護本發明之專利要求範圍,並非用以限定本發明之範圍,本發明之保護範圍當視後附之申請專利範圍所界定者為準。
22‧‧‧磁性穿隧接面元件
23‧‧‧參考電路
24‧‧‧電流源
25‧‧‧電晶體
31‧‧‧置入冗餘導體之長度
32‧‧‧位元線導體長度之電阻變化
R??‧‧‧電阻
RAVG‧‧‧平均電阻
Claims (11)
- 一種數位記憶體,包括:一陣列,具有複數磁阻式記憶體位元單元,每一個上述位元單元包括至少一磁性穿隧接面元件,其中上述磁性穿隧接面元件至少由兩個磁層堆疊而成,包括具有一永久磁場之一釘扎層,上述釘扎層之極化方向對準一參考方向,以及具有一可變磁場之一自由層,於一低電阻狀態時,上述自由層之極化方向與上述參考方向平行,反之,於一高電阻狀態時,上述自由層之極化方向與上述參考方向反平行;一偏壓電流源,用以提供一電流至至少一選取位元單元,其中上述選取位元單元耦接至一比較電路,上述比較電路用以比較電阻相關之一參數與一參考值,以辨別上述位元單元為上述高電阻狀態或上述低電阻狀態;至少一電流總和電晶體,耦接至上述磁性穿隧接面元件以及分別通過個別之定址導體耦接至上述偏壓電流源,以及其中上述參考值至少一部份係基於傳導通過上述電流總和電晶體之一電流;以及其中上述參考值係根據上述複數磁性穿隧接面元件所相關之至少一電阻以及藉由上述陣列中上述選取位元單元之一位置所定義之電阻而取得。
- 如申請專利範圍第1項所述之數位記憶體,其中上述參考值係由複數參考磁性穿隧接面元件取得,上述參考磁性穿隧接面元件與上述陣列位於相同之電路,且上述高電阻狀態和上述低電阻狀態以產生上述參考值。
- 如申請專利範圍第1項所述之數位記憶體,其中上述參考值係根據一參考電阻以及一偏移電阻而取得,上述偏移電阻隨著至少一導體之長度改變,上述導體將上述參考電阻或上述選取單元耦接至至少一偏壓源和一感測放大器。
- 如申請專利範圍第2項所述之數位記憶體,其中至少一附加之磁性穿隧接面元件包括皆為上述高電阻狀態或上述低電阻狀態之上述磁性穿隧接面元件,以及上述參考值至少一部份為上述高電阻狀態以及上述低電阻狀態之一平均電阻之一函數。
- 如申請專利範圍第2項所述之數位記憶體,其中上述參考值係根據具有複數上述磁性穿隧接面元件之一參考電路而取得,部分上述磁性穿隧接面元件位於上述高電阻狀態,其餘則位於上述低電阻狀態,其中上述參考值至少為上述磁性穿隧接面元件於上述高電阻狀態或上述低電阻狀態之電阻之一平均電阻或一並聯電阻之一者的函數。
- 如申請專利範圍第2項所述之數位記憶體,其中:上述參考值係根據具有複數群組之上述磁性穿隧接面元件之一參考電路而取得,上述磁性穿隧接面元件分別於上述高電阻狀態以及上述低電阻狀態,以及其中上述參考值至少一部份為上述高電阻狀態或上述低電阻狀態之一函數;上述參考值於上述高電阻狀態以及上述低電阻狀態之一者係根據上述磁性穿隧接面元件之至少一群組之一平均電阻而取得;或上述參考值於上述高電阻狀態以及上述低電阻狀態之一者 係根據上述磁性穿隧接面元件之至少一群組之一並聯電阻而取得。
- 一種數位記憶體,包括:一陣列,具有複數磁阻式記憶體位元單元,每一個上述位元單元包括至少一磁性穿隧接面元件,其中上述磁性穿隧接面元件至少由兩個磁層堆疊而成,包括具有一永久磁場之一釘扎層,上述釘扎層之極化方向對準一參考方向,以及具有一可變磁場之一自由層,於一低電阻狀態時,上述自由層之極化方向與上述參考方向平行,反之,於一高電阻狀態時,上述自由層之極化方向與上述參考方向反平行;一偏壓電流源,用以提供一電流至至少一選取位元單元之一者;一定址電路,具有複數導體,用以將每一個位元單元之至少一上述磁性穿隧接面元件分別耦接至上述偏壓電流源;一比較電路,用以比較上述選取位元單元之至少一磁性穿隧接面元件之一電阻與一參考電阻;其中,包括上述磁性穿隧接面元件、上述定址電路以及上述比較電路之一電路,具有至少一高電阻值以及一低電阻值,上述高電阻值或上述低電阻值隨著上述位元單元之上述陣列中至少一上述磁性穿隧接面元件之位置而改變;以及其中上述參考電阻隨著上述位元單元之上述陣列之上述磁性穿隧接面元件之位置改變。
- 如申請專利範圍第7項所述之數位記憶體,其中: 上述定址電路之導體具有隨著上述位元單元之上述陣列中磁性穿隧接面元件之位置改變之電阻,以及更包括一偏移電阻,耦接至上述比較電路,用以至少部份抵銷上述電阻之改變;上述數位記憶體更包括一比較定址電路,用以提供上述偏移電阻,上述比較定址電路具有定址電阻,其中上述定址電阻實際上為上述定址電路之上述導體之模型電阻,以及其中上述比較電路用以比較定址上述定址電路之上述位元單元中上述磁性穿隧接面元件之一電阻與上述比較定址電路其中之一定址電阻,上述磁性穿隧接面元件之上述電阻係為一已知參考電阻之總和;上述已知參考電阻包括一固定電阻;以及上述已知參考電阻包括上述陣列中隨著位置改變之複數電阻。
- 如申請專利範圍第7項所述之數位記憶體,其中:上述位元單元之上述陣列中上述磁性穿隧接面元件受製程之變化所影響,導致上述陣列中不同位置之磁性穿隧接面元件之上述高電阻狀態或上述低電阻狀態之電阻不同,以及其中用以與上述陣列中一已知位置之一位元單元中至少一上述磁性穿隧接面元件之電阻狀態比較之上述已知參考電阻係根據位於上述已知位置附近之其它上述磁性穿隧接面元件之電阻而取得;上述數位記憶體更包括至少一電流鏡電晶體耦接至複數上述磁性穿隧接面元件以及分別通過個別之定址導體耦接至 一電流源,以及其中上述參考電阻至少一部份係根據傳導通過上述電流鏡電晶體之一電流;位於上述已知位置附近之其它上述磁性穿隧接面元件包括皆於上述高電阻狀態或上述低電阻狀態之複數上述磁性穿隧接面元件,以及上述參考電阻至少一部份為一電阻狀態之一平均電阻之一函數;或位於上述已知位置附近之其它上述磁性穿隧接面元件包括兩個上述磁性穿隧接面元件之群集,其中上述兩個群集之上述電阻狀態分別為上述高電阻狀態或上述低電阻狀態,以及其中上述參考電阻至少一部份為一平均電阻或一並聯電阻之一函數,其中上述平均電阻和上述並聯電阻至少一部份為上述兩個電阻狀態之上述磁性穿隧接面元件之複數上述電阻之一函數,其中上述數位記憶體更包括至少一電流總和電晶體耦接至複數上述磁性穿隧接面元件以及分別通過個別之定址導體耦接至一電流源,以及其中上述參考電阻至少一部份係根據傳導通過上述電流總和電晶體之一電流。
- 一種記憶體電阻狀態之辨別方法,用以辨別一磁阻式記憶體中位元記憶體之一高電阻狀態和一低電阻狀態,包括:提供一陣列,上述陣列位於上述位元單元磁性穿隧接面元件,用以作為複數位元位置之上述位元單元之複數定址字元;於一讀取操作期間,於一定址字元中定址地選取上述位元單元磁性穿隧接面元件,上述位元單元磁性穿隧接面將上 述字元之位元單元耦接至一偏壓電流源以及耦接至上述位元位置之一感測放大器,每一個上述位元位置之上述感測放大器用以分別得到上述位元單元以及一參考值與電阻相關參數之比較結果;將一參考位準耦接至上述感測放大器以作為上述參考值以及從上述感測放大器之一輸出讀取上述位元單元之一邏輯值;其中上述參考位準係受到至少兩個參考磁性穿隧接面元件之一者之一平均結果影響,以及當上述參考位準耦接至感測放大器時,並置入一冗餘導體陣列之一定址導體,上述定址導體實際上偏移用以定址上述選取位元單元之上述導體之一電阻。
- 如申請專利範圍第10項所述之記憶體電阻狀態之辨別方法,其中上述參考位準係受到至少兩個參考磁性穿隧接面元件之兩個平均結果影響,以及當上述參考位準耦接至感測放大器時,置入一冗餘導體陣列之一定址導體,上述定址導體實際上偏移用以定址上述選取位元單元之上述導體之一電阻。
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US13/443,056 US8902641B2 (en) | 2012-04-10 | 2012-04-10 | Adjusting reference resistances in determining MRAM resistance states |
Publications (2)
Publication Number | Publication Date |
---|---|
TW201351408A TW201351408A (zh) | 2013-12-16 |
TWI528357B true TWI528357B (zh) | 2016-04-01 |
Family
ID=49210029
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
TW102112630A TWI528357B (zh) | 2012-04-10 | 2013-04-10 | 數位記憶體以及記憶體電阻狀態之辨別方法 |
Country Status (4)
Country | Link |
---|---|
US (1) | US8902641B2 (zh) |
KR (1) | KR101452040B1 (zh) |
DE (1) | DE102013101675B4 (zh) |
TW (1) | TWI528357B (zh) |
Families Citing this family (32)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US9070466B2 (en) * | 2012-09-06 | 2015-06-30 | Infineon Technologies Ag | Mismatch error reduction method and system for STT MRAM |
US9202543B2 (en) | 2012-11-30 | 2015-12-01 | Intel Deutschland Gmbh | System and methods using a multiplexed reference for sense amplifiers |
US9165613B2 (en) * | 2013-09-03 | 2015-10-20 | Taiwan Semiconductor Manufacturing Company, Ltd. | Sample-and-hold current sense amplifier and related method |
US9336847B2 (en) * | 2014-04-21 | 2016-05-10 | Qualcomm Incorporated | Method and apparatus for generating a reference for use with a magnetic tunnel junction |
KR102189824B1 (ko) | 2014-08-04 | 2020-12-11 | 삼성전자주식회사 | 메모리 장치의 단위 어레이, 이를 포함하는 메모리 장치 및 메모리 시스템 |
US9318190B1 (en) | 2014-09-30 | 2016-04-19 | Taiwan Semiconductor Manufacturing Co., Ltd. | Memory device |
US9362001B2 (en) * | 2014-10-14 | 2016-06-07 | Ememory Technology Inc. | Memory cell capable of operating under low voltage conditions |
KR102245129B1 (ko) | 2014-11-24 | 2021-04-28 | 삼성전자 주식회사 | 멀티레벨 셀을 포함하는 크로스 포인트 메모리 장치 및 크로스 포인트 메모리 장치의 동작방법 |
KR102354350B1 (ko) * | 2015-05-18 | 2022-01-21 | 삼성전자주식회사 | 메모리 장치 및 이를 포함하는 메모리 시스템 |
KR102358564B1 (ko) | 2015-09-02 | 2022-02-04 | 삼성전자주식회사 | 단락된 메모리 셀의 가변 저항 소자를 갖는 반도체 메모리 장치 |
US9601165B1 (en) | 2015-09-24 | 2017-03-21 | Intel IP Corporation | Sense amplifier |
US10430534B2 (en) | 2016-11-30 | 2019-10-01 | Numem Inc. | Resistance-based memory compiler |
US10984861B1 (en) * | 2017-07-12 | 2021-04-20 | Adesto Technologies Corporation | Reference circuits and methods for resistive memories |
KR102384161B1 (ko) | 2017-08-24 | 2022-04-08 | 삼성전자주식회사 | 비트 라인 누설 전류에 의한 읽기 페일을 방지하도록 구성되는 메모리 장치 및 그 동작 방법 |
KR102532204B1 (ko) * | 2017-09-15 | 2023-05-16 | 삼성전자 주식회사 | 레퍼런스 셀을 포함하는 저항성 메모리 장치 및 그것의 동작 방법 |
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US11250908B2 (en) * | 2018-08-24 | 2022-02-15 | Taiwan Semiconductor Manufacturing Company, Ltd. | Segmented reference trimming for memory arrays |
JP2020043134A (ja) * | 2018-09-06 | 2020-03-19 | キオクシア株式会社 | 磁気記憶装置 |
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US10788547B2 (en) | 2019-01-17 | 2020-09-29 | Sandisk Technologies Llc | Voltage-controlled interlayer exchange coupling magnetoresistive memory device and method of operating thereof |
US11049538B2 (en) | 2019-01-17 | 2021-06-29 | Western Digital Technologies, Inc. | Voltage-controlled interlayer exchange coupling magnetoresistive memory device and method of operating thereof |
US10762942B1 (en) | 2019-03-29 | 2020-09-01 | Honeywell International Inc. | Magneto-resistive random access memory cell with spin-dependent diffusion and state transfer |
US10803913B1 (en) * | 2019-06-11 | 2020-10-13 | Applied Materials, Inc. | Narrow range sense amplifier with immunity to noise and variation |
CN110277490B (zh) * | 2019-06-24 | 2023-06-09 | 中国科学院微电子研究所 | Stt-mram参考单元及其制备方法及包含该参考单元的芯片 |
US10741232B1 (en) | 2019-06-25 | 2020-08-11 | International Business Machines Corporation | Tunable reference system with sense amplifier offset cancellation for magnetic random access memory |
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KR20210150226A (ko) | 2020-06-03 | 2021-12-10 | 삼성전자주식회사 | 가변 레퍼런스 저항을 포함하는 메모리 장치 및 그것의 교정 방법 |
CN113808637A (zh) | 2020-06-16 | 2021-12-17 | 联华电子股份有限公司 | 磁阻式随机存取存储器 |
US11651807B2 (en) * | 2020-12-07 | 2023-05-16 | Everspin Technologies, Inc. | Midpoint sensing reference generation for STT-MRAM |
US11600318B2 (en) | 2020-12-17 | 2023-03-07 | Honeywell International Inc. | Memory array with reduced leakage current |
Family Cites Families (11)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100223279B1 (ko) | 1996-06-25 | 1999-10-15 | 김영환 | 플래쉬 메모리 장치 및 이를 이용한 센싱방법 |
US6721203B1 (en) | 2001-02-23 | 2004-04-13 | Western Digital (Fremont), Inc. | Designs of reference cells for magnetic tunnel junction (MTJ) MRAM |
JP4049604B2 (ja) * | 2002-04-03 | 2008-02-20 | 株式会社ルネサステクノロジ | 薄膜磁性体記憶装置 |
JP4084089B2 (ja) * | 2002-05-30 | 2008-04-30 | 株式会社ルネサステクノロジ | 薄膜磁性体記憶装置 |
EP1560221B1 (en) | 2004-01-29 | 2008-09-03 | Sharp Kabushiki Kaisha | Semiconductor memory device |
US20060092689A1 (en) | 2004-11-04 | 2006-05-04 | Daniel Braun | Reference current source for current sense amplifier and programmable resistor configured with magnetic tunnel junction cells |
US8004880B2 (en) | 2007-03-06 | 2011-08-23 | Qualcomm Incorporated | Read disturb reduction circuit for spin transfer torque magnetoresistive random access memory |
JP5044432B2 (ja) * | 2008-02-07 | 2012-10-10 | 株式会社東芝 | 抵抗変化メモリ |
US7813166B2 (en) * | 2008-06-30 | 2010-10-12 | Qualcomm Incorporated | Controlled value reference signal of resistance based memory circuit |
KR101604042B1 (ko) | 2009-12-30 | 2016-03-16 | 삼성전자주식회사 | 자기 메모리 및 그 동작방법 |
KR101194933B1 (ko) * | 2010-12-08 | 2012-10-25 | 에스케이하이닉스 주식회사 | 비휘발성 메모리 장치 |
-
2012
- 2012-04-10 US US13/443,056 patent/US8902641B2/en active Active
- 2012-07-02 KR KR1020120071674A patent/KR101452040B1/ko active IP Right Grant
-
2013
- 2013-02-20 DE DE102013101675.8A patent/DE102013101675B4/de active Active
- 2013-04-10 TW TW102112630A patent/TWI528357B/zh active
Also Published As
Publication number | Publication date |
---|---|
DE102013101675B4 (de) | 2018-03-08 |
US20130265820A1 (en) | 2013-10-10 |
KR20130115063A (ko) | 2013-10-21 |
DE102013101675A1 (de) | 2013-10-10 |
KR101452040B1 (ko) | 2014-10-21 |
TW201351408A (zh) | 2013-12-16 |
US8902641B2 (en) | 2014-12-02 |
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