JP2004005972A - 直列ダイオードを備える磁気ランダムアクセスメモリ（ｍｒａｍ）のためのトリプルサンプルセンシング - Google Patents
直列ダイオードを備える磁気ランダムアクセスメモリ（ｍｒａｍ）のためのトリプルサンプルセンシング Download PDFInfo
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Abstract
【課題】書き込まれたデータビットを正確に読み取ることができるデータ記憶デバイスを提供する。
【解決手段】データ記憶デバイスは、アレイ（１６５）をなす抵抗性メモリセル（１７０，１７５）を備える。抵抗性メモリセル（１７０，１７５）は、磁気トンネル接合と薄膜ダイオード（２６０）を含むことができる。このデバイスは、アレイ（１６５）に電気的に接続された回路であって、選択されたメモリセル（１７５）を流れる信号電流をモニタすることができる回路を含むことができる。信号電流がモニタされると、この回路は、選択されたメモリセル（１７５）が第１の抵抗状態と第２の抵抗状態のいずれにあるかを判定するために、信号電流と平均基準電流を比較することができる。また、データ記憶デバイスを動作させるための方法も開示される。
【選択図】図３
【解決手段】データ記憶デバイスは、アレイ（１６５）をなす抵抗性メモリセル（１７０，１７５）を備える。抵抗性メモリセル（１７０，１７５）は、磁気トンネル接合と薄膜ダイオード（２６０）を含むことができる。このデバイスは、アレイ（１６５）に電気的に接続された回路であって、選択されたメモリセル（１７５）を流れる信号電流をモニタすることができる回路を含むことができる。信号電流がモニタされると、この回路は、選択されたメモリセル（１７５）が第１の抵抗状態と第２の抵抗状態のいずれにあるかを判定するために、信号電流と平均基準電流を比較することができる。また、データ記憶デバイスを動作させるための方法も開示される。
【選択図】図３
Description
【０００１】
【発明の属する技術分野】
本発明は、データ記憶デバイスに関し、特に磁気ランダムアクセスメモリに関する。（本特許出願は、２００２年５月２２日に出願されたＦｒｅｄ Ｐｅｒｎｅｒ他による「ＥＱＵＩ−ＰＯＴＥＮＴＩＡＬ ＳＥＮＳＩＮＧ ＭＡＧＮＥＴＩＣ ＲＡＮＤＯＭ ＡＣＣＥＳＳ ＭＥＭＯＲＹ （ＭＲＡＭ） ＷＩＴＨ ＳＥＲＩＥＳ ＤＩＯＤＥＳ」と題する米国特許出願第１０／１５１，９１３号、および同じく２００２年５月２２日に出願されたＦｒｅｄ Ｐｅｒｎｅｒ他による「ＭＥＭＯＲＹ ＣＥＬＬ ＩＳＯＬＡＴＩＯＮ」と題する米国特許出願第１０／１５１，９１４号に関連する）
【０００２】
【従来の技術】
関連技術として、図１に示されるような、アレイ１０状に配置される不揮発性磁気ランダムアクセスメモリ（ＭＲＡＭ）セルが開示されている。アレイ１０は、アレイ１０の行に沿って延在する複数のワード線２０と、アレイ１０の列に沿って延在する複数のビット線３０とを含む。ワード線２０およびビット線３０は、互いに十字に交差する。それらの線が交差する場所では、ワード線２０とビット線３０との間に、それぞれが磁気トンネル接合（ＭＴＪ）５０およびシリコン接合ダイオード６０（図２に示される）を含むＭＲＡＭメモリセル４０が含まれる。
【０００３】
図２は関連技術において開示されるようなＭＲＡＭメモリセル４０の斜視図である。図２は、ワード線２０（図示せず）と接触しているｎ型シリコン層７０を示す。ｎ型シリコン層７０の上にはｐ型シリコン層８０があり、ｎ型シリコン層７０とともにシリコン接合ダイオード６０を構成する。このシリコン接合ダイオード６０に隣接して、タングステンスタッド層（ｔｕｎｇｓｔｅｎ ｓｔｕｄ ｌａｙｅｒ）９０およびテンプレート層（ｔｅｍｐｌａｔｅ ｌａｙｅｒ）１００が形成される。テンプレート層１００上には、強磁性層（ｆｅｒｒｏｍａｇｎｅｔｉｃ ｌａｙｅｒ）１１０、反強磁性層（ａｎｔｉ−ｆｅｒｒｏｍａｇｎｅｔｉｃ ｌａｙｅｒ）１２０、固定された強磁性層（ｆｉｘｅｄ ｆｅｒｒｏｍａｇｎｅｔｉｃ ｌａｙｅｒ）１３０、トンネル障壁層（ｔｕｎｎｅｌｉｎｇ ｂａｒｒｉｅｒ ｌａｙｅｒ）１４０、軟強磁性層（ｓｏｆｔ ｆｅｒｒｏｍａｇｎｅｔｉｃ ｌａｙｅｒ）１５０、及び、ビット線３０（図１に示される）との電気的接触をもたらすコンタクト層（ｃｏｎｔａｃｔ ｌａｙｅｒ）１６０とが形成される。
【０００４】
動作時に、ＭＲＡＭメモリセル４０では、データビットの書込みおよび読出しが行われる。最初に、ＭＲＡＭメモリセル４０は、平行状態としても知られる第１の抵抗状態にある場合があり、その状態では、軟強磁性層１５０は、固定された強磁性層１３０と同じ磁化の方向である第１の磁化の方向を有する。それとは異なり、ＭＲＡＭメモリセル４０は、反平行状態としても知られる第２の抵抗状態にある場合があり、その状態では、軟強磁性層１５０が、固定された強磁性層１３０の磁化の方向とは異なる第２の磁化の方向を有する。
【０００５】
アレイ１０内のＭＲＡＭメモリセル４０に書込みを行うときは、ＭＲＡＭメモリセル４０に隣接するワード線２０およびビット線３０の両方に電位が印加される。これらの電位は電流を生成し、その電流は電位が印加されているワード線２０およびビット線３０を通って流れる。これらの電流はさらに磁界を生成し、それらの磁界は、選択されたＭＲＡＭメモリセル４０に結合され、合成された磁界の大きさは、軟強磁性層１５０の磁化の方向を変えるのに十分な大きさである。それゆえ、書込みが行われるとき、結合された磁界がセル４０を第１の抵抗状態から第２の抵抗状態に変化させる場合には、ＭＲＡＭメモリセル４０において抵抗の増加が測定できる場合がある。一方、ＭＲＡＭメモリセル４０が、結合された磁界によって、第２の抵抗状態から第１の抵抗状態に変化する場合には、セル４０において抵抗の減少を測定することができるであろう。
【０００６】
言い換えると、ＭＲＡＭメモリセル４０の抵抗は、固定された強磁性層１３０と軟強磁性層１５０との相対的な磁化の方向の関数である。磁化の方向が平行であるとき、その抵抗は磁化の方向が反平行であるときよりも明確に小さい。
【０００７】
読出しステップ中、ＭＲＡＭメモリセル４０の抵抗は、ＭＲＡＭメモリセル４０内にある量の電流を流すことにより検出される。この場合、セル４０の抵抗をモニタして、ＭＲＡＭメモリセル４０が高抵抗状態にあるか、低抵抗状態にあるかを読み取ることにより、ＭＲＡＭメモリセル４０が平行状態にあるか、反平行状態にあるかを判定することができる。言い換えると、ＭＲＡＭメモリセル４０が「０」のデータビットを含むか、「１」のデータビットを含むかを判定することができる。
【０００８】
図１および図２に示したデバイス（素子または装置。以下同じ）の欠点は、通常はアレイ１０内に多数のダイオード６０とＭＲＡＭメモリセル４０が含まれ、および、ダイオード６０とＭＲＡＭメモリセル４０が厳密な抵抗値の分布を持たない場合がある、という事実である。それゆえ、あるＭＲＡＭメモリセル４０において高抵抗状態の場合の抵抗値であるものが、別のＭＲＡＭメモリセル４０では低抵抗状態の場合の抵抗値になる場合がある。厳密な抵抗値の分布を持たないため、ＭＲＡＭメモリセル４０内のデータビットが誤って読み出される場合がある。
【特許文献１】
米国特許第６，１８８，６１５Ｂ１明細書
【０００９】
【発明が解決しようとする課題】
従って、本発明の目的は、書き込まれたデータビットを正確に読み取ることができるデータ記憶デバイスと、それを用いるための方法とを提供することである。
【００１０】
【課題を解決するための手段】
本発明によるデータ記憶デバイスは、抵抗性メモリセルのアレイと、そのアレイ内の複数のメモリセルに電気的に直列に接続される１組のダイオードとを含む。複数のワード線がアレイの行に沿って延在し、複数のビット線がアレイの列に沿って延在する。アレイ内の第１の選択されたメモリセルは、複数のワード線内の第１のワード線と、複数のビット線内の第１のビット線との間に配置される。回路がアレイに電気的に接続され、第１の選択されたメモリセル内に流れる信号電流をモニタし、その信号電流と平均基準電流とを比較して、第１の選択されたメモリセルが第１の抵抗状態にあるか、第２の抵抗状態にあるかを判定することができる。
【００１１】
本発明による方法では、抵抗性メモリセルのアレイを含むデータ記憶デバイス内の第１の選択されたメモリセルの抵抗状態を読み取る。この方法は、アレイ内の複数のメモリセルに電気的に直列に接続される１組のダイオードを提供するステップと、アレイ内の第１の選択されたメモリセル内を流れる信号電流を読み取るステップと、その信号電流を平均基準電流と比較するステップと、信号電流を基準電流と比較することにより、第１の選択されたメモリセルが第１の抵抗状態にあるか、第２の抵抗状態にあるかを判定するステップとを含む。
【００１２】
【発明の実施の形態】
以下、データ記憶デバイス及び方法を、例示的な実施形態を用いて、添付の図面を参照しつつ説明する。なお、同じ番号は同じまたは同等の要素を示す。
【００１３】
図３は、抵抗性メモリセル１７０のアレイ１６５を示す。アレイ１６５は１つの選択されたワード線１８０と、１つの選択されたビット線１９０と、選択されたワード線１８０と選択されたビット線１９０との交点に配置される１つの選択された抵抗性メモリセル１７５とを含む。またアレイ１６５は、多数の選択されないワード線２００と、多数の選択されないビット線２１０と、ワード線１８０、２００とビット線１９０、２１０との交点に配置される複数の選択されない抵抗性メモリセル１７０とを含む。
【００１４】
また図３は、アレイ１６５に電気的に接続される回路も示す。図示されている回路は、選択されたワード線１８０に電気的に接続される電圧源２２０を含む。また、図示されている回路は、選択されたビット線１９０に電気的に接続されるセンス増幅器２３０と、センス増幅器２３０に電気的に接続されるトリプルサンプル（ＴＳ）カウンタ（ｔｒｉｐｌｅ ｓａｍｐｌｅ ｃｏｕｎｔｅｒ）２４０とを含む。トリプルサンプルカウンタ２４０は出力信号２５０を出力することができる。
【００１５】
図４は、図３に示したアレイ１６５において用いられる場合がある１つの実現可能な抵抗性メモリセル１７０の構成を示す。ダイオード２６０が図４の底部に示されており、ＭＲＡＭメモリセル２６５がダイオード２６０に隣接して示される。ＭＲＡＭメモリセル２６５とダイオード２６０はいずれも、ワード線１８０、２００とビット線１９０、２１０との間に配置することができる。さらにダイオード２６０とＭＲＡＭメモリセル２６５を互いに電気的に直列に接続することができる。
【００１６】
ダイオード２６０は当該技術分野において知られている任意の材料から形成される薄膜ダイオードとすることができ、当該技術分野において知られている任意の幾何学的形状をとることができる。ＭＲＡＭメモリセル２６５は、図４に示す、固定された強磁性層１３０と、トンネル接合２７０と、軟強磁性層１５０とを含むことができる。さらに、ＭＲＡＭメモリセル２６５は、図３に示した層のうちの任意の層と、ＭＲＡＭメモリセル２６５とともに、あるいはその一部として用いることが当業者に知られている任意の追加的な層とを含むことができる。
【００１７】
図５は、データ記憶デバイスの一形態を示しており、２つの抵抗性メモリセル１７０が互いに積重され、抵抗性メモリセル１７０はいずれもＭＲＡＭメモリセル２６５である。図５の下側に示されるＭＲＡＭメモリセル２６５は、下側のビット線２１０とワード線２００によって囲まれている。ワード線２００上には、ダイオード２６０を備えた第２のＭＲＡＭメモリセル２６５が配置される。第２のＭＲＡＭメモリセル２６５は上側のビット線２１０によって覆われている。図５の下側ＭＲＡＭメモリセル２６５を、図３に示したアレイ１６５の第１の層内に配置することができ、第２のＭＲＡＭメモリセル２６５を、第１の層上に積重される第２の層内に配置することができる。図５に示すようにメモリセルを積重することにより、データ記憶デバイスのデータ記憶密度を増加させることができる。ＭＲＡＭメモリセル２６５が図５に示されているが、他のタイプの抵抗性メモリセル１７０をデータ記憶デバイスに用いることもできる。また、３つ以上のセル１７０を積重することもできる。
【００１８】
図３に示した回路は、Ｐｅｒｎｅｒ他に付与された米国特許第６，１８８，６１５Ｂ１（‘６１５特許）に、追加の構成要素とともに記載されている。‘６１５特許の内容全体を参照により本明細書に組み込む。図３に示したデータ記憶デバイスに特に関連する回路構成要素は、‘６１５特許に開示された任意の、または全ての回路構成要素がアレイ１６５とともに用いられる場合があるという了解の下で、本明細書において説明されるであろう。
【００１９】
動作時に、図３に示されるデータ記憶デバイスは、電圧源２２０を用いて、選択されたワード線１８０に電圧を印加する（あるいは選択されたワード線を接地する）ことができる。センス増幅器２３０を用いて、選択されたビット線１９０にさらに別の電圧を印加するか、または選択されたビット線を接地することができる。図３において下側のワード線および最も左側のビット線が選択されるが、任意のビット線およびワード線を選択することができ、抵抗性メモリセル１７０の任意のメモリセルが、選択される抵抗性メモリセル１７５になることができる。さらに、図３には９個の抵抗性メモリセル１７０のみが示されているが、データ記憶デバイスにおいて用いられることができる抵抗性メモリセル１７０の数には制限はない。
【００２０】
選択された抵抗性メモリセル１７５は、それがＭＲＡＭメモリセル２６５である場合には、回路から、ＭＲＡＭメモリセル２６５に接続される選択されたワード線１８０および選択されたビット線１９０内に電流を流すことにより、その回路を用いて書込みを行うことができる。選択されたワード線１８０および選択されたビット線１９０内の電流によってそれぞれ生成された磁界は、軟強磁性層１５０内に結合される。結合された磁界の和が閾値よりも大きくなると、軟強磁性層１５０内の磁界の方向を、第１の磁化の方向から第２の磁化の方向に変更することができる。この変更によって、セルの抵抗も第１の抵抗状態から第２の抵抗状態に変化する。言い換えると、その回路は、選択されたワード線１８０および選択されたビット線１９０対して、選択された抵抗性メモリセル１７５を第１の抵抗状態から第２の抵抗状態に変化させるだけの十分な電流あるいはエネルギーを加えることができる。
【００２１】
また、全ての抵抗性メモリセル１７０、１７５に同時に書込みを行いたい場合には、外部磁界を用いることができる。たとえば、アレイ１６５の初期設定中に、強い外部磁界を用いて、軟強磁性層の磁化の向きを設定することができる。
【００２２】
データ記憶デバイスの抵抗性メモリセル１７０に電気的に接続される回路は、選択された抵抗性メモリセル１７５内に流れる信号電流の値をモニタすることができる。この場合、選択された抵抗性メモリセル１７５が第１の抵抗状態にあるか、第２の抵抗状態にあるかを判定するために、その信号電流値を平均基準電流値と比較することができる。これは、トリプルサンプルカウンタ２４０およびトリプルサンプルセンシング法を用いることにより達成することができる。
【００２３】
トリプルサンプルセンシング法によれば、信号電流値を得た後に、その回路は、選択された抵抗性メモリセル１７５を、最小の抵抗状態あるいは取り得る最も大きな抵抗状態のような既知の第１の抵抗状態にすることにより、平均基準電流の値を得る。これは、軟強磁性層１５０の磁化の方向を、固定された強磁性層１３０の磁化の方向に概ね平行かまたは反平行になるように変更することにより行うことができる。その後、回路は、選択された抵抗性メモリセル１７５が既知の第１の抵抗状態にある間に、その選択された抵抗性メモリセル１７５に流れる第１の基準電流の値を記録する。
【００２４】
その後、回路は、選択された抵抗性メモリセル１７５を、第１の抵抗状態の抵抗と可能な限り対照的な第２の既知の抵抗状態にする。たとえば、第１の抵抗状態が最小の抵抗を有するように選択される場合には、第２の抵抗状態は取り得る最も大きな抵抗を与えるように選択することができる。回路は、選択された抵抗性メモリセル１７５が第２の抵抗状態にある間に、その選択された抵抗性メモリセル１７５に流れる第２の基準電流の値を読み取ることができる。
【００２５】
この時点で、回路は、第１の基準電流の値と第２の基準電流の値とを平均して、平均基準電流値を得る。その後、初めにモニタされた信号電流値が平均基準電流値と比較され、選択された抵抗性メモリセル１７５が「０」のデータビットを格納したか、「１」のデータビットを格納したかを判定する。
【００２６】
上述した種々の電流のセンシング（検出または読み取り）は、センス増幅器２３０を用いて実行することができ、トリプルサンプルカウンタ２４０を用いて記録することができ、出力信号２５０として出力することができる。いくつかの場合において、回路がより高次のデータビットの特有の抵抗を区別できる限り、「２」や「３」のようなより高次のデータビットをデータ記憶デバイスに格納することもできる。
【００２７】
一旦、平均基準電流値が決定され、当初にモニタされた信号電流値と比較されると、回路は、選択された抵抗性メモリセル１７５を、当初にモニタされた信号電流値を出力した状態に戻すことができる。これは実際には、選択された抵抗性メモリセル１７５を、トリプルサンプルセンシング法を用いて平均基準電流値が決定される前の状態に戻す。
【００２８】
データ記憶デバイスの別の実施形態では、回路は、外部の供給源から平均基準電流値を得ることができる。その後、平均基準電流値を信号電流値と比較して、選択された抵抗性メモリセル１７５が第１の抵抗状態にあるか、第２の抵抗状態にあるかを判定することができる。
【００２９】
さらに別の実施形態によれば、回路は、選択された抵抗性メモリセル１７５以外の抵抗性メモリセル１７０をモニタすることにより平均基準電流値を得ることができる。より具体的には、回路は、図３に示されるアレイ１６５内の１つあるいは複数の他の抵抗性メモリセル１７０に対してトリプルサンプルセンシング法の一部を実行することにより平均基準電流値を決定することができ、選択された抵抗性メモリセル１７５内を流れる電流の値と比較することができる平均基準電流値を得ることができる場合がある。
【００３０】
図４および図５に示されるダイオード２６０は、アレイ１６５内の選択されない抵抗性メモリセル１７０に流れる望ましくない電流を低減するか、または、その電流が流れるのを防ぐことができる。望ましくない電流を低減するか、あるいは防ぐ理由は、図３の等価回路要素１８５を調べることにより理解することができる。これらの要素は、抵抗性メモリセル１７０とそれに直列に接続されるダイオード２６０とを表しており、図示のように従来の回路構成要素で実施することができ、または、同じもしくは等価な機能を実行するように構成された任意のタイプの回路構成要素で実施することができる。
【００３１】
あるデータ記憶デバイスにおいて、電圧源２２０が選択されたワード線１８０にある電圧を印加するとき、電流が、電圧源２２０から低抵抗センス経路２６２を通ってセンス増幅器２３０および回路の残りの部分に流れる。しかしながら、選択されたビット線１９０に電気的に接続される選択されない抵抗性メモリセル１７０を通って流れようとする望ましくない電流２７０は、図３の選択された抵抗性メモリセル１７５の上に示されている抵抗性メモリセル１７０内のダイオード２６０によって実質的に流れるのが阻止される。それゆえ、そのデータ記憶デバイス内の望ましくない電流２７０はダイオード２６０を用いることにより低減される。
【００３２】
図３に示されるデータ記憶デバイスの別の利点は、直列に接続されたダイオード２６０によって、選択されないメモリセル１７０の実効的なインピーダンスが増加することである。高いインピーダンスによって、センス増幅器２３０によって読み取られる電流の減衰が低減され、センサノイズが低減される。両方の効果を組み合わせることにより、直列ダイオード２６０を備えるＭＲＡＭ回路では信号対雑音比が大きくなる。
【００３３】
直列ダイオードのさらに別の効果あるいは利点は、書込み電流の均一性が改善されることである。これは、書込み動作中にＭＲＡＭアレイ内の選択されない経路の抵抗が高くなることによって達成される。
【００３４】
図６Ａ乃至図６Ｂは、ダイオード２６０を備える抵抗性メモリセル１７０を含むデータ記憶デバイスを動作させるための方法のステップを含む流れ図を示す。これらの方法は、上記のトリプルサンプルセンシング法を含み、直列ダイオード２６０を備えるＭＲＡＭメモリセル２６５とともに用ることができる。
【００３５】
図６Ａ乃至図６Ｂに示される最初のステップ２８０において、図３に示されるデバイスのようなデータ記憶デバイス内に１組のダイオード２６０が設けられる。ダイオード２６０は、アレイ１６５内の複数の抵抗性メモリセル１７０に電気的に直列に接続することができる。ＭＲＡＭメモリセル２６５とすることができる各抵抗性メモリセル１７０に、１つのダイオード２６０を接続することができる。しかしながら、全ての抵抗性メモリセル１７０をダイオード２６０に接続しなければならないわけではない。
【００３６】
ステップ２９０において、アレイ１６５内の第１の選択された抵抗性メモリセル１７５内に信号電流が流れると、その信号電流が読み取られる。その後、ステップ３００において、第１の選択された抵抗性メモリセル１７５が「０」のデータビットを含むか、「１」のデータビットを含むかを判定するために、どのような基準電流値を用いるかに関して判定を行うことができる。具体的には、外部供給源から基準電流値を得るか、選択されない抵抗性メモリセル１７０から基準電流値を得るか、または選択された抵抗性メモリセル１７５から基準電流値を得るかの選択を行うことができる。
【００３７】
基準電流値を得るために外部供給源が用いられる場合には、ステップ３１０において、最適な外部供給源から基準電流を得る。基準電流値を決定するために、選択されない抵抗性メモリセル１７０が用いられることになる場合には、ステップ３２０において、基準電流値を得るために、選択された抵抗性メモリセル１７５以外の１つあるいは複数の抵抗性メモリセル１７０がモニタされる。
【００３８】
平均基準電流値を得るために、選択された抵抗性メモリセル１７５が用いられることになる場合には、ステップ３３０において、選択された抵抗性メモリセル１７５が第１の抵抗状態にされる。言い換えると、第１の選択された抵抗性メモリセル１７５が、取り得る最も高い抵抗状態（たとえば反平行）にされることになるか、取り得る最も低い抵抗状態（たとえば平行）にされるであろう。
【００３９】
その後、ステップ３４０において、第１の選択された抵抗性メモリセル１７５が第１の抵抗状態にある間に第１の基準電流が読み取られる。その後、ステップ３５０において、選択された抵抗性メモリセル１７５が第２の抵抗状態にされ、その抵抗が第１の抵抗状態の抵抗と可能な限り対照的にされる。言い換えると、第１の抵抗状態が最も高い抵抗状態にされるように選択される場合には、第２の抵抗状態は取り得る最も低い抵抗状態にするのがよい。
【００４０】
その後、ステップ３６０において、選択された抵抗性メモリセル１７５が第２の抵抗状態にある間に第２の基準電流が読み取られる。その後、ステップ３７０において、平均基準電流値を生成するために、第１の基準電流と第２の基準電流との平均値が得られる。その時点で、ステップ３８０において、第１の選択された抵抗性メモリセルにおいて当初に検出された信号電流が、第１の選択された抵抗性メモリセル１７５、選択されない抵抗性メモリセル１７０または外部供給源のいずれかを介して上記のように見いだされた基準電流と比較される。
【００４１】
図６Ａに示される流れ図の続きである図６Ｂでは、ステップ３９０において、第１の選択された抵抗性メモリセル１７５が第１の抵抗状態にあるか、第２の抵抗状態にあるかを決定する。これは、第１の選択された抵抗性メモリセル１７５において最初に読み取られた信号電流の値と、基準電流または平均基準電流の値とを比較することにより行われる。基準電流値あるいは平均基準電流値が読み取られた電流値よりも高い場合には、第１の選択された抵抗性メモリセル１７５は「１」のデータビットを含むものとすることができる。一方、読み取られた電流値が基準電流値よりも高い場合には、第１の選択された抵抗性メモリセル１７５は「０」のデータビットを含むものとすることができる。あるいは、これらの逆とすることもできる。
【００４２】
一旦データビットの値が判定された場合は、ステップ４００において、第１の選択された抵抗性メモリセル１７５が、第１の基準電流および第２の基準電流が読み取られる前の状態に戻される。基準電流値を決定するために、外部供給源３１０または選択されないメモリセル３２０が用いられた場合には、ステップ４００は適用しないようにすることができる。
【００４３】
最後に、ステップ４１０において、第１の選択された抵抗性メモリセル１７５が配置される層とは異なる、アレイ１６５の層内に配置される第２の選択された抵抗性メモリセル１７５内を流れる信号電流が読み取られる。このオプションのステップは、図５に示されるような構成を含むデータ記憶デバイスに用いることができる。
【００４４】
上記の詳細な説明は、データ記憶デバイスの例示的な実施形態と、データ記憶デバイスを用いるための方法とを解説するためになされた。当業者には、特許請求の範囲およびその等価物から逸脱しない変更形態が明らかであろうから、以上の説明は不必要な制限を課すものではない。
【００４５】
以下においては、本発明の種々の構成要件の組み合わせからなる例示的な実施態様を示す。
１．データ記憶デバイスであって、
行および列を有する抵抗性メモリセル（１７０、１７５）のアレイ（１６５）と、
前記アレイ内の複数のメモリセル（２６５）に電気的に直列に接続される１組のダイオード（２６０）と、
前記アレイ（１６５）の前記行に沿って延在する複数のワード線（１８０、２００）と、
前記アレイ（１６５）の前記列に沿って延在する複数のビット線（１９０、２１０）と、
前記アレイ（１６５）内の第１の選択されたメモリセル（１７５）であって、該第１の選択されたメモリセル（１７５）は前記複数のワード線（１８０、２００）内の第１のワード線（１８０）と前記複数のビット線（１９０、２１０）内の第１のビット線（１９０）との間に配置される、第１の選択されたメモリセルと、
前記アレイ（１６５）に電気的に接続される回路であって、前記第１の選択されたメモリセル（１７５）に流れる信号電流をモニタすることができ、前記第１の選択されたメモリセル（１７５）が第１の抵抗状態にあるか、第２の抵抗状態にあるかを判定するために前記信号電流を平均基準電流と比較することができる、回路
とを含む、データ記憶デバイス。
２．前記抵抗性メモリセル（１７０、１７５）の前記アレイ（１６５）は磁気ランダムアクセスメモリ（ＭＲＡＭ）セル（２６５）を含む、上項１に記載のデバイス。
３．前記１組のダイオード（２６０）は薄膜ダイオードから構成される、上項１に記載のデバイス。
４．前記アレイ（１６５）内に第２の選択されたメモリセル（２６５）をさらに含み、前記第１の選択されたメモリセル（１７５）は前記アレイ（１６５）の第１の層内にあり、前記第２の選択されたメモリセル（２６５）は前記アレイ（１６５）の第２の層内にある、上項１に記載のデバイス。
５．前記回路は、前記第１の選択されたメモリセル（１７５）を前記第１の抵抗状態にし、前記第１の選択されたメモリセル（１７５）が前記第１の抵抗状態にある間に第１の基準電流を読み取り、また、前記第１の選択されたメモリセル（１７５）を前記第２の抵抗状態にし、前記第１の選択されたメモリセル（１７５）が前記第２の抵抗状態にある間に第２の基準電流を読み取り、前記平均基準電流を得るために前記第１の基準電流と前記第２の基準電流とを平均することにより、前記平均基準電流を得ることができることからなる、上項１に記載のデバイス。
６．抵抗性メモリセル（１７０、１７５）のアレイ（１６５）と、
前記アレイ（１６５）の行に沿って延在する複数のワード線（１８０、２００）と、
前記アレイ（１６５）の列に沿って延在する複数のビット線（１９０、２１０）と、
前記アレイ（１６５）内の第１の選択されたメモリセル（１７５）であって、前記第１の選択されたメモリセル（１７５）は前記複数のワード線（１８０、２００）内の第１のワード線（１８０）と前記複数のビット線（１９０、２１０）内の第１のビット線（１９０）との間に配置される、第１の選択されたメモリセルと、
前記アレイ（１６５）に電気的に接続される回路
とを含むデータ記憶デバイスにおいて、前記第１の選択されたメモリセル（１７５）の抵抗状態を読み取る方法であって、
前記アレイ（１６５）内の複数のメモリセル（１７０、１７５）に電気的に直列に接続される１組のダイオード（２６０）を設けるステップと、
前記アレイ（１６５）内の前記第１の選択されたメモリセル（１７５）に流れる信号電流を読み取るステップと、
前記信号電流を平均基準電流と比較するステップと、
前記信号電流と前記基準電流とを比較することにより、前記第１の選択されたメモリセル（１７５）が第１の抵抗状態にあるか、第２の抵抗状態にあるかを判定するステップ
とを含む、方法。
７．前記設けるステップは、１組の薄膜ダイオード（２６０）を設けるステップを含む、上項６に記載の方法。
８．前記読み取るステップは、磁気ランダムアクセスメモリ（ＭＲＡＭ）セル（２６５）を流れる信号電流を読み取るステップを含む、上項６に記載の方法。
９．前記読み取るステップは、トンネル接合（２７０）を含むＭＲＡＭメモリセル（２６５）を流れる信号電流を読み取るステップを含む、上項６に記載の方法。
１０．前記第１の選択されたメモリセル（１７５）を前記第１の抵抗状態にするステップと、
前記第１の選択されたメモリセル（１７５）が前記第１の抵抗状態にある間に第１の基準電流を読み取るステップと、
前記第１の選択されたメモリセル（１７５）を前記第２の抵抗状態にするステップと、
前記第１の選択されたメモリセル（１７５）が前記第２の抵抗状態にある間に第２の基準電流を読み取るステップと、
前記平均基準電流の値を得るために、前記第１の基準電流と前記第２の基準電流とを平均するステップ
とをさらに含む、上項６に記載の方法。
【００４６】
本発明のデータ記憶デバイスは、アレイ（１６５）をなす抵抗性メモリセル（１７０，１７５）を備える。抵抗性メモリセル（１７０，１７５）は、磁気トンネル接合と薄膜ダイオード（２６０）を含むことができる。このデバイスは、アレイ（１６５）に電気的に接続された回路であって、選択されたメモリセル（１７５）を流れる信号電流をモニタ（監視）することができる回路を含むことができる。信号電流がモニタされると、この回路は、選択されたメモリセル（１７５）が第１の抵抗状態と第２の抵抗状態のいずれにあるかを判定するために、信号電流と平均基準電流を比較することができる。また、データ記憶デバイスを動作させるための方法も開示される。
【００４７】
【発明の効果】
本発明によれば、書き込まれたデータビットを正確に読み取ることができるデータ記憶デバイスと、それを用いるための方法とを実現することができる。
【図面の簡単な説明】
【図１】従来技術によるＭＲＡＭメモリセルのアレイの平面図である。
【図２】従来技術によるＭＲＡＭメモリセルの斜視図である。
【図３】抵抗性メモリセルアレイと、アレイに電気的に接続された回路と、アレイ内の構成要素を表す等価回路と、アレイ内の電流経路とを示す平面図である。
【図４】図３に示すアレイに含めることができる抵抗性メモリセルの一実施形態の斜視図である。
【図５】積重された構成における２つの抵抗性メモリセルの斜視図である。
【図６Ａ】データ記憶デバイスからデータを読み出すために用いることができる方法の流れ図である。
【図６Ｂ】データ記憶デバイスからデータを読み出すために用いられることができる方法の流れ図である。
【符号の説明】
１６５ アレイ
１７０、１７５ 抵抗性メモリセル
１８０、２００ 第１のワード線
１９０、２１０ 第１のビット線
２６０ ダイオード
２６５ メモリセル
【発明の属する技術分野】
本発明は、データ記憶デバイスに関し、特に磁気ランダムアクセスメモリに関する。（本特許出願は、２００２年５月２２日に出願されたＦｒｅｄ Ｐｅｒｎｅｒ他による「ＥＱＵＩ−ＰＯＴＥＮＴＩＡＬ ＳＥＮＳＩＮＧ ＭＡＧＮＥＴＩＣ ＲＡＮＤＯＭ ＡＣＣＥＳＳ ＭＥＭＯＲＹ （ＭＲＡＭ） ＷＩＴＨ ＳＥＲＩＥＳ ＤＩＯＤＥＳ」と題する米国特許出願第１０／１５１，９１３号、および同じく２００２年５月２２日に出願されたＦｒｅｄ Ｐｅｒｎｅｒ他による「ＭＥＭＯＲＹ ＣＥＬＬ ＩＳＯＬＡＴＩＯＮ」と題する米国特許出願第１０／１５１，９１４号に関連する）
【０００２】
【従来の技術】
関連技術として、図１に示されるような、アレイ１０状に配置される不揮発性磁気ランダムアクセスメモリ（ＭＲＡＭ）セルが開示されている。アレイ１０は、アレイ１０の行に沿って延在する複数のワード線２０と、アレイ１０の列に沿って延在する複数のビット線３０とを含む。ワード線２０およびビット線３０は、互いに十字に交差する。それらの線が交差する場所では、ワード線２０とビット線３０との間に、それぞれが磁気トンネル接合（ＭＴＪ）５０およびシリコン接合ダイオード６０（図２に示される）を含むＭＲＡＭメモリセル４０が含まれる。
【０００３】
図２は関連技術において開示されるようなＭＲＡＭメモリセル４０の斜視図である。図２は、ワード線２０（図示せず）と接触しているｎ型シリコン層７０を示す。ｎ型シリコン層７０の上にはｐ型シリコン層８０があり、ｎ型シリコン層７０とともにシリコン接合ダイオード６０を構成する。このシリコン接合ダイオード６０に隣接して、タングステンスタッド層（ｔｕｎｇｓｔｅｎ ｓｔｕｄ ｌａｙｅｒ）９０およびテンプレート層（ｔｅｍｐｌａｔｅ ｌａｙｅｒ）１００が形成される。テンプレート層１００上には、強磁性層（ｆｅｒｒｏｍａｇｎｅｔｉｃ ｌａｙｅｒ）１１０、反強磁性層（ａｎｔｉ−ｆｅｒｒｏｍａｇｎｅｔｉｃ ｌａｙｅｒ）１２０、固定された強磁性層（ｆｉｘｅｄ ｆｅｒｒｏｍａｇｎｅｔｉｃ ｌａｙｅｒ）１３０、トンネル障壁層（ｔｕｎｎｅｌｉｎｇ ｂａｒｒｉｅｒ ｌａｙｅｒ）１４０、軟強磁性層（ｓｏｆｔ ｆｅｒｒｏｍａｇｎｅｔｉｃ ｌａｙｅｒ）１５０、及び、ビット線３０（図１に示される）との電気的接触をもたらすコンタクト層（ｃｏｎｔａｃｔ ｌａｙｅｒ）１６０とが形成される。
【０００４】
動作時に、ＭＲＡＭメモリセル４０では、データビットの書込みおよび読出しが行われる。最初に、ＭＲＡＭメモリセル４０は、平行状態としても知られる第１の抵抗状態にある場合があり、その状態では、軟強磁性層１５０は、固定された強磁性層１３０と同じ磁化の方向である第１の磁化の方向を有する。それとは異なり、ＭＲＡＭメモリセル４０は、反平行状態としても知られる第２の抵抗状態にある場合があり、その状態では、軟強磁性層１５０が、固定された強磁性層１３０の磁化の方向とは異なる第２の磁化の方向を有する。
【０００５】
アレイ１０内のＭＲＡＭメモリセル４０に書込みを行うときは、ＭＲＡＭメモリセル４０に隣接するワード線２０およびビット線３０の両方に電位が印加される。これらの電位は電流を生成し、その電流は電位が印加されているワード線２０およびビット線３０を通って流れる。これらの電流はさらに磁界を生成し、それらの磁界は、選択されたＭＲＡＭメモリセル４０に結合され、合成された磁界の大きさは、軟強磁性層１５０の磁化の方向を変えるのに十分な大きさである。それゆえ、書込みが行われるとき、結合された磁界がセル４０を第１の抵抗状態から第２の抵抗状態に変化させる場合には、ＭＲＡＭメモリセル４０において抵抗の増加が測定できる場合がある。一方、ＭＲＡＭメモリセル４０が、結合された磁界によって、第２の抵抗状態から第１の抵抗状態に変化する場合には、セル４０において抵抗の減少を測定することができるであろう。
【０００６】
言い換えると、ＭＲＡＭメモリセル４０の抵抗は、固定された強磁性層１３０と軟強磁性層１５０との相対的な磁化の方向の関数である。磁化の方向が平行であるとき、その抵抗は磁化の方向が反平行であるときよりも明確に小さい。
【０００７】
読出しステップ中、ＭＲＡＭメモリセル４０の抵抗は、ＭＲＡＭメモリセル４０内にある量の電流を流すことにより検出される。この場合、セル４０の抵抗をモニタして、ＭＲＡＭメモリセル４０が高抵抗状態にあるか、低抵抗状態にあるかを読み取ることにより、ＭＲＡＭメモリセル４０が平行状態にあるか、反平行状態にあるかを判定することができる。言い換えると、ＭＲＡＭメモリセル４０が「０」のデータビットを含むか、「１」のデータビットを含むかを判定することができる。
【０００８】
図１および図２に示したデバイス（素子または装置。以下同じ）の欠点は、通常はアレイ１０内に多数のダイオード６０とＭＲＡＭメモリセル４０が含まれ、および、ダイオード６０とＭＲＡＭメモリセル４０が厳密な抵抗値の分布を持たない場合がある、という事実である。それゆえ、あるＭＲＡＭメモリセル４０において高抵抗状態の場合の抵抗値であるものが、別のＭＲＡＭメモリセル４０では低抵抗状態の場合の抵抗値になる場合がある。厳密な抵抗値の分布を持たないため、ＭＲＡＭメモリセル４０内のデータビットが誤って読み出される場合がある。
【特許文献１】
米国特許第６，１８８，６１５Ｂ１明細書
【０００９】
【発明が解決しようとする課題】
従って、本発明の目的は、書き込まれたデータビットを正確に読み取ることができるデータ記憶デバイスと、それを用いるための方法とを提供することである。
【００１０】
【課題を解決するための手段】
本発明によるデータ記憶デバイスは、抵抗性メモリセルのアレイと、そのアレイ内の複数のメモリセルに電気的に直列に接続される１組のダイオードとを含む。複数のワード線がアレイの行に沿って延在し、複数のビット線がアレイの列に沿って延在する。アレイ内の第１の選択されたメモリセルは、複数のワード線内の第１のワード線と、複数のビット線内の第１のビット線との間に配置される。回路がアレイに電気的に接続され、第１の選択されたメモリセル内に流れる信号電流をモニタし、その信号電流と平均基準電流とを比較して、第１の選択されたメモリセルが第１の抵抗状態にあるか、第２の抵抗状態にあるかを判定することができる。
【００１１】
本発明による方法では、抵抗性メモリセルのアレイを含むデータ記憶デバイス内の第１の選択されたメモリセルの抵抗状態を読み取る。この方法は、アレイ内の複数のメモリセルに電気的に直列に接続される１組のダイオードを提供するステップと、アレイ内の第１の選択されたメモリセル内を流れる信号電流を読み取るステップと、その信号電流を平均基準電流と比較するステップと、信号電流を基準電流と比較することにより、第１の選択されたメモリセルが第１の抵抗状態にあるか、第２の抵抗状態にあるかを判定するステップとを含む。
【００１２】
【発明の実施の形態】
以下、データ記憶デバイス及び方法を、例示的な実施形態を用いて、添付の図面を参照しつつ説明する。なお、同じ番号は同じまたは同等の要素を示す。
【００１３】
図３は、抵抗性メモリセル１７０のアレイ１６５を示す。アレイ１６５は１つの選択されたワード線１８０と、１つの選択されたビット線１９０と、選択されたワード線１８０と選択されたビット線１９０との交点に配置される１つの選択された抵抗性メモリセル１７５とを含む。またアレイ１６５は、多数の選択されないワード線２００と、多数の選択されないビット線２１０と、ワード線１８０、２００とビット線１９０、２１０との交点に配置される複数の選択されない抵抗性メモリセル１７０とを含む。
【００１４】
また図３は、アレイ１６５に電気的に接続される回路も示す。図示されている回路は、選択されたワード線１８０に電気的に接続される電圧源２２０を含む。また、図示されている回路は、選択されたビット線１９０に電気的に接続されるセンス増幅器２３０と、センス増幅器２３０に電気的に接続されるトリプルサンプル（ＴＳ）カウンタ（ｔｒｉｐｌｅ ｓａｍｐｌｅ ｃｏｕｎｔｅｒ）２４０とを含む。トリプルサンプルカウンタ２４０は出力信号２５０を出力することができる。
【００１５】
図４は、図３に示したアレイ１６５において用いられる場合がある１つの実現可能な抵抗性メモリセル１７０の構成を示す。ダイオード２６０が図４の底部に示されており、ＭＲＡＭメモリセル２６５がダイオード２６０に隣接して示される。ＭＲＡＭメモリセル２６５とダイオード２６０はいずれも、ワード線１８０、２００とビット線１９０、２１０との間に配置することができる。さらにダイオード２６０とＭＲＡＭメモリセル２６５を互いに電気的に直列に接続することができる。
【００１６】
ダイオード２６０は当該技術分野において知られている任意の材料から形成される薄膜ダイオードとすることができ、当該技術分野において知られている任意の幾何学的形状をとることができる。ＭＲＡＭメモリセル２６５は、図４に示す、固定された強磁性層１３０と、トンネル接合２７０と、軟強磁性層１５０とを含むことができる。さらに、ＭＲＡＭメモリセル２６５は、図３に示した層のうちの任意の層と、ＭＲＡＭメモリセル２６５とともに、あるいはその一部として用いることが当業者に知られている任意の追加的な層とを含むことができる。
【００１７】
図５は、データ記憶デバイスの一形態を示しており、２つの抵抗性メモリセル１７０が互いに積重され、抵抗性メモリセル１７０はいずれもＭＲＡＭメモリセル２６５である。図５の下側に示されるＭＲＡＭメモリセル２６５は、下側のビット線２１０とワード線２００によって囲まれている。ワード線２００上には、ダイオード２６０を備えた第２のＭＲＡＭメモリセル２６５が配置される。第２のＭＲＡＭメモリセル２６５は上側のビット線２１０によって覆われている。図５の下側ＭＲＡＭメモリセル２６５を、図３に示したアレイ１６５の第１の層内に配置することができ、第２のＭＲＡＭメモリセル２６５を、第１の層上に積重される第２の層内に配置することができる。図５に示すようにメモリセルを積重することにより、データ記憶デバイスのデータ記憶密度を増加させることができる。ＭＲＡＭメモリセル２６５が図５に示されているが、他のタイプの抵抗性メモリセル１７０をデータ記憶デバイスに用いることもできる。また、３つ以上のセル１７０を積重することもできる。
【００１８】
図３に示した回路は、Ｐｅｒｎｅｒ他に付与された米国特許第６，１８８，６１５Ｂ１（‘６１５特許）に、追加の構成要素とともに記載されている。‘６１５特許の内容全体を参照により本明細書に組み込む。図３に示したデータ記憶デバイスに特に関連する回路構成要素は、‘６１５特許に開示された任意の、または全ての回路構成要素がアレイ１６５とともに用いられる場合があるという了解の下で、本明細書において説明されるであろう。
【００１９】
動作時に、図３に示されるデータ記憶デバイスは、電圧源２２０を用いて、選択されたワード線１８０に電圧を印加する（あるいは選択されたワード線を接地する）ことができる。センス増幅器２３０を用いて、選択されたビット線１９０にさらに別の電圧を印加するか、または選択されたビット線を接地することができる。図３において下側のワード線および最も左側のビット線が選択されるが、任意のビット線およびワード線を選択することができ、抵抗性メモリセル１７０の任意のメモリセルが、選択される抵抗性メモリセル１７５になることができる。さらに、図３には９個の抵抗性メモリセル１７０のみが示されているが、データ記憶デバイスにおいて用いられることができる抵抗性メモリセル１７０の数には制限はない。
【００２０】
選択された抵抗性メモリセル１７５は、それがＭＲＡＭメモリセル２６５である場合には、回路から、ＭＲＡＭメモリセル２６５に接続される選択されたワード線１８０および選択されたビット線１９０内に電流を流すことにより、その回路を用いて書込みを行うことができる。選択されたワード線１８０および選択されたビット線１９０内の電流によってそれぞれ生成された磁界は、軟強磁性層１５０内に結合される。結合された磁界の和が閾値よりも大きくなると、軟強磁性層１５０内の磁界の方向を、第１の磁化の方向から第２の磁化の方向に変更することができる。この変更によって、セルの抵抗も第１の抵抗状態から第２の抵抗状態に変化する。言い換えると、その回路は、選択されたワード線１８０および選択されたビット線１９０対して、選択された抵抗性メモリセル１７５を第１の抵抗状態から第２の抵抗状態に変化させるだけの十分な電流あるいはエネルギーを加えることができる。
【００２１】
また、全ての抵抗性メモリセル１７０、１７５に同時に書込みを行いたい場合には、外部磁界を用いることができる。たとえば、アレイ１６５の初期設定中に、強い外部磁界を用いて、軟強磁性層の磁化の向きを設定することができる。
【００２２】
データ記憶デバイスの抵抗性メモリセル１７０に電気的に接続される回路は、選択された抵抗性メモリセル１７５内に流れる信号電流の値をモニタすることができる。この場合、選択された抵抗性メモリセル１７５が第１の抵抗状態にあるか、第２の抵抗状態にあるかを判定するために、その信号電流値を平均基準電流値と比較することができる。これは、トリプルサンプルカウンタ２４０およびトリプルサンプルセンシング法を用いることにより達成することができる。
【００２３】
トリプルサンプルセンシング法によれば、信号電流値を得た後に、その回路は、選択された抵抗性メモリセル１７５を、最小の抵抗状態あるいは取り得る最も大きな抵抗状態のような既知の第１の抵抗状態にすることにより、平均基準電流の値を得る。これは、軟強磁性層１５０の磁化の方向を、固定された強磁性層１３０の磁化の方向に概ね平行かまたは反平行になるように変更することにより行うことができる。その後、回路は、選択された抵抗性メモリセル１７５が既知の第１の抵抗状態にある間に、その選択された抵抗性メモリセル１７５に流れる第１の基準電流の値を記録する。
【００２４】
その後、回路は、選択された抵抗性メモリセル１７５を、第１の抵抗状態の抵抗と可能な限り対照的な第２の既知の抵抗状態にする。たとえば、第１の抵抗状態が最小の抵抗を有するように選択される場合には、第２の抵抗状態は取り得る最も大きな抵抗を与えるように選択することができる。回路は、選択された抵抗性メモリセル１７５が第２の抵抗状態にある間に、その選択された抵抗性メモリセル１７５に流れる第２の基準電流の値を読み取ることができる。
【００２５】
この時点で、回路は、第１の基準電流の値と第２の基準電流の値とを平均して、平均基準電流値を得る。その後、初めにモニタされた信号電流値が平均基準電流値と比較され、選択された抵抗性メモリセル１７５が「０」のデータビットを格納したか、「１」のデータビットを格納したかを判定する。
【００２６】
上述した種々の電流のセンシング（検出または読み取り）は、センス増幅器２３０を用いて実行することができ、トリプルサンプルカウンタ２４０を用いて記録することができ、出力信号２５０として出力することができる。いくつかの場合において、回路がより高次のデータビットの特有の抵抗を区別できる限り、「２」や「３」のようなより高次のデータビットをデータ記憶デバイスに格納することもできる。
【００２７】
一旦、平均基準電流値が決定され、当初にモニタされた信号電流値と比較されると、回路は、選択された抵抗性メモリセル１７５を、当初にモニタされた信号電流値を出力した状態に戻すことができる。これは実際には、選択された抵抗性メモリセル１７５を、トリプルサンプルセンシング法を用いて平均基準電流値が決定される前の状態に戻す。
【００２８】
データ記憶デバイスの別の実施形態では、回路は、外部の供給源から平均基準電流値を得ることができる。その後、平均基準電流値を信号電流値と比較して、選択された抵抗性メモリセル１７５が第１の抵抗状態にあるか、第２の抵抗状態にあるかを判定することができる。
【００２９】
さらに別の実施形態によれば、回路は、選択された抵抗性メモリセル１７５以外の抵抗性メモリセル１７０をモニタすることにより平均基準電流値を得ることができる。より具体的には、回路は、図３に示されるアレイ１６５内の１つあるいは複数の他の抵抗性メモリセル１７０に対してトリプルサンプルセンシング法の一部を実行することにより平均基準電流値を決定することができ、選択された抵抗性メモリセル１７５内を流れる電流の値と比較することができる平均基準電流値を得ることができる場合がある。
【００３０】
図４および図５に示されるダイオード２６０は、アレイ１６５内の選択されない抵抗性メモリセル１７０に流れる望ましくない電流を低減するか、または、その電流が流れるのを防ぐことができる。望ましくない電流を低減するか、あるいは防ぐ理由は、図３の等価回路要素１８５を調べることにより理解することができる。これらの要素は、抵抗性メモリセル１７０とそれに直列に接続されるダイオード２６０とを表しており、図示のように従来の回路構成要素で実施することができ、または、同じもしくは等価な機能を実行するように構成された任意のタイプの回路構成要素で実施することができる。
【００３１】
あるデータ記憶デバイスにおいて、電圧源２２０が選択されたワード線１８０にある電圧を印加するとき、電流が、電圧源２２０から低抵抗センス経路２６２を通ってセンス増幅器２３０および回路の残りの部分に流れる。しかしながら、選択されたビット線１９０に電気的に接続される選択されない抵抗性メモリセル１７０を通って流れようとする望ましくない電流２７０は、図３の選択された抵抗性メモリセル１７５の上に示されている抵抗性メモリセル１７０内のダイオード２６０によって実質的に流れるのが阻止される。それゆえ、そのデータ記憶デバイス内の望ましくない電流２７０はダイオード２６０を用いることにより低減される。
【００３２】
図３に示されるデータ記憶デバイスの別の利点は、直列に接続されたダイオード２６０によって、選択されないメモリセル１７０の実効的なインピーダンスが増加することである。高いインピーダンスによって、センス増幅器２３０によって読み取られる電流の減衰が低減され、センサノイズが低減される。両方の効果を組み合わせることにより、直列ダイオード２６０を備えるＭＲＡＭ回路では信号対雑音比が大きくなる。
【００３３】
直列ダイオードのさらに別の効果あるいは利点は、書込み電流の均一性が改善されることである。これは、書込み動作中にＭＲＡＭアレイ内の選択されない経路の抵抗が高くなることによって達成される。
【００３４】
図６Ａ乃至図６Ｂは、ダイオード２６０を備える抵抗性メモリセル１７０を含むデータ記憶デバイスを動作させるための方法のステップを含む流れ図を示す。これらの方法は、上記のトリプルサンプルセンシング法を含み、直列ダイオード２６０を備えるＭＲＡＭメモリセル２６５とともに用ることができる。
【００３５】
図６Ａ乃至図６Ｂに示される最初のステップ２８０において、図３に示されるデバイスのようなデータ記憶デバイス内に１組のダイオード２６０が設けられる。ダイオード２６０は、アレイ１６５内の複数の抵抗性メモリセル１７０に電気的に直列に接続することができる。ＭＲＡＭメモリセル２６５とすることができる各抵抗性メモリセル１７０に、１つのダイオード２６０を接続することができる。しかしながら、全ての抵抗性メモリセル１７０をダイオード２６０に接続しなければならないわけではない。
【００３６】
ステップ２９０において、アレイ１６５内の第１の選択された抵抗性メモリセル１７５内に信号電流が流れると、その信号電流が読み取られる。その後、ステップ３００において、第１の選択された抵抗性メモリセル１７５が「０」のデータビットを含むか、「１」のデータビットを含むかを判定するために、どのような基準電流値を用いるかに関して判定を行うことができる。具体的には、外部供給源から基準電流値を得るか、選択されない抵抗性メモリセル１７０から基準電流値を得るか、または選択された抵抗性メモリセル１７５から基準電流値を得るかの選択を行うことができる。
【００３７】
基準電流値を得るために外部供給源が用いられる場合には、ステップ３１０において、最適な外部供給源から基準電流を得る。基準電流値を決定するために、選択されない抵抗性メモリセル１７０が用いられることになる場合には、ステップ３２０において、基準電流値を得るために、選択された抵抗性メモリセル１７５以外の１つあるいは複数の抵抗性メモリセル１７０がモニタされる。
【００３８】
平均基準電流値を得るために、選択された抵抗性メモリセル１７５が用いられることになる場合には、ステップ３３０において、選択された抵抗性メモリセル１７５が第１の抵抗状態にされる。言い換えると、第１の選択された抵抗性メモリセル１７５が、取り得る最も高い抵抗状態（たとえば反平行）にされることになるか、取り得る最も低い抵抗状態（たとえば平行）にされるであろう。
【００３９】
その後、ステップ３４０において、第１の選択された抵抗性メモリセル１７５が第１の抵抗状態にある間に第１の基準電流が読み取られる。その後、ステップ３５０において、選択された抵抗性メモリセル１７５が第２の抵抗状態にされ、その抵抗が第１の抵抗状態の抵抗と可能な限り対照的にされる。言い換えると、第１の抵抗状態が最も高い抵抗状態にされるように選択される場合には、第２の抵抗状態は取り得る最も低い抵抗状態にするのがよい。
【００４０】
その後、ステップ３６０において、選択された抵抗性メモリセル１７５が第２の抵抗状態にある間に第２の基準電流が読み取られる。その後、ステップ３７０において、平均基準電流値を生成するために、第１の基準電流と第２の基準電流との平均値が得られる。その時点で、ステップ３８０において、第１の選択された抵抗性メモリセルにおいて当初に検出された信号電流が、第１の選択された抵抗性メモリセル１７５、選択されない抵抗性メモリセル１７０または外部供給源のいずれかを介して上記のように見いだされた基準電流と比較される。
【００４１】
図６Ａに示される流れ図の続きである図６Ｂでは、ステップ３９０において、第１の選択された抵抗性メモリセル１７５が第１の抵抗状態にあるか、第２の抵抗状態にあるかを決定する。これは、第１の選択された抵抗性メモリセル１７５において最初に読み取られた信号電流の値と、基準電流または平均基準電流の値とを比較することにより行われる。基準電流値あるいは平均基準電流値が読み取られた電流値よりも高い場合には、第１の選択された抵抗性メモリセル１７５は「１」のデータビットを含むものとすることができる。一方、読み取られた電流値が基準電流値よりも高い場合には、第１の選択された抵抗性メモリセル１７５は「０」のデータビットを含むものとすることができる。あるいは、これらの逆とすることもできる。
【００４２】
一旦データビットの値が判定された場合は、ステップ４００において、第１の選択された抵抗性メモリセル１７５が、第１の基準電流および第２の基準電流が読み取られる前の状態に戻される。基準電流値を決定するために、外部供給源３１０または選択されないメモリセル３２０が用いられた場合には、ステップ４００は適用しないようにすることができる。
【００４３】
最後に、ステップ４１０において、第１の選択された抵抗性メモリセル１７５が配置される層とは異なる、アレイ１６５の層内に配置される第２の選択された抵抗性メモリセル１７５内を流れる信号電流が読み取られる。このオプションのステップは、図５に示されるような構成を含むデータ記憶デバイスに用いることができる。
【００４４】
上記の詳細な説明は、データ記憶デバイスの例示的な実施形態と、データ記憶デバイスを用いるための方法とを解説するためになされた。当業者には、特許請求の範囲およびその等価物から逸脱しない変更形態が明らかであろうから、以上の説明は不必要な制限を課すものではない。
【００４５】
以下においては、本発明の種々の構成要件の組み合わせからなる例示的な実施態様を示す。
１．データ記憶デバイスであって、
行および列を有する抵抗性メモリセル（１７０、１７５）のアレイ（１６５）と、
前記アレイ内の複数のメモリセル（２６５）に電気的に直列に接続される１組のダイオード（２６０）と、
前記アレイ（１６５）の前記行に沿って延在する複数のワード線（１８０、２００）と、
前記アレイ（１６５）の前記列に沿って延在する複数のビット線（１９０、２１０）と、
前記アレイ（１６５）内の第１の選択されたメモリセル（１７５）であって、該第１の選択されたメモリセル（１７５）は前記複数のワード線（１８０、２００）内の第１のワード線（１８０）と前記複数のビット線（１９０、２１０）内の第１のビット線（１９０）との間に配置される、第１の選択されたメモリセルと、
前記アレイ（１６５）に電気的に接続される回路であって、前記第１の選択されたメモリセル（１７５）に流れる信号電流をモニタすることができ、前記第１の選択されたメモリセル（１７５）が第１の抵抗状態にあるか、第２の抵抗状態にあるかを判定するために前記信号電流を平均基準電流と比較することができる、回路
とを含む、データ記憶デバイス。
２．前記抵抗性メモリセル（１７０、１７５）の前記アレイ（１６５）は磁気ランダムアクセスメモリ（ＭＲＡＭ）セル（２６５）を含む、上項１に記載のデバイス。
３．前記１組のダイオード（２６０）は薄膜ダイオードから構成される、上項１に記載のデバイス。
４．前記アレイ（１６５）内に第２の選択されたメモリセル（２６５）をさらに含み、前記第１の選択されたメモリセル（１７５）は前記アレイ（１６５）の第１の層内にあり、前記第２の選択されたメモリセル（２６５）は前記アレイ（１６５）の第２の層内にある、上項１に記載のデバイス。
５．前記回路は、前記第１の選択されたメモリセル（１７５）を前記第１の抵抗状態にし、前記第１の選択されたメモリセル（１７５）が前記第１の抵抗状態にある間に第１の基準電流を読み取り、また、前記第１の選択されたメモリセル（１７５）を前記第２の抵抗状態にし、前記第１の選択されたメモリセル（１７５）が前記第２の抵抗状態にある間に第２の基準電流を読み取り、前記平均基準電流を得るために前記第１の基準電流と前記第２の基準電流とを平均することにより、前記平均基準電流を得ることができることからなる、上項１に記載のデバイス。
６．抵抗性メモリセル（１７０、１７５）のアレイ（１６５）と、
前記アレイ（１６５）の行に沿って延在する複数のワード線（１８０、２００）と、
前記アレイ（１６５）の列に沿って延在する複数のビット線（１９０、２１０）と、
前記アレイ（１６５）内の第１の選択されたメモリセル（１７５）であって、前記第１の選択されたメモリセル（１７５）は前記複数のワード線（１８０、２００）内の第１のワード線（１８０）と前記複数のビット線（１９０、２１０）内の第１のビット線（１９０）との間に配置される、第１の選択されたメモリセルと、
前記アレイ（１６５）に電気的に接続される回路
とを含むデータ記憶デバイスにおいて、前記第１の選択されたメモリセル（１７５）の抵抗状態を読み取る方法であって、
前記アレイ（１６５）内の複数のメモリセル（１７０、１７５）に電気的に直列に接続される１組のダイオード（２６０）を設けるステップと、
前記アレイ（１６５）内の前記第１の選択されたメモリセル（１７５）に流れる信号電流を読み取るステップと、
前記信号電流を平均基準電流と比較するステップと、
前記信号電流と前記基準電流とを比較することにより、前記第１の選択されたメモリセル（１７５）が第１の抵抗状態にあるか、第２の抵抗状態にあるかを判定するステップ
とを含む、方法。
７．前記設けるステップは、１組の薄膜ダイオード（２６０）を設けるステップを含む、上項６に記載の方法。
８．前記読み取るステップは、磁気ランダムアクセスメモリ（ＭＲＡＭ）セル（２６５）を流れる信号電流を読み取るステップを含む、上項６に記載の方法。
９．前記読み取るステップは、トンネル接合（２７０）を含むＭＲＡＭメモリセル（２６５）を流れる信号電流を読み取るステップを含む、上項６に記載の方法。
１０．前記第１の選択されたメモリセル（１７５）を前記第１の抵抗状態にするステップと、
前記第１の選択されたメモリセル（１７５）が前記第１の抵抗状態にある間に第１の基準電流を読み取るステップと、
前記第１の選択されたメモリセル（１７５）を前記第２の抵抗状態にするステップと、
前記第１の選択されたメモリセル（１７５）が前記第２の抵抗状態にある間に第２の基準電流を読み取るステップと、
前記平均基準電流の値を得るために、前記第１の基準電流と前記第２の基準電流とを平均するステップ
とをさらに含む、上項６に記載の方法。
【００４６】
本発明のデータ記憶デバイスは、アレイ（１６５）をなす抵抗性メモリセル（１７０，１７５）を備える。抵抗性メモリセル（１７０，１７５）は、磁気トンネル接合と薄膜ダイオード（２６０）を含むことができる。このデバイスは、アレイ（１６５）に電気的に接続された回路であって、選択されたメモリセル（１７５）を流れる信号電流をモニタ（監視）することができる回路を含むことができる。信号電流がモニタされると、この回路は、選択されたメモリセル（１７５）が第１の抵抗状態と第２の抵抗状態のいずれにあるかを判定するために、信号電流と平均基準電流を比較することができる。また、データ記憶デバイスを動作させるための方法も開示される。
【００４７】
【発明の効果】
本発明によれば、書き込まれたデータビットを正確に読み取ることができるデータ記憶デバイスと、それを用いるための方法とを実現することができる。
【図面の簡単な説明】
【図１】従来技術によるＭＲＡＭメモリセルのアレイの平面図である。
【図２】従来技術によるＭＲＡＭメモリセルの斜視図である。
【図３】抵抗性メモリセルアレイと、アレイに電気的に接続された回路と、アレイ内の構成要素を表す等価回路と、アレイ内の電流経路とを示す平面図である。
【図４】図３に示すアレイに含めることができる抵抗性メモリセルの一実施形態の斜視図である。
【図５】積重された構成における２つの抵抗性メモリセルの斜視図である。
【図６Ａ】データ記憶デバイスからデータを読み出すために用いることができる方法の流れ図である。
【図６Ｂ】データ記憶デバイスからデータを読み出すために用いられることができる方法の流れ図である。
【符号の説明】
１６５ アレイ
１７０、１７５ 抵抗性メモリセル
１８０、２００ 第１のワード線
１９０、２１０ 第１のビット線
２６０ ダイオード
２６５ メモリセル
Claims (10)
- データ記憶デバイスであって、
行および列を有する抵抗性メモリセル（１７０、１７５）のアレイ（１６５）と、
前記アレイ内の複数のメモリセル（２６５）に電気的に直列に接続される１組のダイオード（２６０）と、
前記アレイ（１６５）の前記行に沿って延在する複数のワード線（１８０、２００）と、
前記アレイ（１６５）の前記列に沿って延在する複数のビット線（１９０、２１０）と、
前記アレイ（１６５）内の第１の選択されたメモリセル（１７５）であって、該第１の選択されたメモリセル（１７５）は前記複数のワード線（１８０、２００）内の第１のワード線（１８０）と前記複数のビット線（１９０、２１０）内の第１のビット線（１９０）との間に配置される、第１の選択されたメモリセルと、
前記アレイ（１６５）に電気的に接続される回路であって、前記第１の選択されたメモリセル（１７５）に流れる信号電流をモニタすることができ、前記第１の選択されたメモリセル（１７５）が第１の抵抗状態にあるか、第２の抵抗状態にあるかを判定するために前記信号電流を平均基準電流と比較することができる、回路
とを含む、データ記憶デバイス。 - 前記抵抗性メモリセル（１７０、１７５）の前記アレイ（１６５）は磁気ランダムアクセスメモリ（ＭＲＡＭ）セル（２６５）を含む、請求項１に記載のデバイス。
- 前記１組のダイオード（２６０）は薄膜ダイオードから構成される、請求項１に記載のデバイス。
- 前記アレイ（１６５）内に第２の選択されたメモリセル（２６５）をさらに含み、前記第１の選択されたメモリセル（１７５）は前記アレイ（１６５）の第１の層内にあり、前記第２の選択されたメモリセル（２６５）は前記アレイ（１６５）の第２の層内にある、請求項１に記載のデバイス。
- 前記回路は、前記第１の選択されたメモリセル（１７５）を前記第１の抵抗状態にし、前記第１の選択されたメモリセル（１７５）が前記第１の抵抗状態にある間に第１の基準電流を読み取り、また、前記第１の選択されたメモリセル（１７５）を前記第２の抵抗状態にし、前記第１の選択されたメモリセル（１７５）が前記第２の抵抗状態にある間に第２の基準電流を読み取り、前記平均基準電流を得るために前記第１の基準電流と前記第２の基準電流とを平均することにより、前記平均基準電流を得ることができることからなる、請求項１に記載のデバイス。
- 抵抗性メモリセル（１７０、１７５）のアレイ（１６５）と、
前記アレイ（１６５）の行に沿って延在する複数のワード線（１８０、２００）と、
前記アレイ（１６５）の列に沿って延在する複数のビット線（１９０、２１０）と、
前記アレイ（１６５）内の第１の選択されたメモリセル（１７５）であって、前記第１の選択されたメモリセル（１７５）は前記複数のワード線（１８０、２００）内の第１のワード線（１８０）と前記複数のビット線（１９０、２１０）内の第１のビット線（１９０）との間に配置される、第１の選択されたメモリセルと、
前記アレイ（１６５）に電気的に接続される回路
とを含むデータ記憶デバイスにおいて、前記第１の選択されたメモリセル（１７５）の抵抗状態を読み取る方法であって、
前記アレイ（１６５）内の複数のメモリセル（１７０、１７５）に電気的に直列に接続される１組のダイオード（２６０）を設けるステップと、
前記アレイ（１６５）内の前記第１の選択されたメモリセル（１７５）に流れる信号電流を読み取るステップと、
前記信号電流を平均基準電流と比較するステップと、
前記信号電流と前記基準電流とを比較することにより、前記第１の選択されたメモリセル（１７５）が第１の抵抗状態にあるか、第２の抵抗状態にあるかを判定するステップ
とを含む、方法。 - 前記設けるステップは、１組の薄膜ダイオード（２６０）を設けるステップを含む、請求項６に記載の方法。
- 前記読み取るステップは、磁気ランダムアクセスメモリ（ＭＲＡＭ）セル（２６５）を流れる信号電流を読み取るステップを含む、請求項６に記載の方法。
- 前記読み取るステップは、トンネル接合（２７０）を含むＭＲＡＭメモリセル（２６５）を流れる信号電流を読み取るステップを含む、請求項６に記載の方法。
- 前記第１の選択されたメモリセル（１７５）を前記第１の抵抗状態にするステップと、
前記第１の選択されたメモリセル（１７５）が前記第１の抵抗状態にある間に第１の基準電流を読み取るステップと、
前記第１の選択されたメモリセル（１７５）を前記第２の抵抗状態にするステップと、
前記第１の選択されたメモリセル（１７５）が前記第２の抵抗状態にある間に第２の基準電流を読み取るステップと、
前記平均基準電流の値を得るために、前記第１の基準電流と前記第２の基準電流とを平均するステップ
とをさらに含む、請求項６に記載の方法。
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US10/151,915 US6757188B2 (en) | 2002-05-22 | 2002-05-22 | Triple sample sensing for magnetic random access memory (MRAM) with series diodes |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2004005972A true JP2004005972A (ja) | 2004-01-08 |
| JP2004005972A5 JP2004005972A5 (ja) | 2006-06-29 |
Family
ID=29548410
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2003137360A Pending JP2004005972A (ja) | 2002-05-22 | 2003-05-15 | 直列ダイオードを備える磁気ランダムアクセスメモリ（ｍｒａｍ）のためのトリプルサンプルセンシング |
Country Status (6)
| Country | Link |
|---|---|
| US (2) | US6757188B2 (ja) |
| EP (1) | EP1369875A1 (ja) |
| JP (1) | JP2004005972A (ja) |
| KR (1) | KR20030091712A (ja) |
| CN (1) | CN1459792A (ja) |
| TW (1) | TW200307285A (ja) |
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- 2002-12-17 TW TW091136378A patent/TW200307285A/zh unknown
-
2003
- 2003-03-24 CN CN03108328A patent/CN1459792A/zh active Pending
- 2003-05-15 JP JP2003137360A patent/JP2004005972A/ja active Pending
- 2003-05-19 EP EP03253109A patent/EP1369875A1/en not_active Withdrawn
- 2003-05-21 KR KR10-2003-0032168A patent/KR20030091712A/ko not_active Application Discontinuation
- 2003-10-30 US US10/696,826 patent/US6873544B2/en not_active Expired - Lifetime
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7755931B2 (en) | 2005-08-02 | 2010-07-13 | Nec Corporation | Magnetic random access memory and operation method thereof |
| US8089803B2 (en) | 2005-10-03 | 2012-01-03 | Nec Corporation | Magnetic random access memory and operating method of the same |
| JP2022060149A (ja) * | 2020-10-02 | 2022-04-14 | サンディスク テクノロジーズ エルエルシー | 反転されたｍｒａｍ素子の垂直配向を有する改善されたｍｒａｍクロスポイントメモリ |
Also Published As
| Publication number | Publication date |
|---|---|
| US20040090841A1 (en) | 2004-05-13 |
| TW200307285A (en) | 2003-12-01 |
| US6757188B2 (en) | 2004-06-29 |
| KR20030091712A (ko) | 2003-12-03 |
| US20030218902A1 (en) | 2003-11-27 |
| US6873544B2 (en) | 2005-03-29 |
| CN1459792A (zh) | 2003-12-03 |
| EP1369875A1 (en) | 2003-12-10 |
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