JP4700259B2 - 共通の導線を共有する一対の磁気ビットを有するメモリ素子アレイ - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は抵抗性メモリセルアレイの分野に関する。より詳細には、本発明は、アレイ密度を高めるために、共通の導線を共有するメモリビット対を有するメモリアレイに関する。
【０００２】
【従来の技術】
抵抗性ランダムアクセスメモリ（ＲＡＭ）は、セルの上下の直交する方向に走る導体からなる２つのメッシュ間に挟まれる、離隔して配置されるメモリセルの平坦な行列からなる交点タイプのメモリアレイである。一例は、図１に示される抵抗性ＲＡＭアレイ１０である。第１の方向に走る行導体１２はワード線と呼ばれ、一般に第１の方向に垂直な第２の方向に延在する列導体１４はビット線と呼ばれる。メモリセル１６は通常、ワード線１２と交差するビット線１４とに接続されるように、正方形あるいは長方形のアレイに配列される。
【０００３】
抵抗性ＲＡＭアレイでは、各メモリセルの各抵抗は２つ以上の状態を有し、メモリセル内のデータはセルの抵抗状態の関数である。抵抗性メモリセルは１つあるいは複数の磁性層、ヒューズまたはアンチヒューズ、あるいは素子の公称抵抗の大きさに影響を及ぼすことにより情報を格納または生成する任意の素子を含む場合がある。抵抗性ＲＡＭアレイにおいて用いられる他のタイプの抵抗性素子には、リードオンリーメモリの一部としてのポリシリコン抵抗、あるいは書換え可能メモリ素子としての相変化材料が含まれる。
【０００４】
１つのタイプの抵抗性ランダムアクセスメモリが磁気ランダムアクセスメモリ（ＭＲＡＭ）であり、各メモリセルが、絶縁層によって分離される複数の磁性層から形成される。１つの磁性層はピン止め層と呼ばれ、対象の範囲内の磁界がかけられても磁気の向きが回転しないように固定される。別の磁性層はセンス層と呼ばれ、磁気の向きが、ピン止め層の状態に一致する状態と、ピン止め層の状態と一致しない状態との間で変化することができる。絶縁性トンネル障壁層は、磁気ピン止め層と磁気センス層との間に挟まれる。この絶縁性トンネル障壁層によって、センス層とピン止め層との間に、量子力学的トンネル現象が生じるようになる。トンネル現象は電子スピン依存性であり、メモリセルの抵抗を生じ、センス層およびピン止め層の磁化の相対的な向きの関数である。センス層の２つの状態の場合の接合抵抗の変化は、メモリセルに格納されるデータを決定する。２００１年１月２日にＢｒｕｇ等に付与された下記特許文献１には、そのような磁気メモリセルが開示されている。
【０００５】
図２を参照すると、ＭＲＡＭメモリセルが示される。メモリユニット１６は、３層メモリセル２０として示される。各セル２０では、セル２０の磁気センス層２２の向きにしたがって１ビットの情報が格納される。通常、セル２０は論理状態「１」および「０」に対応する２つの安定した磁気状態を有する。センス層２２上の双方向矢印１５は、このバイナリ状態の能力を示す。セル２０内のピン止め層２４は、薄い絶縁体２６によってセンス層から分離される。ピン止め層２４は、層２４上の一方向の矢印１７によって示されるように、固定された磁気の向きを有する。センス層２２の磁気状態がピン止め層２４の磁化の向きと同じ方向に向けられるとき、セルの磁化は「平行」と呼ばれる。同様に、センス層２２の磁気状態がピン止め層２４の磁化の向きと反対の方向に向けられるとき、そのセルの磁化は「反平行」と呼ばれる。これらの向きは、それぞれ低抵抗状態と高抵抗状態とに対応する。
【０００６】
選択されたメモリセル２０の磁気状態は、選択されたメモリセルを横切るワード線１２およびビット線１４に電流を流すことにより変更されることができる。その電流は、２つの直交する磁界を生成し、それらが組み合わされるとき、選択されたメモリセル２０の磁気の向きが平行状態と反平行状態との間で切り替えられることになる。他の選択されないメモリセルは、選択されないメモリセルを横切るワード線あるいはビット線のいずれか一方からの磁界のみを受ける。一つのの磁界は選択されないセルの磁気の向きを変更するほど強くはないので、それらのセルはその磁気の向きを保持する。
【０００７】
図３を参照すると、ＭＲＡＭメモリアレイ３０が示される。センス増幅器３２が選択されたメモリセル３６のビット線３４に接続される。電圧Ｖｒが選択されたメモリセル３６のワード線３８に印加され、センス増幅器３２は、セル３６のビット線３４に電圧を印加する。センス増幅器３２は、メモリセル３６の状態を反映する増幅された出力３９を与える。同じビット線電圧が、全てのビット線３４に印加され、選択されない行上の全てのセルを実効的にゼロ電位にバイアスする。この動作は互いからビット線電流を分離し、漏れ電流の大部分を実効的に遮断する。そうでなければ、二次的な経路を通って漏れ電流が流れることになり、選択されたメモリセルの読取り機能に誤りを生じる恐れがある。
【０００８】
全てのメモリアレイに関連するいくつかの課題には、構造を簡略化することが必要なこと、メモリ記憶密度を向上させることが望ましいこと、アレイ内の導線を削減することが必要なことである。ＭＲＡＭメモリアレイは、現時点で知られている最も簡単な記憶セルのうちの１つであるという点で第１の課題に非常に良好に対処する。メモリ記憶密度を向上させるための能力は通常、アレイ内の各セルのサイズを縮小することにより達成されている。導線の削減は、行および列に配列されるセルの数によって制限されている。
【０００９】
【特許文献１】
米国特許第６，１６９，６８６号
【００１０】
【発明が解決しようとする課題】
したがって、本発明の目的は、何よりも先にセルの寸法を縮小することなく、アレイ密度を向上させるための解決手法を提供することである。さらに本発明の別の目的は、２つのセル対で共通の経路を共有することにより、導体経路を削減するための解決手法を提供することである。
【００１１】
【課題を解決するための手段】
本発明によれば、複数のメモリアレイプレーンを有するデータ記憶装置が開示される。データ記憶装置は、複数の磁気抵抗交点メモリセルの第１のアレイプレーンと、前記第１のアレイプレーンに平行な、複数の磁気抵抗性交点メモリセルの第２のアレイプレーンと、メモリセルの前記第１のアレイプレーンと前記第２のアレイプレーンとの間で共有される複数の導電性のワード線と、それぞれ前記第１のアレイプレーン内の１つのメモリセルを当該第１のアレイプレーン内の別の少なくとも１つのメモリセルに接続する、複数の第１のビット線と、それぞれ前記第２のアレイプレーン内の１つのメモリセルを当該第２のアレイプレーン内の別の少なくとも１つのメモリセルに接続する、複数の第２のビット線と、前記ワード線にアノード側が接続されるように、選択された前記ワード線に前記第１のアレイプレーンのうちの１つのメモリセルを接続する第１のダイオードと、前記ワード線にアノード側が接続されるように、選択された前記ワード線に前記第２のアレイプレーンのうちの１つのメモリセルを接続する第２のダイオードとを含む複数のダイオードと、を有している。前記ワード線を挟んで、前記第１のダイオードの順方向は、前記第２のダイオードの順方向に対して逆である。本発明は、前記第１のアレイプレーン内のメモリセルから、同じワード線を共有する前記第２のアレイプレーン内のメモリセルまで、前記第１のダイオードと前記第２のダイオードとを介して接続されている。
【００１２】
データ記憶装置はさらに、それぞれ各ビット線によってメモリセルの１つあるいは複数のグループに接続され、関連するグループのメモリセル内を流れる電流を読み取るように動作することができる多数の読出し回路を含む。読出し回路はさらにセンス増幅器を含み、センス増幅器には電流モードセンス増幅器が用いられる場合がある。
【００１３】
別の実施形態では、複数の磁気抵抗交点メモリセルの第１のアレイプレーンと、前記第１のアレイプレーンに平行な、複数の磁気抵抗性交点メモリセルの第２のアレイプレーンと、メモリセルの前記第１のアレイプレーンと前記第２のアレイプレーンとの間で共有される複数の導電性ワード線と、それぞれ前記第１のアレイプレーン内の１つのメモリセルを当該第１のアレイプレーン内の別の少なくとも１つのメモリセルに接続する、複数の第１のビット線と、それぞれ前記第２のアレイプレーン内の１つのメモリセルを当該第２のアレイプレーン内の別の少なくとも１つのメモリセルに接続する、複数の第２のビット線と、前記ワード線にアノード側が接続されるように、選択された前記ワード線に前記第１のアレイプレーンのうちの１つのメモリセルを接続する第１のダイオードと、前記ワード線にアノード側が接続されるように、選択された前記ワード線に前記第２のアレイプレーンのうちの１つのメモリセルを接続する第２のダイオードとを含む複数のダイオードを有し、前記ワード線を挟んで、前記第１のダイオードの順方向が、前記第２のダイオードの順方向に対して逆である、データ記憶装置におけるデータ読出し方法が開示される。データ読出し方法は、前記第１のアレイプレーンのアレイにバイアスを印加し、前記第１のアレイプレーンのうちの第１メモリセルと前記第２のアレイプレーンのうちの第２メモリセルにより共有されているワード線から、前記第１メモリセルを通して、対応する前記第１のビット線まで電流を流すステップと、前記第１のアレイプレーンのアレイにバイアスを印加している間、第２のアレイプレーンのアレイから前記第２メモリセルを通って電流が流れるのを阻止するステップと、を有する。第１および第２のダイオードについては、ダイオードが１つのメモリセルの干渉を防ぐいずれかのプレーン内の１つのメモリセルを、同じビット線を共有する別のメモリセルと接触するための役割を果す。
【００１４】
本発明の他の態様および利点は、一例を用いて本発明の原理を説明する添付の図面とともに、以下に記載される詳細な説明から明らかになるであろう。
【００１５】
【発明の実施の形態】
図４は、背合わせダイオードメモリセル構成を有する、共通ワード線プレーンを含むＭＲＡＭメモリセルアレイ１００を示す。立体斜視図は、従来技術において通常必要とされる導線の数を削減しながらセル密度を向上させるために、多数のメモリセルが如何に配列されるかを示す。メモリアレイ１００は、それぞれメモリセル１０８ａおよび１０８ｂに対する共通導体としての役割を果たす、複数の行導線１０２ａ〜ｍを含む。単方向性導体１１０ａおよび１１０ｂは、それぞれメモリセル１０８ａおよび１０８ｂと係合する。単方向性スイッチ１１０ａおよび１１０ｂによって、共通導体は、以下に記載される読出し、読取りおよび書込みプロセスにしたがって、他のセルがそのプロセスと干渉することなく、ビット対の一方のビットのみが読み出されるか、読み取られるか、あるいは書き込まれるように動作できるようになる。
【００１６】
メモリアレイ１００はさらに、第１の列導線１０４と第２の列導線１０６とを含む。複数の第１の列導線１０４ａ〜ｎが設けられ、同様に複数の第２の列導線１０６ａ〜ｎが設けられる。第１の列導線１０４ａは、同じ列内に見られる各メモリセル１０８ａの反対側に接続される。同様に、各第２の列導線１０６ａはさらに、同じ列を共有する各メモリセル１０８ｂを接続する。単方向性導体１１０によって、読取り経路、書込み経路および読出し経路が共通行導体１０２で共有され、一対のメモリセル１０８ａおよび１０８ｂが同じ行導体を共有できるようになる。
【００１７】
行導体１０２はワード線として機能し、メモリセルアレイ１００の一方にあるプレーン内でＸ方向に沿って延在する。第１の列導線１０４および第２の列導線１０６は、メモリセルアレイ１００の別の側にあるプレーン内をＹ方向に沿って延在するビット線として機能する。この特定の実施形態では、アレイ１００の２つの行に対して１つのワード線１０２が存在し、アレイ１００の各列に対して２つのビット線１０４および１０６が存在する。各メモリセル１０８は、対応するワード線１０２とビット線１０４あるいは１０６のいずれかとの第１あるいは第２の交点に配置される。メモリセルアレイは、数千ではないにしても数百個のメモリセルを含むことができ、そして各行内のメモリセルの数と各列内のセルの数とは必ずしも等しい必要はないことに留意されたい。具体的には、行当たり少なくとも２つのメモリセルが存在するが、行当たりの列の対の数は一対一に対応する必要がないことが示されている。
【００１８】
メモリセル１０８は、いずれか特定のタイプの素子には限定されない。上記のような、スピン依存トンネル素子が用いられる場合がある。「１」あるいは「０」を表すために各セルの磁化の向が決められ、メモリセル１０８にデータが格納される。たとえば、図４を参照すると、「０」の論理値は、センス層の磁化をピン止め層の磁気の向きに平行にしてメモリセル１０８に格納され、「１」の論理値は、センス層の磁化をピン止め層の磁気の向きに反対方向、すなわち反平行にしてメモリセルに格納される場合がある。さらに、相変化メモリセルとして知られる、相変化材料を利用して製造されるメモリセルが用いられる場合もある。
【００１９】
図５は、本発明によるメモリアレイ１００の概略的な立体斜視図を示す。メモリアレイ１００は、メモリプレーン１１７ａ〜ｚからなる積重層を追加することが可能であることを示す。この例では、メモリプレーン１１７は垂直方向に積重可能なだけでなく、前後にも積重可能であり、結果として、マルチプレーンメモリアレイ内において導体プレーンメモリ素子が共有された立体格子が形成される。行導線１０２は、反対向きの単方向性導体１１０間に挿入され、一連の導体プレーン１１３が形成される。さらに、第１の列導体１０４がメモリ素子１０８の上側部分と係合し、一方、第２の列導体１０６がメモリ素子１０８の下側部分を接続する。列導体１０４および１０６は導体プレーン１１５ａ〜１１５ｙを形成する。単方向性素子１１０は通常、ダイオードのような一方向に電流を流す素子から構成される。
【００２０】
図６は、ワード線１０２およびビット線１０４を含む単一プレーン磁気ランダムアクセスメモリ（ＭＲＡＭ）素子６１０を示す。磁気トンネル接合１０８が、単一アレイプレーン１００内のワード線１０２とビット線１０４との交点に配置される。このアレイは、列導体１０４の代わりに導体１０６を用いて示すこともでき、その場合には異なるプレーンが表されることになる。磁気トンネル接合１０８は行および列に配列され、その行はＸ方向に沿って延在し、その列はＹ方向に沿って延在する。アレイプレーン１００内には、ＭＲＡＭ素子６１０の図を簡略化するために、比較的少数の磁気トンネル接合１０８のみが示される。実際には、任意のサイズのアレイを用いてもよい。
【００２１】
ワード線１０２として機能するトレースは、アレイ１００の一方にあるプレーン内をＸ方向に沿って延在する。ワード線１０２はダイオード１１０のアノードと接触している。ビット線１０４として機能するトレースは、アレイ１００の隣接する側にあるプレーン内をＹ方向に沿って延在する。ビット線１０４は、磁気トンネル接合１０８のデータ層に接続される。
【００２２】
またＭＲＡＭ素子６１０は、第１および第２の行復号器１２０ａおよび１２０ｂ、第１および第２の列復号器１２２ａおよび１２２ｂ、及び読出し／書込み回路１２４を含む。読出し／書込み回路１２４は、センス増幅器、グランド接続子、行電流源、電圧源、及び列電流源を含む。
【００２３】
選択された磁気トンネル接合１０８上での書込み動作中に、第１の行復号器１２０ａは選択されたワード線１０２の一端を行電流源１２６に接続し、第２の行復号器１２０ｂは選択されたワード線１２０の反対側の端部をグランドに接続し、第１の列復号器１２２ａは選択されたビット線１０４／１０６の一端をグランドに接続し、第２の列復号器１２２ｂは選択されたビット線１０４／１０６の反対側の端部を列電流源１２８に接続する。結果として、選択されたワード線１０２およびビット線１０４／１０６を通して書込み電流が流れる。
【００２４】
書込み電流は、選択されたビットセルにおいて、選択された磁気トンネル接合１０８が切り替わるのに十分な合成磁界を生成する。ワード線１０２およびビット線１０４／１０６に沿った他の選択されないメモリセル１０８は、ワード線１０２あるいはビット線１０４／１０６のいずれかを流れる電流からの磁界のみを受ける。したがって、その磁界は十分な大きさではないので、選択されないメモリセルの状態は変更されないままである。
【００２５】
選択された磁気トンネル接合１０８上での読出し動作中に、第１の行復号器１２０ａは電圧源１３０を選択されたワード線１０２に接続し、第１の列復号器１２２ｂは選択されたビット線１０４／１０６を、センス増幅器１１８の仮想グランド入力に接続する。
【００２６】
結果として、センス電流（ＩＳ）が選択された磁気トンネル接合１０８を通ってセンス増幅器１１８へ流れる。センス電流（ＩＳ）はセンス増幅器によって測定され、それゆえ、磁気トンネル接合１０８の抵抗および論理状態を決定することができる。
【００２７】
図７は、本発明によるメモリアレイ１００上の書込み機能の概略図を示す。選択されたプレーンのメモリのアレイ内に１ビットのデータを書き込む方法は、図８の流れ図に略述されるようなステップを含む。最初に、ステップ８１０に示されるように、回路がそのビットの一方に書込み電流を加え、選択された１つあるいは複数のビットに対応する選択された行の他の側を接地する。次に、ステップ８１２に示されるように、回路が一方に書込み電流を加え、選択されたビットまたは複数ビットに対応する選択された列の他の側を接地する。その後、ステップ８１４によって示されるように、アレイは、全ての残りの選択されない行および列を浮動状態にすることができる。ステップ８１６では、メモリアレイは選択された列上の電流の方向を解析し、「１」が書き込まれたか、「０」が書き込まれたかを判定する。
【００２８】
多数のビットを一度に書き込むことができるが、図６に示されるように、同時に書き込まれるビットは全て同じ行に接続されなければならない。さらに、行および列は、本発明による書込み機能の動作に関して交換可能として用いられる場合がある。
【００２９】
導体プレーンの場合の読出し機能が、図９の概略図に示される。さらに、その方法が付随の図１０に提示される。こうして、選択されたプレーンメモリのアレイ内の１ビットを読み出すために、ステップ１０１０に示されるように、システムは、選択されたビットに対応する選択された行に電圧Ｖ＿ｂｉａｓを印加する（閉じられるように）。次に、ステップ１０１２に示されるように、アレイは、同じメモリプレーンの全ての選択されない行を、グランド電位あるいは当業者によって通常選択されるある共通の電圧を表す電圧Ｖｇに接続する。その後、ステップ１０１４に示されるように、アレイは、選択された列（複数可）をセンス増幅器（複数可）に接続し、電流信号を読み出し、ビットの状態を判定する。この方法では、一度にメモリプレーン内の１つの行だけが選択される。さらに、図６の１アレイ当たり、同じ行上の多数のビットが同時に読み出される場合がある。
【００３０】
図１１は、ひとたび製造された結果の構造の断面図を示す。図１２は図１１の概略的な等価回路を示す。ビット対１１００のこの部分では、２つのビット１０８ａと１０８ｂとの間に共通の行導体１０２が配置される。ワード線導体１０２の両側にシリコンダイオード１１１０を製造することにより、接合部が形成される。第１のメモリセル１０８ａは、第１の磁気ピン止め層材料１１１２を含む。ピン止め層１１１２上には、誘電体層１１１４が形成され、磁気データ層１１１６がその上に形成されるときのためのトンネル接合障壁としての役割を果たす。メモリビット１０８ｂは同じ構造を含むが、ワード線導体１０２に対してメモリビット１０８ａと鏡像をなす。メモリアレイを製造する際に用いられるステップは、ＭＲＡＭメモリセル製造技術の熟練者に知られている半導体プロセスの周知のステップと一致し、互換性がある。データ層およびピン止め層内の矢印は、これらの層のための磁界の向きを示す。
【００３１】
１つの特定の実施形態では、行導体１０２はプラチナから形成され、プラチナ導体の両側にはシリコン材料が配置され、背合わせのショットキー障壁ダイオードあるいは単方向性導体１１０が形成される。その後、シリコン層に隣接してトンネル接合が形成され、結果として、ダイオード／ＭＴＪメモリセル１１０が形成される。この構造では、導体の３つの層が２つのメモリ層を構成し、そのプロセスは図６に示されるような多層メモリ素子を形成するために繰り返されることができる。
【００３２】
本発明は従来技術より優れたいくつかの利点を有する。１つの利点は、必要とされる行導体プレーンが少なくてすみ、それにより１メモリプレーン当たり１つの行導体を有する従来技術において通常必要とされる余分な処理ステップが排除されることである。従来技術より優れた本発明の別の利点は、メモリプレーン内を多重化するために必要とされるトランジスタスイッチの数を削減することにより、経費が低減されることである。さらに別の利点は、最終的なメモリチップの素子サイズ全体が低減されることである。効率が高くなること、処理ステップのコストを削減できること、および密度を高くできることの全てが、従来技術より優れた本発明の大きな利点である。
【００３３】
論理値は上記のように選択されたメモリセルに格納される。電圧が選択されたセルのワード線およびビット線に印加される場合、メモリセルの接合部内を流れる電流が、そのセルの磁化が平行であるか、反平行であるかを判定する。反平行の向きによって、ＭＴＪ抵抗が大きくなり、それにより選択されたメモリセルの接合内を流れる電流が小さくなることが好ましい。各メモリセルは、電源がない場合でも磁気の向きを保持することが好ましく、それゆえに「不揮発性」と呼ばれる。
【００３４】
行および列導体は、銅、アルミニウムあるいは他の導電性材料のような高導電性の材料から形成されることが好ましい。ＭＲＡＭメモリセルでは、ピン止め層は反強磁性材料から構成され、センス層は、ニッケル鉄、コバルト鉄あるいはニッケル鉄コバルトのような、磁界によって影響が及ぼされる強磁性材料から構成される。絶縁層は、Ａｌ２Ｏ３のような任意のタイプの絶縁材料から構成される場合があり、非常に薄く、通常は１〜５ナノメートル未満であり、トンネル電流が生じるようにする。
【００３５】
上記の実施形態は本発明の代表的なものであるが、本明細書および添付の請求の範囲を検討することから、あるいは開示される本発明の実施形態を実施することから、他の実施形態が当業者には明らかになるであろう。本明細書およびそこに記載される実施形態は単なる例示とみなされ、本発明は請求の範囲およびその等価物によって規定されることが意図されている。
以下においては、本発明の種々の構成要件の組み合わせからなる例示的な実施態様を示す。
１． 平行なメモリプレーンを有するデータ記憶素子であって、
抵抗性交点メモリセルの第１のアレイプレーンと、
抵抗性交点メモリセルの第２のアレイプレーンと、
メモリセルの前記第１のプレーンと前記第２のプレーンとの間で共有される複数の導電性ワード線と、
それぞれ前記第１のプレーンからの１つのメモリセルを前記第２のプレーン内の別のメモリセルに接続する、複数のビット線と、
第１の導電方向において前記第１のプレーンからの１つのメモリセルを選択されたワード線と選択されたビット線とに接続する単方向性素子、及び第２の導電方向において前記第２のプレーンからの別のメモリセルを前記選択されたワード線と前記選択されたビット線とに接続する別の単方向性素子を含む複数の単方向性素子からなるデータ記憶素子。
２． 単方向性の導電性経路が、前記第１のプレーン内のメモリセルから、同じワード線を共有する前記第２のプレーン内のメモリセルまで形成される、上項１に記載のデータ記憶素子。
３． それぞれ個々のビット線によってメモリセルの１つあるいは複数のグループに接続され、関連するグループのメモリセル内を流れる電流を読み取るように動作することができる多数の読出し回路をさらに含む、上項１に記載のデータ記憶素子。
４． 前記読出し回路はそれぞれセンス増幅器を含む、上項３に記載のデータ記憶素子。
５． ワード線の選択されたグループ内の未選択ワード線は、前記センス増幅器の入力に印加される電圧に概ね等しい電圧に接続される、上項４に記載のデータ記憶素子。
６． 前記未選択ワード線は、前記選択されたビット線と同電位にバイアスをかけられる上項５に記載のデータ記憶素子。
７． 前記ワード線に接続され、前記抵抗性交点メモリセルアレイ内の電圧レベルを設定するように動作することができる等電位発生器を含み、選択された寄生電流が、読出しが行われていない隣接するメモリセルからのセンス電流と干渉するのを概ね防ぐか、あるいは前記選択された寄生電流の方向を逸らす上項１に記載のデータ記憶素子。
８． 前記等電位発生器は、メモリセルの各グループの共通の単方向性素子の入力ノードを設定し、共通のアレイ電圧を表す未選択ワード線からのフィードバックを阻止するように動作することができる、上項７に記載のデータ記憶素子。
９． データ記憶素子を形成するプロセスであって、
複数のワード線を形成し、
複数のビット線を形成し、
抵抗性交点メモリセルの第１のアレイプレーンを形成し、前記メモリセルをそれぞれ個々のビット線と個々のワード線とに接続し、抵抗性交点メモリセルの第２のアレイプレーンを形成し、前記第１のアレイプレーンからの１つのセルと前記第２のアレイプレーンからの１つのセルに共通のビット線およびワード線を共有させ、
前記アレイにバイアスをかけ、前記共通のワード線から、前記第１のアレイからの前記セルを通って、前記共通のビット線まで電流を流し、
前記アレイにバイアスをかけている間に、前記電流が前記第２のアレイから前記セルを通って流れるのを阻止することを含むプロセス。
１０． 前記読出しプロセス中に、前記メモリセルを通って前記ワード線から前記ビット線まで単方向性の導電性経路を形成することを含む、上項９に記載のプロセス。
【００３６】
【発明の効果】
本発明によれば、セルの寸法を縮小することなく、アレイ密度を向上させるための解決手法を実現することができる。さらに、２つのセルの対で共通の経路を共有することにより、導体経路を削減することもできる。
【図面の簡単な説明】
【図１】本発明による従来技術の抵抗性交点メモリセルを示す概略図である。
【図２】ＭＲＡＭメモリセルとそれに接続される導体の従来技術の構造を示す概略図である。
【図３】本発明による読取り素子を有する従来技術のメモリアレイ構造を示す概略図である。
【図４】本発明による背合わせダイオードメモリセル構成を有する、共通ワード線プレーンを含むＭＲＡＭメモリセルアレイを示す図である。
【図５】図４のアレイに基づくマルチプレーンＭＲＡＭメモリセルアレイを示す図である。
【図６】本発明において考慮されるような対応する読出し／書込み回路を有するＭＲＡＭメモリセルアレイの概略図である。
【図７】本発明による図４のメモリプレーン上で実行されるような書込みプロセスを示す図である。
【図８】図７の書込みプロセスの流れ図である。
【図９】本発明による図４のメモリプレーン上で実行されるような読出しプロセスを示す図である。
【図１０】図９の読出しプロセスの流れ図である。
【図１１】本発明にしたがって製造されるようなＭＲＡＭメモリセルの断面図である。
【図１２】本発明による図１１のＭＲＡＭメモリセルの断面図の電気的な等価回路図である。
【符号の説明】
１０ データ記憶素子
１００ メモリアレイ
１０２ ワード線
１０４ ビット線
１０８ メモリセル
１１０ 単方向性素子
１１７a〜ｚ メモリプレーン
【発明の属する技術分野】
本発明は抵抗性メモリセルアレイの分野に関する。より詳細には、本発明は、アレイ密度を高めるために、共通の導線を共有するメモリビット対を有するメモリアレイに関する。
【０００２】
【従来の技術】
抵抗性ランダムアクセスメモリ（ＲＡＭ）は、セルの上下の直交する方向に走る導体からなる２つのメッシュ間に挟まれる、離隔して配置されるメモリセルの平坦な行列からなる交点タイプのメモリアレイである。一例は、図１に示される抵抗性ＲＡＭアレイ１０である。第１の方向に走る行導体１２はワード線と呼ばれ、一般に第１の方向に垂直な第２の方向に延在する列導体１４はビット線と呼ばれる。メモリセル１６は通常、ワード線１２と交差するビット線１４とに接続されるように、正方形あるいは長方形のアレイに配列される。
【０００３】
抵抗性ＲＡＭアレイでは、各メモリセルの各抵抗は２つ以上の状態を有し、メモリセル内のデータはセルの抵抗状態の関数である。抵抗性メモリセルは１つあるいは複数の磁性層、ヒューズまたはアンチヒューズ、あるいは素子の公称抵抗の大きさに影響を及ぼすことにより情報を格納または生成する任意の素子を含む場合がある。抵抗性ＲＡＭアレイにおいて用いられる他のタイプの抵抗性素子には、リードオンリーメモリの一部としてのポリシリコン抵抗、あるいは書換え可能メモリ素子としての相変化材料が含まれる。
【０００４】
１つのタイプの抵抗性ランダムアクセスメモリが磁気ランダムアクセスメモリ（ＭＲＡＭ）であり、各メモリセルが、絶縁層によって分離される複数の磁性層から形成される。１つの磁性層はピン止め層と呼ばれ、対象の範囲内の磁界がかけられても磁気の向きが回転しないように固定される。別の磁性層はセンス層と呼ばれ、磁気の向きが、ピン止め層の状態に一致する状態と、ピン止め層の状態と一致しない状態との間で変化することができる。絶縁性トンネル障壁層は、磁気ピン止め層と磁気センス層との間に挟まれる。この絶縁性トンネル障壁層によって、センス層とピン止め層との間に、量子力学的トンネル現象が生じるようになる。トンネル現象は電子スピン依存性であり、メモリセルの抵抗を生じ、センス層およびピン止め層の磁化の相対的な向きの関数である。センス層の２つの状態の場合の接合抵抗の変化は、メモリセルに格納されるデータを決定する。２００１年１月２日にＢｒｕｇ等に付与された下記特許文献１には、そのような磁気メモリセルが開示されている。
【０００５】
図２を参照すると、ＭＲＡＭメモリセルが示される。メモリユニット１６は、３層メモリセル２０として示される。各セル２０では、セル２０の磁気センス層２２の向きにしたがって１ビットの情報が格納される。通常、セル２０は論理状態「１」および「０」に対応する２つの安定した磁気状態を有する。センス層２２上の双方向矢印１５は、このバイナリ状態の能力を示す。セル２０内のピン止め層２４は、薄い絶縁体２６によってセンス層から分離される。ピン止め層２４は、層２４上の一方向の矢印１７によって示されるように、固定された磁気の向きを有する。センス層２２の磁気状態がピン止め層２４の磁化の向きと同じ方向に向けられるとき、セルの磁化は「平行」と呼ばれる。同様に、センス層２２の磁気状態がピン止め層２４の磁化の向きと反対の方向に向けられるとき、そのセルの磁化は「反平行」と呼ばれる。これらの向きは、それぞれ低抵抗状態と高抵抗状態とに対応する。
【０００６】
選択されたメモリセル２０の磁気状態は、選択されたメモリセルを横切るワード線１２およびビット線１４に電流を流すことにより変更されることができる。その電流は、２つの直交する磁界を生成し、それらが組み合わされるとき、選択されたメモリセル２０の磁気の向きが平行状態と反平行状態との間で切り替えられることになる。他の選択されないメモリセルは、選択されないメモリセルを横切るワード線あるいはビット線のいずれか一方からの磁界のみを受ける。一つのの磁界は選択されないセルの磁気の向きを変更するほど強くはないので、それらのセルはその磁気の向きを保持する。
【０００７】
図３を参照すると、ＭＲＡＭメモリアレイ３０が示される。センス増幅器３２が選択されたメモリセル３６のビット線３４に接続される。電圧Ｖｒが選択されたメモリセル３６のワード線３８に印加され、センス増幅器３２は、セル３６のビット線３４に電圧を印加する。センス増幅器３２は、メモリセル３６の状態を反映する増幅された出力３９を与える。同じビット線電圧が、全てのビット線３４に印加され、選択されない行上の全てのセルを実効的にゼロ電位にバイアスする。この動作は互いからビット線電流を分離し、漏れ電流の大部分を実効的に遮断する。そうでなければ、二次的な経路を通って漏れ電流が流れることになり、選択されたメモリセルの読取り機能に誤りを生じる恐れがある。
【０００８】
全てのメモリアレイに関連するいくつかの課題には、構造を簡略化することが必要なこと、メモリ記憶密度を向上させることが望ましいこと、アレイ内の導線を削減することが必要なことである。ＭＲＡＭメモリアレイは、現時点で知られている最も簡単な記憶セルのうちの１つであるという点で第１の課題に非常に良好に対処する。メモリ記憶密度を向上させるための能力は通常、アレイ内の各セルのサイズを縮小することにより達成されている。導線の削減は、行および列に配列されるセルの数によって制限されている。
【０００９】
【特許文献１】
米国特許第６，１６９，６８６号
【００１０】
【発明が解決しようとする課題】
したがって、本発明の目的は、何よりも先にセルの寸法を縮小することなく、アレイ密度を向上させるための解決手法を提供することである。さらに本発明の別の目的は、２つのセル対で共通の経路を共有することにより、導体経路を削減するための解決手法を提供することである。
【００１１】
【課題を解決するための手段】
本発明によれば、複数のメモリアレイプレーンを有するデータ記憶装置が開示される。データ記憶装置は、複数の磁気抵抗交点メモリセルの第１のアレイプレーンと、前記第１のアレイプレーンに平行な、複数の磁気抵抗性交点メモリセルの第２のアレイプレーンと、メモリセルの前記第１のアレイプレーンと前記第２のアレイプレーンとの間で共有される複数の導電性のワード線と、それぞれ前記第１のアレイプレーン内の１つのメモリセルを当該第１のアレイプレーン内の別の少なくとも１つのメモリセルに接続する、複数の第１のビット線と、それぞれ前記第２のアレイプレーン内の１つのメモリセルを当該第２のアレイプレーン内の別の少なくとも１つのメモリセルに接続する、複数の第２のビット線と、前記ワード線にアノード側が接続されるように、選択された前記ワード線に前記第１のアレイプレーンのうちの１つのメモリセルを接続する第１のダイオードと、前記ワード線にアノード側が接続されるように、選択された前記ワード線に前記第２のアレイプレーンのうちの１つのメモリセルを接続する第２のダイオードとを含む複数のダイオードと、を有している。前記ワード線を挟んで、前記第１のダイオードの順方向は、前記第２のダイオードの順方向に対して逆である。本発明は、前記第１のアレイプレーン内のメモリセルから、同じワード線を共有する前記第２のアレイプレーン内のメモリセルまで、前記第１のダイオードと前記第２のダイオードとを介して接続されている。
【００１２】
データ記憶装置はさらに、それぞれ各ビット線によってメモリセルの１つあるいは複数のグループに接続され、関連するグループのメモリセル内を流れる電流を読み取るように動作することができる多数の読出し回路を含む。読出し回路はさらにセンス増幅器を含み、センス増幅器には電流モードセンス増幅器が用いられる場合がある。
【００１３】
別の実施形態では、複数の磁気抵抗交点メモリセルの第１のアレイプレーンと、前記第１のアレイプレーンに平行な、複数の磁気抵抗性交点メモリセルの第２のアレイプレーンと、メモリセルの前記第１のアレイプレーンと前記第２のアレイプレーンとの間で共有される複数の導電性ワード線と、それぞれ前記第１のアレイプレーン内の１つのメモリセルを当該第１のアレイプレーン内の別の少なくとも１つのメモリセルに接続する、複数の第１のビット線と、それぞれ前記第２のアレイプレーン内の１つのメモリセルを当該第２のアレイプレーン内の別の少なくとも１つのメモリセルに接続する、複数の第２のビット線と、前記ワード線にアノード側が接続されるように、選択された前記ワード線に前記第１のアレイプレーンのうちの１つのメモリセルを接続する第１のダイオードと、前記ワード線にアノード側が接続されるように、選択された前記ワード線に前記第２のアレイプレーンのうちの１つのメモリセルを接続する第２のダイオードとを含む複数のダイオードを有し、前記ワード線を挟んで、前記第１のダイオードの順方向が、前記第２のダイオードの順方向に対して逆である、データ記憶装置におけるデータ読出し方法が開示される。データ読出し方法は、前記第１のアレイプレーンのアレイにバイアスを印加し、前記第１のアレイプレーンのうちの第１メモリセルと前記第２のアレイプレーンのうちの第２メモリセルにより共有されているワード線から、前記第１メモリセルを通して、対応する前記第１のビット線まで電流を流すステップと、前記第１のアレイプレーンのアレイにバイアスを印加している間、第２のアレイプレーンのアレイから前記第２メモリセルを通って電流が流れるのを阻止するステップと、を有する。第１および第２のダイオードについては、ダイオードが１つのメモリセルの干渉を防ぐいずれかのプレーン内の１つのメモリセルを、同じビット線を共有する別のメモリセルと接触するための役割を果す。
【００１４】
本発明の他の態様および利点は、一例を用いて本発明の原理を説明する添付の図面とともに、以下に記載される詳細な説明から明らかになるであろう。
【００１５】
【発明の実施の形態】
図４は、背合わせダイオードメモリセル構成を有する、共通ワード線プレーンを含むＭＲＡＭメモリセルアレイ１００を示す。立体斜視図は、従来技術において通常必要とされる導線の数を削減しながらセル密度を向上させるために、多数のメモリセルが如何に配列されるかを示す。メモリアレイ１００は、それぞれメモリセル１０８ａおよび１０８ｂに対する共通導体としての役割を果たす、複数の行導線１０２ａ〜ｍを含む。単方向性導体１１０ａおよび１１０ｂは、それぞれメモリセル１０８ａおよび１０８ｂと係合する。単方向性スイッチ１１０ａおよび１１０ｂによって、共通導体は、以下に記載される読出し、読取りおよび書込みプロセスにしたがって、他のセルがそのプロセスと干渉することなく、ビット対の一方のビットのみが読み出されるか、読み取られるか、あるいは書き込まれるように動作できるようになる。
【００１６】
メモリアレイ１００はさらに、第１の列導線１０４と第２の列導線１０６とを含む。複数の第１の列導線１０４ａ〜ｎが設けられ、同様に複数の第２の列導線１０６ａ〜ｎが設けられる。第１の列導線１０４ａは、同じ列内に見られる各メモリセル１０８ａの反対側に接続される。同様に、各第２の列導線１０６ａはさらに、同じ列を共有する各メモリセル１０８ｂを接続する。単方向性導体１１０によって、読取り経路、書込み経路および読出し経路が共通行導体１０２で共有され、一対のメモリセル１０８ａおよび１０８ｂが同じ行導体を共有できるようになる。
【００１７】
行導体１０２はワード線として機能し、メモリセルアレイ１００の一方にあるプレーン内でＸ方向に沿って延在する。第１の列導線１０４および第２の列導線１０６は、メモリセルアレイ１００の別の側にあるプレーン内をＹ方向に沿って延在するビット線として機能する。この特定の実施形態では、アレイ１００の２つの行に対して１つのワード線１０２が存在し、アレイ１００の各列に対して２つのビット線１０４および１０６が存在する。各メモリセル１０８は、対応するワード線１０２とビット線１０４あるいは１０６のいずれかとの第１あるいは第２の交点に配置される。メモリセルアレイは、数千ではないにしても数百個のメモリセルを含むことができ、そして各行内のメモリセルの数と各列内のセルの数とは必ずしも等しい必要はないことに留意されたい。具体的には、行当たり少なくとも２つのメモリセルが存在するが、行当たりの列の対の数は一対一に対応する必要がないことが示されている。
【００１８】
メモリセル１０８は、いずれか特定のタイプの素子には限定されない。上記のような、スピン依存トンネル素子が用いられる場合がある。「１」あるいは「０」を表すために各セルの磁化の向が決められ、メモリセル１０８にデータが格納される。たとえば、図４を参照すると、「０」の論理値は、センス層の磁化をピン止め層の磁気の向きに平行にしてメモリセル１０８に格納され、「１」の論理値は、センス層の磁化をピン止め層の磁気の向きに反対方向、すなわち反平行にしてメモリセルに格納される場合がある。さらに、相変化メモリセルとして知られる、相変化材料を利用して製造されるメモリセルが用いられる場合もある。
【００１９】
図５は、本発明によるメモリアレイ１００の概略的な立体斜視図を示す。メモリアレイ１００は、メモリプレーン１１７ａ〜ｚからなる積重層を追加することが可能であることを示す。この例では、メモリプレーン１１７は垂直方向に積重可能なだけでなく、前後にも積重可能であり、結果として、マルチプレーンメモリアレイ内において導体プレーンメモリ素子が共有された立体格子が形成される。行導線１０２は、反対向きの単方向性導体１１０間に挿入され、一連の導体プレーン１１３が形成される。さらに、第１の列導体１０４がメモリ素子１０８の上側部分と係合し、一方、第２の列導体１０６がメモリ素子１０８の下側部分を接続する。列導体１０４および１０６は導体プレーン１１５ａ〜１１５ｙを形成する。単方向性素子１１０は通常、ダイオードのような一方向に電流を流す素子から構成される。
【００２０】
図６は、ワード線１０２およびビット線１０４を含む単一プレーン磁気ランダムアクセスメモリ（ＭＲＡＭ）素子６１０を示す。磁気トンネル接合１０８が、単一アレイプレーン１００内のワード線１０２とビット線１０４との交点に配置される。このアレイは、列導体１０４の代わりに導体１０６を用いて示すこともでき、その場合には異なるプレーンが表されることになる。磁気トンネル接合１０８は行および列に配列され、その行はＸ方向に沿って延在し、その列はＹ方向に沿って延在する。アレイプレーン１００内には、ＭＲＡＭ素子６１０の図を簡略化するために、比較的少数の磁気トンネル接合１０８のみが示される。実際には、任意のサイズのアレイを用いてもよい。
【００２１】
ワード線１０２として機能するトレースは、アレイ１００の一方にあるプレーン内をＸ方向に沿って延在する。ワード線１０２はダイオード１１０のアノードと接触している。ビット線１０４として機能するトレースは、アレイ１００の隣接する側にあるプレーン内をＹ方向に沿って延在する。ビット線１０４は、磁気トンネル接合１０８のデータ層に接続される。
【００２２】
またＭＲＡＭ素子６１０は、第１および第２の行復号器１２０ａおよび１２０ｂ、第１および第２の列復号器１２２ａおよび１２２ｂ、及び読出し／書込み回路１２４を含む。読出し／書込み回路１２４は、センス増幅器、グランド接続子、行電流源、電圧源、及び列電流源を含む。
【００２３】
選択された磁気トンネル接合１０８上での書込み動作中に、第１の行復号器１２０ａは選択されたワード線１０２の一端を行電流源１２６に接続し、第２の行復号器１２０ｂは選択されたワード線１２０の反対側の端部をグランドに接続し、第１の列復号器１２２ａは選択されたビット線１０４／１０６の一端をグランドに接続し、第２の列復号器１２２ｂは選択されたビット線１０４／１０６の反対側の端部を列電流源１２８に接続する。結果として、選択されたワード線１０２およびビット線１０４／１０６を通して書込み電流が流れる。
【００２４】
書込み電流は、選択されたビットセルにおいて、選択された磁気トンネル接合１０８が切り替わるのに十分な合成磁界を生成する。ワード線１０２およびビット線１０４／１０６に沿った他の選択されないメモリセル１０８は、ワード線１０２あるいはビット線１０４／１０６のいずれかを流れる電流からの磁界のみを受ける。したがって、その磁界は十分な大きさではないので、選択されないメモリセルの状態は変更されないままである。
【００２５】
選択された磁気トンネル接合１０８上での読出し動作中に、第１の行復号器１２０ａは電圧源１３０を選択されたワード線１０２に接続し、第１の列復号器１２２ｂは選択されたビット線１０４／１０６を、センス増幅器１１８の仮想グランド入力に接続する。
【００２６】
結果として、センス電流（ＩＳ）が選択された磁気トンネル接合１０８を通ってセンス増幅器１１８へ流れる。センス電流（ＩＳ）はセンス増幅器によって測定され、それゆえ、磁気トンネル接合１０８の抵抗および論理状態を決定することができる。
【００２７】
図７は、本発明によるメモリアレイ１００上の書込み機能の概略図を示す。選択されたプレーンのメモリのアレイ内に１ビットのデータを書き込む方法は、図８の流れ図に略述されるようなステップを含む。最初に、ステップ８１０に示されるように、回路がそのビットの一方に書込み電流を加え、選択された１つあるいは複数のビットに対応する選択された行の他の側を接地する。次に、ステップ８１２に示されるように、回路が一方に書込み電流を加え、選択されたビットまたは複数ビットに対応する選択された列の他の側を接地する。その後、ステップ８１４によって示されるように、アレイは、全ての残りの選択されない行および列を浮動状態にすることができる。ステップ８１６では、メモリアレイは選択された列上の電流の方向を解析し、「１」が書き込まれたか、「０」が書き込まれたかを判定する。
【００２８】
多数のビットを一度に書き込むことができるが、図６に示されるように、同時に書き込まれるビットは全て同じ行に接続されなければならない。さらに、行および列は、本発明による書込み機能の動作に関して交換可能として用いられる場合がある。
【００２９】
導体プレーンの場合の読出し機能が、図９の概略図に示される。さらに、その方法が付随の図１０に提示される。こうして、選択されたプレーンメモリのアレイ内の１ビットを読み出すために、ステップ１０１０に示されるように、システムは、選択されたビットに対応する選択された行に電圧Ｖ＿ｂｉａｓを印加する（閉じられるように）。次に、ステップ１０１２に示されるように、アレイは、同じメモリプレーンの全ての選択されない行を、グランド電位あるいは当業者によって通常選択されるある共通の電圧を表す電圧Ｖｇに接続する。その後、ステップ１０１４に示されるように、アレイは、選択された列（複数可）をセンス増幅器（複数可）に接続し、電流信号を読み出し、ビットの状態を判定する。この方法では、一度にメモリプレーン内の１つの行だけが選択される。さらに、図６の１アレイ当たり、同じ行上の多数のビットが同時に読み出される場合がある。
【００３０】
図１１は、ひとたび製造された結果の構造の断面図を示す。図１２は図１１の概略的な等価回路を示す。ビット対１１００のこの部分では、２つのビット１０８ａと１０８ｂとの間に共通の行導体１０２が配置される。ワード線導体１０２の両側にシリコンダイオード１１１０を製造することにより、接合部が形成される。第１のメモリセル１０８ａは、第１の磁気ピン止め層材料１１１２を含む。ピン止め層１１１２上には、誘電体層１１１４が形成され、磁気データ層１１１６がその上に形成されるときのためのトンネル接合障壁としての役割を果たす。メモリビット１０８ｂは同じ構造を含むが、ワード線導体１０２に対してメモリビット１０８ａと鏡像をなす。メモリアレイを製造する際に用いられるステップは、ＭＲＡＭメモリセル製造技術の熟練者に知られている半導体プロセスの周知のステップと一致し、互換性がある。データ層およびピン止め層内の矢印は、これらの層のための磁界の向きを示す。
【００３１】
１つの特定の実施形態では、行導体１０２はプラチナから形成され、プラチナ導体の両側にはシリコン材料が配置され、背合わせのショットキー障壁ダイオードあるいは単方向性導体１１０が形成される。その後、シリコン層に隣接してトンネル接合が形成され、結果として、ダイオード／ＭＴＪメモリセル１１０が形成される。この構造では、導体の３つの層が２つのメモリ層を構成し、そのプロセスは図６に示されるような多層メモリ素子を形成するために繰り返されることができる。
【００３２】
本発明は従来技術より優れたいくつかの利点を有する。１つの利点は、必要とされる行導体プレーンが少なくてすみ、それにより１メモリプレーン当たり１つの行導体を有する従来技術において通常必要とされる余分な処理ステップが排除されることである。従来技術より優れた本発明の別の利点は、メモリプレーン内を多重化するために必要とされるトランジスタスイッチの数を削減することにより、経費が低減されることである。さらに別の利点は、最終的なメモリチップの素子サイズ全体が低減されることである。効率が高くなること、処理ステップのコストを削減できること、および密度を高くできることの全てが、従来技術より優れた本発明の大きな利点である。
【００３３】
論理値は上記のように選択されたメモリセルに格納される。電圧が選択されたセルのワード線およびビット線に印加される場合、メモリセルの接合部内を流れる電流が、そのセルの磁化が平行であるか、反平行であるかを判定する。反平行の向きによって、ＭＴＪ抵抗が大きくなり、それにより選択されたメモリセルの接合内を流れる電流が小さくなることが好ましい。各メモリセルは、電源がない場合でも磁気の向きを保持することが好ましく、それゆえに「不揮発性」と呼ばれる。
【００３４】
行および列導体は、銅、アルミニウムあるいは他の導電性材料のような高導電性の材料から形成されることが好ましい。ＭＲＡＭメモリセルでは、ピン止め層は反強磁性材料から構成され、センス層は、ニッケル鉄、コバルト鉄あるいはニッケル鉄コバルトのような、磁界によって影響が及ぼされる強磁性材料から構成される。絶縁層は、Ａｌ２Ｏ３のような任意のタイプの絶縁材料から構成される場合があり、非常に薄く、通常は１〜５ナノメートル未満であり、トンネル電流が生じるようにする。
【００３５】
上記の実施形態は本発明の代表的なものであるが、本明細書および添付の請求の範囲を検討することから、あるいは開示される本発明の実施形態を実施することから、他の実施形態が当業者には明らかになるであろう。本明細書およびそこに記載される実施形態は単なる例示とみなされ、本発明は請求の範囲およびその等価物によって規定されることが意図されている。
以下においては、本発明の種々の構成要件の組み合わせからなる例示的な実施態様を示す。
１． 平行なメモリプレーンを有するデータ記憶素子であって、
抵抗性交点メモリセルの第１のアレイプレーンと、
抵抗性交点メモリセルの第２のアレイプレーンと、
メモリセルの前記第１のプレーンと前記第２のプレーンとの間で共有される複数の導電性ワード線と、
それぞれ前記第１のプレーンからの１つのメモリセルを前記第２のプレーン内の別のメモリセルに接続する、複数のビット線と、
第１の導電方向において前記第１のプレーンからの１つのメモリセルを選択されたワード線と選択されたビット線とに接続する単方向性素子、及び第２の導電方向において前記第２のプレーンからの別のメモリセルを前記選択されたワード線と前記選択されたビット線とに接続する別の単方向性素子を含む複数の単方向性素子からなるデータ記憶素子。
２． 単方向性の導電性経路が、前記第１のプレーン内のメモリセルから、同じワード線を共有する前記第２のプレーン内のメモリセルまで形成される、上項１に記載のデータ記憶素子。
３． それぞれ個々のビット線によってメモリセルの１つあるいは複数のグループに接続され、関連するグループのメモリセル内を流れる電流を読み取るように動作することができる多数の読出し回路をさらに含む、上項１に記載のデータ記憶素子。
４． 前記読出し回路はそれぞれセンス増幅器を含む、上項３に記載のデータ記憶素子。
５． ワード線の選択されたグループ内の未選択ワード線は、前記センス増幅器の入力に印加される電圧に概ね等しい電圧に接続される、上項４に記載のデータ記憶素子。
６． 前記未選択ワード線は、前記選択されたビット線と同電位にバイアスをかけられる上項５に記載のデータ記憶素子。
７． 前記ワード線に接続され、前記抵抗性交点メモリセルアレイ内の電圧レベルを設定するように動作することができる等電位発生器を含み、選択された寄生電流が、読出しが行われていない隣接するメモリセルからのセンス電流と干渉するのを概ね防ぐか、あるいは前記選択された寄生電流の方向を逸らす上項１に記載のデータ記憶素子。
８． 前記等電位発生器は、メモリセルの各グループの共通の単方向性素子の入力ノードを設定し、共通のアレイ電圧を表す未選択ワード線からのフィードバックを阻止するように動作することができる、上項７に記載のデータ記憶素子。
９． データ記憶素子を形成するプロセスであって、
複数のワード線を形成し、
複数のビット線を形成し、
抵抗性交点メモリセルの第１のアレイプレーンを形成し、前記メモリセルをそれぞれ個々のビット線と個々のワード線とに接続し、抵抗性交点メモリセルの第２のアレイプレーンを形成し、前記第１のアレイプレーンからの１つのセルと前記第２のアレイプレーンからの１つのセルに共通のビット線およびワード線を共有させ、
前記アレイにバイアスをかけ、前記共通のワード線から、前記第１のアレイからの前記セルを通って、前記共通のビット線まで電流を流し、
前記アレイにバイアスをかけている間に、前記電流が前記第２のアレイから前記セルを通って流れるのを阻止することを含むプロセス。
１０． 前記読出しプロセス中に、前記メモリセルを通って前記ワード線から前記ビット線まで単方向性の導電性経路を形成することを含む、上項９に記載のプロセス。
【００３６】
【発明の効果】
本発明によれば、セルの寸法を縮小することなく、アレイ密度を向上させるための解決手法を実現することができる。さらに、２つのセルの対で共通の経路を共有することにより、導体経路を削減することもできる。
【図面の簡単な説明】
【図１】本発明による従来技術の抵抗性交点メモリセルを示す概略図である。
【図２】ＭＲＡＭメモリセルとそれに接続される導体の従来技術の構造を示す概略図である。
【図３】本発明による読取り素子を有する従来技術のメモリアレイ構造を示す概略図である。
【図４】本発明による背合わせダイオードメモリセル構成を有する、共通ワード線プレーンを含むＭＲＡＭメモリセルアレイを示す図である。
【図５】図４のアレイに基づくマルチプレーンＭＲＡＭメモリセルアレイを示す図である。
【図６】本発明において考慮されるような対応する読出し／書込み回路を有するＭＲＡＭメモリセルアレイの概略図である。
【図７】本発明による図４のメモリプレーン上で実行されるような書込みプロセスを示す図である。
【図８】図７の書込みプロセスの流れ図である。
【図９】本発明による図４のメモリプレーン上で実行されるような読出しプロセスを示す図である。
【図１０】図９の読出しプロセスの流れ図である。
【図１１】本発明にしたがって製造されるようなＭＲＡＭメモリセルの断面図である。
【図１２】本発明による図１１のＭＲＡＭメモリセルの断面図の電気的な等価回路図である。
【符号の説明】
１０ データ記憶素子
１００ メモリアレイ
１０２ ワード線
１０４ ビット線
１０８ メモリセル
１１０ 単方向性素子
１１７a〜ｚ メモリプレーン
Claims (16)
- 複数のメモリアレイプレーンを有するデータ記憶装置であって、
複数の磁気抵抗交点メモリセルの第１のアレイプレーンと、
前記第１のアレイプレーンに平行な、複数の磁気抵抗性交点メモリセルの第２のアレイプレーンと、
メモリセルの前記第１のアレイプレーンと前記第２のアレイプレーンとの間で共有される複数の導電性のワード線と、
それぞれ前記第１のアレイプレーン内の１つのメモリセルを当該第１のアレイプレーン内の別の少なくとも１つのメモリセルに接続する、複数の第１のビット線と、
それぞれ前記第２のアレイプレーン内の１つのメモリセルを当該第２のアレイプレーン内の別の少なくとも１つのメモリセルに接続する、複数の第２のビット線と、
前記ワード線にアノード側が接続されるように、選択された前記ワード線に前記第１のアレイプレーンのうちの１つのメモリセルを接続する第１のダイオードと、前記ワード線にアノード側が接続されるように、選択された前記ワード線に前記第２のアレイプレーンのうちの１つのメモリセルを接続する第２のダイオードとを含む複数のダイオードと、を有しており、
前記ワード線を挟んで、前記第１のダイオードの順方向は、前記第２のダイオードの順方向に対して逆であることを特徴とする、データ記憶装置。 - 前記第１のアレイプレーン内のメモリセルから、同じワード線を共有する前記第２のアレイプレーン内のメモリセルまで、前記第１のダイオードと前記第２のダイオードとを介して接続されている、請求項１に記載のデータ記憶装置。
- 複数の読出し回路を更に含み、該読出し回路のそれぞれが、対応するビット線によってメモリセルの１以上のグループに接続され、関連するグループのメモリセルを流れる電流を検出する、請求項１または２に記載のデータ記憶装置。
- 前記読出し回路はそれぞれセンス増幅器を含む、請求項３に記載のデータ記憶装置。
- 前記センス増幅器は電流モードセンス増幅器である、請求項４に記載のデータ記憶装置。
- ワード線の選択されたグループにおける未選択ワード線は、前記センス増幅器の入力に印加される電圧に実質的に等しい電圧に接続される、請求項４に記載のデータ記憶装置。
- 前記選択されたビット線と同電位のバイアスが、前記未選択ワード線に印加される、請求項６に記載のデータ記憶装置。
- 前記ワード線に接続され、読出しが行われていない隣接メモリセルのセンス電流に選択された寄生電流が干渉することを実質的に防止するか、又は前記選択された寄生電流の方向を逸らすように、前記抵抗性交点メモリセルアレイの電圧レベルを設定する等電位発生器を含む、請求項１〜７のいずれか１項に記載のデータ記憶装置。
- 前記等電位発生器は、共通のアレイ電圧を有する未選択ワード線からのフィードバックを阻止するように、メモリセルの各グループの共通の単方向性素子の入力ノードを設定する、請求項８に記載のデータ記憶装置。
- 複数の磁気抵抗交点メモリセルの第１のアレイプレーンと、
前記第１のアレイプレーンに平行な、複数の磁気抵抗性交点メモリセルの第２のアレイプレーンと、
メモリセルの前記第１のアレイプレーンと前記第２のアレイプレーンとの間で共有される複数の導電性ワード線と、
それぞれ前記第１のアレイプレーン内の１つのメモリセルを当該第１のアレイプレーン内の別の少なくとも１つのメモリセルに接続する、複数の第１のビット線と、
それぞれ前記第２のアレイプレーン内の１つのメモリセルを当該第２のアレイプレーン内の別の少なくとも１つのメモリセルに接続する、複数の第２のビット線と、
前記ワード線にアノード側が接続されるように、選択された前記ワード線に前記第１のアレイプレーンのうちの１つのメモリセルを接続する第１のダイオードと、前記ワード線にアノード側が接続されるように、選択された前記ワード線に前記第２のアレイプレーンのうちの１つのメモリセルを接続する第２のダイオードとを含む複数のダイオードを有し、
前記ワード線を挟んで、前記第１のダイオードの順方向が、前記第２のダイオードの順方向に対して逆である、データ記憶装置におけるデータ読出し方法であって、
前記第１のアレイプレーンのアレイにバイアスを印加し、前記第１のアレイプレーンのうちの第１メモリセルと前記第２のアレイプレーンのうちの第２メモリセルにより共有されているワード線から、前記第１メモリセルを通して、対応する前記第１のビット線まで電流を流すステップと、
前記第１のアレイプレーンのアレイにバイアスを印加している間、第２のアレイプレーンのアレイから前記第２メモリセルを通って電流が流れるのを阻止するステップと、を有することを特徴とするデータの読出し方法。 - 前記ワード線から前記第１のダイオードを介して前記第１のアレイプレーンのうちの前記第１メモリセルを通って、対応する前記第１のビット線にいたる経路を通じて電流が流れることを特徴とする請求項１０に記載のデータの読出し方法。
- 前記データ記憶装置は、前記対応するビット線により１以上のメモリセルのそれぞれに接続され、接続されたメモリセルを流れる電流を検出する複数の読出し回路を更に含む、請求項１０または１１に記載のデータの読出し方法。
- 前記読出し回路はそれぞれセンス増幅器を含む、請求項１２に記載のデータの読出し方法。
- 前記センス増幅器は、選択されたメモリセルを流れる電流を基準電流と比較し、該メモリセルの抵抗状態を生成する、請求項１３に記載のデータの読出し方法。
- 前記データ記憶装置は、前記ワード線に接続され、選択された寄生電流がメモリセルのセンス電流に干渉することを実質的に防止するか、又は該寄生電流の方向を逸らすように、前記抵抗性交点メモリセルアレイの電圧レベルを設定する等電位発生器を含む、請求項１０〜１４のいずれか１項に記載のデータの読出し方法。
- 前記等電位発生器は、共通のアレイ電圧を有する未選択ワード線からのフィードバックを阻止するように、メモリセルの各グループの共通の単方向性素子の入力ノードを設定する、請求項１５に記載のデータの読出し方法。
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