JP2005094003A - サイズと動作マージンとが拡大された磁気メモリアレイ - Google Patents

Abstract

【課題】MRAMのメモリセルアレイのサイズを拡大し、動作マージンを広げる。
【解決手段】磁気ランダムアクセスメモリ（MRAM）を作成するための方法は、選択されるまでは、動作中にMRAMアレイ内のどのメモリセルも絶縁する。いくつかの実施形態は、そのような電気的な絶縁のために直列接続されたダイオードを使用する。メモリセルのうちの選択されたものだけが、次にビット線とワード線との間のそれぞれに電流を流す。全てのメモリセルに対して、読み出し及びデータ書き込みのデータアクセス電流のより良好で、より一様な分布がもたらされる結果となる。他の実施形態においては、より大きなデータアレイに対応するために、この改善を用いて行及び列の数を増やす。更なる実施形態においては、そのような改善を用いて動作マージンを広げ、必要なデータ書き込み電圧と電流とを低減する。
【選択図】図１

Description

本発明は磁気メモリデバイスアレイに関し、特に、そのようなアレイの実際のサイズを拡大するための技法及び回路に関する。

高密度、高速、不揮発性、低電力、及び低コストは、多くのメモリデバイスによって共有される共通の目標である。しかしながら現実的には、これら全てを得ることは実際には不可能なので、いくつかのトレードオフは避けられない。特定の用途が、どの方向で妥協すべきかを決定する。例えば、スタティックランダムアクセスメモリ（ＳＲＡＭ）は高速であるが、通常はより低密度になるという犠牲を払っている。そのようなことはＣＰＵ−キャッシュメモリの用途には有用である。ダイナミックランダムアクセスメモリ（ＤＲＡＭ）は高密度であるが、不揮発性ではない。従ってＤＲＡＭは通常、汎用コンピュータのためのメインメモリの用途に使用される。

磁気ランダムアクセスメモリ（ＭＲＡＭ）のような新規のメモリタイプは、本質的には不揮発性であるが、依然として、密度、アクセス速度などの間に妥協点を見出さなければならない。異なる磁気的な現象に基づいて、３つのタイプのＭＲＡＭが開発されている。例えば、異方性磁気抵抗ＭＲＡＭ、巨大磁気抵抗ＭＲＡＭ（又はジャイアント磁気抵抗ＭＲＡＭ）、及びトンネル磁気抵抗ＭＲＡＭである。

トンネル磁気抵抗タイプのＭＲＡＭを、本明細書では対象とする。磁気トンネル接合（ＭＪＴ）メモリセルのクロスポイントアレイは、ダイレクトアドレッシング（又はダイレクトにアドレス指定すること）を可能にする。各セルは、格納されているデジタルデータ値に依存する抵抗として現れる。

従来のＭＪＴメモリセルは、電気的な絶縁体によって分離された２つの磁性層を備える。その絶縁体はとても薄いので、その絶縁体が接触する磁性層間にトンネル電流が流れやすくなる。そのようなトンネル電流は、絶縁体をすり抜ける磁界に依存する電気抵抗として現われる。上側の及び下側の磁性層は、楕円体として配置されるので、それらの磁化は２つの好ましい方向のうちの一方、例えばその楕円体の長軸方向に生じる。

下側の磁性層は、高い保磁力の材料で製造され、アニーリング処理ステップ中に設定された方向に永久磁化される。上側の磁性層は、より低い保磁力の材料を含み、ターゲットにされたクロスポイントアレイの交点において一致する、列及び行データ書き込み電流によって、磁性層の磁気的な方向が切り替えられる。

上側磁性層と下側磁性層との間に挟まれた絶縁体が受ける磁界は、２つの状態のうちの１つとなる。第１の状態は、両方の磁気的な方向が同じ状態であり、第２の状態は、磁気的な方向が反対の状態である。その磁界は、スピンがかかったトンネル電子が、絶縁体を通して突き抜けることができるか、又は通り抜けることができることの容易さに影響を及ぼす。従って、上側磁性「データ」層の状態を、絶縁体の両端に現れる電気抵抗を測定することによって読み出すことができる。

ヒューレット・パッカード社のＭＲＡＭ技術には、ＭＪＴセルのクロスポイントアレイが含まれる。その技術により、各ＭＪＴセルの電気抵抗の差分が測定される。該読み出すことによって、上側磁性層の磁気的な方向を反転させる場合には、電流が生成され、その電流を検出することができる。そうすることによって次に、データ書き込みサイクルが、「等電位」の読み出しサイクル中に乱されたビットを復元させることができる。

メモリセルの大規模なアレイを構築することは、特定のセルによって現れるデータ書き込み電流が、選択されていないセルを通るスプリアスな（又は不要な）漏れ経路によって低減される可能性があるので問題になっている。ビット線及びワード線は、メモリセルの行及び列に接続されており、選択されたビット線と選択されたワード線との交点におけるメモリセルが、全てのデータ書き込み電流を受けることを意図して構成される。しかしながら、選択されたビット線上に、又は選択されたワード線上に配置されている他のメモリセルは、直列に複数のメモリセルを通って蛇行する漏れ経路に関与する可能性がある。各メモリセルはプログラム可能な抵抗として現れ、これらが個々のビット線及びワード線に負荷をかける可能性がある。その実際の影響は、そのようなビット線及びワード線の長さが制限され、従ってアレイのサイズもまた制限されることである。他の影響は、動作マージンが狭められることである。

ビット線及びワード線がそのように負荷をかけられず、より大きなアレイを製造できるように、そのような漏れ電流を制限するため、又は制御するための回路が必要とされる。

簡単に述べると、本発明の磁気ランダムアクセスメモリ（ＭＲＡＭ）の実施形態は、セルのうちの選択されたものに、２つの状態間を電界の用途によって切り替えるための磁気メモリセルを含む。その磁気メモリセルは、データ書き込み電流を流すために、電気的に伝導性のある線に接続される。そのＭＲＡＭは、各磁気メモリセルにそれぞれが接続された複数のダイオードを含む。そのようなダイオードは、磁気メモリセルのうちの選択されていないものを通して漏れる電流を制限する。

メモリセルアレイのサイズを拡大し、動作マージンを広げることができる。

本発明は、本発明の実施形態の下記の説明からより完全に理解されるであろう。説明は添付図面を参照して行われる。

図１は、本発明の磁気ランダムアクセスメモリ（ＭＲＡＭ）アレイの実施形態を表し、全体を示す参照番号１００によって本明細書において参照される。ＭＲＡＭ１００は、クロスポイント構成内に、磁気メモリセル１０２のアレイと、漏れ遮断ダイオード１０４とを備える。各メモリセル１０２は、トンネル磁気抵抗（ＴＭＲ）技術に基づく。その技術では、絶縁層が、局部の磁界によって影響されるトンネル電流を使用する。個別のセル１０２は、ワード線１０６及び１０８と、ビット線１１０とにより、読み出し−書き込みアクセスのために選択的にアドレス指定される。これらのビット線とワード線とは、クロスポイントアレイを構成して実装する数百ものそのような線を表す。

選択されたビット線とワード線との交点にあるメモリセルは、データ書き込み電流を受ける。その配電された電流は、印加された電圧と、そこに現れる経路抵抗との関数である。任意のセルにデータを書き込むためには最低限の電流が必要とされ、そのようなセルへの利用可能な超過の電流が、その動作マージンである。しかしながら、高過ぎる電圧、又は大き過ぎる電流は、選択されていないセルに対して、意図されていないデータを書き込む可能性がある。低過ぎる電圧、又は少な過ぎる電流は、選択されたセルへのデータの書き込みに、ランダムに又はコンスタントに失敗するという結果となる可能性がある。

漏れ遮断ダイオード１０４は、逆バイアスをかけられ、セル１０２のうちの選択されていないセル内にスプリアス電流（又は不要な電流）が流れるのを防ぐ。これを行うために、様々な種類のダイオード及びトランジスタをここでは用いることができる。ダイオード１０４は、ショットキーダイオード又は他のダイオードタイプとすることができる。メモリアレイ内の意図されていない経路を通して流れる漏れ電流を制御するために、トランジスタを用いることもできる。この例において、個々のダイオード１０４は、それぞれのワード線とビット線との間にあるセル１０２に直列に接続されている。

ビット線１１０にデータ書き込み電流が加えられる時には、その周りを磁界が取り囲む。その磁界を用いて、永久磁性データ層を逆の極性に反転させることにより、磁気メモリセル１０２を切り替える。従ってバイナリ情報を、ビット線１１０に加えられた電流によって生じた磁界の方向の関数として格納することができる。

スプリアス電流の経路は、アレイ内の磁気メモリセルのうちの複数のものを通して存在することができる。選択された行又は列を通して方向付けられたデータ書き込み電流の一部もまた、通常は、選択されたビット線及びワード線の周りを蛇行する都合の良い経路を通って漏れる。これらの電流は次いで、アレイを横切って漏れる場合がある。そのような電流の分布は予測することができないので、電流の分布はアレイ全体にわたってもまた一様ではない。選択された磁気メモリセルが実際に受けるデータ書き込み電流は、アレイ内のその位置の関数となる。

本発明の実施形態において、ダイオード１０４は、アレイ内の選択されていないセルを通るこれらのスプリアスな漏れ経路の大部分又は全てを遮断する。漏れ電流は、そのようなダイオードの無いＭＲＡＭのものと比べて低減される。アレイ内のそれぞれの磁気メモリセルに対する、配電されたデータ書き込み電流の、どのような不均一性も低減される。そのようなことが、より多数のセルを有する磁気メモリアレイを製造することを可能にさせ、且つ／又は、より良好な動作マージンを有する磁気メモリアレイを製造することを可能にさせる。

ダイオードは、アレイの任意の選択された磁気メモリセルの位置におけるデータ書き込み電流が、他の選択された磁気メモリセルのデータ書き込み電流と１０％未満で異なるように選択される。電流不均一性の、行と列との数への依存性を予測するために、発明者は式１を導き出した。

ここで、εはデータ書き込み電流不均一性であり、ηは四角形のアレイ内の行の数であり、Ｋ_ＤＲはダイオードの逆バイアスインピーダンスに依存する定数である。例えば、所望の最大電流不均一性が１０％である場合には、ε＝０．１１である。

ＭＲＡＭ１００は、磁気メモリセルの列及び行をなす正方形アレイとすることができる。これらは、例えばビット線１１０と、ワード線１０６及び１０８とにより相互接続される。一例においては、各磁気メモリセルの抵抗はＲ_ｍ＝１ＭΩとすることができ、各行又は列の抵抗はＲ_ｒ＝１１３ＭΩとすることができる。行及びメモリセルの抵抗と比べて、配線抵抗が比較的小さくなるように、銅の金属被膜が用いられる。

ダイオード１０４の逆バイアス抵抗が、磁気メモリセル１０２の抵抗よりも１０倍大きい場合には、式１における定数Ｋ_ＤＲは１０．０である。式１は、１０％の最大電流不均一性と、ε＝０．１とを与えた場合には、最大アレイサイズが３４３５×３４３５となることを示す。

アレイ１００がダイオード１０４を備えていなかった場合には、定数Ｋ_ＤＲは零となり、式１は、可能な最大アレイが１４０２×１４０２となることを予測する。ダイオード１０４の無い類似のアレイは、より少ない数の行及び列に制限され、１０％よりも悪いデータ書き込み電流不均一性を有するであろう。

図１は、ビット線１１０を通してデータ書き込み電流を出力するデータ書き込み発生器１１２を含む。その回路はまた、ワード線１０６及び１０８を通して流れる電流を生成することもできる（ワード線１０６及び１０８のためのデータ書き込み発生器１１２への電気的な接続は図示せず）。

図１には示されていないが、ＭＲＡＭ１００は典型的には、選択されたメモリセル１０２の抵抗を検知するための読み出し回路を備える。読み出し動作中に、ビット線１１０に一定の電圧が印加され、読み出し回路によって検知される。外部回路が一定の電圧源を提供することができる。

図２は、磁気メモリデバイス２００を表し、ビット線１１０の一部、メモリセル１０２、ダイオード１０４、及びワード線１０８の一部（図１）に類似する。デバイス２００は、ワード線２０６上に、磁気メモリセル２０２と、薄膜ダイオード２０４とを含む。薄膜ダイオード２０４は、磁気メモリセル２０２とワード線２０６とに電気的に直列である。

磁気メモリセル２０２は、切り替え可能な磁性「データ」層２０８と、薄い絶縁トンネル層２１０と、切り替え不可能な磁性「リファレンス」層２１２とを含む。データ層２０８は、ビット線２１４の下に接続される。

ダイオード２０４は、ｎ型領域２１６とｐ型領域２１８とを備え、整流するＰ−Ｎ接合を形成する。ｎ型及びｐ型領域は、例えば、ｐ型に対してはホウ素を、ｎ型に対してはリン又はヒ素を不純物として加えたアモルファスシリコンである。その領域及びそれらの接触面は、典型的には１４０ｎｍ×３００ｎｍである。

順方向バイアスをかけられると、ダイオードのインピーダンスは、磁気メモリセル２０２が示す値の約１０％である。逆バイアスをかけられると、その抵抗は、例えば０．５〜１．０ボルトの電圧範囲の場合に、磁気メモリセル２０２の抵抗の１０倍以上である。

データ層２０８はニッケル鉄を含み、リファレンス層２１２はコバルト鉄を含み、絶縁層２１０は二酸化アルミニウムを含む。全ての層は、約１４０ｎｍ×３００ｎｍの同じ平面エリアを有し、リファレンス層２１２、データ層２０８、及び絶縁層２１０は、約２．０ｎｍ、３．５ｎｍ、及び１．２ｎｍの厚みを有する。磁気メモリセル２０２の抵抗は、約１メガオームである。ワード線２０６とビット線２１４とは銅を含む。

図３は、図１及び図２内の磁気メモリデバイスに類似の磁気メモリデバイス３００の一部を表す。本質的には、漏れ遮断ダイオードは、各メモリセルの下ではなく、その上に積重される。磁気メモリセル３０２は、薄膜ダイオード３０４に関連付けられ、どちらもビット線３０６の下に配置される。磁気メモリセル３０２は、データ層３０８と、薄いトンネル絶縁層３１０と、磁性リファレンス層３１２とを備える。薄膜ダイオード３０４は、ｎ型領域３１６と、ｐ型領域３１８とを備える。

磁気メモリセル３０２は、磁気メモリセル３０２と、ダイオード３０４と、ビット線３０６との間に配置される他の層を含むことができる。ｎ型領域とｐ型領域との順序は、用いられる極性に依存して逆にすることもできる。

一般に、ダイオードは、磁気メモリセルのそれぞれのものに関連付けられたデータ書き込み電流が、互いに１５％未満か、理想的には１０％以下だけ異なるように選択される。

それぞれの非線形ダイオードは、それぞれの磁気メモリセルに直列に接続されることができ、ワード線又はビット線に、及びそれぞれの磁気メモリセルに直列接続されることができる。それぞれの非線形ダイオードは、ビット線又はワード線と、それぞれの磁気メモリセルとの間に配置される。

そのダイオードは、ショットキーダイオードと、任意のタイプの薄膜ダイオードとを含むダイオードとすることができるが、代替として、電流の方向に依存する電流制限特性を有する任意の素子とすることもできる。

各ダイオードは、各磁気メモリセルの抵抗の１０倍か又はそれより大きい逆バイアスインピーダンスを有する。代替の実施形態において、各磁気メモリセルの抵抗は、わずかに、磁気メモリセルの抵抗の５倍よりも大きいだけに過ぎなくすることができるか、あるいは２倍よりもわずかに大きいだけに過ぎなくすることができる。

本発明の方法の実施形態は、ＭＲＡＭアレイ内のどのメモリセルも、選択されるまでは電気的に絶縁する。いくつかの実施形態では、そのような電気的な絶縁のために、直列接続されたダイオードを用いる。メモリセルのうちの選択されたものだけが、次にビット線とワード線との間のそれぞれのものに電流を流す。全てのメモリセルに対して、読み出し及びデータ書き込みのデータアクセス電流のより良好で、より一様な分布（配電）がもたらされる結果となる。一実施形態において、より大きなデータアレイに対応するために、この改善を用いて行及び列の数を増加する。他の実施形態においては、そのような改善を用いて動作マージンを広げ、必要なデータ書き込み電圧と電流とを低減する。

本発明は特定の例を参照して説明されてきたが、本発明を数多くの他の形態で具現化することができることは当業者であれば理解されよう。例えば、磁気メモリセルは、コロッサル磁気抵抗（又は巨大磁気抵抗）（ＣＭＲ）又はジャイアント磁気抵抗（又は巨大磁気抵抗）（ＧＭＲ）技術に基づくものとすることもできる。

本発明における磁気ランダムアクセスメモリアレイの実施形態の斜視図である。 漏れ遮断ダイオードがワード線に隣接するＭＲＡＭセルの下に配置される、磁気メモリデバイスの断面図である。 漏れ遮断ダイオードがビット線付近のＭＲＡＭセル上に配置される、磁気メモリデバイスの断面図である。

符号の説明

１０２ 磁気メモリセル
１０４ ダイオード
１０６、１０８ ワード線
１１０ ビット線

Claims (5)

1. 磁気ランダムアクセスメモリ（ＭＲＡＭ）デバイスであって、
   インピーダンスの異なる値としてデータを格納する磁気メモリセル（１０２）のアレイと、
   前記磁気メモリセル（１０２）のアレイ内のデータを、選択的にアクセスするためのビット線とワード線（１０６、１０８、１１０）とからなる格子と、
   複数のダイオード（１０４）であって、それぞれが前記磁気メモリセル（１０２）のうちのそれぞれのものに直列に接続され、且つ、前記ビット線とワード線（１０６、１０８、１１０）とからなる格子のうちの対応するものの間に配置される、複数のダイオード
   とを備え、
   前記格子内で可能な前記ビット線とワード線（１０６、１０８、１１０）との数は、前記磁気メモリセル（１０２）のうちの選択されていないものを通して流れる漏れ電流を低減する前記複数のダイオード（１０４）を含むことによって増加されることからなる、ＭＲＡＭデバイス。
2. 前記アレイ全体にわたる前記磁気メモリセル（１０２）のそれぞれに関連付けられた前記格子（１０６、１０８、１１０）内のデータ書き込み電流の分布は、動作中に１５％未満だけ異なる、請求項１に記載のＭＲＡＭ。
3. 磁気ランダムアクセスメモリ（ＭＲＡＭ）デバイスであって、
   インピーダンスの異なる値としてデータを格納する磁気メモリセル（１０２）のアレイと、
   前記磁気メモリセル（１０２）のアレイ内のデータを、選択的にアクセスするためのビット線とワード線（１０６、１０８、１１０）とからなる格子と、
   複数のダイオード（１０４）であって、それぞれが前記磁気メモリセル（１０２）のうちのそれぞれのものに直列に接続され、且つ、前記ビット線とワード線（１０６、１０８、１１０）とからなる格子のうちの対応するものの間に配置される、複数のダイオード
   とを備え、
   各メモリセル(１０２)に対する動作マージンは、前記磁気メモリセル（１０２）のうちの選択されていないものを通して流れる漏れ電流を低減する前記複数のダイオード（１０４）を含むことによって拡大されることからなる、ＭＲＡＭデバイス。
4. ＭＲＡＭデバイスを作成するための方法であって、
   選択されるまでは、動作中にＭＲＡＭアレイ内のどのメモリセル（１０２）も電気的に絶縁するステップと、
   より大きなデータアレイに対応するために、行と列との数を増加させるステップ
   とを含み、
   選択されたビット線及びワード線（１０６、１０８、１１０）上の読み出し及びデータ書き込みのデータアクセス電流のより一様な分布が、全ての前記メモリセル（１０２）に対してもたらされる結果となることからなる、方法。
5. ＭＲＡＭデバイスを作成するための方法であって、
   選択されるまでは、動作中にＭＲＡＭアレイ内のどのメモリセル（１０２）も電気的に絶縁するステップと、
   最小のデータ書き込み電圧及び電流を低減するために、動作マージンを広げるステップ
   とを含み、
   選択されたビット線及びワード線（１０６、１０８、１１０）上の読み出し及びデータ書き込みのデータアクセス電流のより一様な分布が、全ての前記メモリセル（１０２）に対してもたらされる結果となることからなる、方法。
   

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