KR100898040B1 - 데이터 저장 장치 - Google Patents

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Abstract

MRAM(Magnetic Random Access Memory) 장치(10)는 셀(14)의 어레이(12)와, 어레이(12)의 제 1 면상의 복수의 제 1 도체를 포함한다. 제 1 도체는 제 1 방향으로 연장되며, 메모리 셀(14)의 적어도 일부로부터 오프셋된다.

Description

데이터 저장 장치{MRAM DEVICE INCLUDING OFFSET CONDUCTORS}
도 1 및 2는 본 발명에 따른 제 1 MRAM 장치를 도시하는 도면,
도 3은 제 1 MRAM 장치에 기록하는 방법을 도시하는 도면,
도 4 및 5는 본 발명에 따른 제 2 MRAM 장치를 도시하는 도면,
도 6-8은 본 발명에 따른 제 3, 제 4 및 제 5 MRAM 장치를 도시하는 도면,
도면의 주요 부분에 대한 부호의 설명
12 : 어레이 14 : 자기 메모리 셀
16 : 비트 라인 18 : 워드 라인
20 : 행 구동기 22 : 열 구동기
24 : 감지 증폭기 26 : 데이터 레지스터
28 : I/O 패드
본 발명은 데이터 저장 장치에 관한 것이다. 특히, 본 발명은 MRAM(magnetic random access memory)에 관한 것이다.
MRAM은 단기(short-term) 및 장기(long-term) 데이터 저장 장치용으로 고려되는 비휘발성 메모리이다. MRAM은 DRAM, SRAM 및 플래쉬 메모리와 같은 단기 메모리보다 전력 소모가 적다. MRAM은 하드 드라이브와 같은 종래의 장기 저장 장치보다 (크기 순에 의해(by orders of magnitude)) 상당히 빠르게 판독 및 기록을 수행할 수 있다. 또한, MRAM은 하드 드라이브보다 콤팩트하고 전력을 덜 소모한다. 또한, MRAM은 초고속 프로세서 및 네트워크 장치와 같은 응용에 내장되는 것으로 고려된다.
전형적인 MRAM 장치는 메모리 셀의 어레이와, 메모리 셀의 행(row)을 따라 연장하는 워드 라인과, 메모리 셀의 열(column)을 따라 연장하는 비트 라인을 포함한다. 각 메모리 셀은 워드 라인과 비트 라인의 교차점에 위치된다.
메모리 셀은 터널링 자기 저항성(tunneling magneto-resistive; TMR) 장치 또는 자이언트 자기 저항성(giant magneto-resistive; GMR) 장치와 같은 자기 저항성 장치에 기초할 수 있다. 전형적인 TMR 장치는 핀층(pinned layer)과, 감지층(sense layer)과, 핀층과 감지층 사이에 샌드위치된 절연 터널 장벽을 포함한다. 핀층은 관련된 범위내에 인가된 자계가 존재시에 회전하지 않도록 고정된 자화 방향성(magnetization orientation)을 갖는다. 감지층은 2 방향 중 하나, 즉 핀층 자화와 동일한 방향 또는 핀층 자화와 반대의 방향 중 하나로 방향이 정해질 수 있다. 핀층 및 감지층의 자화가 동일한 방향이면, TMR 장치의 방향성은 " 평행(parallel)"하다고 지칭된다. 만약, 핀층 및 감지층의 자화가 반대 방향이면, TMR 장치의 방향성은 "비평행(anti-parallel)"하다고 지칭된다. 이들 2 개의 안정된 방향성, 즉 평행 및 비평행은 '0' 및 '1'의 논리값에 대응할 수 있다.
GMR 장치는 데이터층과 기준층(reference layer)이 절연 터널 장벽 대신에 전도성 비자기 금속층에 의해 분리되는 것을 제외하고는, TMR 장치와 동일한 기본 구성을 갖는다. 감지층과 핀층의 상대적인 자화 방향성은 CIP(current-in-plane) 기하구조에서 동작되는 GMR 장치의 평면내(in-plane) 저항에 영향을 미치고, 마찬가지로 CPP(current-perpendicular-to-plane) 기하구조에서 동작되는 GMR 장치의 평면에 대한 수직(perpendicular-to-plane) 저항에 영향을 미친다.
메모리 셀의 밀도는 라인들 사이의 평면내 거리에 의해 제한된다. 라인을 통해 구동될 수 있는 최대 전류는 라인의 전류 밀도에 의해 제한된다. 이들 두 파라미터, 즉 라인 분리 및 전류 밀도는 자기 저항성 장치의 감지층에 인가될 수 있는 최대 스위칭 자계(switching field)를 제한한다.
메모리 밀도를 감소시키지 않으면서, 자기 저항성 장치에 인가될 수 있는 최대 스위칭 자계를 증가시키는 것이 바람직하다. 최대 자계를 증가시키면, 메모리 셀의 포화보자력(coercivity)이 증가될 수 있다. 또한, 포화보자력을 증가시키면, 메모리 셀에 대한 데이터 기록의 무결성(integrity)이 증가될 것이고, 비선택 비트를 소거하는 바람직하지 않은 부작용이 감소될 것이다. 그렇지 않은 경우, 그러한 소거를 정정하는 것은 에러 코드 정정에 부담을 증가시킬 수 있다.
본 발명의 제 1 양상에 따르면, 데이터 저장 장치는 자기 메모리 셀의 어레이와, 메모리 셀의 어레이의 한 면상의 복수의 제 1 도체를 포함한다. 제 1 도체는 제 1 방향으로 연장된다. 제 1 도체는 제 2 방향에서 메모리 셀의 적어도 일부로부터 오프셋된다. 제 1 및 제 2 방향은 직교한다.
본 발명의 다른 양상 및 이점은 첨부 도면을 참조하면서, 예를 통해 본 발명의 원리를 설명하는 이하의 상세한 설명으로부터 명확해질 것이다.
도 1 및 2를 참조하면, 자기 메모리 셀(14)의 저항성 교차점 어레이(12)를 포함하는 MRAM 장치(10)가 도시되어 있다. 자기 메모리 셀(14)은 터널링 자기 저항성 장치 또는 자이언트 자기 저항성 장치와 같은 자기 저항성 장치를 포함할 수 있다. 메모리 셀(14)은 x 방향을 따라 연장되는 행 및 y 방향을 따라 연장되는 열에 배열된다. MRAM 장치(10)의 예시를 간략화하기 위해, 비교적 적은 수의 메모리 셀(14)만을 도시한다. 실제로, 소정 크기의 어레이가 사용될 수 있다.
비트 라인(16)으로서 기능하는 트레이스(trace)가 어레이(12)의 한 면상에서 y 방향을 따라 연장된다. 어레이(12)의 각 열에 대해 하나의 비트 라인(16)이 존재할 수 있다.
워드 라인(18)으로서 기능하는 트레이스가 어레이(12)의 반대측 면상의 평면에서 x 방향을 따라 연장된다. 종래의 MRAM 장치(도시되지 않음)에서, 각 메모리 셀은 워드 라인과 비트 라인의 교차점에 위치될 것이다. 이와 달리, 도 1의 MRAM 장치(10)에서, 워드 라인(18)은 y 방향에서 메모리 셀(14)로부터 오프셋된다. 이러한 오프셋은 오프(Off) 라는 문자로 표시된다. 각 메모리 셀(14)은 2 개의 인접하는 워드 라인(18) 사이에서, 2 개의 워드 라인(18)에 의해 중첩되어 위치된다. 또한, 각 메모리 셀(14)은 비트 라인(16)과, 인접하는 워드 라인(18) 중 하나에 전기적으로 접속된다. 메모리 셀(14)과 워드 라인(18) 사이의 전기적인 접속은 비아(19)에 의해 형성된다.
MRAM 장치(10)는 기록 동작 동안, 선택된 비트 및 워드 라인(16, 18)에 기록 전류 ly, lx1 및 lx2를 공급하는 행 구동기(row driver)(20) 및 열 구동기(column driver)(22)를 포함한다. 이들 기록 전류 ly, lx1 및 lx2는 선택된 비트 및 워드 라인(16, 18) 부근에 자계 Hx, Hy1 및 Hy2를 발생시킨다. 선택 메모리 셀(14)은 2 개의 선택된 인접 워드 라인(18) 사이에 위치되고, 선택된 비트 라인(16) 위에 위치되며, 3 개의 라인으로부터 자계 Hx, Hy1 및 Hy2를 만나게 된다. 이들 자계 Hx, Hy1 및 Hy2는, 조합될 경우, 선택 메모리 셀(14)의 자화 방향성을 변경하기에 충분히 강하게 된다.
절반의 선택된(half-selected) 셀(즉, 선택된 비트 라인(16) 또는 단지 하나의 선택된 워드 라인을 따른 메모리 셀(14))은 3 개의 자계 Hx, Hy1 및 Hy2 중 단지 하나를 만날 것이며, 따라서, 절반의 선택된 셀의 자화 방향성은 영향을 받아서는 않된다. 마찬가지로, 선택된 비트 라인(16) 및 하나의 선택된 워드 라인(18) 둘다를 따르는 메모리 셀(14)은 3 개의 자계 Hx, Hy1 및 Hy2 중 단지 2 개를 만날 것이며, 따라서, 그들의 자화 방향성은 영향을 받아서는 않된다. 원하는 자계의 경우, 2 개의 인접한 워드 라인(18)이 기록 전류를 공유할 수 있다. 두 개의 인접한 워드 라인(18)은 기록 동작 동안 최대 정격 전류 용량 미만에서 구동될 수 있다. 더욱이, 동일하지 않은 기록 전류가 라인(16, 18)에 공급될 수 있다.
워드 라인(18)은 오프셋되기 때문에, 종래의 MRAM 장치에서 워드 라인이 위치하는 것보다 더 메모리 셀(14)로부터 떨어져 위치하게 된다. 그러나, 메모리 셀(14)로부터 오프셋되는 2 개의 인접한 워드 라인(18)은, 메모리 셀로부터 오프셋되지 않은 하나의 워드 라인보다 강한 자계를 제공하는 것으로 발견되었다.
MRAM 장치(10)는 열 구동기(22)에 접속된 감지 증폭기(24)를 더 포함한다. 감지 증폭기(24)의 출력은 데이터 레지스터(26)에 접속되고, 데이터 레지스터(26)의 출력은 MRAM 장치(10)의 I/O 패드(28)에 접속된다. 감지 증폭기(24)는 판독 동작 동안 선택 메모리 셀(14)의 저항 상태를 감지한다. 선택 메모리 셀(14)을 통해 전압을 인가하고, 선택 메모리 셀(14)을 통해 흐르는 전류를 감지함으로써, 간단한 감지 방법이 수행될 수 있다.
메모리 셀(14)은 여러 개의 평행 경로를 통해 함께 접속된다. 하나의 접속부에서 볼 수 있는 저항은 다른 행 및 열에서의 메모리 셀(14)의 저항과 평행한, 그 접속부에서의 메모리 셀(14)의 저항과 동일하다. 따라서, 메모리 셀(14)의 어 레이(12)는 교차점 저항망(cross point resistor network)으로서 특징지워질 수 있다.
메모리 셀(14)은 교차점 저항망으로서 접속되기 때문에, 기생 또는 스니크 경로 전류(parasitic or sneak path currents)가 선택 메모리 셀(14)에 대한 판독 동작과 간섭할 수 있다. 다이오드 또는 트랜지스터와 같은 차단 장치(blocking devices)가 메모리 셀(14)에 접속될 수 있다. 이들 차단 장치는 기생 전류를 차단할 수 있다.
이와 달리, 양수인의 미국 특허 제 6,259,644 호에 개시된 "등전위(equipotential)" 방법을 이용함으로써, 기생 전류(parasitic current)를 처리할 수 있다. 등전위 방법의 예로써, 열 구동기(22)가 비선택 비트 라인(16)에 선택 비트 라인(16)과 동일한 전위를 제공하거나, 또는 행 구동기(20)가 비선택 워드 라인(18)에 선택 비트 라인(18)과 동일한 전위를 제공할 수 있다.
도 3을 참조하면, 선택 메모리 셀에 기록하는 방법이 도시되어 있다. 기록 전류가 선택 메모리 셀에 가장 인접한 두 개의 워드 라인에 공급되고(블록 110), 기록 전류가 메모리 셀과 교차하는 비트 라인에 공급된다(블록 112). 이들 3 개의 라인으로부터의 조합된 자계는 선택 메모리 셀의 자화가 원하는 방향성인 것으로 가정하도록 한다. 자화 방향성의 방향은 기록 전류의 방향에 의존할 것이다.
도 4 및 5는 제 2 MRAM 장치(210)가 비트 라인(16)과 동일한 어레이(12)의 면상에 제 2 워드 라인(218)의 레벨을 더 포함하는 것을 제외하고는, 도 1 및 2의 MRAM 장치(10)와 유사한 제 2 MRAM 장치(210)를 도시한다. 제 2 워드 라인(218) 은 x 방향을 따라 연장된다. 행 구동기(220)는 기록 동작 동안 제 1 및 제 2 워드 라인(18, 218)에 기록 전류를 공급한다. 도 4에서 점선으로 표시되는 제 2 워드 라인(218)은 비트 라인(16)의 아래에 있다. 제 2 워드 라인(218)은 비트 라인(16) 및 메모리 셀(14)로부터 전기적으로 절연된다. 그러나, 기록 전류가 교차 비트 라인(16)과, 선택 메모리 셀(14)에 가장 근접한 2 개의 제 1 워드 라인(18) 뿐만 아니라, 선택 메모리 셀(14)에 가장 근접한 2 개의 제 2 워드 라인(218)에 공급될 때, 선택 메모리 셀은 5 개의 라인으로부터 자계를 만나게 된다. 따라서, 제 2 워드 라인(218)은 스위칭 자계를 더 증가시킨다.
따라서, 동일한 도체 공간, 크기 및 전류 밀도를 갖는 종래의 장치보다 상당히 높은 기록 자계를 제공하는 MRAM 장치(10, 210)가 개시된다. 보다 높은 기록 자계 능력은 메모리 셀의 포화보자력이 증가되도록 하고, 그로 인해 메모리 셀에 대한 데이터 기록의 무결성이 증가되며, 비선택 비트 소거의 빈도가 감소된다.
이와 달리, 워드 및 비트 라인에 대한 기록 자계 및 전류 요건이 완화될 수 있다. 소정의 필드에 대한 전류 요건을 완화시키는 것은 다음과 같은 직접적인 이점을 갖는다. 즉, 그것은 가열(heating)을 감소시키고, 감지 증폭기 및 전자 장치가 보다 우수하게 소형으로 제조될 수 있도록 하며, 도체 라인에서의 일렉트로마이그레이션(electromigration) 문제를 감소시킨다. 소정의 전류 제약에 대해, 비트 및 워드 라인에 의해 생성될 수 있는 기록 자계가 강화될 수 있다.
비록, MRAM 장치(10, 210)는 복수의 비아로 기술되었지만, 본 발명은 그것에 한정되지 않는다. 그 대신, 워드 및 비트 라인 모두 자기 메모리 셀과 직접적으 로 전기 접촉될 수 있다. 예를 들면, 도 6은 워드 라인(18)이 메모리 셀(14)에 대해 오프셋되는 MRAM 장치(310)를 도시한다. y 방향에서의 오프셋(오프)의 양은, 각 메모리 셀(14)이 2 개의 가장 근접한 워드 라인(18) 중 단지 하나에만 전기 접속되도록 하는 정도이다. 기록 동작 동안, 비트 라인(16) 및 2 개의 가장 근접한 워드 라인(18)을 통해 흐르는 전류는 단지 선택 메모리 셀(14)만을 스위칭하기에 충분한 크기이다.
추가적인 도체 레벨이 제조될 수 있다. 이들 추가적인 레벨은 z 방향(z 방향은 x 및 y 방향에 직교함)에서 워드 및/또는 비트 라인으로부터 이격될 수 있다. 예를 들어, 도 7은 추가적인 제 2 워드 라인(418)의 레벨이 제 1 워드 라인(18)의 바로 위에 정렬되는 MRAM 장치(410)를 도시한다. 따라서, 제 2 워드 라인(418)도 y 방향에서 메모리 셀(14)로부터 오프셋(오프)된다. 예를 들어, 도 8은 제 2 도체(518)가 y 방향에서 메모리 셀(14)로부터 오프셋(오프)되는 MRAM 장치(510)를 도시한다. 그러나, 제 1 워드 라인(18)은 오프셋되지 않는다. 더욱이, 제 1 워드 라인(18)은 메모리 셀(14)과 직접 접촉하면서 정렬된다.
비록, MRAM 장치는 오프셋된 워드 라인과 관련하여 기술되었지만, 그것에 한정되는 것은 아니다. 워드 라인 대신에 비트 라인이 오프셋되거나, 또는 워드 라인 및 비트 라인 모두 오프셋될 수도 있다. 추가적인 도체의 레벨이 워드 라인만을 위해, 비트 라인만을 위해, 또는 워드 라인과 비트 라인을 위해 추가될 수 있다.
워드 및 비트 라인은 위치가 바뀔 수도 있다. 예를 들어, MRAM 장치는 워 드 라인 대신에 비트 라인이 오프셋되는 것을 제외하고는, 도 2에 도시된 것과 동일한 구성을 가질 수 있다.
본 발명은 MRAM 장치에 한정되지 않는다. 본 발명은 자기 감지기 어레이와 같은 다른 장치에 적용될 수 있다. 인접한 도체는 어레이내 자기 저항성 소자에 인가된 자계를 강화시킬 수 있다.
본 발명의 특정 실시예가 기술 및 도시되었지만, 본 발명은 그렇게 기술 및 도시된 부품들의 특정 형태 및 배열에 한정되지 않는다. 그 대신, 본 발명은 이하의 특허 청구 범위에 따라 해석된다.
본 발명에 의하면, 메모리 셀의 포화보자력이 증가되어 메모리 셀에 대한 데이터 기록의 무결성이 증가되며, 비선택 비트 소거의 빈도가 감소된다.

Claims (12)

  1. 데이터 저장 장치에 있어서,
    자기 메모리 셀의 어레이와,
    상기 메모리 셀의 어레이의 한 면상의 복수의 제 1 도체―상기 제 1 도체는 제 1 방향으로 연장됨―를 포함하되,
    상기 제 1 도체는 상기 제 1 방향에 직교하는 제 2 방향에서 상기 메모리 셀의 일부로부터 오프셋(offset)되며, 상기 자기 메모리 셀의 일부는 2 개의 인접한 제 1 도체 사이에 위치하는 데이터 저장 장치.
  2. 삭제
  3. 제 1 항에 있어서,
    기록 전류가 2 개의 인접한 상기 제 1 도체에 공급될 때, 상기 자기 메모리 셀의 적어도 일부는 2 개의 인접한 상기 제 1 도체로부터 자계에 노출되도록 위치되는 데이터 저장 장치.
  4. 제 1 항에 있어서,
    상기 메모리 셀의 어레이의 제 2 면상에 복수의 제 2 도체를 더 포함하되, 상기 제 2 도체는 상기 제 2 방향으로 연장되며 상기 메모리 셀과 직접 접촉하는 데이터 저장 장치.
  5. 제 1 항에 있어서,
    상기 메모리 셀의 어레이의 제 2 면상에 복수의 제 2 도체를 더 포함하되, 상기 제 2 도체는 상기 제 1 방향으로 연장되고 제 3 방향에서 상기 메모리 셀로부터 이격되며, 상기 제 3 방향은 상기 제 1 및 제 2 방향에 직교하는 데이터 저장 장치.
  6. 제 1 항에 있어서,
    복수의 비아(via)를 더 포함하되, 상기 제 1 도체는 제 3 방향에서 상기 메모리 셀로부터 이격되고, 각각의 상기 비아는 상기 제 1 도체를 단지 하나의 자기 메모리 셀에 전기 접속하며, 상기 제 3 방향은 상기 제 1 및 제 2 방향에 직교하는 데이터 저장 장치.
  7. 제 6 항에 있어서,
    상기 제 1 도체로부터 전기 절연된 제 2 도체의 레벨을 더 포함하되, 상기 제 1 도체는 상기 제 2 도체와 상기 메모리 셀 사이에 위치되는 데이터 저장 장치.
  8. 제 7 항에 있어서,
    상기 제 1 도체는 상기 제 2 방향에서 상기 제 2 도체와 동일한 양만큼 오프셋되는 데이터 저장 장치.
  9. 제 1 항에 있어서,
    복수의 제 2 도체와 상기 메모리 셀 사이에 위치된 복수의 제 1 도체를 더 포함하되, 상기 자기 메모리 셀 각각은 상기 제 1 도체 중 단지 하나와 직접적으로 전기 접촉되는 데이터 저장 장치.
  10. 제 9 항에 있어서,
    상기 제 1 도체는 상기 메모리 셀과 정렬되는 데이터 저장 장치.
  11. 제 1 항에 있어서,
    상기 메모리 셀 각각은 상기 제 1 도체 중 단지 하나와 직접 물리적으로 접촉되는 데이터 저장 장치.
  12. 제 1 항에 있어서,
    상기 제 1 도체로부터 전기 절연된 제 2 도체의 레벨을 더 포함하되, 상기 제 1 도체는 상기 제 2 도체와 상기 메모리 셀 사이에 위치되는 데이터 저장 장치.
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