JP2003142662A - オフセットされた導体を含むｍｒａｍデバイス - Google Patents
オフセットされた導体を含むｍｒａｍデバイスInfo
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- 239000004020 conductor Substances 0.000 title claims abstract description 40
- 230000015654 memory Effects 0.000 claims abstract description 82
- 238000013500 data storage Methods 0.000 claims description 17
- 230000005415 magnetization Effects 0.000 description 12
- 238000010586 diagram Methods 0.000 description 9
- 238000000034 method Methods 0.000 description 6
- 230000003071 parasitic effect Effects 0.000 description 3
- 238000003491 array Methods 0.000 description 2
- 230000004888 barrier function Effects 0.000 description 2
- 230000007774 longterm Effects 0.000 description 2
- 102100036738 Guanine nucleotide-binding protein subunit alpha-11 Human genes 0.000 description 1
- 101100283445 Homo sapiens GNA11 gene Proteins 0.000 description 1
- 240000007594 Oryza sativa Species 0.000 description 1
- 235000007164 Oryza sativa Nutrition 0.000 description 1
- 230000000903 blocking effect Effects 0.000 description 1
- 239000000470 constituent Substances 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000010438 heat treatment Methods 0.000 description 1
- 239000002184 metal Substances 0.000 description 1
- 230000005012 migration Effects 0.000 description 1
- 238000013508 migration Methods 0.000 description 1
- 235000009566 rice Nutrition 0.000 description 1
- 238000000926 separation method Methods 0.000 description 1
- 230000006403 short-term memory Effects 0.000 description 1
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
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- Semiconductor Memories (AREA)
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Abstract
(57)【要約】
【課題】メモリ密度を低減することなく、磁気抵抗テ゛ハ゛イス
に加えることができる最大切替え磁界を増加させるこ
と。 【解決手段】磁気ランタ゛ムアクセスメモリ(MRAM)テ゛ハ゛イスは、セル(14)
のアレイ(12)と、アレイ(12)の第1の側に複数の第1の導体とを
含む。第1の導体は、第1の方向に延び、メモリセル(14)のう
ちの少なくとも幾つかのセルからオフセットされる。
に加えることができる最大切替え磁界を増加させるこ
と。 【解決手段】磁気ランタ゛ムアクセスメモリ(MRAM)テ゛ハ゛イスは、セル(14)
のアレイ(12)と、アレイ(12)の第1の側に複数の第1の導体とを
含む。第1の導体は、第1の方向に延び、メモリセル(14)のう
ちの少なくとも幾つかのセルからオフセットされる。
Description
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明はデータ記憶装置に関
する。より具体的には、本発明は磁気ランダムアクセス
メモリ（ＭＲＡＭ）に関する。 【０００２】 【従来の技術】ＭＲＡＭは、短期および長期のデータ記
憶のために考えられている不揮発性メモリである。ＭＲ
ＡＭはＤＲＡＭ、ＳＲＡＭおよびフラッシュメモリのよ
うな短期メモリよりも電力消費が小さい。ＭＲＡＭは、
ハードドライブのような従来の長期記憶装置よりも非常
に（数桁だけ）高速に読出しおよび書込み操作を実行す
ることができる。さらに、ＭＲＡＭは、ハードドライブ
に比べてコンパクトで、電力消費が小さい。また、ＭＲ
ＡＭは、超高速プロセッサおよびネットワーク装置のよ
うな組み込み用の用途のためにも検討されている。 【０００３】典型的なＭＲＡＭデバイスは、メモリセル
のアレイと、メモリセルの行に沿って延在するワード線
と、メモリセルの列に沿って延在するビット線とを含
む。各メモリセルは、ワード線とビット線との交点に配
置される。 【０００４】メモリセルは、トンネル磁気抵抗（ＴＭ
Ｒ）素子または巨大磁気抵抗（ＧＭＲ）素子のような磁
気抵抗デバイスに基づくことができる。典型的なＴＭＲ
デバイスは、ピン層（pinned layer）と、センス層と、
ピン層とセンス層との間に挟まれる絶縁トンネル障壁と
を含む。ピン層は、対象の範囲内に磁界がかけられる場
合でも回転しないように固定されている磁化の向きを有
する。センス層は、２つの向き、すなわちピン層の磁化
の向きと同じ向きか、またはピン層の磁化の向きと反対
の向きかのいずれかに向けられることができる磁化を有
する。ピン層とセンス層の磁化が同じ向きである場合に
は、ＴＭＲデバイスの向きは「平行」であると言われ
る。ピン層とセンス層の磁化が反対の向きである場合に
は、ＴＭＲデバイスの向きは「反平行」であると言われ
る。これら２つの安定した向き、平行および反平行は、
「０」および「１」の論理値に対応できる。 【０００５】ＧＭＲデバイスは、ＴＭＲデバイスと同じ
基本構造を有するが、データ層およびリファレンス層が
絶縁トンネル障壁の代わりに、導電性の非磁性金属層に
よって分離される点が異なる。センス層およびピン層の
相対的な磁化の向きは、ＣＩＰ(current-in-plane)形状
において動作させられるＧＭＲデバイスの面内抵抗に影
響を及ぼし、同様に、ＣＰＰ(current-perpendicular-t
o-plane)形状において動作させられるＧＭＲデバイスの
面に垂直な抵抗にも影響を及ぼす。 【０００６】メモリセルの密度は、線間の面内距離によ
って制限される。線を通して駆動され得る最大電流は、
その線の電流密度によって制限される。これら２つのパ
ラメータ、線の離隔距離および電流密度は、磁気抵抗デ
バイスのセンス層に加えることができる最大切替え磁界
を制限する。 【０００７】 【発明が解決しようとする課題】メモリ密度を低減する
ことなく、磁気抵抗デバイスに加えることができる最大
切替え磁界を増加させることが望ましい。最大磁界を増
加させることにより、メモリセルの保磁力を増加させる
ことが可能になる。さらに、保磁力が増加することによ
り、メモリセルへのデータの書込みの完全性が高まり、
選択されていないビットを消去するという望ましくない
副作用が低減される。そうでなければ、そのような消去
を訂正するために、誤り訂正符号に関する負担が大きく
なる可能性が高い。 【０００８】 【課題を解決するための手段】本発明の一態様によれ
ば、データ記憶デバイスは、磁気メモリセルのアレイ
と、メモリセルアレイの一方の側に複数の第１の導体と
を含む。第１の導体は第１の方向に延びる。第１の導体
は、メモリセルのうちの少なくともいくつかのメモリセ
ルから、第２の方向にオフセットされる。第１および第
２の方向は直交する。 【０００９】本発明の他の態様および利点は、本発明の
原理を一例として示す、添付図面に関連してなされる以
下の詳細な説明から明らかになるであろう。 【００１０】 【発明の実施の形態】図１および図２を参照すると、磁
気メモリセル１４の抵抗性交点アレイ１２を含むＭＲＡ
Ｍデバイス１０が示される。磁気メモリセル１４は、ト
ンネル磁気抵抗デバイスまたは巨大磁気抵抗デバイスの
ような磁気抵抗デバイスを含むことができる。メモリセ
ル１４は、行および列に配列され、行はｘ方向に沿って
延び、列はｙ方向に沿って延びている。ＭＲＡＭデバイ
ス１０の図を簡単にするために、比較的少数のメモリセ
ル１４のみが示される。実際には、任意のサイズのアレ
イを用いることができる。 【００１１】ビット線１６として機能するトレースが、
アレイ１２の一方の側のｙ方向に沿って延びる。アレイ
１２の各列に対して１つのビット線１６が存在できる。 【００１２】ワード線１８として機能するトレースが、
アレイ１２の反対側にある面内のｘ方向に沿って延在す
る。従来のＭＲＡＭデバイス（図示せず）では、各メモ
リセルは、ワード線とビット線との交点に配置される。
図１のＭＲＡＭデバイス１０では、対照的に、ワード線
１８は、メモリセル１４からｙ方向にオフセットされ
る。このオフセットは文字「Ｏｆｆ」によって示され
る。各メモリセル１４は、２つの隣接するワード線１８
間に配置され、それらのワード線によって重ね合わされ
る。また、各メモリセル１４は、ビット線１６と、隣接
するワード線１８のうちの１つとに電気的に接続され
る。メモリセル１４とワード線１８との間の電気的接続
はバイア１９を介して行われる。 【００１３】ＭＲＡＭデバイス１０は、書込み操作中
に、書込み電流Ｉｙ、Ｉｘ１およびＩｘ２を選択された
ビット線１６およびワード線１８に供給するための行ド
ライバ２０および列ドライバ２２を含む。これらの書込
み電流Ｉｙ、Ｉｘ１およびＩｘ ２は、選択されたビット
線１６およびワード線１８の周囲に、磁界Ｈｘ、Ｈｙ１
およびＨｙ２を生じる。選択されたメモリセル１４は２
つの選択された隣接するワード線１８間に存在し、かつ
選択されたビット線１６上に存在するので、３本の線か
らの磁界Ｈｘ、Ｈｙ１およびＨｙ２に「遭遇する」。こ
れらの磁界Ｈｘ、Ｈｙ１およびＨｙ２は、結合される
と、選択されたメモリセル１４の磁化の向きを変更する
だけの十分な強さである。 【００１４】半分選択されたセル（すなわち、選択され
たビット線１６、または１つのみの選択されたワード線
のいずれかに沿ったメモリセル１４）は、３つの磁界Ｈ
ｘ、Ｈｙ１およびＨｙ２のうちの１つのみに遭遇するで
あろう。したがって、半分選択されたセルの磁化の向き
は影響を受けることはないはずである。同様に、選択さ
れたビット線１６および１つの選択されたワード線１８
の両方に沿って位置するメモリセル１４は、３つの磁界
Ｈｘ、Ｈｙ１およびＨｙ２のうちの２つのみに遭遇する
であろう。したがって、それらの磁化の向きは影響を受
けないはずである。所望の磁界の場合、２つの隣接する
ワード線１８は、書込み電流を共有する場合がある。隣
接する線１８の双方は、書込み操作中に最大定格電流容
量よりも小さい電流容量で駆動される可能性がある。さ
らに、線１６および１８には、異なる大きさの書込み電
流が供給される場合がある。 【００１５】ワード線１８がオフセットされるので、ワ
ード線は、従来のＭＲＡＭデバイス内のワード線の場合
よりもさらにメモリセル１４から離れている。しかしな
がら、メモリセル１４からオフセットされる２つの隣接
するワード線１８は、メモリセルからオフセットされな
い１つのワード線より強い磁界を生成することがわかっ
ている。 【００１６】ＭＲＡＭデバイス１０はさらに、列ドライ
バ２２に接続されるセンス増幅器２４も含む。センス増
幅器２４の出力はデータレジスタ２６に結合され、デー
タレジスタ２６の出力はＭＲＡＭデバイス１０のＩ／Ｏ
パッド２８に結合される。センス増幅器２４は、読出し
操作中に、選択されたメモリセル１４の抵抗状態をセン
シング（検出）する。簡単なセンシング方法は、選択さ
れたメモリセル１４の両端に電圧を印加し、選択された
メモリセル１４に流れる電流をセンシングすることによ
り実行され得る。 【００１７】メモリセル１４は、多数の並列な経路を介
して互いに結合される。１つの接続部において検出され
る抵抗は、他の行および列におけるメモリセル１４の抵
抗と並列な接続部のメモリセル１４の抵抗に等しくな
る。したがって、メモリセル１４のアレイ１２は、交点
抵抗網として特徴付けられることができる。 【００１８】メモリセル１４が交点抵抗網として接続さ
れるので、寄生電流またはスニークパス電流が、選択さ
れたメモリセル１４上での読出し操作と干渉する可能性
がある。ダイオードまたはトランジスタのような遮断素
子がメモリセル１４に接続されてもよい。これらの遮断
素子は寄生電流を遮断することができる。 【００１９】代替案において、寄生電流は、譲受人の米
国特許第６，２５９，６４４号に開示された「等電位」
方法を用いることにより処理されてもよい。等電位方法
の一例として、列ドライバ２２が、選択されたビット線
１６と同じ電位を、選択されていないビット線１６に供
給しても、または行ドライバ２０が、選択されたビット
線１６と同じ電位を選択されていないワード線１８に供
給してもよい。 【００２０】ここで図３を参照すると、選択されたメモ
リセルに書込みを行う方法が示される。書込み電流は、
選択されたメモリセルに最も近い２つのワード線に供給
され（ブロック１１０）、さらに書込み電流は、メモリ
セルと交差するビット線に供給される（ブロック１１
２）。これらの３本の線からの結合された磁界によっ
て、選択されたメモリセルの磁化は、所望の向き呈す
る。磁界の向きの方向は、書込み電流の方向に依存す
る。 【００２１】図４および図５は、図１および図２のＭＲ
ＡＭデバイス１０に類似する第２のＭＲＡＭデバイス２
１０を示すが、第２のＭＲＡＭデバイス２１０は、アレ
イ１２のビット線１６と同じ側に、一段の第２のワード
線２１８をさらに含む点が異なる。第２のワード線２１
８はｘ方向に沿って延びる。行ドライバ２２０は、書込
み操作中に、第１および第２のワード線１８および２１
８に書込み電流を供給する。第２のワード線２１８は、
図４において破線で示されており、ビット線１６の下に
ある。第２のワード線２１８は、ビット線１６およびメ
モリセル１４から電気的に絶縁される。しかしながら、
書込み電流が、選択されたメモリセル１４に最も近い２
つの第２のワード線２１８と、選択されたメモリセル１
４に最も近い交差するビット線１６および２つの第１の
ワード線１８とに供給されるとき、選択されたメモリセ
ルは５本の線からの磁界に遭遇する。したがって、第２
のワード線２１８は切替え磁界をさらに増加させる。 【００２２】このように、同じ導体間隔、サイズおよび
電流密度を有する従来のデバイスに比べて著しく高い書
込み磁界を生成するＭＲＡＭデバイス１０および２１０
が開示される。より高い書込み磁界能力によって、メモ
リセルの保磁力が増加するようになり、それによりメモ
リセルへのデータの書込みの完全性が高まり、選択され
ないビットの消去の頻度が低減される。 【００２３】代替案において、ワード線およびビット線
のための書込み磁界および電流要件を低減することがで
きる。所与の磁界に対する電流要件を低減することは以
下の直接的な利点を有する。すなわち、それは加熱を低
減し、センス増幅器および電子回路がより良好に、かつ
小型に作成されることを可能にし、さらに導線内のエレ
クトロマイグレーションの問題を低減する。所与の電流
制約の場合に、ビット線およびワード線によって生成さ
れ得る書込み磁界を高めることができる。 【００２４】ＭＲＡＭデバイス１０および２１０が複数
のバイアとともに説明されたが、本発明はそのように限
定されない。代わりに、ワード線およびビット線の双方
が、磁気メモリセルと直に電気的に接触してもよい。た
とえば、図６はＭＲＡＭデバイス３１０を示しており、
そのデバイスでは、ワード線１８が、メモリセル１４に
対してオフセットされる。ｙ方向のオフセット（Ｏｆ
ｆ）の量は、各メモリセル１４が、２つの最も近いワー
ド線１８のうちの１つのみに電気的に接続されるような
量である。書込み操作中に、ビット線１６および２つの
最も近いワード線１８を流れる電流は、選択されたメモ
リセル１４のみを切り替えるのに十分な大きさである。 【００２５】導体の付加的な段を製作してもよい。これ
らの付加的な段は、ｚ方向（ｚ方向はｘおよびｙ方向と
直交する）に、ワード線および／またはビット線から間
隔をおいて配置され得る。たとえば、図７はＭＲＡＭデ
バイス４１０を示しており、そのデバイスでは、付加的
な段の第２のワード線４１８が第１のワード線１８の直
ぐ上にあり、第１のワード線１８と位置合わせされる。
したがって、第２のワード線４１８も、メモリセル１４
からｙ方向にオフセットされる（Ｏｆｆ）。たとえば、
図８はＭＲＡＭデバイス５１０を示しており、そのデバ
イスでは、第２の導体５１８が、メモリセル１４からｙ
方向にオフセットされる（Ｏｆｆ）。しかしながら、第
１のワード線１８はオフセットされない。さらに、第１
のワード線１８は、メモリセル１４と直接的に接触し、
メモリセル１４と位置合わせされる。 【００２６】オフセットされたワード線とともにＭＲＡ
Ｍデバイスが説明されてきたが、それらはそのように限
定されない。ワード線の代わりにビット線が、またはワ
ード線およびビット線の両方がオフセットされてもよ
い。付加的な段の導体は、ワード線に対してのみ、ビッ
ト線に対してのみ、またはワード線およびビット線の両
方に対して追加されてもよい。 【００２７】ワード線およびビット線を入れ替えること
ができる。たとえば、あるＭＲＡＭデバイスは、図２に
示されるのと同じ構造を有することができるが、ワード
線の代わりにビット線がオフセットされる点が異なる。 【００２８】本発明はＭＲＡＭデバイスに限定されな
い。本発明は、磁気センサアレイのような他のデバイス
に適用することもできる。隣接する導体によって、アレ
イ内の磁気抵抗エレメントに加えられる磁界を高めるこ
とができる。 【００２９】本発明の特定の実施形態を説明し、図示し
てきたが、本発明は、そのような説明および図示された
特定の形態または部品の構成に限定されない。代わり
に、本発明は、特許請求の範囲にしたがって解釈され
る。 【００３０】以下においては、本発明の種々の構成要件
の組み合わせからなる例示的な実施形態を示す。 １．データ記憶デバイス（10、210、310、410、510）で
あって、磁気メモリセル（14）のアレイ（12）と、及び
前記メモリセルアレイ（12）の一方の側にあり、第１の
方向に延在する複数の第１の導体とを含み、前記第１の
導体が、前記磁気メモリセル（14）のうちの少なくとも
いくつかのメモリセルから第２の方向にオフセットさ
れ、前記第１の方向と前記第２の方向とが直交する、デ
ータ記憶デバイス（10、210、310、410、510）。 ２．前記磁気メモリセル（14）のうちの少なくともいく
つかの磁気メモリセルが、２つの隣接する第１の導体
（18）間に存在する、上記１に記載のデータ記憶デバイ
ス（10、210、310、410、510）。 ３．前記磁気メモリセル（14）のうちの少なくともいく
つかの磁気メモリセルが、２つの隣接する第１の導体に
書込み電流が供給されるとき、前記２つの隣接する第１
の導体からの磁界にさらされるように配置される、上記
１に記載のデータ記憶デバイス（10、210、310、410、5
10）。 ４．前記メモリセルアレイ（12）の第２の側に複数の第
２の導体（16）をさらに含み、前記第２の導体（16）が
前記第２の方向に延び、前記メモリセル（14）と直接的
に接触する、上記１に記載のデータ記憶デバイス（1
0）。 ５．前記メモリセルアレイ（12）の第２の側に複数の第
２の導体（218）をさらに含み、前記第２の導体（218）
が前記第１の方向に延び、前記メモリセル（14）から第
３の方向に間隔をおいて配置され、前記第３の方向が前
記第１の方向および前記第２の方向と直交する、上記１
に記載のデータ記憶デバイス（210）。 ６．複数のバイア（19）をさらに含み、前記第１の導体
（18）が、前記メモリセル（14）から第３の方向に間隔
をおいて配置され、各バイア（19）が、前記第１の導体
（18）を１つのみの磁気メモリセル（14）に電気的に接
続し、前記第３の方向が前記第１の方向および前記第２
の方向と直交する、上記１に記載のデータ記憶デバイス
（10、210）。 ７．前記第１の導体から電気的に絶縁された１つの段の
第２の導体（18）をさらに含み、前記第１の導体（41
8）が、前記第２の導体（18）と前記メモリセル（14）
との間に配置される、上記６に記載のデータ記憶デバイ
ス（410）。 ８．前記第１の導体（418）が、前記第２の導体（18）
と同じ量だけ前記第２の方向にオフセットされる、上記
７に記載のデータ記憶デバイス（410）。 ９．前記第１の導体（518）と前記メモリセル（14）と
の間に配置される複数の第２の導体（18）をさらに含
み、各磁気メモリセル（14）が、前記第２の導体（18）
のうちの１つとのみ直に電気的に接触する、上記１に記
載のデータ記憶デバイス（510）。 １０．前記第２の導体（18）が、前記メモリセル（14）
と位置合わせされる、上記９に記載のデータ記憶デバイ
ス。 １１．各メモリセル（14）が、前記第１の導体（18）の
うちの１つのみと直に物理的に接触する、上記１に記載
のデータ記憶デバイス（510）。 １２．前記第１の導体（18）から電気的に絶縁された１
つの段の第２の導体（418、518）をさらに含み、前記第
１の導体が、前記第２の導体（418、518）と前記メモリ
セル（14）との間に配置される、上記１に記載のデータ
記憶デバイス（410、510）。 【００３１】 【発明の効果】本発明により、メモリ密度を低減するこ
となく、磁気抵抗デバイスに加えることができる最大切
替え磁界を増加させることが可能になる。
する。より具体的には、本発明は磁気ランダムアクセス
メモリ（ＭＲＡＭ）に関する。 【０００２】 【従来の技術】ＭＲＡＭは、短期および長期のデータ記
憶のために考えられている不揮発性メモリである。ＭＲ
ＡＭはＤＲＡＭ、ＳＲＡＭおよびフラッシュメモリのよ
うな短期メモリよりも電力消費が小さい。ＭＲＡＭは、
ハードドライブのような従来の長期記憶装置よりも非常
に（数桁だけ）高速に読出しおよび書込み操作を実行す
ることができる。さらに、ＭＲＡＭは、ハードドライブ
に比べてコンパクトで、電力消費が小さい。また、ＭＲ
ＡＭは、超高速プロセッサおよびネットワーク装置のよ
うな組み込み用の用途のためにも検討されている。 【０００３】典型的なＭＲＡＭデバイスは、メモリセル
のアレイと、メモリセルの行に沿って延在するワード線
と、メモリセルの列に沿って延在するビット線とを含
む。各メモリセルは、ワード線とビット線との交点に配
置される。 【０００４】メモリセルは、トンネル磁気抵抗（ＴＭ
Ｒ）素子または巨大磁気抵抗（ＧＭＲ）素子のような磁
気抵抗デバイスに基づくことができる。典型的なＴＭＲ
デバイスは、ピン層（pinned layer）と、センス層と、
ピン層とセンス層との間に挟まれる絶縁トンネル障壁と
を含む。ピン層は、対象の範囲内に磁界がかけられる場
合でも回転しないように固定されている磁化の向きを有
する。センス層は、２つの向き、すなわちピン層の磁化
の向きと同じ向きか、またはピン層の磁化の向きと反対
の向きかのいずれかに向けられることができる磁化を有
する。ピン層とセンス層の磁化が同じ向きである場合に
は、ＴＭＲデバイスの向きは「平行」であると言われ
る。ピン層とセンス層の磁化が反対の向きである場合に
は、ＴＭＲデバイスの向きは「反平行」であると言われ
る。これら２つの安定した向き、平行および反平行は、
「０」および「１」の論理値に対応できる。 【０００５】ＧＭＲデバイスは、ＴＭＲデバイスと同じ
基本構造を有するが、データ層およびリファレンス層が
絶縁トンネル障壁の代わりに、導電性の非磁性金属層に
よって分離される点が異なる。センス層およびピン層の
相対的な磁化の向きは、ＣＩＰ(current-in-plane)形状
において動作させられるＧＭＲデバイスの面内抵抗に影
響を及ぼし、同様に、ＣＰＰ(current-perpendicular-t
o-plane)形状において動作させられるＧＭＲデバイスの
面に垂直な抵抗にも影響を及ぼす。 【０００６】メモリセルの密度は、線間の面内距離によ
って制限される。線を通して駆動され得る最大電流は、
その線の電流密度によって制限される。これら２つのパ
ラメータ、線の離隔距離および電流密度は、磁気抵抗デ
バイスのセンス層に加えることができる最大切替え磁界
を制限する。 【０００７】 【発明が解決しようとする課題】メモリ密度を低減する
ことなく、磁気抵抗デバイスに加えることができる最大
切替え磁界を増加させることが望ましい。最大磁界を増
加させることにより、メモリセルの保磁力を増加させる
ことが可能になる。さらに、保磁力が増加することによ
り、メモリセルへのデータの書込みの完全性が高まり、
選択されていないビットを消去するという望ましくない
副作用が低減される。そうでなければ、そのような消去
を訂正するために、誤り訂正符号に関する負担が大きく
なる可能性が高い。 【０００８】 【課題を解決するための手段】本発明の一態様によれ
ば、データ記憶デバイスは、磁気メモリセルのアレイ
と、メモリセルアレイの一方の側に複数の第１の導体と
を含む。第１の導体は第１の方向に延びる。第１の導体
は、メモリセルのうちの少なくともいくつかのメモリセ
ルから、第２の方向にオフセットされる。第１および第
２の方向は直交する。 【０００９】本発明の他の態様および利点は、本発明の
原理を一例として示す、添付図面に関連してなされる以
下の詳細な説明から明らかになるであろう。 【００１０】 【発明の実施の形態】図１および図２を参照すると、磁
気メモリセル１４の抵抗性交点アレイ１２を含むＭＲＡ
Ｍデバイス１０が示される。磁気メモリセル１４は、ト
ンネル磁気抵抗デバイスまたは巨大磁気抵抗デバイスの
ような磁気抵抗デバイスを含むことができる。メモリセ
ル１４は、行および列に配列され、行はｘ方向に沿って
延び、列はｙ方向に沿って延びている。ＭＲＡＭデバイ
ス１０の図を簡単にするために、比較的少数のメモリセ
ル１４のみが示される。実際には、任意のサイズのアレ
イを用いることができる。 【００１１】ビット線１６として機能するトレースが、
アレイ１２の一方の側のｙ方向に沿って延びる。アレイ
１２の各列に対して１つのビット線１６が存在できる。 【００１２】ワード線１８として機能するトレースが、
アレイ１２の反対側にある面内のｘ方向に沿って延在す
る。従来のＭＲＡＭデバイス（図示せず）では、各メモ
リセルは、ワード線とビット線との交点に配置される。
図１のＭＲＡＭデバイス１０では、対照的に、ワード線
１８は、メモリセル１４からｙ方向にオフセットされ
る。このオフセットは文字「Ｏｆｆ」によって示され
る。各メモリセル１４は、２つの隣接するワード線１８
間に配置され、それらのワード線によって重ね合わされ
る。また、各メモリセル１４は、ビット線１６と、隣接
するワード線１８のうちの１つとに電気的に接続され
る。メモリセル１４とワード線１８との間の電気的接続
はバイア１９を介して行われる。 【００１３】ＭＲＡＭデバイス１０は、書込み操作中
に、書込み電流Ｉｙ、Ｉｘ１およびＩｘ２を選択された
ビット線１６およびワード線１８に供給するための行ド
ライバ２０および列ドライバ２２を含む。これらの書込
み電流Ｉｙ、Ｉｘ１およびＩｘ ２は、選択されたビット
線１６およびワード線１８の周囲に、磁界Ｈｘ、Ｈｙ１
およびＨｙ２を生じる。選択されたメモリセル１４は２
つの選択された隣接するワード線１８間に存在し、かつ
選択されたビット線１６上に存在するので、３本の線か
らの磁界Ｈｘ、Ｈｙ１およびＨｙ２に「遭遇する」。こ
れらの磁界Ｈｘ、Ｈｙ１およびＨｙ２は、結合される
と、選択されたメモリセル１４の磁化の向きを変更する
だけの十分な強さである。 【００１４】半分選択されたセル（すなわち、選択され
たビット線１６、または１つのみの選択されたワード線
のいずれかに沿ったメモリセル１４）は、３つの磁界Ｈ
ｘ、Ｈｙ１およびＨｙ２のうちの１つのみに遭遇するで
あろう。したがって、半分選択されたセルの磁化の向き
は影響を受けることはないはずである。同様に、選択さ
れたビット線１６および１つの選択されたワード線１８
の両方に沿って位置するメモリセル１４は、３つの磁界
Ｈｘ、Ｈｙ１およびＨｙ２のうちの２つのみに遭遇する
であろう。したがって、それらの磁化の向きは影響を受
けないはずである。所望の磁界の場合、２つの隣接する
ワード線１８は、書込み電流を共有する場合がある。隣
接する線１８の双方は、書込み操作中に最大定格電流容
量よりも小さい電流容量で駆動される可能性がある。さ
らに、線１６および１８には、異なる大きさの書込み電
流が供給される場合がある。 【００１５】ワード線１８がオフセットされるので、ワ
ード線は、従来のＭＲＡＭデバイス内のワード線の場合
よりもさらにメモリセル１４から離れている。しかしな
がら、メモリセル１４からオフセットされる２つの隣接
するワード線１８は、メモリセルからオフセットされな
い１つのワード線より強い磁界を生成することがわかっ
ている。 【００１６】ＭＲＡＭデバイス１０はさらに、列ドライ
バ２２に接続されるセンス増幅器２４も含む。センス増
幅器２４の出力はデータレジスタ２６に結合され、デー
タレジスタ２６の出力はＭＲＡＭデバイス１０のＩ／Ｏ
パッド２８に結合される。センス増幅器２４は、読出し
操作中に、選択されたメモリセル１４の抵抗状態をセン
シング（検出）する。簡単なセンシング方法は、選択さ
れたメモリセル１４の両端に電圧を印加し、選択された
メモリセル１４に流れる電流をセンシングすることによ
り実行され得る。 【００１７】メモリセル１４は、多数の並列な経路を介
して互いに結合される。１つの接続部において検出され
る抵抗は、他の行および列におけるメモリセル１４の抵
抗と並列な接続部のメモリセル１４の抵抗に等しくな
る。したがって、メモリセル１４のアレイ１２は、交点
抵抗網として特徴付けられることができる。 【００１８】メモリセル１４が交点抵抗網として接続さ
れるので、寄生電流またはスニークパス電流が、選択さ
れたメモリセル１４上での読出し操作と干渉する可能性
がある。ダイオードまたはトランジスタのような遮断素
子がメモリセル１４に接続されてもよい。これらの遮断
素子は寄生電流を遮断することができる。 【００１９】代替案において、寄生電流は、譲受人の米
国特許第６，２５９，６４４号に開示された「等電位」
方法を用いることにより処理されてもよい。等電位方法
の一例として、列ドライバ２２が、選択されたビット線
１６と同じ電位を、選択されていないビット線１６に供
給しても、または行ドライバ２０が、選択されたビット
線１６と同じ電位を選択されていないワード線１８に供
給してもよい。 【００２０】ここで図３を参照すると、選択されたメモ
リセルに書込みを行う方法が示される。書込み電流は、
選択されたメモリセルに最も近い２つのワード線に供給
され（ブロック１１０）、さらに書込み電流は、メモリ
セルと交差するビット線に供給される（ブロック１１
２）。これらの３本の線からの結合された磁界によっ
て、選択されたメモリセルの磁化は、所望の向き呈す
る。磁界の向きの方向は、書込み電流の方向に依存す
る。 【００２１】図４および図５は、図１および図２のＭＲ
ＡＭデバイス１０に類似する第２のＭＲＡＭデバイス２
１０を示すが、第２のＭＲＡＭデバイス２１０は、アレ
イ１２のビット線１６と同じ側に、一段の第２のワード
線２１８をさらに含む点が異なる。第２のワード線２１
８はｘ方向に沿って延びる。行ドライバ２２０は、書込
み操作中に、第１および第２のワード線１８および２１
８に書込み電流を供給する。第２のワード線２１８は、
図４において破線で示されており、ビット線１６の下に
ある。第２のワード線２１８は、ビット線１６およびメ
モリセル１４から電気的に絶縁される。しかしながら、
書込み電流が、選択されたメモリセル１４に最も近い２
つの第２のワード線２１８と、選択されたメモリセル１
４に最も近い交差するビット線１６および２つの第１の
ワード線１８とに供給されるとき、選択されたメモリセ
ルは５本の線からの磁界に遭遇する。したがって、第２
のワード線２１８は切替え磁界をさらに増加させる。 【００２２】このように、同じ導体間隔、サイズおよび
電流密度を有する従来のデバイスに比べて著しく高い書
込み磁界を生成するＭＲＡＭデバイス１０および２１０
が開示される。より高い書込み磁界能力によって、メモ
リセルの保磁力が増加するようになり、それによりメモ
リセルへのデータの書込みの完全性が高まり、選択され
ないビットの消去の頻度が低減される。 【００２３】代替案において、ワード線およびビット線
のための書込み磁界および電流要件を低減することがで
きる。所与の磁界に対する電流要件を低減することは以
下の直接的な利点を有する。すなわち、それは加熱を低
減し、センス増幅器および電子回路がより良好に、かつ
小型に作成されることを可能にし、さらに導線内のエレ
クトロマイグレーションの問題を低減する。所与の電流
制約の場合に、ビット線およびワード線によって生成さ
れ得る書込み磁界を高めることができる。 【００２４】ＭＲＡＭデバイス１０および２１０が複数
のバイアとともに説明されたが、本発明はそのように限
定されない。代わりに、ワード線およびビット線の双方
が、磁気メモリセルと直に電気的に接触してもよい。た
とえば、図６はＭＲＡＭデバイス３１０を示しており、
そのデバイスでは、ワード線１８が、メモリセル１４に
対してオフセットされる。ｙ方向のオフセット（Ｏｆ
ｆ）の量は、各メモリセル１４が、２つの最も近いワー
ド線１８のうちの１つのみに電気的に接続されるような
量である。書込み操作中に、ビット線１６および２つの
最も近いワード線１８を流れる電流は、選択されたメモ
リセル１４のみを切り替えるのに十分な大きさである。 【００２５】導体の付加的な段を製作してもよい。これ
らの付加的な段は、ｚ方向（ｚ方向はｘおよびｙ方向と
直交する）に、ワード線および／またはビット線から間
隔をおいて配置され得る。たとえば、図７はＭＲＡＭデ
バイス４１０を示しており、そのデバイスでは、付加的
な段の第２のワード線４１８が第１のワード線１８の直
ぐ上にあり、第１のワード線１８と位置合わせされる。
したがって、第２のワード線４１８も、メモリセル１４
からｙ方向にオフセットされる（Ｏｆｆ）。たとえば、
図８はＭＲＡＭデバイス５１０を示しており、そのデバ
イスでは、第２の導体５１８が、メモリセル１４からｙ
方向にオフセットされる（Ｏｆｆ）。しかしながら、第
１のワード線１８はオフセットされない。さらに、第１
のワード線１８は、メモリセル１４と直接的に接触し、
メモリセル１４と位置合わせされる。 【００２６】オフセットされたワード線とともにＭＲＡ
Ｍデバイスが説明されてきたが、それらはそのように限
定されない。ワード線の代わりにビット線が、またはワ
ード線およびビット線の両方がオフセットされてもよ
い。付加的な段の導体は、ワード線に対してのみ、ビッ
ト線に対してのみ、またはワード線およびビット線の両
方に対して追加されてもよい。 【００２７】ワード線およびビット線を入れ替えること
ができる。たとえば、あるＭＲＡＭデバイスは、図２に
示されるのと同じ構造を有することができるが、ワード
線の代わりにビット線がオフセットされる点が異なる。 【００２８】本発明はＭＲＡＭデバイスに限定されな
い。本発明は、磁気センサアレイのような他のデバイス
に適用することもできる。隣接する導体によって、アレ
イ内の磁気抵抗エレメントに加えられる磁界を高めるこ
とができる。 【００２９】本発明の特定の実施形態を説明し、図示し
てきたが、本発明は、そのような説明および図示された
特定の形態または部品の構成に限定されない。代わり
に、本発明は、特許請求の範囲にしたがって解釈され
る。 【００３０】以下においては、本発明の種々の構成要件
の組み合わせからなる例示的な実施形態を示す。 １．データ記憶デバイス（10、210、310、410、510）で
あって、磁気メモリセル（14）のアレイ（12）と、及び
前記メモリセルアレイ（12）の一方の側にあり、第１の
方向に延在する複数の第１の導体とを含み、前記第１の
導体が、前記磁気メモリセル（14）のうちの少なくとも
いくつかのメモリセルから第２の方向にオフセットさ
れ、前記第１の方向と前記第２の方向とが直交する、デ
ータ記憶デバイス（10、210、310、410、510）。 ２．前記磁気メモリセル（14）のうちの少なくともいく
つかの磁気メモリセルが、２つの隣接する第１の導体
（18）間に存在する、上記１に記載のデータ記憶デバイ
ス（10、210、310、410、510）。 ３．前記磁気メモリセル（14）のうちの少なくともいく
つかの磁気メモリセルが、２つの隣接する第１の導体に
書込み電流が供給されるとき、前記２つの隣接する第１
の導体からの磁界にさらされるように配置される、上記
１に記載のデータ記憶デバイス（10、210、310、410、5
10）。 ４．前記メモリセルアレイ（12）の第２の側に複数の第
２の導体（16）をさらに含み、前記第２の導体（16）が
前記第２の方向に延び、前記メモリセル（14）と直接的
に接触する、上記１に記載のデータ記憶デバイス（1
0）。 ５．前記メモリセルアレイ（12）の第２の側に複数の第
２の導体（218）をさらに含み、前記第２の導体（218）
が前記第１の方向に延び、前記メモリセル（14）から第
３の方向に間隔をおいて配置され、前記第３の方向が前
記第１の方向および前記第２の方向と直交する、上記１
に記載のデータ記憶デバイス（210）。 ６．複数のバイア（19）をさらに含み、前記第１の導体
（18）が、前記メモリセル（14）から第３の方向に間隔
をおいて配置され、各バイア（19）が、前記第１の導体
（18）を１つのみの磁気メモリセル（14）に電気的に接
続し、前記第３の方向が前記第１の方向および前記第２
の方向と直交する、上記１に記載のデータ記憶デバイス
（10、210）。 ７．前記第１の導体から電気的に絶縁された１つの段の
第２の導体（18）をさらに含み、前記第１の導体（41
8）が、前記第２の導体（18）と前記メモリセル（14）
との間に配置される、上記６に記載のデータ記憶デバイ
ス（410）。 ８．前記第１の導体（418）が、前記第２の導体（18）
と同じ量だけ前記第２の方向にオフセットされる、上記
７に記載のデータ記憶デバイス（410）。 ９．前記第１の導体（518）と前記メモリセル（14）と
の間に配置される複数の第２の導体（18）をさらに含
み、各磁気メモリセル（14）が、前記第２の導体（18）
のうちの１つとのみ直に電気的に接触する、上記１に記
載のデータ記憶デバイス（510）。 １０．前記第２の導体（18）が、前記メモリセル（14）
と位置合わせされる、上記９に記載のデータ記憶デバイ
ス。 １１．各メモリセル（14）が、前記第１の導体（18）の
うちの１つのみと直に物理的に接触する、上記１に記載
のデータ記憶デバイス（510）。 １２．前記第１の導体（18）から電気的に絶縁された１
つの段の第２の導体（418、518）をさらに含み、前記第
１の導体が、前記第２の導体（418、518）と前記メモリ
セル（14）との間に配置される、上記１に記載のデータ
記憶デバイス（410、510）。 【００３１】 【発明の効果】本発明により、メモリ密度を低減するこ
となく、磁気抵抗デバイスに加えることができる最大切
替え磁界を増加させることが可能になる。
【図面の簡単な説明】
【図１】本発明による第１のＭＲＡＭデバイスの図であ
る。 【図２】本発明による第１のＭＲＡＭデバイスの図であ
る。 【図３】第１のＭＲＡＭデバイスへの書込みの方法を示
す図である。 【図４】本発明による第２のＭＲＡＭデバイスの図であ
る。 【図５】本発明による第２のＭＲＡＭデバイスの図であ
る。 【図６】本発明による第３のＭＲＡＭデバイスの図であ
る。 【図７】本発明による第４のＭＲＡＭデバイスの図であ
る。 【図８】本発明による第５のＭＲＡＭデバイスの図であ
る。 【符号の説明】 10、210、310、410、510 ＭＲＡＭデバイス 12 抵抗性交点アレイ 14 磁気メモリセル 16 ビット線 18 ワード線 218、418 第２のワード線 518 第２の導体
る。 【図２】本発明による第１のＭＲＡＭデバイスの図であ
る。 【図３】第１のＭＲＡＭデバイスへの書込みの方法を示
す図である。 【図４】本発明による第２のＭＲＡＭデバイスの図であ
る。 【図５】本発明による第２のＭＲＡＭデバイスの図であ
る。 【図６】本発明による第３のＭＲＡＭデバイスの図であ
る。 【図７】本発明による第４のＭＲＡＭデバイスの図であ
る。 【図８】本発明による第５のＭＲＡＭデバイスの図であ
る。 【符号の説明】 10、210、310、410、510 ＭＲＡＭデバイス 12 抵抗性交点アレイ 14 磁気メモリセル 16 ビット線 18 ワード線 218、418 第２のワード線 518 第２の導体
─────────────────────────────────────────────────────
フロントページの続き
(72)発明者 マノイ・バータッチャヤ
アメリカ合衆国カリフォルニア州95014,
クパチーノ，パーム・アベニュー・22434
Ｆターム(参考） 5F083 FZ10 GA11 KA01 LA10 LA16
Claims (1)
- 【特許請求の範囲】 【請求項１】 データ記憶デバイス（10、210、310、41
0、510）であって、 磁気メモリセル（14）のアレイ（12）と、及び前記メモ
リセルアレイ（12）の一方の側にあり、第１の方向に延
在する複数の第１の導体とを含み、 前記第１の導体が、前記磁気メモリセル（14）のうちの
少なくともいくつかのメモリセルから第２の方向にオフ
セットされ、前記第１の方向と前記第２の方向とが直交
する、データ記憶デバイス（10、210、310、410、51
0）。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US09/920,225 US6385083B1 (en) | 2001-08-01 | 2001-08-01 | MRAM device including offset conductors |
| US09/920225 | 2001-08-01 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2003142662A true JP2003142662A (ja) | 2003-05-16 |
| JP2003142662A5 JP2003142662A5 (ja) | 2005-10-27 |
Family
ID=25443380
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2002224583A Pending JP2003142662A (ja) | 2001-08-01 | 2002-08-01 | オフセットされた導体を含むｍｒａｍデバイス |
Country Status (6)
| Country | Link |
|---|---|
| US (1) | US6385083B1 (ja) |
| EP (1) | EP1282132A3 (ja) |
| JP (1) | JP2003142662A (ja) |
| KR (1) | KR100898040B1 (ja) |
| CN (1) | CN1308959C (ja) |
| TW (1) | TW563127B (ja) |
Families Citing this family (20)
| Publication number | Priority date | Publication date | Assignee | Title |
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| WO2001067459A1 (en) * | 2000-03-09 | 2001-09-13 | Lienau Richard M | Method and apparatus for reading data from a ferromagnetic memory cell |
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-
2001
- 2001-08-01 US US09/920,225 patent/US6385083B1/en not_active Expired - Lifetime
-
2002
- 2002-07-04 TW TW091114865A patent/TW563127B/zh not_active IP Right Cessation
- 2002-07-05 EP EP02254730A patent/EP1282132A3/en not_active Withdrawn
- 2002-07-31 KR KR1020020045172A patent/KR100898040B1/ko active IP Right Grant
- 2002-08-01 JP JP2002224583A patent/JP2003142662A/ja active Pending
- 2002-08-01 CN CNB021275750A patent/CN1308959C/zh not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| EP1282132A2 (en) | 2003-02-05 |
| KR100898040B1 (ko) | 2009-05-19 |
| US6385083B1 (en) | 2002-05-07 |
| TW563127B (en) | 2003-11-21 |
| CN1308959C (zh) | 2007-04-04 |
| EP1282132A3 (en) | 2003-12-10 |
| KR20030014582A (ko) | 2003-02-19 |
| CN1400607A (zh) | 2003-03-05 |
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| Date | Code | Title | Description |
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|
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|
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