JP2008091015A - メモリセルの読み出し動作を実行する方法 - Google Patents
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Abstract
【課題】メモリセルの電気的な分離性を損なうことなく実装密度を高める。
【解決手段】メモリセルストリングに含まれるメモリセル12から読み出し動作を実行する方法であって、前記メモリセルストリングに一定の電流を加える段階402と、前記メモリセルストリングの第1の電圧を測定する段階404と、前記メモリセルを第1の状態に書き込む段階406と、前記メモリセルストリングの第2の電圧を測定する段階408と、前記第1の電圧が前記第2の電圧と異なるか否かを判定する段階410と、を含む。
【選択図】図4
【解決手段】メモリセルストリングに含まれるメモリセル12から読み出し動作を実行する方法であって、前記メモリセルストリングに一定の電流を加える段階402と、前記メモリセルストリングの第1の電圧を測定する段階404と、前記メモリセルを第1の状態に書き込む段階406と、前記メモリセルストリングの第2の電圧を測定する段階408と、前記第1の電圧が前記第2の電圧と異なるか否かを判定する段階410と、を含む。
【選択図】図4
Description
本発明は、メモリセルの読み出し動作を実行する方法に関する。
磁気ランダムアクセスメモリ(「MRAM」)は、長期にデータを記憶するのに適した不揮発性メモリである。MRAMデバイスは、ハードドライブのような従来の長期記憶装置よりも速く読出しおよび書込み動作を実行することができる。さらに、MRAMデバイスは、従来の記憶デバイスよりもコンパクトにすることができ、消費電力を抑えることができる。
典型的なMRAMデバイスはメモリセルのアレイを含むことができ、メモリセルの行に沿ってワード線が延在し、メモリセルの列に沿ってビット線が延在する。各メモリセルは、ワード線とビット線との交点に配置されることができる。
MRAMデバイス内のメモリセルは、磁化の向きに応じて1ビットの情報を格納する。メモリセルの磁化は所与に時間において2つの安定な向きのうちの1つを示す。これらの2つの向きは平行および反平行として知られており、それぞれ「0」および「1」の論理レベル値を表す。
磁化の向きは、スピン依存トンネル接合デバイスのようなメモリセルの抵抗に影響を及ぼす。たとえば、メモリセルの抵抗は、磁化の向きが平行である場合には第1の値Rであり、磁化の向きが平行から反平行に変化する場合には第2の値(R+ΔR)に増加する。選択されたメモリセルの磁化の向き、それゆえメモリセルの論理状態は、選択されたメモリセルの抵抗状態を判定することにより読み出されることができる。
MRAMデバイスが抱える課題の1つとして、実装密度を十分なレベルに保持しながら、メモリセルを含む回路を電気的に分離することがある。トランジスタのようなさらに別の構成要素を用いて、メモリセルの分離を高めることができるが、構成要素の数が増加する結果として、典型的にはメモリセルの実装密度、すなわち所与のエリア当たりのメモリセルの数が減少し、実装密度が減少する結果として、一般的にコストが上昇する。メモリセルの電気的な分離を高めながら、実装密度を高めることができることが望ましいであろう。メモリセルの電気的な分離は、メモリセルストリング内のメモリセルの状態をさらに正確に検出できるようにする方法が必要である。
1つの典型的な実施形態では、本開示は、メモリセルストリング内のメモリセルからの読出し動作を実行する方法を提供する。その方法は、メモリセルストリングの中に一定の電流を流すこと、メモリセルストリングにかかる第1の電圧を測定すること、メモリセルを第1の状態に書き込むこと、メモリセルストリングにかかる第2の電圧を測定すること、第1の電圧が第2の電圧と異なるか否かを判定することとを含む。
本発明によれば、メモリセルストリングに含まれる任意のメモリセルは、電気的に分離した回路にタイミング信号を供給し、読み出されることができる。
本発明の実施形態は、添付の図面を参照すればより良く理解される。図面の構成要素は互いに対して必ずしも同じスケールでは描かれていない。同じ参照番号は対応する類似の部分を示す。
例示するための図面に示されるように、本発明はMRAM装置(以下では、MRAMデバイスと記載)において具現される。そのMRAMデバイスは、メモリセルのアレイと、メモリセルの抵抗状態を正確に読み取るための回路とを備える。メモリセルのアレイは、本明細書に記載されるように、メモリセルストリング(または、メモリセルの列ともいう。以下同じ)に分割される。メモリセルストリング内のメモリセルを読み出すために、そのメモリセルが第1の状態に書き込まれた前後に、電圧あるいは電流のいずれかの測定を用いて、そのストリングの全抵抗が判定される。第1の状態に書き込まれた後に全抵抗が変化しない場合には、そのメモリセルは、第1の状態に書き込まれる前に第1の状態にあった。第1の状態に書き込まれた後に全抵抗が変化する場合には、そのメモリセルは、第1の状態に書き込まれる前に第2の状態にあった。この場合には、メモリセルが第2の状態に書き戻される。
ここで図1を参照すると、メモリセルストリング12のアレイ10を含むMRAMデバイス8の一実施形態が示される。各メモリセルストリングは、図3および図5の実施形態に示されるように複数のメモリセルを含む。メモリセルストリング12は行および列に配列され、行はx方向に沿って延在し、列はy方向に沿って延在する。本発明の説明を簡単にするために、比較的少数のメモリセルストリング12のみが示される。実際には、任意の数のメモリセルストリングを有する任意のサイズのアレイを用いることができる。メモリセルストリングはそれぞれ、2つ以上の任意の数のメモリセルを備えることができる。
ワード線14として機能するトレースが、メモリセルアレイ10の一方の側にある平面においてx方向に沿って延在する。図1に示されるワード線14は、メモリセルストリング12内のメモリセル毎に1つあるワード線を表す。ビット線16として機能するトレースが、メモリセルアレイ10の反対側にある平面においてy方向に沿って延在する。メモリセルストリング12内の各メモリセルは、対応するワード線14とビット線16の交点に配置される。
メモリセルは任意の特定のタイプのデバイスに限定されない。たとえば、メモリセルには、スピン依存トンネル(「SDT」)接合デバイスを用いることができる。
ここで図2aおよび図2bを参照すると、典型的なSDT接合デバイスは、ピン止め層(pinned layer)52を含む。自由層50およびピン止め層52は絶縁性トンネル障壁51によって分離される。絶縁性トンネル障壁51によって、自由層50とピン止め層52との間に量子力学的トンネル現象が生じるようになる。このトンネル現象は電子スピンに依存し、SDT接合デバイス12の抵抗を、自由層50およびピン止め層52の磁化の相対的な向きの関数にする。たとえば、自由層50およびピン止め層52の磁化の向きが平行である場合には、SDT接合デバイスの抵抗は第1の値Rになり、磁化の向きが反平行である場合には、第2の値(R+ΔR)になる。
図1を参照すると、MRAMデバイス8は行デコード回路18も備える。書込み動作中に、行デコード回路18は選択されたワード線14に書込み電流を加え、メモリセルが所望の状態に書き込まれるようにする。読出し動作中に、行デコード回路18は選択されたワード線14に書込み電流を加え、メモリセルが既知の状態に書き込まれるようにし、さらに、選択されたワード線14に書込み電流を加えて、メモリセルが以前の状態に書き込まれるようにすることができる。
MRAMデバイス8はさらに列デコード回路20も備える。書込み動作中に、列デコード回路20は選択されたビット線16に書込み電流を加える。読出し動作中に、列デコード回路20はメモリセルストリング12を選択し、ステアリング回路(または操向回路)24を用いて、そのメモリセルストリング12を検出回路26に接続する。
MRAMデバイス8はさらに、読出し動作中に、選択されたメモリセルの抵抗を読み取るための読出し回路22と、書込み動作中に、選択されたメモリセルの磁化の向きを定めるための書込み回路(図示せず)とを備える。
読出し回路22は複数のステアリング回路24および検出回路26を備える。多数のビット線16が各ステアリング回路24に接続される。各ステアリング回路24は、選択されたビット線16に書込み電流源を接続する1組のスイッチを備え、選択されたメモリセルストリング12を1つの検出回路26に接続する。検出回路26の出力はデータレジスタ30に供給され、データレジスタ30はさらにMRAMデバイス8のI/Oパッド32に接続される。MRAMデバイス8がメモリセルアレイの複数の段を有する場合には(たとえば、図7を参照されたい)、さらに別の段からのビット線16およびメモリセルストリング12を検出回路26に多重化(または多重的に接続)することができる。
制御回路34が、タイミング信号のような制御信号を行デコード回路18、列デコード回路20および読出し回路22に供給する。
図3は、メモリセルストリング12の一実施形態を示す。メモリセルストリング12は、直列に接続される抵抗によって表されるようなメモリセル70a、70b、70cおよび70dを備える。ビット線16とともに、ワード線14a、14b、14cおよび14dを用いて、メモリセル70a、70b、70cおよび70dにそれぞれ書込みが行われる。
電流源72がメモリセルストリング12の一端に接続され、メモリセルストリング12の他端はグランド源(接地またはアース)に接続される。電流源72は、メモリセルストリング12に一定の電流を供給するように構成される。電流源72は、行デコード回路18、列デコード回路20および/または制御回路34から受信される制御信号に応答して、メモリセルストリング12に一定の電流を供給する。詳細には、電流源72は読出し動作に応答してメモリセルストリング12に電流を供給し、1つあるいは複数のメモリセル70a、70b、70cおよび/または70dを読み出せるようにする。
電圧検出回路74が、電流源72とメモリセル70aとの間でメモリセルストリング12に接続される。電圧検出回路74は、電流源72によって供給される電流に応答して、メモリセルストリング12にかかる電圧を測定するように構成される。電圧検出回路74は、検出回路26の一部として収容されることができる。
図4は、図3に示されるメモリセルストリング12の実施形態においてメモリセルを読み出すための方法の一実施形態を示す流れ図である。図4では、ブロック402に示されるように、電流源72によって、ある一定の電流がメモリセルストリング12に加えられる。ブロック404に示されるように、電圧検出回路74によって、メモリセルストリング12にかかる第1の電圧が測定される。
ブロック406に示されるように、メモリセルストリング12内の選択されたメモリセル、たとえばメモリセル70bが第1の状態に書き込まれる。一実施形態では、第1の状態は反平行であり、「1」の論理レベルを表すことができる。他の実施形態では、第1の状態は平行であり、「0」の論理レベルを表すことができる。
ブロック408に示されるように、電圧検出回路74によって、メモリセルストリング12にかかる第2の電圧が測定される。第2の電圧は、選択されたメモリセル、たとえばメモリセル70bが第1の状態に書き込まれた後に測定される。
ブロック410に示されるように、第1の電圧が第2の電圧と異なるか否かに関して、検出回路26によって判定が行われる。第1の電圧が第2の電圧と異ならない場合には、ブロック412に示されるように、選択されたメモリセル、たとえばメモリセル70bから第1の状態に関連する第1の論理レベルが読み出される。第1の電圧が第2の電圧とは異なる場合には、ブロック414に示されるように、選択されたメモリセル、たとえばメモリセル70bから第2の状態に関連する第2の論理レベルが読み出される。さらに、ブロック416に示されるように、選択されたメモリセル、たとえばメモリセル70bが第2の状態に書き込まれる。
「1」あるいは「0」がレジスタ30に格納され、I/Oパッド32に与えられるようにすることにより、検出回路26によって、第1あるいは第2の状態が、選択されたメモリセルから読み出されるようになる。
上記のように、平行状態および反平行状態によって、メモリセルの両端において異なる抵抗が測定されるようになる。メモリセルストリング12は定電流源を供給されるので、メモリセルストリング12にかかる全抵抗、すなわちメモリセル70a、70b、70cおよび70dの抵抗の和は、そのストリングにかかる電圧を測定することにより推定することができる。ブロック404において第1の電圧を測定した後に、メモリセルを既知の状態、たとえば反平行状態に書き込み、メモリセルストリング12にかかる電圧が変化したかを判定することにより、選択されたメモリセルの状態が判定される。ブロック408において第2の電圧の測定が行われたときに、電圧が変化している場合には、選択されたメモリセルは、既知の状態に書き込まれる前に、その既知の状態とは異なる状態、たとえば平行状態であった。ブロック408において第2の電圧の測定が行われたときに、電圧が変化していない場合には、選択されたメモリセルは、ブロック406において既知の状態に書き込まれる前に、その既知の状態、たとえば反平行状態であった。言い換えると、書込みに応答して、電圧が変化しなかった場合には、選択されたメモリセルの状態はどちらにも変化しなかった。
ブロック406における書込みによって、選択されたメモリセルの状態が変化した場合には、ブロック416によって示されるように、そのメモリセルはその元の状態に再書込みされる。ブロック406における書込みによって、選択されたメモリセルの状態が変化しなかった場合には、そのメモリセルは元の状態のままであり、再書込みされる必要はないであろう。
電圧検出回路74は、種々の方法でメモリセルストリング12にかかる電圧の変化を検出することができる。たとえば、電圧検出回路74は、第1の電圧を測定して、格納し、さらに第2の電圧を測定し、その第2の電圧を、格納された第1の電圧と比較することができる。別法では、電圧検出回路74は、メモリセルストリング12にかかる電圧を絶えずモニタし、選択されたメモリセルが既知の状態に書き込まれるのに応答して、その電圧に変化が生じたか否かを検出することができる。
制御回路34は、行デコード回路18、書込みデコード回路20、読出し回路22、検出回路26および電圧検出回路74に適当なタイミング信号を供給し、図4に示される方法の機能が実行されるようにすることができる。
メモリセル70a、70b、70cおよび70dのうちの任意のメモリセルが、ここに記載された方法を用いて読み出されることができる。図3に示されるメモリセルストリング内には4つのメモリセルが示されるが、他のメモリセルストリングは、直列に接続された他の数のメモリセルを含むことができる。
図5はメモリセルストリング12の別の実施形態を示す。メモリセルストリング12は、並列に接続された抵抗によって表されるようなメモリセル70a、70b、70cおよび70dを含む。メモリセル70a、70b、70cおよび70dをそれぞれ書き込むために、ビット線16とともに、ワード線14a、14b、14cおよび14dが用いられる。
電圧源92が各メモリセル70a、70b、70cおよび70dの一端に接続され、各メモリセル70a、70b、70cおよび70dの他端はグランド源に接続される。電圧源92は、メモリセルストリング12に一定の電圧を供給するように構成される。電圧源92は、行デコード回路18、列デコード回路20および/または制御回路34から受信される制御信号に応答して、メモリセルストリング12に一定の電圧を供給する。詳細には、電圧源92は、メモリセル70a、70b、70cおよび/または70dのうちの1つまたは複数のメモリセルを読み出すことができようにするために読出し動作に応答して、メモリセルストリング12に電圧を供給する。
電流検出回路94が、メモリセル70a、70b、70cおよび70dの端部とグランド源との間でメモリセルストリング12に接続される。電流検出回路94は、電圧源92によって供給される電圧に応答して、メモリセルストリング12に流れる電流を測定するように構成される。電流検出回路94は、検出回路26の一部として収容されることもできる。
図6は、図5に示されるメモリセルストリング12の実施形態においてメモリセルを読み出すための方法の一実施形態を示す流れ図である。図6では、ブロック602に示されるように、電圧源92によって、メモリセルストリング12に、ある一定の電圧が印加される。ブロック604に示されるように、電流検出回路94によって、メモリセルストリング12に流れる第1の電流が測定される。
ブロック606に示されるように、メモリセルストリング12内の選択されたメモリセル、たとえばメモリセル70cが第1の状態に書き込まれる。図4において上述した方法の場合のように、一実施形態では、第1の状態は反平行であり、「1」の論理レベルを表すことができ、他の実施形態では、第1の状態は平行であり、「0」の論理レベルを表すことができる。
ブロック608に示されるように、電流検出回路94によって、メモリセルストリング12に流れる第2の電流が測定される。第2の電流は、選択されたメモリセル、たとえばメモリセル70cが第1の状態に書き込まれたに後に測定される。
ブロック610に示されるように、第1の電流が第2の電流と異なるか否かに関して、検出回路26によって判定が行われる。第1の電流が第2の電流と異ならない場合には、ブロック612に示されるように、選択されたメモリセル、たとえばメモリセル70cから、第1の状態に関連する第1の論理レベルが読み出される。第1の電流が第2の電流と異なる場合には、ブロック614に示されるように、選択されたメモリセル、たとえばメモリセル70cから、第2の状態に関連する第2の論理レベルが読み出される。さらに、ブロック616に示されるように、選択されたメモリセル、たとえばメモリセル70cが第2の状態に書き込まれる。
「1」あるいは「0」がレジスタ30に格納され、I/Oパッド32に与えられるようにすることにより、検出回路26によって、第1あるいは第2の状態が、選択されたメモリセルから読み出されるようになる。
メモリセルストリング12は図5の実施形態では定電圧源を供給されるので、メモリセルストリング12の両端の全抵抗は、メモリセルストリング12に流れる電流を測定することにより推定することができる。ブロック604において第1の電流を測定した後に、ある既知の状態、たとえば反平行状態にメモリセルを書き込み、メモリセルストリング12の中に流れる電流が変化したか否かを検出することにより、選択されたメモリセルの状態が判定される。ブロック608において第2の電流の測定が行われたときに、電流が変化している場合には、選択されたメモリセルは、既知の状態に書き込まれる前に、その既知の状態とは異なる状態、たとえば平行状態であった。ブロック608において第2の電流の測定が行われたときに、電流が変化していない場合には、選択されたメモリセルは、ブロック606において既知の状態に書き込まれる前に、その既知の状態、たとえば反平行状態であった。言い換えると、書込みに応答して、電流が変化しなかった場合には、選択されたメモリセルの状態はどちらにも変化しなかった。
ブロック606における書込みによって、選択されたメモリセルの状態が変化した場合には、ブロック616によって示されるように、そのメモリセルはその元の状態に再書込みされる。ブロック606における書込みによって、選択されたメモリセルの状態が変化しなかった場合には、そのメモリセルは元の状態のままであり、再書込みされる必要はないであろう。
電流検出回路94は、種々の方法でメモリセルストリング12に流れる電流の変化を検出することができる。たとえば、電流検出回路94は、第1の電流を測定して、格納し、さらに第2の電流を測定し、その第2の電流を、格納された第1の電流と比較することができる。別法では、電流検出回路94は、メモリセルストリング12に流れる電流を絶えずモニタし、選択されたメモリセルが既知の状態に書き込まれるのに応答して、その電流に変化が生じたか否かを検出することができる。
制御回路34は、行デコード回路18、書込みデコード回路20、読出し回路22、検出回路26および電流検出回路94に適当なタイミング信号を供給し、図6に示される方法の機能が実行されるようにすることができる。
メモリセル70a、70b、70cおよび70dのうちの任意のメモリセルを、図6を参照して説明した方法を用いて読み出すことができる。図5に示されるメモリセルストリング内には4つのメモリセルが示されるが、他のメモリセルストリングは、並列に接続された他の数のメモリセルを含むことができる。
ここで図7を参照すると、多段MRAMチップ700の一実施形態が示される。MRAMチップ700は、基板704上のz方向に積重されるある数Z個のメモリセル段または面702を含む。数Zは正の整数であり、Z>1である。メモリセル段702は、二酸化珪素のような絶縁性材料(図示せず)によって分離されることができる。読出しおよび書込み回路が基板704上に形成されることができる。読出しおよび書込み回路は、読出しおよび書込みが行われる段を選択するための追加のマルチプレクサを備えることができる。
以上、読出し動作中にメモリセルの抵抗状態を読み取ることができるMRAMデバイスを開示した。本明細書で説明したMRAMデバイスは、種々の応用形態において用いることができる。図8は、1つまたは複数のMRAMチップ700の例示的一般的応用形態を示す。この一般的応用形態は、MRAM記憶モジュール852と、インターフェースモジュール854と、プロセッサ856とを含む装置850によって具現される。MRAM記憶モジュール852は、不揮発性の記憶のための1つまたは複数のMRAMチップ700を備える。インターフェースモジュール854は、プロセッサ856とMRAM記憶モジュール852との間のインターフェースを提供する。装置850は、他のタイプおよび/または段のメモリを備えることもできる。
ノートブックコンピュータあるいはパーソナルコンピュータのような装置850の場合、MRAM記憶モジュール852は多数のMRAMチップ700を含み、インターフェースモジュール854はIDEまたはSCSIインターフェースを含む場合がある。サーバのような装置850の場合、MRAM記憶モジュール852はさらに多くのMRAMチップ700を含み、インターフェースモジュール854はファイバチャネルまたはSCSIインターフェースを含む場合がある。そのようなMRAM記憶モジュール852は、ハードドライブのような従来の不揮発性記憶装置の代わりに用いることができるか、あるいはそれを補うことができるであろう。
デジタルカメラのような装置850の場合、MRAM記憶モジュール852は、より少数のMRAMチップ700を含み、インターフェースモジュール854はカメラインターフェースを含む場合がある。そのようなMRAM記憶モジュール852は、デジタルカメラに、デジタル画像の不揮発性の記憶手段を搭載できるようにするであろう。
MRAMデバイスの上記の実施形態は、他のMRAMデバイスよりも優れた利点を提供することができる。たとえば、追加の構成要素を含む他のMRAMデバイスに比べて、より高いレベルのメモリセル密度を達成することができる。密度が高くなる結果として、所与の記憶容量当たりのコストが下がる。さらに、本明細書で説明したメモリセルストリングは、以前のMRAMデバイスに比べて、より良好な電気回路の分離(または絶縁)を提供することができる。分離(または絶縁)を改善することにより、メモリセルストリング内のメモリセルの状態をさらに正確に検出できるようになる。
メモリデバイスはこれまでに説明し、図示した特定の実施形態には限定されない。たとえば、MRAMデバイスは、スピン依存トンネルデバイスを用いることに限定されない。用いることができる他のタイプのデバイスは、限定するわけではないが、巨大磁気抵抗(「GMR」)デバイスを含む。
MRAMデバイスを、x軸に沿って向けられた行、及び、y軸に沿って向けられた列に関して説明した。しかしながら、行と列は入れ替えることができる。
メモリデバイスはMRAMセルには限定されない。メモリデバイスは、抵抗性クロスポイント(交点)アレイをなす任意のタイプのメモリセルを含むことができる。
本発明は、メモリセルストリング内のメモリセル(12)からの読み出し動作を行うためのシステム及び方法に関する。この方法は、メモリセルストリングに一定電流を流すステップと、メモリセルストリングの両端にかかる第1の電圧を測定するステップと、メモリセルを第1の状態に書き込むステップと、メモリセルストリングの両端にかかる第2の電圧を測定するステップと、第1の電圧が第2の電圧と異なるか否かを判定するステップを含む。
本発明メモリセルの読み出し動作を実行する方法は、半導体関連の技術分野に好適である。
8 データ記憶装置(データ記憶デバイス)、
12 メモリストリング、
70a、70b、70c、70d メモリセル、
72 電流源、
74 電流検出回路。
12 メモリストリング、
70a、70b、70c、70d メモリセル、
72 電流源、
74 電流検出回路。
Claims (12)
- メモリセルストリングに含まれるメモリセルの読み出し動作を実行する方法であって、
前記メモリセルストリングに一定の電流を加える段階と、
前記メモリセルストリングの第1の電圧を測定する段階と、
前記メモリセルを第1の状態に書き込む段階と、
前記メモリセルストリングの第2の電圧を測定する段階と、
前記第1の電圧が前記第2の電圧と異なるか否かを判定する段階と、
を含むことを特徴とする方法。 - 前記メモリセルは、前記第1の電圧が前記第2の電圧と異なることに応じて、前記第1の状態に書き込む段階の前に、前記第2の状態であったということを検出する段階をさらに含むことを特徴とする請求項1に記載の方法。
- 前記第1の電圧が前記第2の電圧と異なることに応じて、前記第2の状態に関連する論理レベルを読み出す段階をさらに含むことを特徴とする請求項2に記載の方法。
- 前記第1の電圧が前記第2の電圧と異なることに応じて、前記メモリセルを前記第2の状態に書き込む段階をさらに含むことを特徴とする請求項2に記載の方法。
- 前記メモリセルは、前記第1の電圧が前記第2の電圧と異ならないことに応じて、前記第1の状態に書き込む段階の前に、前記第1の状態であったということを検出する段階をさらに含むことを特徴とする請求項1に記載の方法。
- 前記第1の電圧が前記第2の電圧と異ならないことに応じて、前記第1の状態に関連する論理レベルを読み出す段階をさらに含むことを特徴とする請求項5に記載の方法。
- メモリセルストリングに含まれるメモリセルから読み出し動作を実行する方法であって、
前記メモリセルストリングに一定の電圧を加える段階と、
前記メモリセルストリングの第1の電流を測定する段階と、
前記メモリセルを第1の状態に書き込む段階と、
前記メモリセルストリングの第2の電流を測定する段階と、
前記第1の電流が前記第2の電流と異なるか否かを判定する段階と、
を含むことを特徴とする方法。 - 前記メモリセルは、前記第1の電流が前記第2の電流と異ならないことに応じて、前記第1の状態に書き込む段階の前に、前記第1の状態であったということを検出する段階をさらに含むことを特徴とする請求項7に記載の方法。
- 前記第1の電流が前記第2の電流と異ならないことに応じて、前記第1の状態に関連する論理レベルを読み出す段階をさらに含むことを特徴とする請求項8に記載の方法。
- 前記メモリセルは、前記第1の電流が前記第2の電流と異なることに応じて、前記第1の状態に書き込む段階の前に、前記第2の状態であったということを検出する段階をさらに含むことを特徴とする請求項7に記載の方法。
- 前記第1の電流が前記第2の電流と異なることに応じて、前記第2の状態に関連する論理レベルを読み出す段階をさらに含むことを特徴とする請求項10に記載の方法。
- 前記第1の電流が前記第2の電流と異なることに応じて、前記メモリセルを前記第2の状態に書き込む段階をさらに含むことを特徴とする請求項10に記載の方法。
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JP6069705B2 (ja) * | 2013-05-20 | 2017-02-01 | 富士通株式会社 | メモリ装置 |
DE102018105525A1 (de) * | 2018-03-09 | 2019-09-12 | Infineon Technologies Ag | Verfahren und Vorrichtung zum lesen von Speicherzellen |
Citations (8)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH10247381A (ja) * | 1996-12-13 | 1998-09-14 | Motorola Inc | 磁気ランダムアクセスメモリデバイス中のメモリセルを選択する方法 |
JP2001325791A (ja) * | 2000-05-15 | 2001-11-22 | Nec Corp | 磁気ランダムアクセスメモリ回路 |
JP2002008367A (ja) * | 2000-06-19 | 2002-01-11 | Nec Corp | 磁気ランダムアクセスメモリ |
JP2002100181A (ja) * | 2000-09-27 | 2002-04-05 | Nec Corp | 磁気ランダムアクセスメモリ |
JP2003510752A (ja) * | 1999-09-30 | 2003-03-18 | インフィネオン テクノロジーズ アクチエンゲゼルシャフト | メモリーセルの情報内容を評価するための方法と回路配列 |
JP2003151262A (ja) * | 2001-11-15 | 2003-05-23 | Toshiba Corp | 磁気ランダムアクセスメモリ |
JP2003151263A (ja) * | 2001-09-25 | 2003-05-23 | Hewlett Packard Co <Hp> | 磁気的に軟らかい基準層を有する磁気抵抗素子のための読出し方法 |
JP2004247018A (ja) * | 2003-02-17 | 2004-09-02 | Toshiba Corp | 磁気ランダムアクセスメモリとその読み出し方法 |
Family Cites Families (8)
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US6567297B2 (en) | 2001-02-01 | 2003-05-20 | Micron Technology, Inc. | Method and apparatus for sensing resistance values of memory cells |
US6724651B2 (en) * | 2001-04-06 | 2004-04-20 | Canon Kabushiki Kaisha | Nonvolatile solid-state memory and method of driving the same |
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-
2003
- 2003-07-07 US US10/614,505 patent/US6842364B1/en not_active Expired - Lifetime
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-
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Patent Citations (8)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH10247381A (ja) * | 1996-12-13 | 1998-09-14 | Motorola Inc | 磁気ランダムアクセスメモリデバイス中のメモリセルを選択する方法 |
JP2003510752A (ja) * | 1999-09-30 | 2003-03-18 | インフィネオン テクノロジーズ アクチエンゲゼルシャフト | メモリーセルの情報内容を評価するための方法と回路配列 |
JP2001325791A (ja) * | 2000-05-15 | 2001-11-22 | Nec Corp | 磁気ランダムアクセスメモリ回路 |
JP2002008367A (ja) * | 2000-06-19 | 2002-01-11 | Nec Corp | 磁気ランダムアクセスメモリ |
JP2002100181A (ja) * | 2000-09-27 | 2002-04-05 | Nec Corp | 磁気ランダムアクセスメモリ |
JP2003151263A (ja) * | 2001-09-25 | 2003-05-23 | Hewlett Packard Co <Hp> | 磁気的に軟らかい基準層を有する磁気抵抗素子のための読出し方法 |
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JP2004247018A (ja) * | 2003-02-17 | 2004-09-02 | Toshiba Corp | 磁気ランダムアクセスメモリとその読み出し方法 |
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