JP2005032416A - 抵抗性クロスポイントメモリセルアレイ内のメモリセルストリング - Google Patents

Abstract

【課題】メモリセルの電気的な分離性を損なうことなく実装密度を高める。
【解決手段】メモリセルストリング内のメモリセル(12)からの読み出し動作を行うためのシステム及び方法を提供する。この方法は、メモリセルストリングに一定電流を加えるステップと、メモリセルストリングにかかる第１の電圧を測定するステップと、メモリセルを第１の状態に書き込むステップと、メモリセルストリングにかかる第２の電圧を測定するステップと、第１の電圧が第２の電圧と異なるか否かを判定するステップを含む。
【選択図】図４

Description

本発明は、メモリセルに関し、特に、その読み出し動作に関する。

磁気ランダムアクセスメモリ（「ＭＲＡＭ」）は、長期にデータを記憶するのに適した不揮発性メモリである。ＭＲＡＭデバイスは、ハードドライブのような従来の長期記憶装置よりも速く読出しおよび書込み動作を実行することができる。さらに、ＭＲＡＭデバイスは、従来の記憶デバイスよりもコンパクトにすることができ、消費電力を抑えることができる。

典型的なＭＲＡＭデバイスはメモリセルのアレイを含むことができ、メモリセルの行に沿ってワード線が延在し、メモリセルの列に沿ってビット線が延在する。各メモリセルは、ワード線とビット線との交点に配置されることができる。

ＭＲＡＭデバイス内のメモリセルは、磁化の向きに応じて１ビットの情報を格納する。メモリセルの磁化は所与に時間において２つの安定な向きのうちの１つを示す。これらの２つの向きは平行および反平行として知られており、それぞれ「０」および「１」の論理レベル値を表す。

磁化の向きは、スピン依存トンネル接合デバイスのようなメモリセルの抵抗に影響を及ぼす。たとえば、メモリセルの抵抗は、磁化の向きが平行である場合には第１の値Ｒであり、磁化の向きが平行から反平行に変化する場合には第２の値（Ｒ＋ΔＲ）に増加する。選択されたメモリセルの磁化の向き、それゆえメモリセルの論理状態は、選択されたメモリセルの抵抗状態を判定することにより読み出されることができる。

ＭＲＡＭデバイスが抱える課題の１つとして、実装密度を十分なレベルに保持しながら、メモリセルを含む回路を電気的に分離することがある。トランジスタのようなさらに別の構成要素を用いて、メモリセルの分離を高めることができるが、構成要素の数が増加する結果として、典型的にはメモリセルの実装密度、すなわち所与のエリア当たりのメモリセルの数が減少し、実装密度が減少する結果として、一般的にコストが上昇する。メモリセルの電気的な分離を高めながら、実装密度を高めることができることが望ましいであろう。

１つの典型的な実施形態では、本開示は、メモリセルストリング内のメモリセルからの読出し動作を実行する方法を提供する。その方法は、メモリセルストリングの中に一定の電流を流すこと、メモリセルストリングにかかる第１の電圧を測定すること、メモリセルを第１の状態に書き込むこと、メモリセルストリングにかかる第２の電圧を測定すること、第１の電圧が第２の電圧と異なるか否かを判定することとを含む。

本発明の実施形態は、添付の図面を参照すればより良く理解される。図面の構成要素は互いに対して必ずしも同じスケールでは描かれていない。同じ参照番号は対応する類似の部分を示す。

例示するための図面に示されるように、本発明はＭＲＡＭ装置（以下では、ＭＲＡＭデバイスと記載）において具現される。そのＭＲＡＭデバイスは、メモリセルのアレイと、メモリセルの抵抗状態を正確に読み取るための回路とを備える。メモリセルのアレイは、本明細書に記載されるように、メモリセルストリング（または、メモリセルの列ともいう。以下同じ）に分割される。メモリセルストリング内のメモリセルを読み出すために、そのメモリセルが第１の状態に書き込まれた前後に、電圧あるいは電流のいずれかの測定を用いて、そのストリングの全抵抗が判定される。第１の状態に書き込まれた後に全抵抗が変化しない場合には、そのメモリセルは、第１の状態に書き込まれる前に第１の状態にあった。第１の状態に書き込まれた後に全抵抗が変化する場合には、そのメモリセルは、第１の状態に書き込まれる前に第２の状態にあった。この場合には、メモリセルが第２の状態に書き戻される。

ここで図１を参照すると、メモリセルストリング１２のアレイ１０を含むＭＲＡＭデバイス８の一実施形態が示される。各メモリセルストリングは、図３および図５の実施形態に示されるように複数のメモリセルを含む。メモリセルストリング１２は行および列に配列され、行はｘ方向に沿って延在し、列はｙ方向に沿って延在する。本発明の説明を簡単にするために、比較的少数のメモリセルストリング１２のみが示される。実際には、任意の数のメモリセルストリングを有する任意のサイズのアレイを用いることができる。メモリセルストリングはそれぞれ、２つ以上の任意の数のメモリセルを備えることができる。

ワード線１４として機能するトレースが、メモリセルアレイ１０の一方の側にある平面においてｘ方向に沿って延在する。図１に示されるワード線１４は、メモリセルストリング１２内のメモリセル毎に１つあるワード線を表す。ビット線１６として機能するトレースが、メモリセルアレイ１０の反対側にある平面においてｙ方向に沿って延在する。メモリセルストリング１２内の各メモリセルは、対応するワード線１４とビット線１６の交点に配置される。

メモリセルは任意の特定のタイプのデバイスに限定されない。たとえば、メモリセルには、スピン依存トンネル（「ＳＤＴ」）接合デバイスを用いることができる。

ここで図２ａおよび図２ｂを参照すると、典型的なＳＤＴ接合デバイスは、ピン止め層（pinned layer）５２を含む。自由層５０およびピン止め層５２は絶縁性トンネル障壁５１によって分離される。絶縁性トンネル障壁５１によって、自由層５０とピン止め層５２との間に量子力学的トンネル現象が生じるようになる。このトンネル現象は電子スピンに依存し、ＳＤＴ接合デバイス１２の抵抗を、自由層５０およびピン止め層５２の磁化の相対的な向きの関数にする。たとえば、自由層５０およびピン止め層５２の磁化の向きが平行である場合には、ＳＤＴ接合デバイスの抵抗は第１の値Ｒになり、磁化の向きが反平行である場合には、第２の値（Ｒ＋ΔＲ）になる。

図１を参照すると、ＭＲＡＭデバイス８は行デコード回路１８も備える。書込み動作中に、行デコード回路１８は選択されたワード線１４に書込み電流を加え、メモリセルが所望の状態に書き込まれるようにする。読出し動作中に、行デコード回路１８は選択されたワード線１４に書込み電流を加え、メモリセルが既知の状態に書き込まれるようにし、さらに、選択されたワード線１４に書込み電流を加えて、メモリセルが以前の状態に書き込まれるようにすることができる。

ＭＲＡＭデバイス８はさらに列デコード回路２０も備える。書込み動作中に、列デコード回路２０は選択されたビット線１６に書込み電流を加える。読出し動作中に、列デコード回路２０はメモリセルストリング１２を選択し、ステアリング回路（または操向回路）２４を用いて、そのメモリセルストリング１２を検出回路２６に接続する。

ＭＲＡＭデバイス８はさらに、読出し動作中に、選択されたメモリセルの抵抗を読み取るための読出し回路２２と、書込み動作中に、選択されたメモリセルの磁化の向きを定めるための書込み回路（図示せず）とを備える。

読出し回路２２は複数のステアリング回路２４および検出回路２６を備える。多数のビット線１６が各ステアリング回路２４に接続される。各ステアリング回路２４は、選択されたビット線１６に書込み電流源を接続する１組のスイッチを備え、選択されたメモリセルストリング１２を１つの検出回路２６に接続する。検出回路２６の出力はデータレジスタ３０に供給され、データレジスタ３０はさらにＭＲＡＭデバイス８のＩ／Ｏパッド３２に接続される。ＭＲＡＭデバイス８がメモリセルアレイの複数の段を有する場合には（たとえば、図７を参照されたい）、さらに別の段からのビット線１６およびメモリセルストリング１２を検出回路２６に多重化（または多重的に接続）することができる。

制御回路３４が、タイミング信号のような制御信号を行デコード回路１８、列デコード回路２０および読出し回路２２に供給する。

図３は、メモリセルストリング１２の一実施形態を示す。メモリセルストリング１２は、直列に接続される抵抗によって表されるようなメモリセル７０ａ、７０ｂ、７０ｃおよび７０ｄを備える。ビット線１６とともに、ワード線１４ａ、１４ｂ、１４ｃおよび１４ｄを用いて、メモリセル７０ａ、７０ｂ、７０ｃおよび７０ｄにそれぞれ書込みが行われる。

電流源７２がメモリセルストリング１２の一端に接続され、メモリセルストリング１２の他端はグランド源（接地またはアース）に接続される。電流源７２は、メモリセルストリング１２に一定の電流を供給するように構成される。電流源７２は、行デコード回路１８、列デコード回路２０および／または制御回路３４から受信される制御信号に応答して、メモリセルストリング１２に一定の電流を供給する。詳細には、電流源７２は読出し動作に応答してメモリセルストリング１２に電流を供給し、１つあるいは複数のメモリセル７０ａ、７０ｂ、７０ｃおよび／または７０ｄを読み出せるようにする。

電圧検出回路７４が、電流源７２とメモリセル７０ａとの間でメモリセルストリング１２に接続される。電圧検出回路７４は、電流源７２によって供給される電流に応答して、メモリセルストリング１２にかかる電圧を測定するように構成される。電圧検出回路７４は、検出回路２６の一部として収容されることができる。

図４は、図３に示されるメモリセルストリング１２の実施形態においてメモリセルを読み出すための方法の一実施形態を示す流れ図である。図４では、ブロック４０２に示されるように、電流源７２によって、ある一定の電流がメモリセルストリング１２に加えられる。ブロック４０４に示されるように、電圧検出回路７４によって、メモリセルストリング１２にかかる第１の電圧が測定される。

ブロック４０６に示されるように、メモリセルストリング１２内の選択されたメモリセル、たとえばメモリセル７０ｂが第１の状態に書き込まれる。一実施形態では、第１の状態は反平行であり、「１」の論理レベルを表すことができる。他の実施形態では、第１の状態は平行であり、「０」の論理レベルを表すことができる。

ブロック４０８に示されるように、電圧検出回路７４によって、メモリセルストリング１２にかかる第２の電圧が測定される。第２の電圧は、選択されたメモリセル、たとえばメモリセル７０ｂが第１の状態に書き込まれた後に測定される。

ブロック４１０に示されるように、第１の電圧が第２の電圧と異なるか否かに関して、検出回路２６によって判定が行われる。第１の電圧が第２の電圧と異ならない場合には、ブロック４１２に示されるように、選択されたメモリセル、たとえばメモリセル７０ｂから第１の状態に関連する第１の論理レベルが読み出される。第１の電圧が第２の電圧とは異なる場合には、ブロック４１４に示されるように、選択されたメモリセル、たとえばメモリセル７０ｂから第２の状態に関連する第２の論理レベルが読み出される。さらに、ブロック４１６に示されるように、選択されたメモリセル、たとえばメモリセル７０ｂが第２の状態に書き込まれる。

「１」あるいは「０」がレジスタ３０に格納され、Ｉ／Ｏパッド３２に与えられるようにすることにより、検出回路２６によって、第１あるいは第２の状態が、選択されたメモリセルから読み出されるようになる。

上記のように、平行状態および反平行状態によって、メモリセルの両端において異なる抵抗が測定されるようになる。メモリセルストリング１２は定電流源を供給されるので、メモリセルストリング１２にかかる全抵抗、すなわちメモリセル７０ａ、７０ｂ、７０ｃおよび７０ｄの抵抗の和は、そのストリングにかかる電圧を測定することにより推定することができる。ブロック４０４において第１の電圧を測定した後に、メモリセルを既知の状態、たとえば反平行状態に書き込み、メモリセルストリング１２にかかる電圧が変化したかを判定することにより、選択されたメモリセルの状態が判定される。ブロック４０８において第２の電圧の測定が行われたときに、電圧が変化している場合には、選択されたメモリセルは、既知の状態に書き込まれる前に、その既知の状態とは異なる状態、たとえば平行状態であった。ブロック４０８において第２の電圧の測定が行われたときに、電圧が変化していない場合には、選択されたメモリセルは、ブロック４０６において既知の状態に書き込まれる前に、その既知の状態、たとえば反平行状態であった。言い換えると、書込みに応答して、電圧が変化しなかった場合には、選択されたメモリセルの状態はどちらにも変化しなかった。

ブロック４０６における書込みによって、選択されたメモリセルの状態が変化した場合には、ブロック４１６によって示されるように、そのメモリセルはその元の状態に再書込みされる。ブロック４０６における書込みによって、選択されたメモリセルの状態が変化しなかった場合には、そのメモリセルは元の状態のままであり、再書込みされる必要はないであろう。

電圧検出回路７４は、種々の方法でメモリセルストリング１２にかかる電圧の変化を検出することができる。たとえば、電圧検出回路７４は、第１の電圧を測定して、格納し、さらに第２の電圧を測定し、その第２の電圧を、格納された第１の電圧と比較することができる。別法では、電圧検出回路７４は、メモリセルストリング１２にかかる電圧を絶えずモニタし、選択されたメモリセルが既知の状態に書き込まれるのに応答して、その電圧に変化が生じたか否かを検出することができる。

制御回路３４は、行デコード回路１８、書込みデコード回路２０、読出し回路２２、検出回路２６および電圧検出回路７４に適当なタイミング信号を供給し、図４に示される方法の機能が実行されるようにすることができる。

メモリセル７０ａ、７０ｂ、７０ｃおよび７０ｄのうちの任意のメモリセルが、ここに記載された方法を用いて読み出されることができる。図３に示されるメモリセルストリング内には４つのメモリセルが示されるが、他のメモリセルストリングは、直列に接続された他の数のメモリセルを含むことができる。

図５はメモリセルストリング１２の別の実施形態を示す。メモリセルストリング１２は、並列に接続された抵抗によって表されるようなメモリセル７０ａ、７０ｂ、７０ｃおよび７０ｄを含む。メモリセル７０ａ、７０ｂ、７０ｃおよび７０ｄをそれぞれ書き込むために、ビット線１６とともに、ワード線１４ａ、１４ｂ、１４ｃおよび１４ｄが用いられる。

電圧源９２が各メモリセル７０ａ、７０ｂ、７０ｃおよび７０ｄの一端に接続され、各メモリセル７０ａ、７０ｂ、７０ｃおよび７０ｄの他端はグランド源に接続される。電圧源９２は、メモリセルストリング１２に一定の電圧を供給するように構成される。電圧源９２は、行デコード回路１８、列デコード回路２０および／または制御回路３４から受信される制御信号に応答して、メモリセルストリング１２に一定の電圧を供給する。詳細には、電圧源９２は、メモリセル７０ａ、７０ｂ、７０ｃおよび／または７０ｄのうちの１つまたは複数のメモリセルを読み出すことができようにするために読出し動作に応答して、メモリセルストリング１２に電圧を供給する。

電流検出回路９４が、メモリセル７０ａ、７０ｂ、７０ｃおよび７０ｄの端部とグランド源との間でメモリセルストリング１２に接続される。電流検出回路９４は、電圧源９２によって供給される電圧に応答して、メモリセルストリング１２に流れる電流を測定するように構成される。電流検出回路９４は、検出回路２６の一部として収容されることもできる。

図６は、図５に示されるメモリセルストリング１２の実施形態においてメモリセルを読み出すための方法の一実施形態を示す流れ図である。図６では、ブロック６０２に示されるように、電圧源９２によって、メモリセルストリング１２に、ある一定の電圧が印加される。ブロック６０４に示されるように、電流検出回路９４によって、メモリセルストリング１２に流れる第１の電流が測定される。

ブロック６０６に示されるように、メモリセルストリング１２内の選択されたメモリセル、たとえばメモリセル７０ｃが第１の状態に書き込まれる。図４において上述した方法の場合のように、一実施形態では、第１の状態は反平行であり、「１」の論理レベルを表すことができ、他の実施形態では、第１の状態は平行であり、「０」の論理レベルを表すことができる。

ブロック６０８に示されるように、電流検出回路９４によって、メモリセルストリング１２に流れる第２の電流が測定される。第２の電流は、選択されたメモリセル、たとえばメモリセル７０ｃが第１の状態に書き込まれたに後に測定される。

ブロック６１０に示されるように、第１の電流が第２の電流と異なるか否かに関して、検出回路２６によって判定が行われる。第１の電流が第２の電流と異ならない場合には、ブロック６１２に示されるように、選択されたメモリセル、たとえばメモリセル７０ｃから、第１の状態に関連する第１の論理レベルが読み出される。第１の電流が第２の電流と異なる場合には、ブロック６１４に示されるように、選択されたメモリセル、たとえばメモリセル７０ｃから、第２の状態に関連する第２の論理レベルが読み出される。さらに、ブロック６１６に示されるように、選択されたメモリセル、たとえばメモリセル７０ｃが第２の状態に書き込まれる。

「１」あるいは「０」がレジスタ３０に格納され、Ｉ／Ｏパッド３２に与えられるようにすることにより、検出回路２６によって、第１あるいは第２の状態が、選択されたメモリセルから読み出されるようになる。

メモリセルストリング１２は図５の実施形態では定電圧源を供給されるので、メモリセルストリング１２の両端の全抵抗は、メモリセルストリング１２に流れる電流を測定することにより推定することができる。ブロック６０４において第１の電流を測定した後に、ある既知の状態、たとえば反平行状態にメモリセルを書き込み、メモリセルストリング１２の中に流れる電流が変化したか否かを検出することにより、選択されたメモリセルの状態が判定される。ブロック６０８において第２の電流の測定が行われたときに、電流が変化している場合には、選択されたメモリセルは、既知の状態に書き込まれる前に、その既知の状態とは異なる状態、たとえば平行状態であった。ブロック６０８において第２の電流の測定が行われたときに、電流が変化していない場合には、選択されたメモリセルは、ブロック６０６において既知の状態に書き込まれる前に、その既知の状態、たとえば反平行状態であった。言い換えると、書込みに応答して、電流が変化しなかった場合には、選択されたメモリセルの状態はどちらにも変化しなかった。

ブロック６０６における書込みによって、選択されたメモリセルの状態が変化した場合には、ブロック６１６によって示されるように、そのメモリセルはその元の状態に再書込みされる。ブロック６０６における書込みによって、選択されたメモリセルの状態が変化しなかった場合には、そのメモリセルは元の状態のままであり、再書込みされる必要はないであろう。

電流検出回路９４は、種々の方法でメモリセルストリング１２に流れる電流の変化を検出することができる。たとえば、電流検出回路９４は、第１の電流を測定して、格納し、さらに第２の電流を測定し、その第２の電流を、格納された第１の電流と比較することができる。別法では、電流検出回路９４は、メモリセルストリング１２に流れる電流を絶えずモニタし、選択されたメモリセルが既知の状態に書き込まれるのに応答して、その電流に変化が生じたか否かを検出することができる。

制御回路３４は、行デコード回路１８、書込みデコード回路２０、読出し回路２２、検出回路２６および電流検出回路９４に適当なタイミング信号を供給し、図６に示される方法の機能が実行されるようにすることができる。

メモリセル７０ａ、７０ｂ、７０ｃおよび７０ｄのうちの任意のメモリセルを、図６を参照して説明した方法を用いて読み出すことができる。図５に示されるメモリセルストリング内には４つのメモリセルが示されるが、他のメモリセルストリングは、並列に接続された他の数のメモリセルを含むことができる。

ここで図７を参照すると、多段ＭＲＡＭチップ７００の一実施形態が示される。ＭＲＡＭチップ７００は、基板７０４上のｚ方向に積重されるある数Ｚ個のメモリセル段または面７０２を含む。数Ｚは正の整数であり、Ｚ＞１である。メモリセル段７０２は、二酸化珪素のような絶縁性材料（図示せず）によって分離されることができる。読出しおよび書込み回路が基板７０４上に形成されることができる。読出しおよび書込み回路は、読出しおよび書込みが行われる段を選択するための追加のマルチプレクサを備えることができる。

以上、読出し動作中にメモリセルの抵抗状態を読み取ることができるＭＲＡＭデバイスを開示した。本明細書で説明したＭＲＡＭデバイスは、種々の応用形態において用いることができる。図８は、１つまたは複数のＭＲＡＭチップ７００の例示的一般的応用形態を示す。この一般的応用形態は、ＭＲＡＭ記憶モジュール８５２と、インターフェースモジュール８５４と、プロセッサ８５６とを含む装置８５０によって具現される。ＭＲＡＭ記憶モジュール８５２は、不揮発性の記憶のための１つまたは複数のＭＲＡＭチップ７００を備える。インターフェースモジュール８５４は、プロセッサ８５６とＭＲＡＭ記憶モジュール８５２との間のインターフェースを提供する。装置８５０は、他のタイプおよび／または段のメモリを備えることもできる。

ノートブックコンピュータあるいはパーソナルコンピュータのような装置８５０の場合、ＭＲＡＭ記憶モジュール８５２は多数のＭＲＡＭチップ７００を含み、インターフェースモジュール８５４はＩＤＥまたはＳＣＳＩインターフェースを含む場合がある。サーバのような装置８５０の場合、ＭＲＡＭ記憶モジュール８５２はさらに多くのＭＲＡＭチップ７００を含み、インターフェースモジュール８５４はファイバチャネルまたはＳＣＳＩインターフェースを含む場合がある。そのようなＭＲＡＭ記憶モジュール８５２は、ハードドライブのような従来の不揮発性記憶装置の代わりに用いることができるか、あるいはそれを補うことができるであろう。

デジタルカメラのような装置８５０の場合、ＭＲＡＭ記憶モジュール８５２は、より少数のＭＲＡＭチップ７００を含み、インターフェースモジュール８５４はカメラインターフェースを含む場合がある。そのようなＭＲＡＭ記憶モジュール８５２は、デジタルカメラに、デジタル画像の不揮発性の記憶手段を搭載できるようにするであろう。

ＭＲＡＭデバイスの上記の実施形態は、他のＭＲＡＭデバイスよりも優れた利点を提供することができる。たとえば、追加の構成要素を含む他のＭＲＡＭデバイスに比べて、より高いレベルのメモリセル密度を達成することができる。密度が高くなる結果として、所与の記憶容量当たりのコストが下がる。さらに、本明細書で説明したメモリセルストリングは、以前のＭＲＡＭデバイスに比べて、より良好な電気回路の分離（または絶縁）を提供することができる。分離（または絶縁）を改善することにより、メモリセルストリング内のメモリセルの状態をさらに正確に検出できるようになる。

メモリデバイスはこれまでに説明し、図示した特定の実施形態には限定されない。たとえば、ＭＲＡＭデバイスは、スピン依存トンネルデバイスを用いることに限定されない。用いることができる他のタイプのデバイスは、限定するわけではないが、巨大磁気抵抗（「ＧＭＲ」）デバイスを含む。

ＭＲＡＭデバイスを、ｘ軸に沿って向けられた行、及び、ｙ軸に沿って向けられた列に関して説明した。しかしながら、行と列は入れ替えることができる。

メモリデバイスはＭＲＡＭセルには限定されない。メモリデバイスは、抵抗性クロスポイント（交点）アレイをなす任意のタイプのメモリセルを含むことができる。

本発明は、メモリセルストリング内のメモリセル(12)からの読み出し動作を行うためのシステム及び方法に関する。この方法は、メモリセルストリングに一定電流を流すステップと、メモリセルストリングの両端にかかる第１の電圧を測定するステップと、メモリセルを第１の状態に書き込むステップと、メモリセルストリングの両端にかかる第２の電圧を測定するステップと、第１の電圧が第２の電圧と異なるか否かを判定するステップを含む。

メモリセルストリングを含むデータ記憶デバイスの一実施形態を示す図である。 ＭＲＡＭメモリセルの磁化の向きが平行である一実施形態を示す図である。 ＭＲＡＭメモリセルの磁化の向きが反平行である一実施形態を示す図である。 第１のメモリセルストリングの一実施形態を示す図である。 メモリセルストリング内のメモリセルを読み出すための第１の方法の一実施形態を示す流れ図である。 第２のメモリセルストリングの一実施形態を示す図である。 メモリセルストリング内のメモリセルを読み出すための第２の方法の一実施形態を示す流れ図である。 多数の段を含むＭＲＡＭデバイスの一実施形態を示す図である。 １つまたは複数のＭＲＡＭデバイスを含むシステムの一実施形態を示す図である。

符号の説明

８ データ記憶装置（データ記憶デバイス）
１２ メモリストリング
７０ａ、７０ｂ、７０ｃ、７０ｄ メモリセル
７２ 電流源
７４ 電流検出回路

Claims (10)

1. データ記憶装置（８）であって、
   直列に結合された第１のメモリセル（７０ａ、７０ｂ、７０ｃ、７０ｄ）および第２のメモリセル（７０ａ、７０ｂ、７０ｃ、７０ｄ）を含むメモリセルストリング（１２）と、
   前記ストリングに一定の電流を加えるように構成された電流源（７２）と、
   前記メモリセルストリングに結合される回路（７４）であって、前記電流源が前記メモリセルストリングに前記一定の電流を加え、前記第１のメモリセルが第１の状態に書き込まれるのに応答して、前記メモリセルストリングにかかる電圧の変化を検出するように構成される、回路
   とを備える、データ記憶デバイス。
2. 前記メモリセルストリングは第１の端部および第２の端部を有し、前記電流源は該第１の端部に結合される、請求項１に記載のデータ記憶装置。
3. 前記メモリセルストリングの前記第２の端部に結合されるグランド源をさらに備える、請求項２に記載のデータ記憶装置。
4. 前記回路は、前記メモリセルストリングにかかる前記電圧の変化を検出することに応答して、前記第１のメモリセルが、前記第１の状態に書き込まれる前に第２の状態であったことを検出するように構成される、請求項１に記載のデータ記憶装置。
5. 前記回路は、前記メモリセルストリングにかかる前記電圧の変化を検出しないことに応答して、前記第１のメモリセルが、前記第１の状態に書き込まれる前に該第１の状態であったことを検出するように構成される、請求項１に記載のデータ記憶装置。
6. データ記憶装置（８）であって、
   並列に結合された第１のメモリセル（７０ａ、７０ｂ、７０ｃ、７０ｄ）および第２のメモリセル（７０ａ、７０ｂ、７０ｃ、７０ｄ）を含むメモリセルストリング（１２）と、
   前記ストリングに一定の電圧を印加するように構成された電圧源（９２）と、
   前記電圧源が前記メモリセルストリングに前記一定の電圧を印加し、前記第１のメモリセルが第１の状態に書き込まれるのに応答して、前記メモリセルストリングに流れる電流の変化を検出するための手段（９４）
   を備える、データ記憶装置。
7. 前記第１のメモリセルおよび前記第２のメモリセルはそれぞれ、第１の端部と第２の端部とを有し、前記電圧源は、前記第１のメモリセルおよび前記第２のメモリセルそれぞれの前記第１の端部に結合される、請求項６に記載のデータ記憶装置。
8. 前記第１のメモリセルおよび前記第２のメモリセルそれぞれの前記第２の端部に結合されるグランド源をさらに備える、請求項７に記載のデータ記憶装置。
9. 前記手段は、前記メモリセルストリングに流れる前記電流の変化を検出することに応答して、前記第１のメモリセルが前記第１の状態に書き込まれる前に第２の状態であったことを検出するための手段である、請求項６に記載のデータ記憶装置。
10. 前記手段は、前記メモリセルストリングに流れる前記電流の変化を検出しないことに応答して、前記第１のメモリセルが前記第１の状態に書き込まれる前に該第１の状態であったことを検出するための手段である、請求項６に記載のデータ記憶装置。
    

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