JP4431265B2 - メモリセル抵抗状態感知回路およびメモリセル抵抗状態感知方法 - Google Patents
メモリセル抵抗状態感知回路およびメモリセル抵抗状態感知方法 Download PDFInfo
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Description
【０００１】
【発明の属する技術分野】
本発明は、磁気ランダムアクセスメモリ（ＭＲＡＭ）デバイス内のメモリセルの抵抗状態を感知するメモリセル抵抗状態感知回路に関する。
【０００２】
【従来の技術】
磁気ランダムアクセスメモリ（ＭＲＡＭ）は、長期間のデータ記憶用と考えられている不揮発性メモリである。ＭＲＡＭデバイスに対する読み出し・書き込み動作は、ハードディスクドライブ等の従来の長期間記憶デバイスにおける読み出し・書き込み動作よりも速いオーダで実行される。加えて、ＭＲＡＭデバイスは、ハードディスクドライブや他の従来の長期間記憶デバイスに比べて、よりコンパクトで、かつ消費電力がより小さい。
【０００３】
典型的なＭＲＡＭデバイスは、メモリセルのアレイを含んでいる。ワード線がメモリセルの行に沿って延び、ビット線がメモリセルの列に沿って延びている。各メモリセルは、ワード線のうちの１本とビット線のうちの１本との交点に位置している。
【０００４】
メモリセルは、１ビットの情報を、磁化方向として記憶する。各メモリセルの磁化は、任意の時点で、２つの安定方向のうちの一方であると考えられる。これらの２つの安定方向、すなわち平行および反平行は、論理値「０」および「１」を表している。
【０００５】
磁化方向は、スピントンネルデバイス等のメモリセルの抵抗に影響を与える。例えば、メモリセルの抵抗は、磁化方向が平行であれば第１の値Ｒを有し、磁化方向が平行から反平行に変わると、メモリセルの抵抗は第２の値Ｒ＋ΔＲに増加する。選択されたメモリセルの磁化方向、およびしたがってそのメモリセルの論理状態は、そのメモリセルの抵抗の状態を感知することによって、読み取ることができる。
【０００６】
抵抗状態は、選択されたメモリセルに電圧を印加し、そのメモリセルを流れるセンス電流を測定することによって、感知することができる。理想的には、この抵抗はセンス電流に比例する。
【０００７】
【発明が解決しようとする課題】
しかしながら、アレイ中の単一のメモリセルの抵抗状態の感知は、信頼性がないことがある。アレイ中の全てのメモリセルは、多くの平行なパスを介して一緒に結合されている。１つの交点で観測される抵抗は、他の行および列のメモリセルの抵抗に平行な、その交点におけるメモリセルの抵抗に等しい（メモリセルのアレイは、交点抵抗器ネットワークと特徴付けられる）。
【０００８】
さらに、感知されているメモリセルが、記憶された磁化のために異なる抵抗を有している場合、小さな差電圧が生成されることがある。この小さな差電圧は、寄生または「スニークパス」電流を上昇させる可能性がある。寄生電流は、典型的にはセンス電流よりもはるかに大きく、したがって、センス電流を不明瞭なものにする可能性がある。このために、寄生電流は抵抗の感知を妨げる可能性がある。
【０００９】
抵抗の感知における信頼性の無さは、製造時の変動、動作温度の変動、およびＭＲＡＭデバイスの経時劣化によって、複雑なものになる。これらのファクタは、メモリセルアレイ中の抵抗の平均値を、２〜３倍変動させることがある。
【００１０】
本発明は、このような従来の問題点に鑑みて為されたものであり、ＭＲＡＭデバイス中のメモリセルの抵抗状態を信頼性よくかつ低コストで感知することができるようなメモリセル抵抗状態感知回路およびメモリセル抵抗状態感知方法を提供することを目的としている。
【００１１】
【課題を解決するための手段】
上述した目的は、本発明によって達成される。本発明のある態様によれば、ＭＲＡＭデバイスの選択されたメモリセルの抵抗状態は、前記選択されたメモリセルと基準電圧とを使用して積分器を充電し、前記積分器の信号レベルにしたがって時間遅延される遷移を有する入力信号を生成し、時間的に固定された遷移を有する基準信号を生成し、前記入力信号および前記基準信号の遷移の相対的な発生状態を比較することによって、感知される。前記入力信号の遷移が前記基準信号の遷移の前に生じるときには、前記メモリセルは第１の抵抗状態にあり、前記入力信号の遷移が前記基準信号の遷移の後に生じるときには、前記メモリセルは第２の抵抗状態にある。
【００１２】
【発明の実施の形態】
説明のために図面に示されているように、本発明は、磁気ランダムアクセスメモリ（ＭＲＡＭ）デバイスにて具現化される。ＭＲＡＭデバイスは、メモリセルのアレイと、そのメモリセルからデータを読み出す読み出し回路とを含んでいる。読み出し回路は、直接注入電荷増幅器と積分器キャパシタとアナログセンス増幅器とを含んでおり、アレイ中の選択されたメモリセルの異なる抵抗状態を、信頼性よく感知することができる。センス増幅器は、ＮＭＯＳ伝送ゲートおよびＣＭＯＳインバータにより、低コストで作成することができる。
【００１３】
ここで図１を参照すると、この図１は、メモリセル１２のアレイ１０を含むＭＲＡＭデバイス８を示している。メモリセル１２は、行および列に配列されており、行はｘ方向に延び、列はｙ方向に延びている。本発明の説明を単純化するために、比較的少数のメモリセル１２のみが示されている。実際には、１０２４×１０２４またはそれより多数のメモリセルのアレイが使用され得る。
【００１４】
ワード線１４として機能するトレースは、メモリセルアレイ１０の一方の側の一平面内を、ｘ方向に延びている。ビット線１６として機能するトレースは、メモリセルアレイ１０の反対側の一平面内を、ｙ方向に延びている。アレイ１０の各行に対して１本のワード線１４が存在し、アレイ１０の各列に対して１本のビット線１６が存在している。各メモリセル１２は、対応するワード線１４とビット線１６との交点に位置している。
【００１５】
メモリセル１２は、特定のタイプのデバイスに限定されるものではない。例えば、メモリセル１２は、スピン依存型トンネル（ＳＤＴ）デバイスであってもよい。典型的なＳＤＴデバイスは、「ピン留め」層と「フリー」層とを含んでいる。ピン留め層は面内方向の磁化を有しているが、この面内磁化は、当該範囲内の印加磁界が存在していても回転しないように、固定されている。フリー層は、ピン留めされていない磁化方向を有している。むしろ、この磁化は、面内に位置している１本の軸（「容易(easy)」軸）に沿った２つの方向のいずれかに向けることができる。フリー層５０の磁化とピン留め層５２の磁化とが（図２（ａ）の矢印で示されているように）同じ方向であるとき、その方向は「平行」であると言われる。フリー層５０の磁化とピン留め層５２の磁化とが（図２（ｂ）の矢印で示されているように）逆向きであるとき、その方向は「反平行」であると言われる。
【００１６】
フリー層とピン留め層とは、絶縁性トンネル障壁によって隔てられている。この絶縁性トンネル障壁は、フリー層とピン留め層との間で量子力学的トンネリングを発生させる。このトンネリング現象は電子スピンに依存し、ＳＤＴデバイスの抵抗を、フリー層およびピン留め層の相対的な磁化方向の関数とする。
【００１７】
例えば、メモリセル１２の抵抗は、フリー層およびピン留め層の磁化方向が平行である場合、第１の値Ｒである。磁化方向が平行から反平行に変わると、メモリセル１２の抵抗は第２の値Ｒ＋ΔＲに増加する。典型的な抵抗Ｒは、約１ＭΩである。典型的な抵抗変化ΔＲは、抵抗Ｒの約１０％である。
【００１８】
データは、磁化をフリー層の容易軸に沿った向きにすることによって、メモリセル１２に記憶される。磁化方向が平行になるようにフリー層の磁化を向けることによって、論理値「０」がメモリセル１２に記憶され、磁化方向が反平行になるようにフリー層の磁化を向けることによって、論理値「１」がメモリセル１２に記憶される。
【００１９】
各メモリセル１２は、外部電力が存在していなくても、その磁化方向を保持する。したがって、これらのメモリセル１２は不揮発性である。
【００２０】
ＭＲＡＭデバイス８は、また、読み出し・書き込み動作中にワード線１４を選択する行デコーダ１８を含んでいる。ワード線１４は、該ワード線１４を接地接続することによって読み出し動作中に選択される。
【００２１】
ＭＲＡＭデバイス８は、また、読み出し動作中に選択されたメモリセル１２の抵抗を感知する読み出し回路と、書き込み動作中に選択されたメモリセル１２の磁化を方向付ける書き込み回路とを含んでいる。読み出し回路は、概括的に２０と示されている。書き込み回路は、本発明の説明を単純化するために、図示されていない。
【００２２】
読み出し回路２０は、複数のステアリング回路２２、積分器キャパシタ２４、アナログセンス増幅器２６、基準信号生成器２７、直接注入電荷増幅器２８、およびリセットスイッチ３０を含んでいる。メモリセル１２は、行アドレスＡｘを行デコーダ１８に供給し、かつ列アドレスＡｙをステアリング回路２２に供給することによって、選択される。行アドレスＡｘに応答して、行デコーダ１８は、ワード線１４を接地に結合させる。列アドレスＡｙに応答して、ステアリング回路２２は、ビット線１６を電荷増幅器２８に結合させる。選択されたメモリセル１２は、選択されたワード線１４およびビット線１６の交点に位置している。
【００２３】
選択されたビット線１６に関して、直接注入電荷増幅器２８は、その積分器キャパシタ２４に電流を供給する一方で、選択されたビット線１６の非選択メモリセル１２の電位を維持する。この電位は、ＭＲＡＭアレイ１０の非選択行および列に印加された電位に等しい。電荷増幅器２８は、固定電圧を選択されたビット線１６に印加し、結果として得られる一定のセンス電流が、積分器キャパシタ２４に供給される。アナログセンス増幅器２６は、メモリセル１２の抵抗状態を判定することができ、したがって、そのメモリセル１２に記憶されている論理値を判定することができる。アナログセンス増幅器２６の出力は出力レジスタ３２に供給され、この出力レジスタ３２は、ＭＲＡＭデバイス８のＩ／Ｏパッド３４に結合されている。
【００２４】
読み出し回路２０は、データをｍビットのワードで読み出すことができ、これによって、ｍ個のメモリセル１２の抵抗状態が同時に感知される。例えば、ｋ本の隣接するビット線１６の第１のグループが第１の電荷増幅器２８に多重化され、ｋ本の隣接するビット線１６の第２のグループが第２の電荷増幅器２８に多重化されるというようなものであってもよい。ｍビットのワードは、ｍ個の連続したセンス増幅器２６／電荷増幅器２８を同時に動作させることによって、読み出されてもよい。
【００２５】
単一のセンス増幅器２６が４列ピッチにフィットできるときには、１０２４×１０２４のメモリセル１２のアレイ１０に対して、２５６個のセンス増幅器２６が使用される。合計でｋ＝４のビット線１６が、各電荷増幅器２８に多重化される。ＭＲＡＭデバイス８が多レベルのメモリセルアレイを有しているとき（例えば、図７を参照）には、追加レベルからのビット線１６が、電荷増幅器２８に多重化されてもよい。
【００２６】
各ステアリング回路２２は１セットのスイッチを含んでおり、これらのスイッチが、各ビット線１６を定電圧源または電荷増幅器２８に接続する。各ステアリング回路２２は、さらに列デコーダを含んでいる。列デコーダは、１つのスイッチのみを選択して、選択されたビット線１６を電荷増幅器２８に接続する。他の（非選択の）ビット線１６はすべて、定電圧源に接続されている。定電圧源は、外部回路から供給されてもよい。
【００２７】
次に、図３を参照する。選択されたメモリセル１２は、抵抗器によって示されている。リセットスイッチ３０は、ＰＭＯＳトランジスタを用いることができる。制御信号ＮＳＩＮＴは、リセットスイッチ３０をオン（導通）状態とするかオフ（非導通）状態とするかを制御する。リセットスイッチ３０がオンされると、電源電圧ＶＤＤが、積分器キャパシタ２４に印加されるとともに、直接注入電荷増幅器２８を介して選択されたメモリセル１２に印加される。これにより、積分器キャパシタ２４は、第１の信号がリセットスイッチ３０および選択されたメモリセル１２を通る第１のパスＰ１に沿って伝搬されると、充電される。リセットスイッチ３０がオフされると、積分器キャパシタ２４は、選択されたメモリセル１２を介して放電される。センス電流Ｉｍは第２のパスＰ２に沿って伝搬し、選択されたメモリセル１２を通って流れる。積分器電圧が選択されたメモリセル１２の電圧よりも大きい限りは、キャパシタ２４は線形（リニア）積分器として機能する。
【００２８】
制御信号ＮＳＩＮＴは「グローバル」信号であって、オンチップコントローラまたは外部コントローラから供給される。制御信号ＮＳＩＮＴは、多くのセンス増幅器２６を同時に制御してもよく、あるいは、オンチップコントローラから供給されるときには、センス増幅器が生成するノイズおよびセンス増幅器のピークパワー要求量を制限する手段として、特定のセンス増幅器２６に向けられてもよい。
【００２９】
直接注入電荷増幅器２８は、センス電流からは独立して、メモリセル１２のセンス電圧Ｖｓを制御する。定電圧が全てのメモリセル１２に印加されると（これはメモリセル内の等電位である）、抵抗の変動は、残りの並列メモリセル１２に電流変動を生じさせず、これにより、寄生センス電流を、センス電流Ｉｍよりも実質的に小さくすることができる。直接注入電荷増幅器２８を流れる電流は、選択されたメモリセル１２の抵抗に直接的に比例しており、センス電圧Ｖｓの変動に対する修正または調整を行う必要は無い。
【００３０】
メモリセル１２における電圧差を最小化する直接注入電荷増幅器２８は、 日付出願の米国特許出願番号 （代理人整理番号 PDNO１０９９０９９９−１）に開示されている。直接注入電荷増幅器２８は高利得の負帰還増幅器を含んでおり、これが、選択されたビット線の電圧（すなわち、センス電圧Ｖｓ）を設定値に制御し、かつセンス電圧Ｖｓの変動を広範囲のセンス電流に対して最小化する。
【００３１】
メモリセル１２の抵抗および積分器キャパシタ２４の容量は、リセットスイッチ３０が開いた後に積分器キャパシタ２４がどれだけ高速に放電されるかを決定する。他のパラメータがすべて等しいとすれば、メモリセル１２が抵抗Ｒ＋ΔＲを有しているとき（論理「１」）よりも、メモリセル１２が抵抗Ｒを有しているとき（論理「０」）の方が、積分器キャパシタ２４は高速に放電する。
【００３２】
次に、さらに図４を参照する。センス増幅器２６は、積分器キャパシタ２４上の電圧Ｖintgにしたがって時間遅延される論理信号の遷移を有する入力信号ＳＩＧを生成し、基準信号生成器２７は、時間的に固定された遷移を有する基準信号ＲＥＦを生成する。センス増幅器２６は、入力信号ＳＩＧおよび基準信号ＲＥＦの遷移の相対的な発生状態を比較する。入力信号の遷移が基準信号の遷移の前に生じると（図４（ａ）参照）、メモリセル１２は第１の抵抗状態にあり、入力信号の遷移が基準信号の遷移の後に生じると（図４（ｂ）参照）、メモリセル１２は第２の抵抗状態にある。これにより、入力信号の遷移は、基準信号の遷移に対して時間的な関係を有しており、この時間的な関係は、メモリセル１２を流れるセンス電流Ｉｍに比例している。アナログセンス増幅器２６の出力信号ＤＯＵＴは、遷移の相対的な発生状態を示しており、したがって、選択されたメモリセル１２の論理状態を示している。出力信号ＤＯＵＴは、出力レジスタ３２に供給される。
【００３３】
基準信号ＲＥＦが、例えばＨｉからＬｏに遷移すると、出力レジスタ３２の状態は凍結され、その出力レジスタ３２に記憶されたデータは有効（valid）で、読み出し準備ができた状態に置かれる。「読み出し完了」または「データ有効」信号が生成され、出力レジスタ３２が読み出し準備ができた状態にあるかどうかが示される。単一のセンス増幅器２６のみがアクティブ状態にあるときには、データ有効信号は、そのセンス増幅器２６の基準信号ＲＥＦから直接導かれる。複数のセンス増幅器２６がアクティブ状態にあるときには、全ての独立したセンス増幅器２６からの基準信号ＲＥＦはＡＮＤゲートに向けられる。このＡＮＤゲートの出力は、データが、すべての出力レジスタ３２において有効であるかどうかを示す。
【００３４】
入力信号ＳＩＧは、積分器キャパシタ２４に結合されたセンス比較器３６によって生成される。積分器キャパシタ２４の電圧Ｖintgが閾値より低くなるまでＶＤＤから低下すると（例えば、Ｖintg＜ＶＤＤ／２のときに）、入力信号の遷移が発生する。
【００３５】
センス比較器３６の出力は、伝送ゲート４０によって出力レジスタ３２に結合されている。この伝送ゲートは、基準信号ＲＥＦによってオン・オフされる。
【００３６】
図５は、センス増幅器２６および基準信号生成器２７の実現例を示している。センス増幅器２６では、第１の比較器３６は、直列に接続された第１および第２のＣＭＯＳインバータ３６ａおよび３６ｂを含んでいる。積分器電圧Ｖintgは、スイッチング閾値電圧と比較される。閾値電圧ＶＤＤ／２は、第１のＣＭＯＳインバータ３６ａの伝達特性によって決定される。第１のＣＭＯＳインバータ３６ａは、２つの安定状態と、スイッチング閾値電圧近傍の狭い高利得遷移領域とを有している。第１のＣＭＯＳインバータ３６ａを使用して、積分器キャパシタ２４からの時間変化電圧Ｖintgがスイッチング閾値電圧を超えたときが検出される。スイッチング閾値電圧を超えると、第１のＣＭＯＳインバータ３６ａの出力は、Ｌｏ状態からＨｉ状態に遷移する。第２のＣＭＯＳインバータ３６ｂを使用して、スイッチング遷移を、第１段の入力電圧の非常に狭い範囲内に入るように増幅かつ整形する。第２のＣＭＯＳインバータ３６ｂの出力は、積分器キャパシタ電圧Ｖintgがスイッチング閾値電圧を超えると、迅速にＨｉからＬｏに遷移する。トランジスタのサイズ変更（サイジング）および付加的なトランジスタの使用により、スイッチング閾値を他の値に変更してもよいが、基本的なＣＭＯＳインバータは、このアプリケーションに対して強くエリア効率のよい回路である。
【００３７】
基準信号生成器２７は、基準比較器３８を含んでいる。基準比較器３８も、直列に接続された１対のＣＭＯＳインバータ３８ａおよび３８ｂを含んでいる。基準信号電圧Ｖrefも、閾値電圧ＶＤＤ／２と比較される。
【００３８】
伝送ゲート４０は、ＮＭＯＳトランジスタを含んでいる。メモリセルの状態が「０」である場合、記憶された抵抗は基準抵抗よりも小さく、センス信号の遷移のスイッチング遅れが、基準信号の遷移の前に生じる。これにより、センス信号ＳＩＧは、伝送ゲート４０を通って伝搬し、第２の比較器３８が伝送ゲート４０をオフする前に、出力レジスタ３２の内容をＬｏとする。
【００３９】
メモリセルの状態が「１」である場合、記憶された抵抗は基準抵抗よりも大きく、基準信号の遷移が入力信号の遷移の前に生じる。これにより、基準比較器３８は、センス信号ＳＩＧが出力レジスタ３２に伝搬する前に、伝送ゲート４０をオフする。これにより、出力レジスタ３２の状態は、その初期状態であるＨｉ状態のままである。
【００４０】
基準信号生成器２７は、抵抗性素子４２、基準キャパシタ４４、基準電荷増幅器４６、および基準リセットスイッチ４８を含んでいる。基準スイッチ４８が閉じられると、基準キャパシタ４４は電源電圧ＶＤＤまで充電され、基準スイッチ４８が開かれると、基準キャパシタ４４の電圧Ｖintgは抵抗性素子４２を通って低下する。基準スイッチ４８も、制御信号ＮＳＩＮＴによって制御される。基準電圧が閾値よりも小さくなるまで電圧ＶＤＤから低下すると（例えば、Ｖref＜ＶＤＤ／２のときに）、基準信号の遷移が発生する。
【００４１】
抵抗性素子４２は、抵抗Ｒ＋ΔＲ／２を有していてもよい。抵抗性素子は、抵抗器、または基準メモリセルであってもよい。
【００４２】
抵抗性素子４２が基準メモリセルであるときには、１列以上の基準セルが、アレイ１０に追加されてもよい。ある行が選択されると、選択された基準セルは、各々の選択されたメモリセルに関連付けられる。大きなアレイでは、複数の基準列を有して、基準セルを選択されたメモリセルの近傍に配置することによって、ローカルＭＲＡＭアレイの変動を最小化することが望ましいことがある。基準信号ＲＥＦが選択されたメモリセルに類似したメモリセルから生成されるこの場合には、基準メモリセルにはデータ「０」（低抵抗状態）が書き込まれ、基準キャパシタ４４は、積分器キャパシタ２４よりもわずかに大きな容量を有している。積分器キャパシタ２４および基準キャパシタ４４のサイズは、ＭＲＡＭ抵抗、ΔＲ比、およびアレイ電圧の値の範囲に対して、「０」または「１」を感知するために最適化される。
【００４３】
基準信号生成器２７は、各センス増幅器２６に対して設けられてもよい。あるいは、単一の基準信号生成器２７が、いくつかのセンス増幅器２６によって共有されてもよい。例えば、単一の基準信号生成器２７を、２つの隣接するセンス増幅器２６の間に物理的に配置し、これら２つの隣接するセンス増幅器２６の伝送ゲート４０を制御してもよい。
【００４４】
次に、図６を参照すると、選択されたメモリセル１２の読み出し動作が示されている。リセットスイッチ３０および４６が閉じられて、出力レジスタ３２が初期化される。リセットスイッチ３０および４６は、一定間隔の間は閉じられたままであって、積分器キャパシタ２４および基準キャパシタ４４をＶＤＤまで充電し、遷移を収束させて、これによって、選択されたメモリセル１２および基準セル２７を通る定常電流を確立する（ステップ２０２）。収束時間は、列時定数の関数である。１ＭΩのＭＲＡＭ抵抗および０．５ｐＦの列容量に対する典型的な収束時間は、約２μｓである。
【００４５】
一定間隔の経過後、リセットスイッチ３０および４８が同時に開いて、レース状態が開始される。リセットスイッチ３０および４８を開くことによって、電流が積分器キャパシタ２４および基準キャパシタ４４を流れる。電流が積分されると（ステップ２０４）、積分器電圧Ｖintgが積分器キャパシタ２４に発生し、基準信号電圧Vrefが基準キャパシタ４４に発生する。選択されたメモリセル１２の抵抗が基準セル２７の抵抗よりも小さい（すなわち、メモリセル抵抗が、論理「０」に対応するＲに等しい）場合、積分器電圧Ｖintgは、基準電圧Ｖrefよりも速い速度で低下する。逆に、選択されたメモリセル１２の抵抗が基準セル２７の抵抗よりも大きい（すなわち、メモリセル抵抗が、論理「１」に対応するＲ＋ΔＲに等しい）場合、基準電圧Ｖrefが、積分器電圧Ｖintgよりも速い速度で低下する。
【００４６】
積分器電圧Ｖintgが閾値（例えば、ＶＤＤ／２）に到達すると、センス比較器インバータ３６ｂの出力がＬｏになる（すなわち、遷移が生じる）（ステップ２０６）。同様に、基準電圧Ｖrefが閾値に到達すると、基準比較器インバータ３８ｂの出力がＬｏになる（すなわち、遷移が生じる）（ステップ２０６）。
【００４７】
積分器電圧Ｖintgが閾値に到達する前に基準電圧Ｖrefが閾値に到達すると（ステップ２０８）、基準比較器３８が伝送ゲート４０をオフして、センス比較器３６の出力の出力レジスタ３２への伝搬をブロックする。これにより、論理「１」が、出力レジスタ３２に記憶されたままになる（ステップ２１０）。積分器電圧Ｖintgが閾値に最初に到達すると（ステップ２０８）、伝送ゲート４０がオフされる前に、センス比較器３６の出力が出力レジスタ３２へ伝搬する。これにより、論理「０」が該レジスタに記憶される（ステップ２１２）。
【００４８】
次に、図７を参照すると、多レベルＭＲＡＭチップ１００が示されている。このＭＲＡＭチップ１００は、Ｚ個のメモリセルレベルすなわち平面１０２を含んでおり、これらが基板１０４上にｚ方向に積層されている。この数Ｚは、Ｚ≧１の正の整数である。メモリセルレベル１０２は、二酸化シリコン等の絶縁性材料（図示せず）によって分離されていてもよい。読み出し・書き込み回路は、基板１０４の上に形成されてもよい。読み出し・書き込み回路は、読み出しおよび書き込みの対象となるレベルを選択するための付加的なマルチプレクサを含んでいてもよい。
【００４９】
このように、開示されたＭＲＡＭデバイスは、データを信頼性よく読み出すことができる回路を有している。この読み出し回路は、センス電流が読み出し動作中に不明瞭にならないように、寄生電流を低減させる。加えて、エージング（経時劣化）、製造時の変動や動作温度の変動に対するＭＲＡＭデバイスの感度が、低減される。
【００５０】
ＮＭＯＳ伝送ゲートおよびＣＭＯＳインバータから形成されたセンス増幅器は、低い電源電圧で動作することができ、センス電圧の変動が非常に小さい。これらのセンス増幅器は、４配線ピッチを超えない領域にフィットすることができ、全てのセンス増幅器を大きなＭＲＡＭメモリアレイの下にフィットさせることが可能である。そのようなセンス増幅器により、ＭＲＡＭアレイのコストを大きく削減することができる。
【００５１】
本発明によるメモリセル抵抗状態感知回路を含むＭＲＡＭデバイスは、広い範囲のアプリケーションで使用可能である。図８は、１つ以上のＭＲＡＭチップ１００に対する一般的なアプリケーションの例を示している。この一般的なアプリケーションは、ＭＲＡＭ記憶モジュール１５２、インターフェースモジュール１５４、およびプロセッサ１５６を含む装置１５０として具現化されている。このＭＲＡＭ記憶モジュール１５２は、長期間記憶用に１つ以上のＭＲＡＭチップ１００を含んでいる。インターフェースモジュール１５４は、プロセッサ１５６とＭＲＡＭ記憶モジュール１５２との間のインターフェースを提供する。装置１５０には、短期間記憶用に高速の揮発性メモリ（例えば、静的ランダムアクセスメモリ（ＳＲＡＭ））を含ませることもできる。
【００５２】
ノートブックコンピュータまたはパーソナルコンピュータ等の装置１５０に関しては、ＭＲＡＭ記憶モジュール１５２は多数のＭＲＡＭチップ１００を含んでいてもよく、インターフェースモジュール１５４は、ＥＩＤＥまたはＳＣＳＩインターフェースを含んでいてもよい。サーバ等の装置１５０に関しては、ＭＲＡＭ記憶モジュール１５２は、より多数のＭＲＡＭチップ１００を含んでいてもよく、インターフェースモジュール１５４は、ファイバチャンネルまたはＳＣＳＩインターフェースを含んでいてもよい。そのようなＭＲＡＭ記憶モジュール１５２は、ハードディスクドライブ等の従来の長期間記憶デバイスを置換または補完することができる。
【００５３】
デジタルカメラ等の装置１５０に関しては、ＭＲＡＭ記憶モジュール１５２は、より少数のＭＲＡＭチップ１００を含んでいてもよく、インターフェースモジュール１５４はカメラインターフェースを含んでいてもよい。そのようなＭＲＡＭ記憶モジュール１５２は、デジタルカメラに搭載されて、デジタル画像の長期間記憶を可能にする。
【００５４】
本発明によるメモリセル抵抗状態感知回路を含むＭＲＡＭデバイスは、ハードディスクドライブ等の従来の長期間データ記憶デバイスに対して、多くの効果を提供する。ＭＲＡＭデバイスからのデータのアクセスは、ハードディスクドライブ等の従来の長期間記憶デバイスからのデータのアクセスに比べて、より速いオーダの速度で実行される。加えて、ＭＲＡＭデバイスは、ハードディスクドライブよりもコンパクトである。
【００５５】
本発明は、上で説明され、かつ図示された特定の実施形態に限定されるものではない。例えば、本発明は、スピン依存型トンネルデバイスの使用に限定されるものではない。使用可能な他のタイプのデバイスには、巨大磁気抵抗（ＧＭＲ）デバイスが含まれるが、これに限定されるものではない。
【００５６】
なお、行が容易軸に沿った向きを向いている場合に関して本発明を説明してきたが、行および列は入れ換え可能である。
【００５７】
以下、本発明の実施形態を要約しておく。
１．ＭＲＡＭデバイス（８）内のメモリセル（１２）の抵抗状態を感知するメモリセル抵抗状態感知回路であって、
積分器（２４）と、
前記積分器（２４）における信号レベルにしたがって時間遅延される遷移を有する入力信号を生成する入力信号生成器（３６）と、
時間的に固定された遷移を有する基準信号を生成する基準信号生成器（２７）と、
前記入力信号および前記基準信号の遷移の相対的な発生状態に基づいて、前記抵抗状態を示すゲート（４０）と、
を備えていることを特徴とするメモリセル抵抗状態感知回路。
【００５８】
２．前記入力信号生成器（３６）が、前記メモリセル（１２）と前記積分器（２４）との間に結合された第１の電荷増幅器（２８）と、前記積分器（２４）に結合された第１の比較器（３６）と、を含んでおり、
前記ゲート（４０）が、前記比較器（３６）および前記基準信号生成器（２７）のうちの一方の出力に結合された伝送パスを有しており、前記ゲート（４０）が、前記比較器（３６）および前記基準信号生成器（２７）のうちの他方の出力によって制御されることを特徴とする前記１に記載のメモリセル抵抗状態感知回路。
【００５９】
３．前記基準信号生成器（２７）が、抵抗性素子（４２）と、第２の積分器（４４）と、前記抵抗性素子（４２）と前記第２の積分器（４４）との間に結合された第２の電荷増幅器（４６）と、前記第２の積分器（４４）に結合された第２の比較器（３８）と、を含んでいることを特徴とする前記２に記載のメモリセル抵抗状態感知回路。
【００６０】
４．前記抵抗性素子（４２）がメモリセル（４２）を含んでいることを特徴とする前記３に記載のメモリセル抵抗状態感知回路。
【００６１】
５．前記比較器がＣＭＯＳインバータ（３６ａ、３６ｂ）を含んでおり、前記ゲート（４０）がＮＭＯＳトランジスタを含んでいることを特徴とする前記２に記載のメモリセル抵抗状態感知回路。
【００６２】
６．さらに、前記積分器（２４）と電源供給線との間に結合されたスイッチ（３０）を備えており、前記スイッチ（３０）が閉じられると、定常電流が前記メモリセル（１２）を介して流れ、前記スイッチ（３０）が開かれると、センス電流が前記メモリセル（１２）を介して流れることを特徴とする前記１に記載のメモリセル抵抗状態感知回路。
【００６３】
【発明の効果】
上述した説明から明らかなように、本発明のメモリセル抵抗状態感知回路によれば、ＭＲＡＭデバイス中のメモリセルの抵抗状態を信頼性よくかつ低コストで感知することができる。
【図面の簡単な説明】
【図１】本発明の一実施形態におけるメモリセルのアレイと読み出し回路とを含むＭＲＡＭデバイスを示すブロック図である。
【図２】メモリセルの平行磁化方向および反平行磁化方向を模式的に示す図である。
【図３】読み出し回路の一部を構成するアナログセンス増幅器を示すブロック図である。
【図４】アナログセンス増幅器によって生成される信号を示すタイミング図である。
【図５】ＣＭＯＳインバータおよびＮＭＯＳ伝送ゲートを含むアナログセンス増幅器を示すブロック図である。
【図６】メモリセルの抵抗状態を感知する方法を説明するためのフローチャートである。
【図７】多レベルのＭＲＡＭチップを模式的に示す図である。
【図８】１つ以上のＭＲＡＭチップを含む装置を示すブロック図である。
【符号の説明】
８ ＭＲＡＭ（磁気ランダムアクセスメモリ）デバイス
１２ メモリセル
２４ 積分器キャパシタ（積分器）
２７ 基準信号生成器
３６ センス比較器（入力信号生成器）
４０ 伝送ゲート
【発明の属する技術分野】
本発明は、磁気ランダムアクセスメモリ（ＭＲＡＭ）デバイス内のメモリセルの抵抗状態を感知するメモリセル抵抗状態感知回路に関する。
【０００２】
【従来の技術】
磁気ランダムアクセスメモリ（ＭＲＡＭ）は、長期間のデータ記憶用と考えられている不揮発性メモリである。ＭＲＡＭデバイスに対する読み出し・書き込み動作は、ハードディスクドライブ等の従来の長期間記憶デバイスにおける読み出し・書き込み動作よりも速いオーダで実行される。加えて、ＭＲＡＭデバイスは、ハードディスクドライブや他の従来の長期間記憶デバイスに比べて、よりコンパクトで、かつ消費電力がより小さい。
【０００３】
典型的なＭＲＡＭデバイスは、メモリセルのアレイを含んでいる。ワード線がメモリセルの行に沿って延び、ビット線がメモリセルの列に沿って延びている。各メモリセルは、ワード線のうちの１本とビット線のうちの１本との交点に位置している。
【０００４】
メモリセルは、１ビットの情報を、磁化方向として記憶する。各メモリセルの磁化は、任意の時点で、２つの安定方向のうちの一方であると考えられる。これらの２つの安定方向、すなわち平行および反平行は、論理値「０」および「１」を表している。
【０００５】
磁化方向は、スピントンネルデバイス等のメモリセルの抵抗に影響を与える。例えば、メモリセルの抵抗は、磁化方向が平行であれば第１の値Ｒを有し、磁化方向が平行から反平行に変わると、メモリセルの抵抗は第２の値Ｒ＋ΔＲに増加する。選択されたメモリセルの磁化方向、およびしたがってそのメモリセルの論理状態は、そのメモリセルの抵抗の状態を感知することによって、読み取ることができる。
【０００６】
抵抗状態は、選択されたメモリセルに電圧を印加し、そのメモリセルを流れるセンス電流を測定することによって、感知することができる。理想的には、この抵抗はセンス電流に比例する。
【０００７】
【発明が解決しようとする課題】
しかしながら、アレイ中の単一のメモリセルの抵抗状態の感知は、信頼性がないことがある。アレイ中の全てのメモリセルは、多くの平行なパスを介して一緒に結合されている。１つの交点で観測される抵抗は、他の行および列のメモリセルの抵抗に平行な、その交点におけるメモリセルの抵抗に等しい（メモリセルのアレイは、交点抵抗器ネットワークと特徴付けられる）。
【０００８】
さらに、感知されているメモリセルが、記憶された磁化のために異なる抵抗を有している場合、小さな差電圧が生成されることがある。この小さな差電圧は、寄生または「スニークパス」電流を上昇させる可能性がある。寄生電流は、典型的にはセンス電流よりもはるかに大きく、したがって、センス電流を不明瞭なものにする可能性がある。このために、寄生電流は抵抗の感知を妨げる可能性がある。
【０００９】
抵抗の感知における信頼性の無さは、製造時の変動、動作温度の変動、およびＭＲＡＭデバイスの経時劣化によって、複雑なものになる。これらのファクタは、メモリセルアレイ中の抵抗の平均値を、２〜３倍変動させることがある。
【００１０】
本発明は、このような従来の問題点に鑑みて為されたものであり、ＭＲＡＭデバイス中のメモリセルの抵抗状態を信頼性よくかつ低コストで感知することができるようなメモリセル抵抗状態感知回路およびメモリセル抵抗状態感知方法を提供することを目的としている。
【００１１】
【課題を解決するための手段】
上述した目的は、本発明によって達成される。本発明のある態様によれば、ＭＲＡＭデバイスの選択されたメモリセルの抵抗状態は、前記選択されたメモリセルと基準電圧とを使用して積分器を充電し、前記積分器の信号レベルにしたがって時間遅延される遷移を有する入力信号を生成し、時間的に固定された遷移を有する基準信号を生成し、前記入力信号および前記基準信号の遷移の相対的な発生状態を比較することによって、感知される。前記入力信号の遷移が前記基準信号の遷移の前に生じるときには、前記メモリセルは第１の抵抗状態にあり、前記入力信号の遷移が前記基準信号の遷移の後に生じるときには、前記メモリセルは第２の抵抗状態にある。
【００１２】
【発明の実施の形態】
説明のために図面に示されているように、本発明は、磁気ランダムアクセスメモリ（ＭＲＡＭ）デバイスにて具現化される。ＭＲＡＭデバイスは、メモリセルのアレイと、そのメモリセルからデータを読み出す読み出し回路とを含んでいる。読み出し回路は、直接注入電荷増幅器と積分器キャパシタとアナログセンス増幅器とを含んでおり、アレイ中の選択されたメモリセルの異なる抵抗状態を、信頼性よく感知することができる。センス増幅器は、ＮＭＯＳ伝送ゲートおよびＣＭＯＳインバータにより、低コストで作成することができる。
【００１３】
ここで図１を参照すると、この図１は、メモリセル１２のアレイ１０を含むＭＲＡＭデバイス８を示している。メモリセル１２は、行および列に配列されており、行はｘ方向に延び、列はｙ方向に延びている。本発明の説明を単純化するために、比較的少数のメモリセル１２のみが示されている。実際には、１０２４×１０２４またはそれより多数のメモリセルのアレイが使用され得る。
【００１４】
ワード線１４として機能するトレースは、メモリセルアレイ１０の一方の側の一平面内を、ｘ方向に延びている。ビット線１６として機能するトレースは、メモリセルアレイ１０の反対側の一平面内を、ｙ方向に延びている。アレイ１０の各行に対して１本のワード線１４が存在し、アレイ１０の各列に対して１本のビット線１６が存在している。各メモリセル１２は、対応するワード線１４とビット線１６との交点に位置している。
【００１５】
メモリセル１２は、特定のタイプのデバイスに限定されるものではない。例えば、メモリセル１２は、スピン依存型トンネル（ＳＤＴ）デバイスであってもよい。典型的なＳＤＴデバイスは、「ピン留め」層と「フリー」層とを含んでいる。ピン留め層は面内方向の磁化を有しているが、この面内磁化は、当該範囲内の印加磁界が存在していても回転しないように、固定されている。フリー層は、ピン留めされていない磁化方向を有している。むしろ、この磁化は、面内に位置している１本の軸（「容易(easy)」軸）に沿った２つの方向のいずれかに向けることができる。フリー層５０の磁化とピン留め層５２の磁化とが（図２（ａ）の矢印で示されているように）同じ方向であるとき、その方向は「平行」であると言われる。フリー層５０の磁化とピン留め層５２の磁化とが（図２（ｂ）の矢印で示されているように）逆向きであるとき、その方向は「反平行」であると言われる。
【００１６】
フリー層とピン留め層とは、絶縁性トンネル障壁によって隔てられている。この絶縁性トンネル障壁は、フリー層とピン留め層との間で量子力学的トンネリングを発生させる。このトンネリング現象は電子スピンに依存し、ＳＤＴデバイスの抵抗を、フリー層およびピン留め層の相対的な磁化方向の関数とする。
【００１７】
例えば、メモリセル１２の抵抗は、フリー層およびピン留め層の磁化方向が平行である場合、第１の値Ｒである。磁化方向が平行から反平行に変わると、メモリセル１２の抵抗は第２の値Ｒ＋ΔＲに増加する。典型的な抵抗Ｒは、約１ＭΩである。典型的な抵抗変化ΔＲは、抵抗Ｒの約１０％である。
【００１８】
データは、磁化をフリー層の容易軸に沿った向きにすることによって、メモリセル１２に記憶される。磁化方向が平行になるようにフリー層の磁化を向けることによって、論理値「０」がメモリセル１２に記憶され、磁化方向が反平行になるようにフリー層の磁化を向けることによって、論理値「１」がメモリセル１２に記憶される。
【００１９】
各メモリセル１２は、外部電力が存在していなくても、その磁化方向を保持する。したがって、これらのメモリセル１２は不揮発性である。
【００２０】
ＭＲＡＭデバイス８は、また、読み出し・書き込み動作中にワード線１４を選択する行デコーダ１８を含んでいる。ワード線１４は、該ワード線１４を接地接続することによって読み出し動作中に選択される。
【００２１】
ＭＲＡＭデバイス８は、また、読み出し動作中に選択されたメモリセル１２の抵抗を感知する読み出し回路と、書き込み動作中に選択されたメモリセル１２の磁化を方向付ける書き込み回路とを含んでいる。読み出し回路は、概括的に２０と示されている。書き込み回路は、本発明の説明を単純化するために、図示されていない。
【００２２】
読み出し回路２０は、複数のステアリング回路２２、積分器キャパシタ２４、アナログセンス増幅器２６、基準信号生成器２７、直接注入電荷増幅器２８、およびリセットスイッチ３０を含んでいる。メモリセル１２は、行アドレスＡｘを行デコーダ１８に供給し、かつ列アドレスＡｙをステアリング回路２２に供給することによって、選択される。行アドレスＡｘに応答して、行デコーダ１８は、ワード線１４を接地に結合させる。列アドレスＡｙに応答して、ステアリング回路２２は、ビット線１６を電荷増幅器２８に結合させる。選択されたメモリセル１２は、選択されたワード線１４およびビット線１６の交点に位置している。
【００２３】
選択されたビット線１６に関して、直接注入電荷増幅器２８は、その積分器キャパシタ２４に電流を供給する一方で、選択されたビット線１６の非選択メモリセル１２の電位を維持する。この電位は、ＭＲＡＭアレイ１０の非選択行および列に印加された電位に等しい。電荷増幅器２８は、固定電圧を選択されたビット線１６に印加し、結果として得られる一定のセンス電流が、積分器キャパシタ２４に供給される。アナログセンス増幅器２６は、メモリセル１２の抵抗状態を判定することができ、したがって、そのメモリセル１２に記憶されている論理値を判定することができる。アナログセンス増幅器２６の出力は出力レジスタ３２に供給され、この出力レジスタ３２は、ＭＲＡＭデバイス８のＩ／Ｏパッド３４に結合されている。
【００２４】
読み出し回路２０は、データをｍビットのワードで読み出すことができ、これによって、ｍ個のメモリセル１２の抵抗状態が同時に感知される。例えば、ｋ本の隣接するビット線１６の第１のグループが第１の電荷増幅器２８に多重化され、ｋ本の隣接するビット線１６の第２のグループが第２の電荷増幅器２８に多重化されるというようなものであってもよい。ｍビットのワードは、ｍ個の連続したセンス増幅器２６／電荷増幅器２８を同時に動作させることによって、読み出されてもよい。
【００２５】
単一のセンス増幅器２６が４列ピッチにフィットできるときには、１０２４×１０２４のメモリセル１２のアレイ１０に対して、２５６個のセンス増幅器２６が使用される。合計でｋ＝４のビット線１６が、各電荷増幅器２８に多重化される。ＭＲＡＭデバイス８が多レベルのメモリセルアレイを有しているとき（例えば、図７を参照）には、追加レベルからのビット線１６が、電荷増幅器２８に多重化されてもよい。
【００２６】
各ステアリング回路２２は１セットのスイッチを含んでおり、これらのスイッチが、各ビット線１６を定電圧源または電荷増幅器２８に接続する。各ステアリング回路２２は、さらに列デコーダを含んでいる。列デコーダは、１つのスイッチのみを選択して、選択されたビット線１６を電荷増幅器２８に接続する。他の（非選択の）ビット線１６はすべて、定電圧源に接続されている。定電圧源は、外部回路から供給されてもよい。
【００２７】
次に、図３を参照する。選択されたメモリセル１２は、抵抗器によって示されている。リセットスイッチ３０は、ＰＭＯＳトランジスタを用いることができる。制御信号ＮＳＩＮＴは、リセットスイッチ３０をオン（導通）状態とするかオフ（非導通）状態とするかを制御する。リセットスイッチ３０がオンされると、電源電圧ＶＤＤが、積分器キャパシタ２４に印加されるとともに、直接注入電荷増幅器２８を介して選択されたメモリセル１２に印加される。これにより、積分器キャパシタ２４は、第１の信号がリセットスイッチ３０および選択されたメモリセル１２を通る第１のパスＰ１に沿って伝搬されると、充電される。リセットスイッチ３０がオフされると、積分器キャパシタ２４は、選択されたメモリセル１２を介して放電される。センス電流Ｉｍは第２のパスＰ２に沿って伝搬し、選択されたメモリセル１２を通って流れる。積分器電圧が選択されたメモリセル１２の電圧よりも大きい限りは、キャパシタ２４は線形（リニア）積分器として機能する。
【００２８】
制御信号ＮＳＩＮＴは「グローバル」信号であって、オンチップコントローラまたは外部コントローラから供給される。制御信号ＮＳＩＮＴは、多くのセンス増幅器２６を同時に制御してもよく、あるいは、オンチップコントローラから供給されるときには、センス増幅器が生成するノイズおよびセンス増幅器のピークパワー要求量を制限する手段として、特定のセンス増幅器２６に向けられてもよい。
【００２９】
直接注入電荷増幅器２８は、センス電流からは独立して、メモリセル１２のセンス電圧Ｖｓを制御する。定電圧が全てのメモリセル１２に印加されると（これはメモリセル内の等電位である）、抵抗の変動は、残りの並列メモリセル１２に電流変動を生じさせず、これにより、寄生センス電流を、センス電流Ｉｍよりも実質的に小さくすることができる。直接注入電荷増幅器２８を流れる電流は、選択されたメモリセル１２の抵抗に直接的に比例しており、センス電圧Ｖｓの変動に対する修正または調整を行う必要は無い。
【００３０】
メモリセル１２における電圧差を最小化する直接注入電荷増幅器２８は、 日付出願の米国特許出願番号 （代理人整理番号 PDNO１０９９０９９９−１）に開示されている。直接注入電荷増幅器２８は高利得の負帰還増幅器を含んでおり、これが、選択されたビット線の電圧（すなわち、センス電圧Ｖｓ）を設定値に制御し、かつセンス電圧Ｖｓの変動を広範囲のセンス電流に対して最小化する。
【００３１】
メモリセル１２の抵抗および積分器キャパシタ２４の容量は、リセットスイッチ３０が開いた後に積分器キャパシタ２４がどれだけ高速に放電されるかを決定する。他のパラメータがすべて等しいとすれば、メモリセル１２が抵抗Ｒ＋ΔＲを有しているとき（論理「１」）よりも、メモリセル１２が抵抗Ｒを有しているとき（論理「０」）の方が、積分器キャパシタ２４は高速に放電する。
【００３２】
次に、さらに図４を参照する。センス増幅器２６は、積分器キャパシタ２４上の電圧Ｖintgにしたがって時間遅延される論理信号の遷移を有する入力信号ＳＩＧを生成し、基準信号生成器２７は、時間的に固定された遷移を有する基準信号ＲＥＦを生成する。センス増幅器２６は、入力信号ＳＩＧおよび基準信号ＲＥＦの遷移の相対的な発生状態を比較する。入力信号の遷移が基準信号の遷移の前に生じると（図４（ａ）参照）、メモリセル１２は第１の抵抗状態にあり、入力信号の遷移が基準信号の遷移の後に生じると（図４（ｂ）参照）、メモリセル１２は第２の抵抗状態にある。これにより、入力信号の遷移は、基準信号の遷移に対して時間的な関係を有しており、この時間的な関係は、メモリセル１２を流れるセンス電流Ｉｍに比例している。アナログセンス増幅器２６の出力信号ＤＯＵＴは、遷移の相対的な発生状態を示しており、したがって、選択されたメモリセル１２の論理状態を示している。出力信号ＤＯＵＴは、出力レジスタ３２に供給される。
【００３３】
基準信号ＲＥＦが、例えばＨｉからＬｏに遷移すると、出力レジスタ３２の状態は凍結され、その出力レジスタ３２に記憶されたデータは有効（valid）で、読み出し準備ができた状態に置かれる。「読み出し完了」または「データ有効」信号が生成され、出力レジスタ３２が読み出し準備ができた状態にあるかどうかが示される。単一のセンス増幅器２６のみがアクティブ状態にあるときには、データ有効信号は、そのセンス増幅器２６の基準信号ＲＥＦから直接導かれる。複数のセンス増幅器２６がアクティブ状態にあるときには、全ての独立したセンス増幅器２６からの基準信号ＲＥＦはＡＮＤゲートに向けられる。このＡＮＤゲートの出力は、データが、すべての出力レジスタ３２において有効であるかどうかを示す。
【００３４】
入力信号ＳＩＧは、積分器キャパシタ２４に結合されたセンス比較器３６によって生成される。積分器キャパシタ２４の電圧Ｖintgが閾値より低くなるまでＶＤＤから低下すると（例えば、Ｖintg＜ＶＤＤ／２のときに）、入力信号の遷移が発生する。
【００３５】
センス比較器３６の出力は、伝送ゲート４０によって出力レジスタ３２に結合されている。この伝送ゲートは、基準信号ＲＥＦによってオン・オフされる。
【００３６】
図５は、センス増幅器２６および基準信号生成器２７の実現例を示している。センス増幅器２６では、第１の比較器３６は、直列に接続された第１および第２のＣＭＯＳインバータ３６ａおよび３６ｂを含んでいる。積分器電圧Ｖintgは、スイッチング閾値電圧と比較される。閾値電圧ＶＤＤ／２は、第１のＣＭＯＳインバータ３６ａの伝達特性によって決定される。第１のＣＭＯＳインバータ３６ａは、２つの安定状態と、スイッチング閾値電圧近傍の狭い高利得遷移領域とを有している。第１のＣＭＯＳインバータ３６ａを使用して、積分器キャパシタ２４からの時間変化電圧Ｖintgがスイッチング閾値電圧を超えたときが検出される。スイッチング閾値電圧を超えると、第１のＣＭＯＳインバータ３６ａの出力は、Ｌｏ状態からＨｉ状態に遷移する。第２のＣＭＯＳインバータ３６ｂを使用して、スイッチング遷移を、第１段の入力電圧の非常に狭い範囲内に入るように増幅かつ整形する。第２のＣＭＯＳインバータ３６ｂの出力は、積分器キャパシタ電圧Ｖintgがスイッチング閾値電圧を超えると、迅速にＨｉからＬｏに遷移する。トランジスタのサイズ変更（サイジング）および付加的なトランジスタの使用により、スイッチング閾値を他の値に変更してもよいが、基本的なＣＭＯＳインバータは、このアプリケーションに対して強くエリア効率のよい回路である。
【００３７】
基準信号生成器２７は、基準比較器３８を含んでいる。基準比較器３８も、直列に接続された１対のＣＭＯＳインバータ３８ａおよび３８ｂを含んでいる。基準信号電圧Ｖrefも、閾値電圧ＶＤＤ／２と比較される。
【００３８】
伝送ゲート４０は、ＮＭＯＳトランジスタを含んでいる。メモリセルの状態が「０」である場合、記憶された抵抗は基準抵抗よりも小さく、センス信号の遷移のスイッチング遅れが、基準信号の遷移の前に生じる。これにより、センス信号ＳＩＧは、伝送ゲート４０を通って伝搬し、第２の比較器３８が伝送ゲート４０をオフする前に、出力レジスタ３２の内容をＬｏとする。
【００３９】
メモリセルの状態が「１」である場合、記憶された抵抗は基準抵抗よりも大きく、基準信号の遷移が入力信号の遷移の前に生じる。これにより、基準比較器３８は、センス信号ＳＩＧが出力レジスタ３２に伝搬する前に、伝送ゲート４０をオフする。これにより、出力レジスタ３２の状態は、その初期状態であるＨｉ状態のままである。
【００４０】
基準信号生成器２７は、抵抗性素子４２、基準キャパシタ４４、基準電荷増幅器４６、および基準リセットスイッチ４８を含んでいる。基準スイッチ４８が閉じられると、基準キャパシタ４４は電源電圧ＶＤＤまで充電され、基準スイッチ４８が開かれると、基準キャパシタ４４の電圧Ｖintgは抵抗性素子４２を通って低下する。基準スイッチ４８も、制御信号ＮＳＩＮＴによって制御される。基準電圧が閾値よりも小さくなるまで電圧ＶＤＤから低下すると（例えば、Ｖref＜ＶＤＤ／２のときに）、基準信号の遷移が発生する。
【００４１】
抵抗性素子４２は、抵抗Ｒ＋ΔＲ／２を有していてもよい。抵抗性素子は、抵抗器、または基準メモリセルであってもよい。
【００４２】
抵抗性素子４２が基準メモリセルであるときには、１列以上の基準セルが、アレイ１０に追加されてもよい。ある行が選択されると、選択された基準セルは、各々の選択されたメモリセルに関連付けられる。大きなアレイでは、複数の基準列を有して、基準セルを選択されたメモリセルの近傍に配置することによって、ローカルＭＲＡＭアレイの変動を最小化することが望ましいことがある。基準信号ＲＥＦが選択されたメモリセルに類似したメモリセルから生成されるこの場合には、基準メモリセルにはデータ「０」（低抵抗状態）が書き込まれ、基準キャパシタ４４は、積分器キャパシタ２４よりもわずかに大きな容量を有している。積分器キャパシタ２４および基準キャパシタ４４のサイズは、ＭＲＡＭ抵抗、ΔＲ比、およびアレイ電圧の値の範囲に対して、「０」または「１」を感知するために最適化される。
【００４３】
基準信号生成器２７は、各センス増幅器２６に対して設けられてもよい。あるいは、単一の基準信号生成器２７が、いくつかのセンス増幅器２６によって共有されてもよい。例えば、単一の基準信号生成器２７を、２つの隣接するセンス増幅器２６の間に物理的に配置し、これら２つの隣接するセンス増幅器２６の伝送ゲート４０を制御してもよい。
【００４４】
次に、図６を参照すると、選択されたメモリセル１２の読み出し動作が示されている。リセットスイッチ３０および４６が閉じられて、出力レジスタ３２が初期化される。リセットスイッチ３０および４６は、一定間隔の間は閉じられたままであって、積分器キャパシタ２４および基準キャパシタ４４をＶＤＤまで充電し、遷移を収束させて、これによって、選択されたメモリセル１２および基準セル２７を通る定常電流を確立する（ステップ２０２）。収束時間は、列時定数の関数である。１ＭΩのＭＲＡＭ抵抗および０．５ｐＦの列容量に対する典型的な収束時間は、約２μｓである。
【００４５】
一定間隔の経過後、リセットスイッチ３０および４８が同時に開いて、レース状態が開始される。リセットスイッチ３０および４８を開くことによって、電流が積分器キャパシタ２４および基準キャパシタ４４を流れる。電流が積分されると（ステップ２０４）、積分器電圧Ｖintgが積分器キャパシタ２４に発生し、基準信号電圧Vrefが基準キャパシタ４４に発生する。選択されたメモリセル１２の抵抗が基準セル２７の抵抗よりも小さい（すなわち、メモリセル抵抗が、論理「０」に対応するＲに等しい）場合、積分器電圧Ｖintgは、基準電圧Ｖrefよりも速い速度で低下する。逆に、選択されたメモリセル１２の抵抗が基準セル２７の抵抗よりも大きい（すなわち、メモリセル抵抗が、論理「１」に対応するＲ＋ΔＲに等しい）場合、基準電圧Ｖrefが、積分器電圧Ｖintgよりも速い速度で低下する。
【００４６】
積分器電圧Ｖintgが閾値（例えば、ＶＤＤ／２）に到達すると、センス比較器インバータ３６ｂの出力がＬｏになる（すなわち、遷移が生じる）（ステップ２０６）。同様に、基準電圧Ｖrefが閾値に到達すると、基準比較器インバータ３８ｂの出力がＬｏになる（すなわち、遷移が生じる）（ステップ２０６）。
【００４７】
積分器電圧Ｖintgが閾値に到達する前に基準電圧Ｖrefが閾値に到達すると（ステップ２０８）、基準比較器３８が伝送ゲート４０をオフして、センス比較器３６の出力の出力レジスタ３２への伝搬をブロックする。これにより、論理「１」が、出力レジスタ３２に記憶されたままになる（ステップ２１０）。積分器電圧Ｖintgが閾値に最初に到達すると（ステップ２０８）、伝送ゲート４０がオフされる前に、センス比較器３６の出力が出力レジスタ３２へ伝搬する。これにより、論理「０」が該レジスタに記憶される（ステップ２１２）。
【００４８】
次に、図７を参照すると、多レベルＭＲＡＭチップ１００が示されている。このＭＲＡＭチップ１００は、Ｚ個のメモリセルレベルすなわち平面１０２を含んでおり、これらが基板１０４上にｚ方向に積層されている。この数Ｚは、Ｚ≧１の正の整数である。メモリセルレベル１０２は、二酸化シリコン等の絶縁性材料（図示せず）によって分離されていてもよい。読み出し・書き込み回路は、基板１０４の上に形成されてもよい。読み出し・書き込み回路は、読み出しおよび書き込みの対象となるレベルを選択するための付加的なマルチプレクサを含んでいてもよい。
【００４９】
このように、開示されたＭＲＡＭデバイスは、データを信頼性よく読み出すことができる回路を有している。この読み出し回路は、センス電流が読み出し動作中に不明瞭にならないように、寄生電流を低減させる。加えて、エージング（経時劣化）、製造時の変動や動作温度の変動に対するＭＲＡＭデバイスの感度が、低減される。
【００５０】
ＮＭＯＳ伝送ゲートおよびＣＭＯＳインバータから形成されたセンス増幅器は、低い電源電圧で動作することができ、センス電圧の変動が非常に小さい。これらのセンス増幅器は、４配線ピッチを超えない領域にフィットすることができ、全てのセンス増幅器を大きなＭＲＡＭメモリアレイの下にフィットさせることが可能である。そのようなセンス増幅器により、ＭＲＡＭアレイのコストを大きく削減することができる。
【００５１】
本発明によるメモリセル抵抗状態感知回路を含むＭＲＡＭデバイスは、広い範囲のアプリケーションで使用可能である。図８は、１つ以上のＭＲＡＭチップ１００に対する一般的なアプリケーションの例を示している。この一般的なアプリケーションは、ＭＲＡＭ記憶モジュール１５２、インターフェースモジュール１５４、およびプロセッサ１５６を含む装置１５０として具現化されている。このＭＲＡＭ記憶モジュール１５２は、長期間記憶用に１つ以上のＭＲＡＭチップ１００を含んでいる。インターフェースモジュール１５４は、プロセッサ１５６とＭＲＡＭ記憶モジュール１５２との間のインターフェースを提供する。装置１５０には、短期間記憶用に高速の揮発性メモリ（例えば、静的ランダムアクセスメモリ（ＳＲＡＭ））を含ませることもできる。
【００５２】
ノートブックコンピュータまたはパーソナルコンピュータ等の装置１５０に関しては、ＭＲＡＭ記憶モジュール１５２は多数のＭＲＡＭチップ１００を含んでいてもよく、インターフェースモジュール１５４は、ＥＩＤＥまたはＳＣＳＩインターフェースを含んでいてもよい。サーバ等の装置１５０に関しては、ＭＲＡＭ記憶モジュール１５２は、より多数のＭＲＡＭチップ１００を含んでいてもよく、インターフェースモジュール１５４は、ファイバチャンネルまたはＳＣＳＩインターフェースを含んでいてもよい。そのようなＭＲＡＭ記憶モジュール１５２は、ハードディスクドライブ等の従来の長期間記憶デバイスを置換または補完することができる。
【００５３】
デジタルカメラ等の装置１５０に関しては、ＭＲＡＭ記憶モジュール１５２は、より少数のＭＲＡＭチップ１００を含んでいてもよく、インターフェースモジュール１５４はカメラインターフェースを含んでいてもよい。そのようなＭＲＡＭ記憶モジュール１５２は、デジタルカメラに搭載されて、デジタル画像の長期間記憶を可能にする。
【００５４】
本発明によるメモリセル抵抗状態感知回路を含むＭＲＡＭデバイスは、ハードディスクドライブ等の従来の長期間データ記憶デバイスに対して、多くの効果を提供する。ＭＲＡＭデバイスからのデータのアクセスは、ハードディスクドライブ等の従来の長期間記憶デバイスからのデータのアクセスに比べて、より速いオーダの速度で実行される。加えて、ＭＲＡＭデバイスは、ハードディスクドライブよりもコンパクトである。
【００５５】
本発明は、上で説明され、かつ図示された特定の実施形態に限定されるものではない。例えば、本発明は、スピン依存型トンネルデバイスの使用に限定されるものではない。使用可能な他のタイプのデバイスには、巨大磁気抵抗（ＧＭＲ）デバイスが含まれるが、これに限定されるものではない。
【００５６】
なお、行が容易軸に沿った向きを向いている場合に関して本発明を説明してきたが、行および列は入れ換え可能である。
【００５７】
以下、本発明の実施形態を要約しておく。
１．ＭＲＡＭデバイス（８）内のメモリセル（１２）の抵抗状態を感知するメモリセル抵抗状態感知回路であって、
積分器（２４）と、
前記積分器（２４）における信号レベルにしたがって時間遅延される遷移を有する入力信号を生成する入力信号生成器（３６）と、
時間的に固定された遷移を有する基準信号を生成する基準信号生成器（２７）と、
前記入力信号および前記基準信号の遷移の相対的な発生状態に基づいて、前記抵抗状態を示すゲート（４０）と、
を備えていることを特徴とするメモリセル抵抗状態感知回路。
【００５８】
２．前記入力信号生成器（３６）が、前記メモリセル（１２）と前記積分器（２４）との間に結合された第１の電荷増幅器（２８）と、前記積分器（２４）に結合された第１の比較器（３６）と、を含んでおり、
前記ゲート（４０）が、前記比較器（３６）および前記基準信号生成器（２７）のうちの一方の出力に結合された伝送パスを有しており、前記ゲート（４０）が、前記比較器（３６）および前記基準信号生成器（２７）のうちの他方の出力によって制御されることを特徴とする前記１に記載のメモリセル抵抗状態感知回路。
【００５９】
３．前記基準信号生成器（２７）が、抵抗性素子（４２）と、第２の積分器（４４）と、前記抵抗性素子（４２）と前記第２の積分器（４４）との間に結合された第２の電荷増幅器（４６）と、前記第２の積分器（４４）に結合された第２の比較器（３８）と、を含んでいることを特徴とする前記２に記載のメモリセル抵抗状態感知回路。
【００６０】
４．前記抵抗性素子（４２）がメモリセル（４２）を含んでいることを特徴とする前記３に記載のメモリセル抵抗状態感知回路。
【００６１】
５．前記比較器がＣＭＯＳインバータ（３６ａ、３６ｂ）を含んでおり、前記ゲート（４０）がＮＭＯＳトランジスタを含んでいることを特徴とする前記２に記載のメモリセル抵抗状態感知回路。
【００６２】
６．さらに、前記積分器（２４）と電源供給線との間に結合されたスイッチ（３０）を備えており、前記スイッチ（３０）が閉じられると、定常電流が前記メモリセル（１２）を介して流れ、前記スイッチ（３０）が開かれると、センス電流が前記メモリセル（１２）を介して流れることを特徴とする前記１に記載のメモリセル抵抗状態感知回路。
【００６３】
【発明の効果】
上述した説明から明らかなように、本発明のメモリセル抵抗状態感知回路によれば、ＭＲＡＭデバイス中のメモリセルの抵抗状態を信頼性よくかつ低コストで感知することができる。
【図面の簡単な説明】
【図１】本発明の一実施形態におけるメモリセルのアレイと読み出し回路とを含むＭＲＡＭデバイスを示すブロック図である。
【図２】メモリセルの平行磁化方向および反平行磁化方向を模式的に示す図である。
【図３】読み出し回路の一部を構成するアナログセンス増幅器を示すブロック図である。
【図４】アナログセンス増幅器によって生成される信号を示すタイミング図である。
【図５】ＣＭＯＳインバータおよびＮＭＯＳ伝送ゲートを含むアナログセンス増幅器を示すブロック図である。
【図６】メモリセルの抵抗状態を感知する方法を説明するためのフローチャートである。
【図７】多レベルのＭＲＡＭチップを模式的に示す図である。
【図８】１つ以上のＭＲＡＭチップを含む装置を示すブロック図である。
【符号の説明】
８ ＭＲＡＭ（磁気ランダムアクセスメモリ）デバイス
１２ メモリセル
２４ 積分器キャパシタ（積分器）
２７ 基準信号生成器
３６ センス比較器（入力信号生成器）
４０ 伝送ゲート
Claims (10)
- ＭＲＡＭデバイス（８）内のメモリセル（１２）の抵抗状態を感知するメモリセル抵抗状態感知回路であって、
積分器（２４）と、
前記積分器（２４）および前記抵抗状態に基づいた遅延時間を伴って２値間を遷移する入力信号を生成する入力信号生成器（３６）と、
固定の遅延時間を伴って２値間を遷移する基準信号を生成する基準信号生成器（２７）と、
前記入力信号の遷移と前記基準信号の遷移との間の発生順序にしたがって前記入力信号を出力する伝送ゲート（４０）と、
を備えていることを特徴とするメモリセル抵抗状態感知回路。 - 前記入力信号生成器が、前記メモリセルと前記積分器との間に結合された第１の電荷増幅器と、前記積分器に結合された第１の比較器と、を含んでおり、前記ゲートが、前記比較器および前記基準信号生成器のうちの一方の出力に結合された伝送パスを有しており、前記ゲートが、前記比較器および前記基準信号生成器のうちの他方の出力によって制御されることを特徴とする請求項１に記載のメモリセル抵抗状態感知回路。
- 前記基準信号生成器が、抵抗性素子と、第２の積分器と、前記抵抗性素子と前記第２の積分器との間に結合された第２の電荷増幅器と、前記第２の積分器に結合された第２の比較器と、を含んでいることを特徴とする請求項２に記載のメモリセル抵抗状態感知回路。
- 前記第１の比較器は、直列に接続された第１インバータ対を含み、前記第１の比較器の入力端子は、前記入力信号を受け取るように構成されることを特徴とする請求項２に記載のメモリセル抵抗状態感知回路。
- 前記第２の比較器は、直列に接続された第２インバータ対を含み、前記第２の比較器の入力端子は、前記基準信号を受け取るように構成されることを特徴とする請求項３に記載のメモリセル抵抗状態感知回路。
- 前記伝送ゲートは、前記第１または第２の比較器のうちのいずれか一方の比較器の出力がゲート端子に接続され、他方の比較器の出力がソース−ドレインパスに接続されるトランジスタを含むことを特徴とする請求項２に記載のメモリセル抵抗状態感知回路。
- ＭＲＡＭデバイス内のメモリセルの抵抗状態を感知するメモリセル抵抗状態感知方法であって、
前記メモリセルに電圧を印加する段階と、
選択された前記メモリセルを通じて流れる電流を積分する段階と、
積分器の信号レベルにしたがって時間遅延される遷移を有する入力信号を生成する段階と、
時間的に固定された遷移を有する基準信号を生成する段階と、
前記入力信号および前記基準信号の遷移の相対的な発生状態に基づいて抵抗状態を感知する段階と、を含み、
前記入力信号の遷移が、前記基準信号の遷移の前に生じるときには、前記メモリセルは第１の抵抗状態にあり、前記入力信号の遷移が前記基準信号の遷移の後に生じるときには、前記メモリセルは第２の抵抗状態にあることが感知される、メモリセル抵抗状態感知方法。 - 前記電流は、積分器で充電されることにより積分されたのち、前記積分器の電圧は低下し、前記低下する電圧が閾値と比較されることにより、前記入力信号が生成されることを特徴とする請求項７に記載のメモリセル抵抗状態感知方法。
- 前記積分が開始される前にメモリセルを通る定常電流を確立する段階をさらに含むことを特徴とする請求項８に記載のメモリセル抵抗状態感知方法。
- 前記基準信号は、積分器を充電する基準メモリセル用いて、前記積分器の電圧レベルに基づく前記基準信号の遷移が生じることによって生成されることを特徴とする請求項７に記載のメモリセル抵抗状態感知方法。
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