KR101123925B1 - 판독 동작 수행 방법 및 시스템 - Google Patents

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KR101123925B1 KR1020050007405A KR20050007405A KR101123925B1 KR 101123925 B1 KR101123925 B1 KR 101123925B1 KR 1020050007405 A KR1020050007405 A KR 1020050007405A KR 20050007405 A KR20050007405 A KR 20050007405A KR 101123925 B1 KR101123925 B1 KR 101123925B1
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Abstract

본 발명은 제 2 자기 랜덤 액세스 메모리(MRAM) 셀(70a/70b/70c/70d)에 결합된 제 1 MRAM 셀을 포함하는 메모리 셀 스트링(12)의 제 1 MRAM 셀(70a/70b/70c/70d)로부터 판독 동작을 수행하는 방법에 관한 것이다. 본 방법은 제 1 MRAM 셀에 가장 근접한 제 1 메모리 셀 스트링의 제 1 단부에 전압을 제공하는 단계와, 제 1 단부의 반대인 제 1 메모리 셀 스트링의 제 2 단부에 접지원을 제공하는 단계와, 제 1 MRAM 셀에 기록 감지 전류를 인가하는 것에 응답하여, 제 1 및 제 2 MRAM 셀 사이의 노드에서 전압 변화가 발생했는지를 결정하는 단계를 포함한다.

Description

판독 동작 수행 방법 및 시스템{SYSTEM AND METHOD FOR READING A MEMORY CELL}
도 1은 메모리 셀 스트링을 포함하는 데이터 저장 장치의 일실시예를 도시하는 도면,
도 2a는 MRAM 메모리 셀의 평행 자화 배향의 일실시예를 도시하는 도면,
도 2b는 MRAM 메모리 셀의 역평행 자화 배향의 일실시예를 도시하는 도면,
도 3은 메모리 셀 스트링의 메모리 셀을 판독하는 제 1 시스템의 일실시예를 도시하는 도면,
도 4는 메모리 셀 스트링의 메모리 셀을 판독하는 제 1 방법의 일실시예를 도시하는 흐름도,
도 5는 메모리 셀 스트링의 메모리 셀을 판독하는 제 2 시스템의 일실시예를 도시하는 도면,
도 6은 메모리 셀 스트링의 메모리 셀을 판독하는 제 2 방법의 일실시예를 도시하는 흐름도,
도 7은 다수의 레벨을 포함하는 MRAM 장치의 일실시예를 도시하는 도면,
도 8은 하나 이상의 MRAM 장치를 포함하는 시스템의 일실시예를 도시하는 도 면,
도 9a는 제 1 상태에 있는 MRAM 메모리 셀의 일실시예를 도시하는 도면,
도 9b는 도 9a에 도시된 MRAM 메모리 셀에 기록 감지 전류를 인가하는 것을 도시하는 제 1 도면,
도 9c는 제 2 상태에 있는 MRAM 메모리 셀의 일실시예를 도시하는 도면,
도 9d는 도 9c에 도시된 MRAM 메모리 셀에 기록 감지 전류를 인가하는 것을 도시하는 제 1 도면,
도 10은 메모리 셀 스트링의 메모리 셀을 판독하는 제 3 방법의 일실시예를 도시하는 흐름도,
도 11은 메모리 셀 스트링의 메모리 셀을 판독하는 제 4 방법의 일실시예를 도시하는 흐름도.
도면의 주요 부분에 대한 부호의 설명
12 : 메모리 셀 스트링 14 : 워드 라인
16w, 16r : 비트 라인 50 : 프리층
52 : 핀 형상 층 18 : 행 디코드 회로
20 : 열 디코드 회로 22 : 판독 회로
24 : 스티어링 회로 26 : 감지 증폭기
30 : 데이터 레지스터
본 발명은 2003년 7월 7일에 출원되고 공동으로 양도된 미국 특허 출원 제 10/614,504 호의 일부 계속 출원이다.
자기 랜덤 액세스 메모리("MRAM")는 장기간 데이터 저장에 적합할 수 있는 비휘발성 메모리이다. MRAM 장치는 하드 드라이브와 같은 종래의 장기간 저장 장치보다 고속으로 판독 및 기록 동작을 수행할 수 있다. 또한, MRAM 장치는 종래의 저장 장치보다 컴팩트하며 전력을 적게 소비할 수 있다.
전형적인 MRAM 장치는 워드 라인이 메모리 셀의 행을 따라 연장하며 비트 라인이 메모리 셀의 열을 따라 연장하는 메모리 셀 어레이를 포함할 수 있다. 각각의 메모리 셀은 워드 라인과 비트 라인의 교차점에 배치될 수 있다.
MRAM 장치의 메모리 셀은 자화의 방향성에 따라서 정보 비트를 저장한다. 메모리 셀의 자화는 임의의 주어진 시간에 2개의 안정된 배향 중 하나를 취한다. 이들 2개의 배향은 팽행 및 역팽행으로서 알려져 있으며, 각각 "0" 및 "1"의 논리 레벨값을 나타낸다.
자화 배향은 스핀 의존의 터널링 접합 장치와 같은 메모리 셀의 저항에 영향을 미친다. 예를 들어, 자화 배향이 평행한 경우에, 메모리 셀의 저항은 제 1 값(R)이며, 자화 배향이 평행에서 역평행으로 변하는 경우에, 메모리 셀의 저항은 제 2 값(R+?R)으로 증가한다. 선택된 메모리 셀의 자화 배향과, 그에 따른 메모리 셀의 논리 상태는 선택된 메모리 셀의 저항 상태를 결정함으로써 판독될 수 있다.
MRAM 장치가 가지고 있는 하나의 문제점은 충분한 레벨의 패킹 밀도를 유지하면서 메모리 셀을 포함하는 회로를 전기적으로 절연시키는 것이다. 트랜지스터와 같은 추가적인 구성 요소가 메모리 셀의 절연을 증가시키는데 사용될 수 있지만, 전형적으로, 구성 요소의 개수의 증가는 메모리 셀의 패킹 밀도, 즉 임의의 주어진 면적 당 메모리 셀의 개수를 감소시킨다. 일반적으로, 패킹 밀도의 감소는 비용 증가를 초래한다. 메모리 셀의 전기 절연성을 증가시키고 MRAM 메모리의 판독 성능을 개선시키면서, 패킹 밀도를 증가시키는 것이 바람직하다.
일실시예에서, 본 명세서는 제 2 MRAM 셀에 결합된 제 1 MRAM 셀을 포함하는 메모리 셀 스트링의 제 1 자기 랜덤 액세스 메모리(MRAM) 셀로부터의 판독 동작을 수행하는 방법을 제공한다. 본 방법은 제 1 MRAM 셀에 가장 근접한 제 1 메모리 셀 스트링의 제 1 단부에 전압을 제공하는 단계와, 제 1 단부의 반대측인 제 1 메모리 셀 스트링의 제 2 단부을 접지하는 단계와, 기록 감지 전류를 제 1 MRAM 셀에 인가하는 것에 응답하여 제 1 및 제 2 MRAM 셀 사이의 노드에서 전압 변화가 발생하였는지를 결정하는 단계를 포함한다.
본 발명의 실시예는 다음의 도면을 참조함으로써 보다 이해될 것이다. 도면 의 구성 요소는 서로에 대해 필수적으로 비례 축척할 필요는 없다. 동일 참조 부호는 유사한 대응 부품을 지칭한다.
본 발명의 도면에 도시된 바와 같이, 본 발명은 MRAM 장치로 구현된다. 일실시예에서, MRAM 장치는 메모리 셀 어레이와, 메모리 셀의 저항 상태를 신뢰성있게 감지하는 회로를 포함한다. 메모리 셀 어레이는 본 명세서에 기술된 바와 같이 메모리 셀 스트링으로 분할된다. 메모리 셀 스트링의 메모리 셀을 판독하기 위해서, 전압 분배기 회로의 출력은 메모리 셀이 기록 전류를 이용하여 제 1 상태로 기록되기 전과 기록된 후에 결정된다. 메모리 셀이 제 1 상태로 기록된 후에, 전압 분배기 출력이 변하지 않으면, 메모리 셀은 제 1 상태로 기록되기 전에 제 1 상태에 있었다. 메모리 셀이 제 1 상태로 기록된 후에 전압 분배기 출력이 변하면, 메모리 셀은 제 1 상태로 기록되기 전에 제 2 상태에 있었다. 이 경우에, 메모리 셀은 제 2 상태로 다시 기록된다.
다른 실시예에서, MRAM 장치는 메모리 셀 어레이와, 메모리 셀의 저항 상태를 신뢰성있게 감지하는 회로를 포함한다. 메모리 셀 어레이는 본 명세서에 기술된 바와 같이 메모리 셀 스트링으로 분할된다. 메모리 셀 스트링의 메모리 셀을 판독하기 위해서, 전압 분배기 회로의 출력은, 이하의 본 명세서에 기술되는 바와 같이, 기록 감지 전류가 메모리 셀에 인가되기 전과 인가된 후에 결정된다. 기록 전류가 인가된 후에 전압 분배기 출력이 변하지 않으면, 메모리 셀은 제 1 상태에 있다. 기록 감지 전류가 인가된 후에 전압 분배기 출력이 변하면, 메모리 셀은 제 2 상태에 있다.
도 1을 참조하면, 메모리 셀 스트링(12)의 어레이(10)를 포함하는 MRAM 장치(8)의 일실시예가 도시되어 있다. 각각의 메모리 셀 스트링은 도 3 및 도 5의 실시예에 도시된 복수의 메모리 셀을 포함한다. 메모리 셀 스트링(12)은 행과 열로 배열되어 있으며, 여기서, 행은 x 방향을 따라 연장하며 열은 y 방향을 따라 연장한다. 본 발명의 설명을 간략하게 하기 위해서, 상대적으로 적은 수의 메모리 셀 스트링(12)이 도시되어 있다. 실질적으로, 임의수의 메모리 셀 스트링을 가진 임의 크기의 어레이가 사용될 수 있다. 메모리 셀 스트링 각각은 2 이상의 임의수의 메모리 셀을 포함할 수 있다.
워드 라인(14)으로서 동작하는 트레이스는 메모리 셀 어레이(10)의 일측면 상에서 x 방향을 따라 연장한다. 도 1에 도시된 워드 라인(14)은 메모리 셀 스트링(12)의 각각의 메모리 셀에 대해 하나의 워드 라인을 나타낸다. 기록 및 판독 비트 라인(16w, 16r)으로서 각각 동작하는 트레이스는 메모리 셀 어레이(10)의 다른 일측면 상에서 y 방향을 따라 연장한다. 메모리 셀 스트링(12)의 각각의 메모리 셀은 대응 워드 라인(14)과 비트 라인(16w, 16r)의 교차점에 위치한다.
메모리 셀은 특정 형태의 장치로 제한되지 않는다. 예를 들어, 메모리 셀은 스핀 의존형의 터널링("SDT") 접합 장치일 수 있다.
도 2a 및 도 2b를 참조하면, SDT 접합 장치는 핀 형상 층(52)의 한 면에 배향되어 있지만 고정되지 않아서, 인가된 자계로 인해 관심 범위에서 회전하지 않는 자화를 가진 핀 형상 층(52)을 포함한다. SDT 접합 장치는 핀 형상이 아닌 자화 배향을 가진 "프리"층(50)을 또한 포함한다. 오히려, 자화는 프리층(50)의 평면에 있는 축("이지(easy)" 축)을 따라 2개의 방향 중 한 방향으로 배향될 수 있다. 프리층과 핀 형상 층(50, 52)의 자화가 동일 방향에 있다면, 배향을 "평행"인 것으로 간주한다(도 2a에서 화살표로 표시). 프리층 및 핀 형상 층(50, 52)의 자화가 반대 방향에 있다면, 배향은 "역평행"인 것으로 간주한다(도 2b에서 화살표로 표시). 프리층(50)의 자화는 메모리 셀을 교차시키는 워드 및 비트 라인(14, 16w)에 기록 전류를 인가함으로써 배향될 수 있다.
프리층 및 핀 형상 층(50, 52)은 절연 터널 장벽(51)에 의해 분리된다. 절연 터널 장벽(51)에 의해 양자 역학 터널링이 프리층과 핀 형상 층(50, 52) 사이에서 발생할 수 있다. 이러한 터널링 현상은 전자의 스핀에 의존하며, 프리층과 핀 형상 층(50, 52)의 자화의 상대적인 배향에 따라서 SDT 접합 장치의 저항을 만든다. 예를 들어, 프리층과 핀 형상 층(50, 52)의 자화의 배향이 평행하면, SDT 접합 장치는 제 1 값(R)이며, 자화의 배향이 역평행하면 제 2 값(R+?R)이다.
도 1을 참조하면, MRAM 장치(8)는 행 디코드 회로(18)를 또한 포함한다. 기록 동작 동안에, 행 디코드 회로(18)는 기록 전류를 하나의 선택된 워드 라인(14)에 인가하여 메모리 셀을 소망의 상태로 기록할 수 있다. 판독 동작 동안에, 행 디코드 회로(18)는 기록 전류를 하나의 선택된 워드 라인(14)에 인가하여 메모리 셀을 기지의 상태(a known state)로 기록할 수 있으며, 기록 전류를 그 선택된 워드 라인(14)에 인가하여 메모리 셀을 이전의 상태로 기록할 수 있다. 도 9a 내지 도 9d, 도 10, 및 도 11과 관련하여 이하에 기술된 다른 실시예에서, 행 디코드 회로(18)는 기록 감지 전류를 하나의 선택된 워드 라인(14)에 인가하여 메모리 셀의 기준 층을 판독 동작 동안에 기지의 상태(a known state)로 설정할 수 있다.
MRAM 장치(8)는 열 디코드 회로(20)를 더 포함한다. 기록 동작 동안에, 열 디코드 회로(20)는 기록 전류를 선택된 비트 라인(16w)에 인가한다. 판독 동작 동안에, 열 디코드 회로(20)는 기록 전류를 하나의 선택된 비트 라인(16w)에 인가하여, 메모리 셀을 기지의 상태(a known state)로 기록할 수 있으며, 기록 전류를 그 선택된 비트 라인(16w)에 인가하여 메모리 셀을 이전의 상태로 기록할 수 있다. 또한, 판독 동작 동안에, 열 디코드 회로(20)는 메모리 셀 스트링(12)을 선택하고, 스티어링(steering) 회로(24)를 이용하여 메모리 셀 스트링(12)을 비트 라인(16r)을 거쳐서 검출 회로(26)에 접속시킨다. 도 9a 내지 도 9d, 도 10, 및 도 11과 관련하여 이하에 기술되는 실시예에서, 열 디코드 회로(20)는 판독 동작 동안에 기록 감지 전류를 그 선택된 비트 라인(16)에 또한 인가할 수 있다. 열 디코드 회로(20)는 메모리 셀 스트링(12)을 또한 선택하고, 스티어링 회로(24)를 이용하여 메모리 셀 스트링(12)을 비트 라인(16r)을 거쳐서 검출 회로(26)에 접속시킨다.
MRAM 장치(8)는 판독 동작 동안에 그 선택된 메모리 셀의 저항을 감지하는 판독 회로(22)와, 기록 동작 동안에 그 선택된 메모리 셀의 자화를 배향시키는 기록 회로(도시 생략)를 더 포함한다.
판독 회로(22)는 복수의 스티어링 회로(24)와 감지 증폭기(26)를 포함한다. 복수의 비트 라인(16r)은 각각의 스티어링 회로(24)에 접속되어 있다. 각각의 스티어링 회로(24)는 하나의 선택된 비트 라인(16r)과 하나의 선택된 메모리 셀 스트링(12)을 감지 증폭기(26)에 접속하는 스위치 세트를 포함한다. 감지 증폭기(26) 의 출력이 데이터 레지스터(30)에 공급되며, 이는 MRAM 장치(8)의 I/O 패드(32)에 결합된다. MRAM 장치(8)가 복수 레벨의 메모리 셀 어레이(예를 들어, 도 7을 참조)를 구비한다면, 추가적인 레벨로부터의 비트 라인(16r)과 메모리 셀 스트링(12)은 감지 증폭기(26)에 멀티플렉싱될 수 있다.
제어 회로(34)는 타이밍 신호와 같은 제어 신호를 행 디코드 회로(18), 열 디코드 회로(20), 및 판독 회로(22)에 제공한다.
도 3은 메모리 셀 스트링(12)의 메모리 셀(70)을 판독하는 시스템(60)의 일실시예를 도시한다. 시스템(60)은 메모리 셀 스트링(12)의 일실시예와 감지 증폭기(26)의 일실시예를 포함한다. 메모리 셀 스트링(12)은 트랜지스터(72)에 결합되며, 트랜지스터(72)는 비트 라인(16r)과 스티어링 회로(24)에 결합되고, 스티어링 회로(24)는 비트 라인(16r)과 감지 증폭기(26)에 결합된다.
메모리 셀 스트링(12)은, 직렬로 결합되고 저항으로 표현된 메모리 셀(70a, 70b, 70c, 70d)을 포함한다. 워드 라인(14a, 14b, 14c, 14d)은 비트 라인(16w)과 결합되어 메모리 셀(70a, 70b, 70c, 70d)을 각각 기록하는데 사용된다. 전압원(Vcc)은 메모리 셀 스트링(12)의 한 단부에 결합되며, 메모리 셀 스트링(12)의 다른 단부은 접지되어 있다. Vcc의 값은 감지 전압 ×메모리 셀 스트링(12)의 메모리 셀(70)의 개수와 동일하게 설정될 수 있다. 감지 전압이 예를 들어, 0.5이면, 도 3의 실시예에서 Vcc는 0.5V ×4, 즉, 2.0V로 설정될 수 있다. 선택되지 않은 메모리 셀 스트링(12)의 Vcc는 접지 전위로 설정된다. 전압원은 행 디코드 회로(18), 열 디코드 회로(20) 및/또는 제어 회로(34)로부터 수신된 제어 신호에 응답하여 메모리 셀 스트링(12) 에 전압을 제공한다. 특히, 전압원은 판독 동작에 응답하여 메모리 셀 스트링(12)에 전압을 제공하여 하나 이상의 메모리 셀(70a, 70b, 70c, 70d)을 판독할 수 있다.
도 3의 실시예에서, 트랜지스터(72)의 게이트 접속부는 메모리 셀(70b, 70c) 사이의 노드에 결합되고, 트랜지스터(72)의 드레인 접속부는 전압원(VDD)에 결합되며, 트랜지스터(72)의 소스 접속부는 비트 라인(16r)에 결합된다. 메모리 셀(70a, 70b, 70c, 70d)은 전압 분배기를 형성하며, 노드(VG)는 메모리 셀 스트링(12)의 전압 탭을 형성한다. 트랜지스터(72)는 메모리 셀 스트링(12)에 인가된 전압(VCC)에 응답하여 게이트 접속부(VG)의 전압을 소스 접속부에 반영하는 소스 폴로우로서 동작된다. 따라서, 트랜지스터(72)에 의해, 메모리 셀(70b, 70c) 사이의 노드에 존재하는 전압이 비트 라인(16r)에 반영될 수 있다.
어레이(10)내의 각각의 메모리 셀 스트링(12)은 비트 라인(16r)에 결합된 트랜지스터(72)에 결합되어 있다. 각각의 트랜지스터(72)는 결합되어 있는 메모리 셀 스트링(12) 부근에 물리적으로 배치될 수 있다. 이하에 추가로 상세히 설명되는 바와 같이, 비트 라인(16r)에 결합된 하나의 선택된 메모리 셀 스트링(12)에 전압(VCC)을 인가함으로써, 행 디코드 회로(18)에 의해, 그 선택된 메모리 셀 스트링(12)으로부터의 전압(VG)이 비트 라인(16r)에 반영될 수 있다. 선택되지 않은 메모리 셀 스트링(12)으로부터의 전압(VG)이 비트 라인(16r)에 반영되지 않는 시간 동안 에, 비트 라인(16r)에 결합된 다른 메모리 셀 스트링(12)에 전압(VCC)이 인가되지 않는다.
각각의 스티어링 회로(24)는 4 내지 256개의 비트 라인(16r)에 결합된다. 따라서, 스티어링 회로(24)는 각각의 비트 라인(16r)에 대해 트랜지스터(72)의 소스 접속부에 결합된다. 스티어링 회로(24)는 전압 폴로우 트랜지스터(72)를 통해 메모리 셀 스트링(12)에 결합된 그 선택된 비트 라인(16r)으로부터 감지 증폭기(26)로 전압을 제공한다.
감지 증폭기(26)는 비트 라인(16r), 트랜지스터(72)를 통한 메모리 셀(70b, 70c)간의 노드 및 스티어링 회로(24)에 결합된다. 감지 증폭기(26)는 스위치 회로(74), 캐패시터(76), 차동 증폭기(78), 및 신호 증폭기(80)를 포함한다.
스위치 회로(74)는 제어 신호에 응답하여 차동 증폭기(78)의 입력 중 하나에 비트 라인(16r)을 선택적으로 결합시키도록 구성된다. 제어 신호에 의해 스위치 회로(74)는 비트 라인(16r)을 차동 증폭기(78)의 양의 입력에 결합하여 제 1 전압(V1)을 제 1 시간에 전송할 수 있다. 캐패시터(76)는 제한된 시간동안에 제 1 전압을 저장한다. 제 2 시간에, 제어 신호에 의해, 스위치 회로(74)는 비트 라인(16r)을 차동 증폭기(78)의 음의 입력에 결합하여 제 2 전압(V2)을 전송할 수 있다.
제 1 및 제 2 전압에 응답하여, 차동 증폭기(78)는 차동 출력 전압(VDIFF)을 발생시키며, 이 전압은 신호 증폭기(80)에 제공된다. 신호 증폭기(80)는 차동 출 력 전압을 논리 레벨, 즉, "0" 또는 "1"로서 저장될 수 있는 논리 출력 전압(VOUT )으로 증폭시킨다.
도 4는 도 3에 도시된 메모리 셀 스트링(12)의 실시예인 메모리 셀 판독 방법을 나타내는 흐름도이다. 도 4에서, 전압(VCC)은, 블록(402)에 표시된 바와 같이, 메모리 셀 스트링(12)에 제공된다. 제 1 전압은, 블록(404)에 표시된 바와 같이, 메모리 셀 스트링(12)의 노드에서 검출된다. 특히, 상술한 바와 같이, 트랜지스터(72)와 스위칭 회로(74)에 의해, 제 1 포인트 시간에 메모리 셀(70b, 70c) 사이의 노드에 나타나는 전압(VG)을 검출할 수 있으며, 캐패시터(76) 상에 저장할 수 있다.
메모리 셀 스트링(12)의 선택된 메모리 셀, 예를 들어, 메모리 셀(70b)은, 블록(406)에 도시된 바와 같이, 제 1 상태로 기록된다. 일실시예에서, 제 1 상태는 "1"의 논리 레벨을 나타내도록 역평행일 수 있다. 다른 실시예에서, 제 1 상태는 "0"의 논리 레벨을 나타내도록 평행일 수 있다.
제 2 전압은, 블록(408)에 표시된 바와 같이, 메모리 셀 스트링(12)의 노드에서 검출된다. 특히, 트랜지스터(72)와 스위치 회로(74)에 의해, 제 2 포인트 시간에 메모리 셀(70b, 70c) 사이의 노드에 나타나는 전압(VG)을 검출할 수 있으며 차동 증폭기(78)의 음의 입력에 제공될 수 있다. 제 2 전압은 제 1 상태로 기록되는 선택된 메모리 셀, 예를 들어, 메모리 셀(70b)에 이어서 검출된다.
블록(410)에 표시된 바와 같이, 제 1 전압이 제 2 전압과 상이한지를 감지 증폭기(26)에 의해 결정한다. 이러한 결정은 차동 증폭기(78) 및 신호 증폭기(80)를 이용하여 이루어진다. 블록(412)에 표시된 바와 같이, 제 1 전압이 제 2 전압과 상이하지 않으면, 제 1 상태와 연관된 제 1 논리 레벨은 선택된 메모리 셀, 예를 들어, 메모리 셀(70b)로부터 판독된다. 블록(414)에 표시된 바와 같이, 제 1 전압이 제 2 전압과 상이하다면, 제 2 상태와 연관된 제 2 논리 레벨은 선택된 메모리 셀, 예를 들어, 메모리 셀(70b)로부터 판독된다. 또한, 블록(416)에 표시된 바와 같이, 선택된 메모리 셀, 예를 들어, 메모리 셀(70b)은 제 2 상태로 기록된다.
감지 증폭기(26)는, "1" 또는 "0"을 레지스터(30)에 저장하고 I/0 패드(32)에 제공함으로써, 제 1 또는 제 2 논리 레벨을 선택된 메모리 셀로부터 판독할 수 있다.
상술한 바와 같이, 평행 상태 및 역평행 상태에 의해, 메모리 셀에서 상이한 저항이 측정될 수 있다. 메모리 셀 스트링(12) 에 전압을 인가함으로써, 선택된 메모리 셀이 기지의 상태(a known state)로 기록되기 전과 기록된 후에, 메모리 셀 사이의 노드에서 전압이 검출될 수 있다. 기지의 상태(a known state)가 그 선택된 메모리 셀의 이전 상태와 일치하면, 셀의 저항은 변하지 않을 것이며, 기록에 이어서 노드에서 검출된 전압은 기록에 앞서 노드에서 검출된 전압과 대략 동일하게 될 것이다. 기지의 상태(a known state)가 그 선택된 메모리 셀의 이전 상태와 일치하지 않으면, 그 셀의 저항은 변할 것이며, 기록에 이어서 노드에서 검출된 전압은 기록에 앞서 검출된 전압과는 상이할 것이다. 이러한 방식으로, 메모리 셀 스트링(12)은 전압 분배기 회로로서 효율적으로 동작한다.
블록(406)에서 기록에 의해 그 선택된 메모리 셀의 상태가 변하면, 메모리 셀은 블록(416)에 도시된 바와 같이, 원래의 상태로 재기록된다. 블록(406)에서 기록에 의해 그 선택된 메모리 셀의 상태가 변하지 않게 되면, 메모리 셀은 원래의 상태로 유지되고 재기록될 필요가 없다.
제어 회로(34)는 행 디코드 회로(18), 열 디코드 회로(20), 판독 회로(22), 스티어링 회로(24) 및 감지 증폭기(26)에 적절한 타이밍 신호를 제공하여, 도 4에 도시된 방법의 동작이 수행될 수 있게 한다.
메모리 셀(70a, 70b, 70c, 70d) 중 어느 하나는 바로 전에 기술된 방법을 이용하여 판독될 수 있다. 4개의 메모리 셀이 도 3에 도시된 메모리 셀 스트링에 도시되어 있지만, 다른 메모리 셀 스트링이 직렬 결합된 다른 수의 메모리 셀을 포함할 수 있다.
도 3에 도시된 실시예에서 트랜지스터(72)의 게이트 접속부가 메모리 셀(70b, 70c) 사이의 노드에 결합되어 있지만, 다른 실시예에서, 게이트 접속부는 다른 메모리 셀 사이의 노드, 예를 들어, 메모리 셀(70a, 70b) 사이의 노드 또는 메모리 셀(70c, 70d) 사이의 노드에 결합될 수 있다.
또한, 다른 실시예에서, 트랜지스터(72)의 소스 접속부는 메모리 셀(70b, 70c) 사이의 노드에 결합될 수 있으며, 트랜지스터(72)의 게이트 접속부는 전압원에 결합될 수 있으며, 트랜지스터(72)의 드레인 접속부는 비트 라인(16)에 결합될 수 있다. 다른 실시예에서, 트랜지스터(72)의 드레인 접속부는 메모리 셀(70b, 70c) 사이의 노드에 결합될 수 있으며, 트랜지스터(72)의 게이트 접속부는 전압원에 결합될 수 있으며, 트랜지스터(72)의 소스 접속부는 비트 라인(16)에 결합될 수 있다.
트랜지스터(72)는 전압 폴로우 트랜지스터를 포함한다. 다른 실시예에서, 트랜지스터(72)는 바이폴러 트랜지스터일 수 있으며, 하나 이상의 이들 실시예에서 이미터 폴로우로서 구성될 수 있다.
도 5는 메모리 셀 스트링(12)의 메모리 셀(70)을 판독하는 시스템(90)의 일실시예를 도시한다. 시스템(90)은 메모리 셀 스트링(12)의 일실시예와, 감지 증폭기(26)의 일실시예와, 레지스터(30)의 일실시예를 포함한다. 메모리 셀 스트링(12)은 트랜지스터(92)에 결합되며, 트랜지스터(92)는 비트 라인(16r)과 스티어링 회로(24)에 결합되며, 스티어링 회로(24)는 비트 라인(16r)과 감지 증폭기(26)에 결합된다.
메모리 셀 스트링(12)은 직렬 결합된 레지스터로 표현된 메모리 셀(70a, 70b, 70c, 70d)을 포함한다. 워드 라인(14a, 14b, 14c, 14d)은 비트 라인(16w)과 결합되어 메모리 셀(70a, 70b, 70c, 70d)을 각각 기록하는데 사용된다.
전압원(VA 또는 VB)은 반대 단부이 접지되어 있는 메모리 셀 스트링(12)의 하나의 단부에 선택적으로 결합될 수 있다. 선택되지 않은 메모리 셀 스트링(12)의 양 단부은 접지된다. 전압원(VA 또는 VB)은 판독될 메모리 셀과 관련해서 선택된다. 특히, VA은 메모리 셀 스트링(12)에 결합되고, 메모리 셀의 다른 단부은 접지되어 메모리 셀(70a 또는 70b)을 판독한다. 유사하게, VB은 메모리 셀 스트링(12)에 결합되고, 메모리 셀의 다른 단부은 접지되어 메모리 셀(70c 또는 70d)을 판독한다. 전압원(VA, VB)은 행 디코드 회로(18), 열 디코드 회로(20) 및/또는 제어 회로(34)로부터 수신된 제어 신호에 응답하여 메모리 셀 스트링(12) 에 전압을 제공한다. 일실시예에서, 열 디코드 회로(20)에 의해, VA 또는 VB가 메모리 셀 스트링(12)에 제공되어 스트링(12)을 선택하며, 판독 동작이 스트링(12)의 메모리 셀(70) 상에서 수행될 수 있다.
도 5의 실시예에서, 트랜지스터(92)의 게이트 접속부는 메모리 셀(70b, 70c) 사이의 노드에 결합되며, 트랜지스터(92)의 드레인 접속부는 전압원(VDD)에 결합되며, 트랜지스터(92)의 소스 접속부는 비트 라인(16r)에 결합된다. 노드(VG)는 메모리 셀 스트링(12)의 전압 탭을 형성한다. 트랜지스터(92)는 드레인 접속부에 인가된 전압(VDD)에 응답하여 게이트 접속부(VG)의 전압을 소스 접속부에 반영하는 소스 폴로우로서 동작된다. 따라서, 트랜지스터(92)에 의해, 메모리 셀(70b, 70c) 사이의 노드에 존재하는 전압이 비트 라인(16r)에 반영될 수 있다.
어레이(10)내의 각각의 메모리 셀 스트링(12)은 비트 라인(16r)에 결합된 트랜지스터(92)에 결합되어 있다. 각각의 트랜지스터(92)는 결합되어 있는 메모리 셀 스트링(12) 부근에 물리적으로 배치될 수 있다. 이하에 추가로 상세히 설명되는 바와 같이, 비트 라인(16r)에 결합된 하나의 선택된 메모리 셀 스트링(12)에 전 압(VA 또는 VB)을 인가함으로써, 행 디코드 회로(18)에 의해, 그 선택된 메모리 셀 스트링(12)으로부터의 전압(VG)이 비트 라인(16r)에 반영될 수 있다. 선택되지 않은 메모리 셀 스트링(12)으로부터의 전압(VG)이 비트 라인(16r)에 반영되지 않는 시간 동안에, 비트 라인(16r)에 결합된 다른 메모리 셀 스트링(12)에 전압(VA 또는 VB)이 인가되지 않는다.
각각의 스티어링 회로(24)는 4 내지 256개의 비트 라인(16r)에 결합된다. 따라서, 스티어링 회로(24)는 각각의 비트 라인(16r)에 대해 트랜지스터(92)의 소스 접속부에 결합된다. 스티어링 회로(24)는 전압 폴로우 트랜지스터(92)를 통해 메모리 셀 스트링(12)에 결합된 하나의 선택된 비트 라인(16r)으로부터 감지 증폭기(26)로 전압을 제공한다.
감지 증폭기(26)는 비트 라인(16r), 트랜지스터(92)를 통한 메모리 셀(70b, 70c)간의 노드 및 스티어링 회로(24)에 결합된다. 감지 증폭기(26)는 클록형의 2단 자기 기준 증폭기를 포함하며, 트랜지스터(92), 전류원(96), 차동 증폭기(100), 스위치(102), 캐패시터(104), 및 차동 증폭기(106)를 포함한다.
캐패시터(108)는 비트 라인(16r)에 결합된 다른 메모리 셀 스트링(12)에 의해 발생되는 비트 라인(16r) 상의 부하를 나타낸다. 전류원(96)은 방전하도록 동작가능하거나 비트 라인(16r) 상의 부하로서 동작하여 회로의 속도를 증가시킨다. 다른 실시예에서, 전류원(96)은 저항으로 대체될 수 있다.
비트 라인(16r)은 스티어링 회로(24)에 의해 차동 증폭기(100)의 양의 입력에 결합된다. 차동 증폭기(100)는 감지 증폭기(26)의 제 1 단을 포함한다. 제 1 상태에 의해, 감지 증폭기(26)는 전압, 온도, 메모리 셀 저항 및 시스템 변위를 보상함으로써 자기 기준화될 수 있다.
차동 증폭기(100)의 출력은 스위치(102)에 결합된다. 스위치(102)는 닫히는 것에 응답하여 차동 증폭기(100)의 출력을 캐패시터(104), 차동 증폭기(106)의 음의 입력 및 차동 증폭기(106)의 양의 입력에 결합시키도록 구성된다. 닫힐 때, 스위치(102)에 의해, 비트 라인(16r)으로부터의 제 1 전압(V1)이 제 1 시간에 캐패시터(104)의 에 저장될 수 있다. 개방에 응답하여, 스위치(102)는 차동 증폭기(100)의 출력이 차동 증폭기(106)의 음의 입력에만 결합되도록 한다. 결과적으로, 비트 라인(16r)으로부터의 제 2 전압(V2)은 제 2 시간에 차동 증폭기(106)의 입력에 결합된다.
전류원(96), 차동 증폭기(100), 스위치(102) 및 캐패시터(104)는 전하 밸런스의 샘플 홀드 회로로서 동작하여 감지 증폭기(26)의 양 단에 대한 기준 전압을 설정한다.
차동 증폭기(106)는 감지 증폭기(26)의 제 2 단을 포함한다. 차동 증폭기(106)는 제 1 및 제 2 전압을 비교하여 차동 출력 전압(VOUT)을 생성한다.
차동 출력 전압은 감지 래치(110)에 제공된다. 감지 래치(110)는 차동 증폭기(106)로부터 출력을 수신하기 전에 리셋 'R' 입력을 이용하여 고 임피던스 상태 로 리셋된다. 데이터 전송 신호(DXFER)에 응답하여, 차동 출력 전압이 논리 레벨, 즉, "0" 또는 "1"로서 감지 래치에 저장된다. 감지 래치(110)는 출력 신호(DOUT )를 풀 스케일의 출력 신호로 증폭시킨다. 감지 래치(110)는 레지스터(30)의 일부분이다.
도 6은 도 5에 도시된 메모리 셀 스트링(12)의 실시예인 선택 메모리 셀의 판독 방법의 일실시예를 나타내는 흐름도이다. 도 6에서, 전압원은, 블록(602)에 표시된 바와 같이, 메모리 셀 스트링의 선택된 메모리 셀에 가장 근접하거나 가장 가까운 메모리 셀 스트링(12)의 단부에 제공된다. 접지원은, 블록(604)에 표시된 바와 같이, 메모리 셀 스트링(12)의 다른 단부에 제공된다.
전압원과 접지원은, 그 선택된 메모리 셀이 전압원, 접지원, 및 메모리 셀(70a, 70b, 70c, 70d)에 의해 형성된 전압 분배기 회로의 공급 전압(VA 또는 VB)에 가장 근접하도록 결합되어 있다. 따라서, 선택된 메모리 셀(70)에 가장 근접 또는 가장 가까운 메모리 셀 스트링(12)의 단부은 전압원(VA 또는 VB)과 전압 분배기 탭 노드(VG) 사이에 그 선택된 메모리 셀을 배치할 수 있는 단부이다. 이러한 가장 근접한 단부은 전압원(VA 또는 VB)에 결합되며, 이러한 최근접 단부의 반대측 단부은 접지원에 결합된다. 공급 전압(VA 또는 VB)은 VDD에 결합될 수 있다.
예를 들어, 메모리 셀(70a 또는 70b)이 선택되어 판독되는 경우에, 메모리 셀 스트링(12)의 에는 전압(VA)이 인가되며, VB로 표시된 메모리 셀 스트링(12)의 단부은 접지원에 결합된다. 메모리 셀(70c 또는 70d)이 선택되어 판독되는 경우에, 전압(VB)이 도 5에 도시된 바와 같이 인가되며, VA로 표시된 메모리 셀 스트링(12)의 단부은 접지원에 결합된다.
상술한 바와 같이, 메모리 셀 스트링의 선택된 메모리 셀의 상대적인 위치에 기초하여 전압원과 접지원을 스위칭함으로써, 감지 증폭기(26)에 제공된 신호가 원하는 극성으로 되어 감지 증폭기(26)의 설계를 간략하게 할 수 있다.
메모리 셀 스트링(12)의 노드에서 검출된 제 1 전압은 블록(606)에 표시된 바와 같이 저장된다. 상술한 바와 같이, 특히, 트랜지스터(92), 차동 증폭기(100), 및 스위치(102)에 의해, 제 1 포인트 시간에 메모리 셀(70b, 70c) 사이의 노드에 존재하는 전압(VG)이 검출되어 캐패시터(104)에 저장될 수 있다. 전압(VA 또는 VB)이 메모리 셀 스트링(12)에 인가되어 전압 분배기 전압을 트랜지스터(92)의 게이트에 인가되도록 전개하여, 감지 전압이 차동 증폭기(100)의 입력에 전송될 수 있게 한다. 전압(VA 또는 VB)은 VDD일 수 있다.
메모리 셀 스트링(12)의 선택된 메모리 셀, 예를 들어, 메모리 셀(70b)은, 블록(608)에 표시된 바와 같이, 제 1 상태로 기록된다. 일실시예에서, 제 1 상태는 "1"의 논리 레벨을 나타내도록 역평행일 수 있다. 다른 실시예에서, 제 1 상태는 "0"의 논리 레벨을 나타내도록 평행일 수 있다.
제 2 전압은, 블록(610)에 표시된 바와 같이, 메모리 셀 스트링(12)의 노드에서 검출된다. 특히, 트랜지스터(92), 차동 증폭기(100), 및 스위치(102)에 의 해, 제 2 포인트 시간에 메모리 셀(70b, 70c) 사이의 노드에 존재하는 전압(VG)이 검출되어, 차동 증폭기(106)의 음의 입력에 제공될 수 있다. 제 2 전압이 그 선택된 메모리 셀, 예를 들어, 메모리 셀(70b)에 이어서 검출되어 제 1 상태로 기록된다.
블록(612)에 표시된 바와 같이, 제 1 전압이 제 2 전압과 상이한지를 차동 증폭기(106)에 의해 결정한다. 블록(614)에 표시된 바와 같이, 제 1 전압이 제 2 전압과 다르지 않으면, 제 1 상태와 연관된 제 1 논리 레벨은 선택된 메모리 셀, 예를 들어, 메모리 셀(70b)로부터 판독된다. 블록(616)에 표시된 바와 같이, 제 1 전압이 제 2 전압과 상이하면, 제 2 상태와 연관된 제 2 논리 레벨은 선택된 메모리 셀, 예를 들어, 메모리 셀(70b)로부터 판독된다. 추가로, 블록(618)에 표시된 바와 같이, 선택된 메모리 셀, 예를 들어, 메모리 셀(70b)은 제 2 상태로 기록된다.
"1" 또는 "0"이 레지스터(30)의 감지 래치(10)에 저장되어 I/O 패드(32)에 제공됨으로써, 감지 증폭기(26)에 의해, 제 1 또는 제 2 논리 레벨은 선택된 메모리 셀로부터 판독될 수 있다.
메모리 셀 스트링(12)은 도 5의 실시예인 전압 분배기 회로로서 효율적으로 동작한다.
블록(608)의 기록에 의해 그 선택된 메모리 셀의 상태가 변하는 경우에, 메모리 셀은 블록(618)에 표시된 바와 같이 원래의 상태로 재기록된다. 블록(608)에 서의 기록에 의해, 그 선택된 메모리 셀의 상태가 변하지 않으면, 메모리 셀은 원래의 상태를 유지하여 재기록될 필요가 없다.
제어 회로(34)는 행 디코드 회로(18), 열 디코드 회로(20), 판독 회로(22), 스티어링 회로(24) 및 감지 증폭기(26)에 적절한 타이밍 신호를 제공하여 도 6에 도시된 방법의 동작이 수행될 수 있게 한다.
메모리 셀(70a, 70b, 70c, 70d) 중 어느 하나는 바로 전에 기술된 방법을 이용하여 판독될 수 있다. 도 5에 도시된 메모리 셀 스트링에는 4개의 메모리 셀이 도시되어 있지만, 다른 메모리 셀 스트링은 직렬 결합의 다른 수의 메모리 셀을 포함할 수 있다.
트랜지스터(92)의 게이트 접속부가 도 5의 도시된 실시예에서 메모리 셀(70b, 70c) 사이의 노드에 결합되어 있지만, 다른 실시예에서, 게이트 접속부는 다른 메모리 셀 사이의 노드, 예를 들어, 메모리 셀(70a, 70b) 사이의 노드 또는 메모리 셀(70c, 70d) 사이의 노드에 결합될 수 있다.
트랜지스터(92)는 전압 폴로우 트랜지스터를 포함한다. 다른 실시예에서, 트랜지스터(92)는 다른 실시예의 바이폴러 트랜지스터일 수 있으며, 이들 하나 이상의 실시예에서 이미터 폴로우로서 구성될 수 있다.
본 명세서에 기술된 메모리 셀 스트링(12)의 특정 실시예에서, 메모리 셀 스트링(12)의 메모리 구성 요소의 개수는 2개의 그룹으로 취해진 전압 공급으로 분할된 단일 메모리 셀의 에 설정된 소정량의 감지 전압과 동일하다. 예를 들어, 설정될 감지 전압이 0.5V이고, 공급 전압이 2.0V이면, 스트링 내의 레지스터의 바람직한 개수는 4이다. 그러나, 설정될 감지 전압이 0.2V이고, VDD가 2.0V이면, 레지스터의 바람직한 개수는 10이다.
메모리 셀 스트링(12)의 특징은, 메모리 셀의 공칭 저항과 무관하게, 탭 전압(VG)이 2로 분할된 공급 전압(VCC, VA, 또는 VB)에 근접한다는 것이다. 예를 들어, VA = VDD = 2.0V이고, 스트링내에 4개의 저항이 있으면, VG는 대략 1.0V이고, 스트링내에 10개의 저항이 있으면, VG는 여전히 대략 1.0V이다.
메모리 셀 스트링의 공급 전압(VCC, VA, 또는 VB)은 소스 폴로우 트랜지스터(즉, 트랜지스터(72 또는 92))를 활성화하기에 충분하도록 크게 설정되어, 큰 신호 손실없이 비트 라인(16)을 구동한다. 소스 폴로우 트랜지스터의 임계 전압(VTH)이 0.5V이고, 0.5V의 감지 전압이 바람직한 경우에는, VG = VTH + VBL = 0.5V + 0.5V = 1.0V이며, 이는 2.0V의 메모리 셀 스트링 공급 전압을 표시할 수 있다.
공급 전압, 단일 메모리 셀 의 전압, 메모리 셀 스트링의 메모리 셀의 개수, 감지 증폭기에 의해 감지된 신호 간의 관계는 이하에 추가로 상세히 설명될 것이다. 먼저, MRAM 저항 변화(?R)는 TMR(터널링 자기 저항율)과 MRAM 메모리 셀의 공칭 저항(R)의 내적으로서 지정된다. TMR은 메모리 셀에 인가된 전압(VCELL)에 의존도가 높은 함수(strong function)이며, 바람직하게, 200mV 내지 500mV의 범위에서 10% 내지 35%의 TMR을 생성한다.
다음에, N개의 메모리 셀로 이루어진 스트링은 각각의 메모리 셀 의 대략적인 동일 전압 강하, VCELL = VCC/N을 가진 전압 분배기를 명목상 형성할 것이다. 그러므로, VCC가 2.0V로 주어지고 VCELL이 500mV인 것으로 선택되면, 도 3 및 도 5의 실시예에 도시된 바와 같이, N=4이다. VCELL이 200mV인 것으로 선택되면, N은 10일 것이다.
추가로, 도 3 및 도 5의 감지 증폭기는, 선택된 메모리 셀이 상태 1(V1) 및 상태 2(V2)에 있을 때, 탭 노드(VG)에 의해 형성된 전압 분배기의 출력간의 차를 증폭시킨다. 다음의 수학식에 표시된 바와 같이(상태 1은 역평행하고, 상태 2는 평행하고, N=4이고, 여기서, 메모리 셀의 저항은 R1, R2, R3, R4로 각각 표현되고, R1은 그 선택된 메모리 셀인 것으로 가정함), 전압차는 VCC, N, 및 TMR과 직접 관련되어 있다.
Figure 112005004849217-pat00001
따라서, 전압 분배기 설계는 VCC, TMR 및 N을 선택하여 신뢰성있게 증폭 및 감지하도록 충분한 신호를 제공한다. 도 3에 도시된 실시예에 있어서, VDIFF = 2.0V*0.1/4 = 50mV이다.
도 7을 참조하면, 멀티 레벨의 MRAM 칩(700)의 실시예를 도시하고 있다. MRAM 칩(700)은 기판(704) 상에서 z 방향으로 적층된 Z개의 다수의 메모리 셀 레벨 또는 평면(72)을 포함한다. 개수 Z는 양의 정수이며, Z>=1이다. 메모리 셀 레벨(702)은 이산화 실리콘과 같은 절연 재료(도시 생략)로 분리될 수 있다. 판독 및 기록 회로는 기판(704) 상에 제조될 수 있다. 판독 및 기록 회로는 판독되고 기록되는 레벨을 선택하기 위한 추가적인 멀티플렉서를 포함할 수 있다.
따라서, 메모리 셀의 저항 상태를 판독 동작 동안에 감지할 수 있는 MRAM 장치가 기술되어 있다. 본 명세서에 기술된 MRAM 장치는 여러 응용예에 사용될 수 있다. 도 8은 하나 이상의 MRAM 칩(700)에 대한 일반적인 응용예를 나타낸다. 일반적인 응용예는 MRAM 저장 모듈(852), 인터페이스 모듈(854) 및 프로세서(856)를 포함하는 장치(850)에 의해 구현된다. MRAM 저장 모듈(852)은 비휘발성 저장을 위해 하나 이상의 MRAM 칩(700)을 포함한다. 인터페이스 모듈(854)은 프로세서(856)와 MRAM 저장 모듈(852) 간의 인터페이스를 제공한다. 장치(850)는 또한 다른 형태 및 다른 레벨의 메모리를 포함할 수 있다.
노트북 컴퓨터 또는 퍼스널 컴퓨터와 같은 장치(850)에 있어서, MRAM 저장 모듈(852)은 다수의 MRAM 칩(700)을 포함할 수 있으며, 인터페이스 모듈(854)은 IDE 또는 SCSI 인터페이스를 포함할 수 있다. 서버와 같은 장치(850)에 있어서, MRAM 저장 모듈(852)은 상당수의 MRAM 칩(700)을 포함할 수 있으며, 인터페이스 모듈(854)은 파이버 채널 또는 SCSI 인터페이스를 포함할 수 있다. 이러한 MRAM 저장 모듈(852)은 하드 드라이브와 같은 종래의 비휘발성 저장 장치를 대체 또는 보충할 수 있다.
디지털 카메라와 같은 장치(850)에 있어서, MRAM 저장 모듈(852)은 적은 수의 MRAM 칩(700)을 포함할 수 있으며, 인터페이스 모듈(854)은 카메라 인터페이스를 포함할 수 있다. 이러한 MRAM 저장 모듈(852)은 비휘발성 저장의 디지털 이미지를 디지털 카메라에 온 보드할 수 있게 한다.
도 9a 내지 도 9는 기준 층(902)을 가진 MRAM 메모리 셀의 일실시예를 도시하는 도면이다. 도 9a 내지 도 9d에 도시된 MRAM 메모리 셀은 절연 터널링 장벽(901)에 의해 분리된 데이터 층(900)과 기준 층(902)을 포함하는 SDT 접합 장치이다. 절연 터널 장벽(901)에 의해, 데이터 층(900)과 기준 층(902) 사이에 양자 역학 터널링이 발생할 수 있다. 이러한 터널링 현상은 전자 스핀에 의존하며, 데이터 층(900)과 기준 층(902)의 자화의 상대적인 배향에 따라 SDT 접합 장치의 저항을 생성한다. 예를 들어, 데이터 층(900)과 기준 층(902)의 자화의 배향이 평행이면 SDT 접합 장치의 저항은 제 1 값(R)이며, 자화의 배향이 역평행하면 제 2 값(R+?R)이다.
데이터 층(900)과 기준 층(902)은 둘 다 도 2와 관련해서 기술된 프리층(50)과 유사한 프리층을 포함한다. 따라서, 자화의 배향은, 워드 라인(14)과 비트 라인(16w) 상에 전류를 인가함으로써 데이터 층(900)과 기준 층(902) 둘 다에서 변경될 수 있다. 도 9a 내지 도 9d의 메모리 셀은, 워드 라인(14)과 비트 라인(16w)에 기록 전류를 인가하여 데이터 층(900)과 기준 층(902)의 자화의 방향을 선택된 방향으로 설정함으로써, 기록된다. 메모리 셀을 기록함으로써, 데이터 층(900)과 기준 층(902) 둘 다의 자화의 방향은 동일하게 될 수 있다. 기록 전류가 제거된 후에, 데이터 층(900)으로부터 기준 층(902)까지의 자화 커플링에 의해, 기준 층의 역방향으로의 자화의 방향이 데이터 층에 대해서 역평행될 수 있다. 따라서, 메모리 셀은 최하의 에너지 상태를 추구하는 것에 응답하여 초기에 역평행 상태로 된다.
기록되는 것에 후속하여, 메모리 셀은 기록 감지 전류를 인가하여 기준 층(902)을 워드 라인(14)을 이용하여 기지의 자화 방향으로 설정함으로써, 판독될 수 있다. 특정 실시예에서, 기록 감지 전류는 워드 라인(14)에 인가된 기록 감지 전류와 함께 비트 라인(16w)에 인가되어 기준 층(902)을 기지의 자화 방향으로 설정할 수 있다. 16w의 전류를 설정하면, 기준 층의 보자력을 극복할 수 있거나 라인(14)의 필요한 양의 전류를 감소시킬 수 있어, 층(900)의 방향의 우연한 변경을 피할 수 있다. 기록 감지 전류는 기준 층(902)의 자화의 방향을 설정하기에 충분하지만 데이터 층(900)의 자화의 방향을 설정하는데 필요한 임계값 아래에 있거나 불충분한 크기를 가진 전류를 포함한다. 이러한 크기를 일반적으로 셀의 보자력이라 한다. 환언하면, 기록 감지 전류는 기준 층(902)의 상태를 변경할 수 있지만, 기록 감지 전류는 데이터 층(900)의 상태를 변경시킬 수 없다. 기준 층이 기지의 자화 배향으로 설정된 후에, 메모리 셀은 평행 또는 역평행 상태 중 하나로 될 수 있다.
도 9a는 제 1 상태로 기록된 후의 메모리 셀을 도시한다. 메모리 셀의 위와 아래의 화살표는 데이터 층(900)과 기준 층(902)의 자화의 방향을 각각 나타낸다. 제 1 상태는 도 9a에서 우측 방향으로 되어 있는 것으로 도시된 데이터 층(900)의 자화의 방향으로 정의된다. 상술한 바와 같이, 메모리 셀은 최하의 에너지 상태를 추구하는 것에 응답하여 역평행 상태로 된다.
도 9b는 메모리 셀로부터 제 1 상태를 판독하는 것을 도시한다. 기록 감지 전류는 메모리 셀에 인가되어 기준 층(902)을 기지의 상태(a known state), 즉, 도 9b에서 우측 방향인 것으로 도시된 점선으로 표시된 기지의 자화 방향으로 설정한다. 도 9b에서, 기준 층에 설정된 기지의 자화의 방향은 데이터 층(900)의 자화의 방향, 즉 제 1 상태와 동일한 방향으로 된다. 따라서, 메모리 셀은 인가된 기록 감지 전류에 응답하여 평행 상태로 된다.
도 9c는 제 2 상태로 기록된 후의 메모리 셀을 도시한다. 메모리 셀의 위 아래의 화살표는 데이터 층(900)과 기준 층(902)의 자화의 방향을 각각 나타낸다. 제 2 상태는 도 9c에서 좌측 방향인 것으로 도시된 데이터 층(900)의 자화의 방향으로 정의된다. 상술한 바와 같이, 메모리 셀은 최하의 에너지 상태를 추구하는 것에 응답하여 역평행 상태로 된다.
도 9d는 메모리 셀로부터 제 2 상태를 판독하는 것을 도시한다. 기록 감지 전류는 메모리 셀에 인가되어, 기준 층(902)을 기지의 상태(a known state), 즉, 도 9b에서와 같이 도 9d에서 우측 방향인 것으로 도시된 점선으로 표시된 기지의 자화의 방향으로 설정한다. 도 9d에서, 기준 층에서 설정된 기지의 자화의 방향은 데이터 층(900)의 자화의 방향, 즉, 제 2 상태와 반대의 방향으로 된다. 따라서, 메모리 셀은 인가되는 기록 감지 전류에 응답하여 역평행 상태로 된다.
도 10은 도 3에 도시된 메모리 셀 스트링(12)의 실시예인 메모리 셀의 판독 방법의 실시예를 나타내는 흐름도이다. 도 11의 실시예에서, 메모리 셀(70a, 70b, 70c, 70d) 각각은 도 9a 내지 도 9d와 관련해서 상술한 기준 층(902)을 포함한다.
도 10에서, 블록(1002)에 표시된 바와 같이, 전압(VC)이 메모리 셀 스트링(12)에 제공된다. 제 1 전압은 블록(1004)에 표시된 바와 같이, 메모리 셀 스트링(12)의 노드에서 검출된다. 도 3과 관련해서 상술한 바와 같이, 특히, 트랜지스터(72)와 스위칭 회로(74)에 의해, 제 1 포인트 시간에서 메모리 셀(70b, 70c) 사이의 노드에 존재하는 전압(VG)이 검출되어 캐패시터(76)에 저장될 수 있다.
기록 감지 전류는, 블록(1006)에 표시된 바와 같이, 메모리 셀 스트링(12)의 하나의 선택된 메모리 셀, 예를 들어, 메모리 셀(70b)의 에 인가된다. 기록 감지 전류는 선택된 메모리 셀에 걸친 워드 라인(14), 예를 들어, 메모리 셀(70b)에 대한 워드 라인(14b)에 인가된 전류를 포함한다. 기록 감지 전류는 그 선택된 메모리 셀의 기준 층(902)을 기지의 상태(a known state), 즉, 자화 방향으로 설정하지만, 그 선택된 메모리 셀의 데이터 층(900)이 상태를 변경, 즉 기록될 수 있는 레벨 아래로 설정하기에 충분한 크기를 갖는다. 특정 실시예에서, 기록 감지 전류는 그 선택된 메모리 셀에 걸친 비트 라인(16w)에 인가된 전류를 또한 포함한다.
제 2 전압은, 블록(1008)에 표시된 바와 같이, 메모리 셀 스트링(12)의 노드에서 검출된다. 특히, 트랜지스터(72)와 스위칭 회로(74)에 의해, 제 2 포인트 시간에 메모리 셀(70a, 70c) 사이의 노드에 존재하는 전압(VG)이 검출되어 차동 증폭기(78)의 음의 입력에 제공된다. 제 2 전압은 선택된 메모리 셀, 예를 들어, 제 1 상태로 기록되는 메모리 셀(70b)에 이어서 검출된다.
블록(101)에 표시된 바와 같이, 제 1 전압이 제 2 전압과 상이한지를 감지 증폭기(26)에 의해 결정한다. 차동 증폭기(78)와 신호 증폭기(80)를 이용하여 이러한 결정이 이루어진다. 블록(1012)에 표시된 바와 같이, 제 1 전압이 제 2 전압과 다르지 않다면, 제 1 상태와 연관된 제 1 논리 레벨은 그 선택된 메모리 셀, 예를 들어, 메모리 셀(70b)로부터 판독된다. 블록(1014)에 표시된 바와 같이, 제 1 전압이 제 2 전압과 상이하면, 제 2 상태와 연관된 제 2 논리 레벨은 그 선택된 메모리 셀, 예를 들어, 메모리 셀(70b)로부터 판독된다.
"1" 또는 "0"이 레지스터(30)에 저장되어 I/O 패드(32)에 제공되게 함으로써, 감지 증폭기(26)에 의해, 제 1 또는 제 2 논리 레벨이 그 선택된 메모리 셀로부터 판독될 수 있다.
상술한 바와 같이, 평행 상태와 역평행 상태에 의해, 메모리 셀에 상이한 저항이 측정될 수 있다. 메모리 셀 스트링(12)의 에 전압을 인가함으로써, 메모리 셀에 인가되는 기록 감지 전류에 앞서 그리고 이어서 스트링내의 메모리 셀 사이의 노드에서 전압이 검출된다. 기록 감지 전류의 인가의 결과로 기록 감지 전류가 인가되기 전에 그 선택된 메모리 셀의 상태와 일치하는 상태로 된다면, 셀의 저항은 변하지 않으며, 기록에 이어서 노드에서 검출된 전압은 기록 감지 전류가 인가되기 전의 노드에서 검출된 전압과 대략 동일하게 될 것이다. 기록 감지 전류의 인가의 결과로 기록 감지 전류가 인가되기 전에 그 선택된 메모리 셀의 상태와 일치하지 않는 상태로 되면, 셀의 저항은 변하며, 기록에 이어서 노드에서 검출된 전압은 기록 감지 전류가 인가되기 전에 노드에서 검출된 전압과는 상이할 것이다. 이러한 방식으로, 메모리 셀 스트링(12)은 전압 분배기 회로로서 효율적으로 동작한다.
그 선택된 메모리 셀의 에 기록 감지 전류를 인가하면 그 선택된 메모리 셀의 데이터 층(900)의 상태를 변경시키지 않기 때문에, 그 선택된 메모리 셀은 원래의 상태로 재기록될 필요가 없다.
제어 회로(34)는 행 디코드 회로(18), 열 디코드 회로(20), 판독 회로(22), 스티어링 회로(24) 및 감지 증폭기(26)에 적절한 타이밍 신호를 제공하여, 도 10에 도시된 방법의 동작을 수행할 수 있게 한다.
메모리 셀(70a, 70b, 70c, 70d) 중 어느 하나는 바로 전에 기술된 방법을 이용하여 판독될 수 있다. 도 3에 도시된 메모리 셀 스트링에 4개의 메모리 셀이 도시되어 있지만, 다른 메모리 셀 스트링은 직렬 결합의 다른 수의 메모리 셀을 포함할 수 있다.
도 11은 도 5에 도시된 메모리 셀 스트링(12)의 실시예인 선택된 메모리 셀의 판독 방법의 실시예를 나타내는 흐름도이다. 도 11의 실시예에서, 메모리 셀(70a, 70b, 70c, 70d) 각각은 도 9a 내지 도 9d를 기준으로 상술한 기준 층(902)을 포함한다.
도 11에서, 전압원은, 블록(1102)에 표시된 바와 같이, 메모리 셀 스트링의 선택된 메모리 셀에 가장 근접 또는 가장 가까운 메모리 셀 스트링(12)의 한 단부에 제공된다. 접지원은, 블록(1104)에 표시된 바와 같이, 메모리 셀 스트링(12)의 다른 단부에 제공된다.
전압원과 접지원은 그 선택된 메모리 셀이 전압원, 접지원 및 메모리 셀(70a, 70b, 70c, 70d)에 의해 형성된 전압 분배기 회로의 공급 전압(VA 또는 VB)에 가장 근접하도록 결합된다. 따라서, 하나의 선택된 메모리 셀(70)에 가장 근접 또는 가장 가까운 메모리 셀 스트링(12)의 단부은, 전압원(VA 또는 VB)과 전압 분배기 탭 노드(VG) 사이에 그 선택된 메모리 셀을 배치할 수 있는 단부이다. 이러한 최근접 단부은 전압원(VA 또는 VB)에 결합되며, 최근접 단부의 반대 단부은 접지원에 결합된다. 공급 전압(VA 또는 VB)은 VDD에 결합될 수 있다.
메모리 셀(70a, 70b)이 판독되는 것으로 선택되면, 전압(VA)이 메모리 셀 스트링(12)의 에 인가되며, VB로 표시된 메모리 셀 스트링(12)의 단부은 접지원에 결합된다. 메모리 셀(70c 또는 70d)이 판독되는 것으로 선택되면, 전압(VB)은 도 5에 도시된 바와 같이 인가되며, VA로 표시된 메모리 셀 스트링(12)의 단부은 접지원에 결합된다.
상술한 바와 같이, 메모리 셀 스트링의 선택된 메모리 셀의 상대적인 위치에 기초하여 전압원과 접지원을 스위칭함으로써, 감지 증폭기(26)에 제공된 신호가 원하는 극성으로 되어 감지 증폭기(26)의 설계를 간략하게 할 수 있다.
메모리 셀 스트링(12)의 노드에서 검출된 제 1 전압은 블록(1106)에 표시된 바와 같이 저장된다. 상술한 바와 같이, 특히, 트랜지스터(92), 차동 증폭기(100), 및 스위치(102)에 의해, 제 1 포인트 시간에 메모리 셀(70b, 70c) 사이의 노드에 존재하는 전압(VG)이 검출되어 캐패시터(104)에 저장될 수 있다. 전압(VA 또는 VB)이 메모리 셀 스트링(12)에 인가되어 전압 분배기 전압을 트랜지스터(92)의 게이트에 인가되도록 전개하여, 감지 전압이 차동 증폭기(100)의 입력에 전송될 수 있게 한다. 전압(VA 또는 VB)은 VDD일 수 있다.
메모리 셀 스트링(12)의 선택된 메모리 셀, 예를 들어, 메모리 셀(70b)의 에는, 블록(1108)에 표시된 바와 같이, 기록 감지 전류가 인가된다. 기록 감지 전류는 그 선택된 메모리 셀에 걸친 워드 라인(14), 예를 들어, 메모리 셀(70b)에 대해서는 워드 라인(14b) 상에 인가된 전류를 포함한다. 기록 감지 전류는 그 선택된 메모리 셀의 기준 층(902)을 기지의 상태(a known state), 즉, 자화의 방향으로 설정하지만, 그 선택된 메모리 셀의 데이터 층(900)이 상태를 변경, 즉 기록될 수 있는 레벨 아래로 설정하기에 충분한 크기이다. 특정 실시예에서, 기록 감지 전류는 그 선택된 메모리 셀에 걸친 비트 라인(16w) 상에 인가된 전류를 또한 포함한다.
제 2 전압은, 블록(1110)에 표시된 바와 같이, 메모리 셀 스트링(12)의 노드에서 검출된다. 특히, 트랜지스터(92), 차동 증폭기(100), 및 스위치(102)에 의해, 제 2 포인트 시간에 메모리 셀(70b, 70c) 사이의 노드에 존재하는 전압(VG)이 검출되어, 차동 증폭기(106)의 음의 입력에 제공될 수 있다. 제 2 전압이 그 선택된 메모리 셀, 예를 들어, 메모리 셀(70b)에 이어서 검출되어 제 1 상태로 기록된다.
블록(1112)에 표시된 바와 같이, 제 1 전압이 제 2 전압과 상이한지를 차동 증폭기(106)에 의해 결정한다. 블록(1114)에 표시된 바와 같이, 제 1 전압이 제 2 전압과 다르지 않으면, 제 1 상태와 연관된 제 1 논리 레벨은 선택된 메모리 셀, 예를 들어, 메모리 셀(70b)로부터 판독된다. 블록(1116)에 표시된 바와 같이, 제 1 전압이 제 2 전압과 상이하면, 제 2 상태와 연관된 제 2 논리 레벨은 선택된 메모리 셀, 예를 들어, 메모리 셀(70b)로부터 판독된다.
"1" 또는 "0"이 레지스터(30)의 감지 래치(110)에 저장되어 I/O 패드(32)에 제공됨으로써, 감지 증폭기(26)에 의해, 제 1 또는 제 2 논리 레벨은 선택된 메모리 셀로부터 판독될 수 있다.
상술한 바와 같이, 메모리 셀 스트링(12)은 도 5의 실시예인 전압 분배기 회로로서 효율적으로 동작한다.
선택된 메모리 셀에 기록 감지 전류를 인가하면 그 선택된 메모리 셀의 데이터 층(900)의 상태는 변하지 않기 때문에, 그 선택된 메모리 셀은 원래의 상태로 재기록될 필요는 없다.
제어 회로(34)는 행 디코드 회로(18), 열 디코드 회로(20), 판독 회로(22), 스티어링 회로(24) 및 감지 증폭기(26)에 적절한 타이밍 신호를 제공하여 도 11에 도시된 방법의 동작이 수행될 수 있게 한다.
메모리 셀(70a, 70b, 70c, 70d) 중 어느 하나는 바로 전에 기술된 방법을 이용하여 판독될 수 있다. 도 5에 도시된 메모리 셀 스트링에는 4개의 메모리 셀이 도시되어 있지만, 다른 메모리 셀 스트링은 직렬 결합의 다른 수의 메모리 셀을 포함할 수 있다.
MRAM 장치의 상술한 실시예는 다른 MRAM 장치에 비해 장점을 제공할 것이다. 예를 들어, 추가적인 구성 요소를 포함하는 다른 MRAM 장치에 비해, 보다 높은 레벨의 메모리 셀 밀도가 달성될 것이다. 증가된 밀도는 임의의 주어진 양의 저장 용량에 대해 비용을 감소시킬 수 있다. 또한, 본 명세서에 기술된 메모리 셀 스트링은 이전의 MRAM 장치에 비해 보다 양호한 전기 회로 절연성을 제공할 것이다. 개선된 절연성은 메모리 셀 스트링의 메모리 셀의 상태의 보다 신뢰성있는 검출을 가능하게 한다.
메모리 장치는 상술한 특정의 실시예로 제한되지 않는다. 예를 들어, MRAM 장치는 스핀 의존의 터널링 장치의 이용으로 제한되지 않는다. 사용될 수 있는 다 른 형태의 장치는 거대한 자기저항("GMR") 장치를 포함하지만 이것으로 제한되지 않는다.
MRAM 장치는 x 축을 따라 배향되는 행 및 y 축을 따라 배향되는 열과 결부시켜 설명하였다. 그러나, 행과 열은 위치 변경될 수 있다.
메모리 장치는 MRAM 셀로 제한되지 않는다. 메모리 장치는 저항성의 교차점 어레이의 임의 유형의 메모리 셀을 포함할 수 있다.

Claims (14)

  1. 제 1 메모리 셀 및 상기 제 1 메모리 셀과 직렬 연결된 제 2 메모리 셀을 포함하는 메모리 셀 스트링의 상기 제 1 메모리 셀에 대한 판독 동작 수행 방법에 있어서,
    상기 메모리 셀 스트링의 두 단부 중 상기 제 1 메모리 셀로부터 더 가까운 거리에 위치한 제 1 단부에 전압을 제공하는 단계;
    상기 메모리 셀 스트링의 두 단부 중 상기 제 1 메모리 셀로부터 더 먼 거리에 위치한 제 2 단부에 접지원을 제공하는 단계;
    상기 제 1 메모리 셀에 기록 감지 전류를 인가하는 단계; 및
    상기 기록 감지 전류의 인가에 응답하여 상기 제 1 및 제 2 메모리 셀 사이의 노드에서 전압 변화가 발생하는지 여부를 판단하는 단계를 포함하되,
    상기 제 1 메모리 셀은 내부에 데이터 층 및 기준 층을 포함하고, 상기 기록 감지 전류는 상기 기준 층의 자화 방향을 가변할 수 있는 판독 동작 수행 방법.
  2. 제 1 항에 있어서,
    상기 데이터 층의 자화 방향에 따라 상기 제 1 메모리 셀은 복수의 타깃 상태 중 하나의 상태를 갖는 것으로 판단되는 판독 동작 수행 방법.
  3. 제 1 항에 있어서,
    상기 기준 층의 초기 자화 방향은 상기 데이터 층의 자화 방향에 의해 결정되는 판독 동작 수행 방법.
  4. 청구항 4은(는) 설정등록료 납부시 포기되었습니다.
    제 3 항에 있어서,
    상기 초기 자화 방향은 상기 데이터 층의 자화 방향의 역방향인 판독 동작 수행 방법.
  5. 제 1 항에 있어서,
    상기 전압 변화의 발생 여부에 따라,
    상기 제 1 메모리 셀은 제 1 상태 및 제 2 상태 중 어느 하나의 자화 상태를 갖는 것으로 판단하는 단계를 더 포함하는 판독 동작 수행 방법.
  6. 제 5 항에 있어서,
    상기 제 1 메모리 셀이 상기 제 1 상태인 것으로 판단되는 경우,
    상기 제 1 메모리 셀에 제 1 논리 레벨이 저장된 것으로 판단하는 단계를 더 포함하는 판독 동작 수행 방법.
  7. 제 6 항에 있어서,
    상기 제 1 논리 레벨은 '0' 또는 '1'을 나타내는 판독 동작 수행 방법.
  8. 청구항 8은(는) 설정등록료 납부시 포기되었습니다.
    제 5 항에 있어서,
    상기 제 1 메모리 셀이 상기 제 2 상태인 것으로 판단되는 경우,
    상기 제 1 메모리 셀에 제 2 논리 레벨이 저장된 것으로 판단하는 단계를 더 포함하는 판독 동작 수행 방법.
  9. 청구항 9은(는) 설정등록료 납부시 포기되었습니다.
    제 8 항에 있어서,
    상기 제 2 논리 레벨은 '0' 또는 '1'을 나타내는 판독 동작 수행 방법.
  10. 제 1 항에 있어서,
    상기 기록 감지 전류의 인가에 의해 상기 기준 층이 기지의(a known) 자화 방향을 갖는 판독 동작 수행 방법.
  11. 제 1 메모리 셀 및 상기 제 1 메모리 셀과 직렬 연결된 제 2 메모리 셀을 포함하는 메모리 셀 스트링; 및
    상기 메모리 셀 스트링에 결합되고,
    기록 감지 전류가 상기 제 1 메모리 셀에 인가되기 이전의 한 시점인 제 1 시간에 상기 제 1 및 제 2 메모리 셀 사이의 노드에서 제 1 전압을 검출하고,
    상기 기록 감지 전류 인가 이후의 한 시점인 제 2 시간에 상기 노드에서 제 2 전압을 검출하고,
    상기 제 1 및 제 2 전압을 비교하고,
    상기 비교 결과에 의해, 상기 제 1 메모리 셀에 저장된 논리 레벨을 독출하는 감지 증폭기를 포함하되,
    상기 제 1 메모리 셀은 내부에 데이터 층 및 기준 층을 포함하고, 상기 기록 감지 전류는 상기 기준 층의 자화 방향을 가변할 수 있는 메모리 시스템.
  12. 제 11 항에 있어서,
    상기 메모리 셀 스트링의 두 단부 중 상기 제 1 메모리 셀로부터 더 가까운 거리에 위치한 제 1 단부에 연결되는 전압원;
    상기 메모리 셀 스트링의 두 단부 중 상기 제 1 메모리 셀로부터 더 먼 거리에 위치한 제 2 단부에 연결되는 접지원을 더 포함하는 메모리 시스템.
  13. 제 12 항에 있어서,
    상기 감지 증폭기와 연결되고, 상기 제 1 및 제 2 전압을 상기 감지 증폭기에 제공하는 제 1 비트 라인; 및
    상기 제 1 및 제 2 메모리 셀에 기록 전류를 공급하는 제 2 비트 라인을 더 포함하는 메모리 시스템.
  14. 청구항 14은(는) 설정등록료 납부시 포기되었습니다.
    제 13 항에 있어서,
    상기 제 1 및 제 2 전압을 상기 제 1 비트 라인에 제공하는 트랜지스터를 더 포함하는 메모리 시스템.
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