KR20030051193A - 레퍼런스셀 없이 데이터 판독을 실행하는 박막 자성체기억장치 - Google Patents

레퍼런스셀 없이 데이터 판독을 실행하는 박막 자성체기억장치 Download PDF

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KR20030051193A
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Abstract

고정밀의 데이터 판독을 실행하는 박막 자성체 기억장치를 제공한다. 데이터 판독시에 있어서, 데이터선은 데이터 판독전류 공급회로로부터 데이터 판독전류의 공급을 받아, 선택 메모리셀과 전기적으로 결합된다. 스위치회로는 제 1 내지 제 3의 노드 중의 1개씩을 차례로 데이터선과 접속한다. 제 1 내지 제 3 전압유지 커패시터에 의해 각각 유지된 제 1 내지 제 3 노드의 전압간의 비교에 따라, 선택 메모리셀의 기억 데이터를 나타내는 판독 데이터가 생성된다. 스위치회로에 의해, 제 1 노드에는 선택 메모리셀의 기억 데이터에 따른 데이터선 전압이 전달되고, 제 2 노드에는 선택 메모리셀이 "1" 데이터를 기억했을 때의 데이터선 전압이 전달되며, 제 3 노드에는 선택 메모리셀이 "0" 데이터를 기억했을 때의 데이터선 전압이 전달된다.

Description

레퍼런스셀 없이 데이터 판독을 실행하는 박막 자성체 기억장치{THIN FILM MAGNETIC MEMORY DEVICE CONDUCTING DATA READ OPERATION WITHOUT USING A REFERENCE CELL}
본 발명은, 박막 자성체 기억장치에 관한 것으로, 보다 특정적으로는, 자기터널접합(MTJ : Magnetic Tunnel Junction)을 갖는 메모리셀을 구비한 랜덤 액세스 메모리에 관한 것이다.
저소비전력으로 불휘발적인 데이터의 기억이 가능한 기억장치로서, MRAM(Magnetic Random Access Memory) 디바이스가 주목되어 있다. MRAM 디바이스는, 반도체 집적회로에 형성된 복수의 박막 자성체를 사용하여 불휘발적인 데이터기억을 행하고, 박막 자성체의 각각에 대하여 랜덤 액세스가 가능한 기억장치이다.
특히, 최근에는 자기터널접합(MTJ:Magnetic Tunnel Junction)을 이용한 박막 자성체를 메모리셀로서 사용함으로써, MRAM 디바이스의 성능이 비약적으로 진보하는 것이 발표되고 있다. 자기터널접합을 갖는 메모리셀을 구비한 MRAM 디바이스에 관해서는, "A 10ns Read and Write Non-Volatile Memory Array Using a Magnetic Tunnel Junction and FET Switch in each Cell", ISSCC Digest of Technical Papers, TA7.2, Feb. 2000. 및 "Nonvolatile RAM based on Magnetic TunnelJunction Elements", ISSCC Digest of Technical Papers, TA7.3, Feb. 2000. 등의 기술문헌에 개시되어 있다.
도 17은, 터널접합부를 갖는 메모리셀(이하, 간단히「MTJ 메모리셀」로도 칭한다)의 구성을 도시한 개략도이다.
도 17을 참조하여, MTJ 메모리셀은 자기적으로 기록된 기억 데이터의 데이터 레벨에 따라서 전기저항이 변화되는 터널자기저항소자 TMR와, 액세스 트랜지스터 ATR를 포함한다. 액세스 트랜지스터 ATR는, 라이트비트선 WBL 및 리드비트선 RBL의 사이에 터널자기저항소자 TMR와 직렬로 접속된다. 대표적으로는, 액세스 트랜지스터 ATR로서, 반도체기판 상에 형성된 전계효과형 트랜지스터가 적용된다.
MTJ 메모리셀에 대해서는, 데이터 기록시에 다른 방향의 데이터 기록전류를 각각 흘리기 위한 라이트비트선 WBL 및 라이트 디짓선 WDL과, 데이터 판독을 지시하기 위한 워드선 WL과 데이터 판독전류의 공급을 받는 리드비트선 RBL이 설치된다. 데이터 판독시에는 액세스 트랜지스터 ATR의 턴온에 응답하여, 터널자기저항소자 TMR은 접지전압 GND로 설정된 라이트비트선 WBL과, 리드비트선 RBL의 사이에 전기적으로 결합된다.
도 18은, MTJ 메모리셀에 대한 데이터 기록동작을 설명하는 개념도이다.
도 18을 참조하여, 터널자기저항소자 TMR는 고정된 일정한 자화방향을 갖는 강자성체층(이하, 간단히 「고정자화층」으로도 칭한다) FL과, 외부에서의 인가자계에 따른 방향으로 자화되는 강자성체층(이하, 간단히 「자유자화층」으로도 칭한다) VL을 갖는다. 고정자화층 FL 및 자유자화층 VL의 사이에는 절연체막으로 형성되는 터널배리어(터널막) TB가 설치된다. 자유자화층 VL은, 기록된 기억 데이터의 레벨에 따라서 고정자화층 FL과 동일방향 또는 고정자화층 FL과 반대(반평행) 방향으로 자화된다. 이들 고정자화층 FL, 터널배리어 TB 및 자유자화층 VL에 의해 자기터널접합이 형성된다.
터널자기저항소자 TMR의 전기저항은, 고정자화층 FL 및 자유자화층 VL 각각의 자화방향의 상대관계에 따라서 변화된다. 구체적으로는, 터널자기저항소자 TMR의 전기저항은 고정자화층 FL의 자화방향과 자유자화층 VL의 자화방향이 평행인 경우에 최소값 Rmin이 되고, 양자의 자화방향이 반대(반평행)방향인 경우에 최대값 Rmax가 된다.
데이터 기록시에는, 워드선 WL이 비활성화되고, 액세스 트랜지스터 ATR는 턴오프된다. 이 상태에서, 자유자화층 VL을 자화하기 위한 데이터 기록전류는, 라이트비트선 WBL 및 라이트 디짓선 WDL의 각각에 있어, 기록 데이터의 레벨에 따른 방향으로 흐르게 된다.
도 19는, 데이터 기록에 있어서의 데이터 기록전류와 터널자기 저항소자의 자화방향과의 관계를 나타내는 개념도이다.
도 19를 참조하여, 횡축 H(EA)는 터널자기저항소자 TMR 내의 자유자화층 VL에 있어서, 자화용이축(EA: Easy Axis) 방향으로 인가되는 자계를 나타낸다. 한편, 종축 H(HA)은, 자유자화층 VL에서 자화곤란축(HA::Hard Axis) 방향으로 작용하는 자계를 나타낸다. 자계 H(EA) 및 H(HA)은 라이트비트선 WBL 및 라이트 디짓선 WDL을 각각 흐르는 전류에 의해 생기는 두 개의 자계의 한쪽씩에 각각 대응한다.
MTJ 메모리셀에서는, 고정자화층 FL의 고정된 자화방향은 자유자화층 VL의 자화용이축에 따르고 있고, 자유자화층 VL은, 기억 데이터의 레벨("1" 및 "0")에 따라, 자화용이축 방향을 따라서 고정자화층 FL과 평행 또는 반평행(반대) 방향으로 자화된다. MTJ 메모리셀은, 자유자화층 VL의 2가지 자화방향과 대응시켜, 1 비트의 데이터("1" 및 "0")를 기억할 수 있다.
자유자화층 VL의 자화방향은, 인가되는 자계 H(EA) 및 H(HA)의 합이, 도면 중에 표시되는 별 모양의(아스테로이드) 특성선 외측의 영역에 이르는 경우에만 새로 재기록할 수 있다. 즉, 인가된 데이터 기록자계가 아스테로이드 특성선 내측의 영역에 해당하는 강도인 경우에는, 자유자화층 VL의 자화방향은 변화하지 않는다.
아스테로이드 특성선에 표시되는 바와 같이, 자유자화층 VL에 대하여 자화곤란축 방향의 자계를 인가함으로써, 자화용이축에 따른 자화방향을 변화시키는 데 필요한 자화 임계값을 하강시킬 수 있다.
도 19에 나타낸 예와 같이, 데이터 기록시의 동작점을 설계한 경우에는, 데이터 기록대상인 MTJ 메모리셀에 있어서, 자화용이축 방향의 데이터 기록자계는 그 강도가 HWR이 되도록 설계된다. 즉, 이 데이터 기록자계 HWR를 얻을 수 있도록, 라이트비트선 WBL 또는 라이트 디짓선 WDL을 흐르는 데이터 기록전류의 값이 설계된다. 일반적으로, 데이터 기록자계 HWR은 자화방향의 전환에 필요한 스위칭 자계 HSW와, 마진분 ΔH와의 합으로 표시된다. 즉, HWR= HSW+ΔH로 표시된다.
MTJ 메모리셀의 기억 데이터, 즉 터널자기저항소자 TMR의 자화방향을 재기록하기 위해서는, 라이트 디짓선 WDL과 라이트비트선 WBL과의 양쪽에 소정레벨 이상의 데이터 기록전류를 흐르게 할 필요가 있다. 이것에 의해, 터널자기저항소자 TMR 중의 자유자화층 VL은, 자화용이축(EA)에 따른 데이터 기록자계의 방향에 따라, 고정자화층 FL과 평행 또는 반대방향으로 자화된다. 터널자기저항소자 TMR에 일단 기록된 자화방향, 즉 MTJ 메모리셀의 기억 데이터는, 새로운 데이터 기록이 실행되기까지의 사이에 불휘발적으로 유지된다.
도 20은, MTJ 메모리셀로부터의 데이터 판독을 설명하는 개념도이다. 도 20을 참조하여, 데이터 판독시에는 액세스 트랜지스터 ATR는 워드선 WL의 활성화에 응답하여 턴온한다. 또한, 라이트비트선 WBL은 접지전압 GND로 설정된다. 이에 따라, 터널자기저항소자 TMR는, 접지전압 GND에서 풀다운된 상태에서 리드비트선 RBL과 전기적으로 결합된다.
이 상태에서, 리드비트선 RBL을 소정전압으로 풀업하면, 리드비트선 RBL 및 터널자기저항소자 TMR를 포함하는 전류경로를, 터널자기저항소자 TMR의 전기저항에 따른, 즉 MTJ 메모리셀 기억 데이터의 레벨에 따른 메모리셀전류 Icel1이 통과한다. 예를 들면, 이 메모리셀전류 Icel1를 소정의 기준전류와 비교하는 것에 의해, MTJ 메모리셀로부터 기억 데이터를 판독할 수 있다.
이와 같이 터널자기저항소자 TMR는, 인가되는 데이터 기록자계에 의해 재기록이 가능한 자화방향에 따라 그 전기저항이 변화되기 때문에, 터널자기저항소자 TMR의 전기저항 Rmax 및 Rmin과, 기억 데이터의 레벨("1" 및 "0")을 각각 대응시킴으로써, 불휘발적인 데이터기억을 실행할 수 있다.
이와 같이, MRAM 디바이스에서는, 터널자기저항소자 TMR에서의 기억 데이터 레벨의 차이에 대응하는 접합저항의 차이(ΔR= Rmax-Rmin)를 이용하여 데이터 기억이 실행된다.
일반적으로는, 데이터 기억을 실행하기 위한 정규의 MTJ 메모리셀과는 별도로, 메모리셀전류 Icel1과 비교되는 기준전류를 생성하기 위한 레퍼런스셀이 설치된다. 레퍼런스셀에 의해서 생성되는 기준전류는, MTJ 메모리셀 2종류의 전기저항 Rmax 및 Rmin에 각각 대응하는 2종류의 메모리셀 전류 Icel1의 중간값이 되도록 설계된다. 기본적으로, 이들 레퍼런스셀은 정규 MTJ 메모리셀과 동일하게 설계 및 제작된다. 즉, 레퍼런스셀도, 자기터널 접합부를 갖는 터널자기저항소자 TMR를 포함한다.
그러나, 터널자기저항소자 TMR의 통과전류는 터널막으로서 사용되는 절연막의 막두께에 큰 영향을 받는다. 따라서, 정규 MTJ 메모리셀 및 레퍼런스 사이에서 터널막 두께실 적에 차이가 생기면, 전술한 바와 같은 미소전류차를 검지가능한 레벨로 기준전류를 설정하는 것이 곤란해져서, 데이터 판독정밀도가 저하될 우려가 있다.
특히, 일반적인 MTJ 메모리셀에서는, 기억 데이터 레벨에 따라 생기는 저항차 ΔR는 그다지 커지지는 않는다. 대표적으로는, 전기저항 Rmin은 Rmax의 수십% 정도로 멈춰 있다. 이 때문에, 기억 데이터 레벨에 따른 메모리셀 전류 Icel1의 변화도 그다지 크지 않아, 마이크로 암페어(μA:10-6A) 오더에 멈춘다. 따라서, 정규의 MTJ 메모리셀 및 레퍼런스에서의 터널막 두께 제조공정을 고정밀도화할 필요가 있다.
그러나, 제조 프로세스에서의 터널막 두께 정밀도를 엄격화하면, 제조수율의 저하 등에 의한 제조비용의 상승이 염려된다. 이러한 배경에서 MRAM 디바이스에 있어서, MTJ 메모리셀에서의 전술한 저항차 ΔR에 근거한 데이터 판독을, 제조공정의 엄격화를 초래하지 않고 고정밀도로 실행하기 위한 구성이 요구된다.
본 발명의 목적은 레퍼런스셀을 이용하지 않고 고정밀도의 데이터 판독을 실행하는 박막 자성체 기억장치의 구성을 제공하는 것이다.
도 1은 본 발명의 실시예에 따른 MRAM 디바이스(1)의 전체 구성을 나타낸 개략블록도이다.
도 2는 메모리 어레이(10)에 대하여 데이터 판독동작 및 데이터 기록동작을 실행하기 위한 판독/기록 제어회로의 실시예 1에 따른 구성을 나타낸 회로도이다.
도 3은 실시예 1에 따른 1회의 데이터 판독동작을 설명하는 흐름도이다.
도 4는 초기 데이터 판독 동작시에 있어서의 판독/기록 제어회로의 동작을 설명하는 회로도이다.
도 5는 소정 기록동작 1에 있어서의 판독/기록 제어회로의 동작을 설명하는 회로도이다.
도 6은 소정 판독동작 1에 있어서의 판독/기록 제어회로의 동작을 설명하는 회로도이다.
도 7은 소정 기록동작 2에 있어서의 판독/기록 제어회로의 동작을 설명하는 회로도이다.
도 8은 소정 판독동작 2에 있어서의 판독/기록 제어회로의 동작을 설명하는 회로도이다.
도 9는 데이터 재기록 동작에 있어서의 판독/기록 제어회로의 동작을 설명하는 회로도이다.
도 10은 실시예 1에 따른 데이터 판독동작을 설명하는 동작파형도이다.
도 11은 실시예 1의 변형예에 따른 1회의 데이터 판독동작을 설명하는 흐름도이다.
도 12는 실시예 2에 따른 데이터 판독동작의 원리를 설명하기 위한 개념도이다.
도 13은 도 12에 나타낸 각 상태에 있어서의 터널자기저항소자의 자화방향을 설명하는 개념도이다.
도 14는 실시예 2에 따른 판독/기록 제어회로의 구성을 나타낸 회로도이다.
도 15는 실시예 2에 따른 데이터 판독동작을 설명하는 동작파형도이다.
도 16은 실시예 2의 변형예에 따른 판독/기록 제어회로의 구성을 나타낸 회로도이다.
도 17은 MTJ 메모리셀의 구성을 나타낸 개략도이다.
도 18은 MTJ 메모리셀에 대한 데이터 기록동작을 설명하는 개념도이다.
도 19는 데이터 기록에 있어서의 데이터 기록전류와 터널자기저항소자의 자화방향의 관계를 나타낸 개념도이다.
도 20은 MTJ 메모리셀로부터의 데이터 판독을 설명하는 개념도이다.
* 도면의 주요부분에 대한 부호의 설명 *
1: MRAM 디바이스5: 콘트롤회로
10: 메모리 어레이20, 21: 행 선택회로
30, 35: 판독/기록 제어회로80: 행 드라이버
100, 200, 300: 데이터 판독회로105: 데이터 판독전류 공급회로
110, 160, 210: 스위치회로
111, 112, 113, 211, 212, 325: 전압유지 커패시터
120, 125, 130, 220, 230, 310, 330: 센스앰프
140, 240, 340: 래치회로150: 라이트 드라이버 제어회로
170: 출력 버퍼175: 입력버퍼
320: 부귀환 스위치ATR: 액세스 트랜지스터
BL: 비트선CA: 칼럼 어드레스
DIN: 입력 데이터DIO: 데이터선
DOUT: 출력 데이터FL: 고정자화층
GND: 접지전압
Ip: 데이터 기록전류(바이어스 전류)
Is: 데이터 판독전류MC, MTJ: 메모리셀
RA: 로우 어드레스RCSL: 리드칼럼 선택선
RD: 판독 데이터Rcel, Rmax, Rmin: 메모리셀 저항
SL: 소스선TMR: 터널자기저항소자
VL: 자유자화층Vcc: 전원전압
WDL: 라이트 디짓선WDTa, WDTb: 기록제어신호
WDVa, WDVb: 라이트 드라이버WL: 워드선
본 발명을 요약하면, 박막 자성체 기억장치에 있어서, 복수의 메모리셀과 데이터선과 판독전류 공급회로와 데이터 판독회로를 포함한다.
각 메모리셀은 제 1 및 제 2 레벨 중 어느 1개를 갖는 기억 데이터를 기록해서, 기억 데이터에 따른 방향으로 자화되고, 자화방향에 따른 전기저항을 갖는다. 데이터선은 데이터 판독 동작시에 복수의 메모리셀 중 데이터 판독 대상으로 선택된 선택 메모리셀과 전기적으로 결합되는 기간을 갖는다. 판독전류 공급회로는 선택 메모리셀의 전기저항에 따른 전압을 데이터선에 생기게 한다. 데이터 판독회로는 선택 메모리셀이 데이터 판독동작전과 동일한 자화방향을 갖는 제 1 상태에서의 선택 메모리셀과 전기적으로 결합된 데이터선의 전압과, 선택 메모리셀에 대해서소정의 전계가 작용한 이후의 제 2 상태에 있어서, 선택 메모리셀과 전기적으로 결합된 데이터선의 전압에 따라서, 선택 메모리셀의 기억 데이터에 따른 판독 데이터를 생성한다.
이와 같은 박막 자성체 기억장치는, 레퍼런스셀을 이용하지 않고 선택 메모리셀에 대한 액세스만으로, 즉, 동일 메모리셀 및 데이터선 등이 포함되는 동일한 데이터 판독경로에 의해 얻어진 전압간의 비교에 근거하여 데이터 판독을 실행할 수 있다. 따라서, 데이터 판독경로를 구성하는 각 회로에서의 제조변동에 기인하는 오프셋 등의 영향을 회피하여, 데이터 판독동작을 고정밀도화 할 수 있다.
바람직하게는, 박막 자성체 기억장치는 복수의 메모리셀 중의 1개에 대해 기억 데이터를 기록하기 위한 기록제어회로를 더 포함한다. 선택 메모리셀을 1회의 데이터 판독동작에 있어서, 제 1 상태 후에, 기록제어회로에 의해 소정레벨의 기억 데이터를 기록해서 제 2 상태로 변화한다. 기록제어회로는, 1회의 데이터 판독동작에서 생성된 판독 데이터와 동일한 레벨의 기억 데이터를 선택 메모리셀에 재기록한다.
이와 같은 박막 자성체 기억장치는, 1회의 데이터 판독동작 내에, 선택 메모리셀에 대한 데이터 판독을 소정레벨의 데이터 기록전 및 기록후의 각각에 실행하고, 양자의 비교에 근거하여 레퍼런스셀을 이용하지 않고 데이터 판독을 실행할 수 있다. 더구나, 1회 데이터 판독동작 내에서, 판독 데이터를 선택 메모리셀에 재기록하기 때문에, 선택 메모리셀의 상태를 데이터 판독 동작전의 상태로 복귀할 수 있다.
또한 바람직하게는, 기록제어회로는 재기록 실행전에 있어서 선택 메모리셀의 기억 데이터와, 생성된 판독 데이터의 레벨이 동일한 경우에는, 재기록을 중지한다.
그 결과, 불필요한 재기록 동작을 생략해서 데이터 판독동작시의 소비전류를 절감하는 것이 가능해진다.
또한 바람직하게는, 1회의 데이터 판독동작은 제 1 상태의 선택 메모리셀과 전기적으로 결합된 데이터선의 전압을 얻기 위한 초기 판독동작과, 선택 메모리셀에 대해서 소정레벨의 데이터를 기록하는 제 1 소정 기록동작과, 제 1 소정 동작 기록후에 초기 판독동작 및 제 1 소정 판독동작에서 각각 얻어진 데이터선의 전압에 근거하여 판독 데이터를 확정하는 판독 데이터 확정동작과, 판독 데이터 확정동작 후에 확정된 판독 데이터와 동일한 레벨의 기억 데이터를 선택 메모리셀에 재기록하는 재기록 동작을 포함한다.
이와 같은 박막 자성체 기억장치는, 1회의 데이터 판독동작 내에, 선택 메모리셀에 대한 데이터 판독을 소정레벨의 데이터 기록전 및 기록후의 각각에 실행하고, 양자의 비교에 근거하여 레퍼런스셀을 이용하지 않고 데이터 판독을 실행할 수 있다. 더구나, 1회의 데이터 판독동작 내에서, 판독 데이터를 선택 메모리셀에 재기록하기 때문에, 선택 메모리셀의 상태를 데이터 판독동작전의 상태로 복귀할 수 있다.
더욱 바람직한 것은, 각 메모리셀은, 기억 데이터에 따라서, 자화용이축 방향에 따른 방향으로 자화된다. 박막 자성체 기억장치는, 선택 메모리셀에 대해, 자화곤란축 방향에 따른 성분을 갖는 소정의 바이어스 자계를 인가하기 위한 바이어스 자계인가부를 더 포함한다. 선택 메모리셀은 바이어스 자계의 인가시에 있어서, 제 1 상태에서 제 2 상태로 변화한다.
이와 같은 박막 자성체 기억장치는, 선택 메모리셀에 대한 소정레벨의 데이터 기록을 수반하지 않아, 레퍼런스셀을 이용하지 않고 선택 메모리셀에 대한 액세스만으로 고정밀도의 데이터 판독을 실행할 수 있다. 따라서, 데이터 판독동작에 있어서 선택 메모리셀에 재기록동작이 불필요하기 때문에, 데이터 판독동작의 고속화를 꾀할 수가 있다.
또는, 더 바람직하게는, 데이터 판독회로는 선택 메모리셀과 전기적으로 결합된 데이터선의 전압과 제 1 노드의 전압차를 증폭하기 위한 센스앰프와, 제 1 노드의 전압을 유지하기 위한 전압유지부와, 제 1 상태에 있어서 센스앰프의 출력노드와 제 1 노드를 접속하는 동시에, 제 2 상태에 있어서, 센스앰프의 출력노드와 제 1 노드를 분리하는 스위치회로와, 제 2 상태에 있어서, 출력노드의 전압에 따라서 판독 데이터를 생성하는 판독 데이터 생성회로를 갖는다.
따라서, 센스앰프의 부귀환을 이용해서, 선택 메모리셀의 기억 데이터에 따른 데이터선 전압을 얻을 수가 있다. 그 결과, 센스앰프에서 생기는 오프셋을 억제해서 데이터 판독을 더욱 고정밀도화할 수 있다.
(실시예)
이하에서, 본 발명의 실시예에 대해 도면을 참조하여 상세히 설명한다.
(실시예 1)
도 1을 참조하여, 본 발명의 실시예에 따르는 MRAM 디바이스(1)는, 외부에서 제어신호 CMD 및 어드레스신호 ADD에 응답하여 랜덤액세스를 행하고, 데이터 판독 또는 데이터 기록대상으로 선택된 메모리셀(이하, 「선택 메모리셀」이라고도 칭한다)에 대하여, 입력 데이터 DIN의 기록 또는 출력 데이터 DOUT의 판독을 행한다.
MRAM 디바이스(1)는, 제어신호 CMD에 응답하여 MRAM 디바이스(1)의 전체 동작을 제어하는 콘트롤회로(5)와, 행렬 형태로 배치된 MTJ 메모리셀 MC을 포함하는 메모리 어레이(10)를 구비한다.
메모리 어레이(10)에서는, MTJ 메모리셀의 행에 각각 대응하여, 워드선 WL 및 라이트 디짓선 WDL이 배치되고, MTJ 메모리셀의 열에 각각 대응하여, 비트선 BL 및 소스선 SL이 배치된다. 도 1에서는, 대표적으로 표시되는 1개의 MTJ 메모리셀 MC과, 이것에 대응하는 워드선 WL, 라이트 디짓선 WDL, 비트선 BL 및 소스선 SL의 배치가 도시된다.
MRAM 디바이스(1)는, 어드레스신호 ADD에 의해서 표시되는 로우 어드레스 RA에 따른 행 선택을 실행하기 위한 행 선택회로(20, 21)와, 어드레스신호 ADD에 의해서 표시되는 칼럼어드레스 CA에 근거하여 메모리 어레이(10)에서의 열선택을 실행하기 위한 열 디코더(25)와, 판독/기록 제어회로(30, 35)를 더 구비한다.
판독/기록 제어회로(30, 35)는, 메모리 어레이(10)에 배치된 MTJ 메모리셀 MC에 대하여, 데이터 판독동작 및 데이터 기록동작을 실행하기 위한 회로군을 총괄적으로 표기한 것이다.
또한, 이하에서는 신호, 신호선 및 데이터 등의 2차적인 고전압상태(예를 들면, 전원전압 Vcc) 및 저전압상태(예를 들면, 접지전압 GND)를, 각각「H 레벨」및「L 레벨」이라고도 칭한다.
도 2를 참조하여, 메모리 어레이(10)에는, MTJ 메모리셀 MC이 행렬 형태로 배치된다. 이미 설명한 바와 같이, 메모리셀 행에 각각 대응하여 워드선 WL 및 라이트 디짓선 WDL이 배치되고, 메모리셀열에 각각 대응하여 비트선 BL 및 소스선 SL이 배치된다. MTJ 메모리셀 MC의 각각은 도 17에서 설명한 것과 같은 구성을 갖고, 대응하는 비트선 BL 및 소스선 SL의 사이에 직렬로 접속되는, 터널자기저항소자 TMR 및 액세스 트랜지스터 ATR를 포함한다.
터널자기저항소자 TMR는, 이미 설명한 바와 같이 자화방향에 따른 전기저항을 갖는다. 즉, 데이터 판독전에는 각 MTJ 메모리셀에서 터널자기저항소자 TMR는 H 레벨("1") 및 L 레벨("0:) 중 어느 1개의 데이터를 기억하기 위해, 소정방향을 따라서 자화되고, 그 전기저항은 Rmax 및 Rmin 중 어느 1개로 설정된다.
각 소스선 SL은, 접지전압 GND와 결합된다. 이것에 의해, 각 액세스 트랜지스터 ATR의 소스전압은 접지전압 GND로 고정된다. 이에 따라, 대응하는 워드선 WL이 H 레벨로 활성화되는 선택 행에 있어서, 터널자기저항소자 TMR는 접지전압 GND로 풀다운된 상태에서 비트선 BL과 접속된다.
다음에, 메모리 어레이(10)에 있어서의 행 선택을 실행하기 위한 행 선택회로(20, 21)의 회로구성에 대해 설명한다.
행 선택회로(20, 21)는, 메모리셀 행마다 배치된 행 드라이버(80)를 가진다.행 드라이버(80)는 대응하는 메모리셀 행의 디코드 결과를 나타내는 디코드신호 Rd에 따라서 대응하는 워드선 WL 및 라이트 디짓선 WDL의 활성화를 제어한다.
디코드신호 Rd는 도시하지 않은 디코드회로에 의해서 얻어지고, 대응하는 메모리셀 행이 선택된 경우에 H레벨(전원전압 Vcc)로 설정된다. 즉, 선택행에 대응하는 노드 Nd는 H 레벨(전원전압 Vcc)로 설정되고, 그 이외에서는 노드 Nd는 L 레벨(접지전압 GND)로 설정된다. 적어도 1회의 데이터 판독동작 및 1회의 데이터 기록동작 내에서, 각 메모리셀 행의 디코드신호 Rd는, 도시하지 않은 래치회로에 의해서 노드 Nd에 유지된다.
행 드라이버(80)는, 노드 Nd 및 라이트 디짓선 WDL의 일단측 사이에 설치되는 트랜지스터 스위치(82)와, 노드 Nd 및 워드선 WL의 일단측 사이에 설치된 트랜지스터 스위치(84)를 갖는다. 트랜지스터 스위치(82)의 게이트에는, MTJ 메모리셀에의 데이터 기록시에 H 레벨로 활성화되는 제어신호 WE가 주어진다. 트랜지스터 스위치(84)의 게이트에는 MTJ 메모리셀로부터의 데이터 판독시에 H 레벨로 활성화되는 제어신호 RE가 입력된다.
따라서, 각 행 드라이버(80)에 있어서, 데이터 기록시에는 트랜지스터 스위치(82)가 턴온하는 동시에, 트랜지스터 스위치(84)가 턴오프하고, 데이터 판독시에는 트랜지스터 스위치(84)가 턴온함과 동시에 트랜지스터 스위치(82)가 턴오프한다.
더구나, 각 메모리셀행에 대응하여, 데이터 기록시를 포함하는 데이터 판독시 이외에 있어서, 워드선 WL의 타단측을 접지전압 GND와 결합하기 위한 트랜지스터 스위치(90)와, 라이트 디짓선 WDL의 타단측을 접지전압 GND와 접속하기 위한 트랜지스터 스위치(92)가 배치된다. 트랜지스터 스위치(90, 92)는 각 메모리셀행에 있어서, 행 드라이버(80)와 메모리 어레이(10)를 끼고 반대측에 배치된다.
트랜지스터 스위치(90)는, 제어신호 RE의 반전신호 /RE를 게이트에 받아, 워드선 WL과 접지전압 GND 사이에 전기적으로 결합된다. 트랜지스터 스위치(92)는, 전원전압 Vcc과 결합된 게이트를 갖고 라이트 디짓선 WDL과 접지전압 GND 사이에 전기적으로 결합된다. 도 2의 구성예에서는, 트랜지스터 스위치(82, 84, 90, 92)의 각각은 N채널 MOS 트랜지스터로 구성된다.
데이터 기록시에서는, 트랜지스터 스위치(82)는 제어신호 WE에 응답하여 턴온하고, 노드 Nd의 전압, 즉 대응하는 메모리셀행의 디코드신호 Rd에 근거하여, 대응하는 라이트 디짓선 WDL을 활성화한다. 활성화된 라이트 디짓선 WDL은 H 레벨(전원전압 Vcc)로 설정된 노드 Nd와 접속되기 때문에, 행 드라이버(80)로부터 온상태인 트랜지스터 스위치(92)를 향하는 방향으로 데이터 기록전류 Ip가 흐른다.
데이터 판독시에는, 트랜지스터 스위치(90)에 의해서 각 워드선 WL은 접지전압 GND과 분리된다. 또한, 트랜지스터 스위치(84)는 제어신호 RE에 응답하여 턴온하고, 노드 Nd의 전압, 즉 대응하는 메모리셀행의 디코드신호 Rd에 따라서 대응하는 워드선 WL을 활성화한다. 활성화된 워드선 WL은 H 레벨(전원전압 Vcc)로 설정된 노드 Nd와 접속된다. 이에 응답하여, 선택행에 대응하는 액세스 트랜지스터 ATR이 턴온되고, 비트선 BL 및 소스선 SL 사이에 터널자기저항소자 TMR이 전기적으로 결합된다. 이렇게 해서, 메모리 어레이(10)에서의 행 선택동작이 실행된다.
동일한 구성은, 각 메모리셀행의 워드선 WL 및 라이트 디짓선 WDL에 대응하여 마찬가지로 설치된다. 이때, 도 2에 도시된 바와 같이 행 드라이버(80)는 각 메모리셀행마다 지그재그 형태로 배치된다. 즉, 행 드라이버(80)는 워드선 WL과 라이트 디짓선 WDL의 일단측 및 워드선 WL과 라이트 디짓선 WDL의 타단측에, 1행마다 교대로 배치된다. 이에 따라, 행 드라이버(80)를 작은 면적에서 효율적으로 배치할 수 있다.
판독/기록 제어회로(30)는, 다시, 라이트 드라이버 제어회로(150)와, 스위치회로(160)를 포함한다. 라이트 드라이버 제어회로(150)는 콘트롤회로(5)로부터의 동작지시에 응답하여, 노드 N4에 전달된 기록 데이터 WD 및 열디코더(25)로부터의 열 선택결과에 의해 메모리셀 열마다 기록제어신호 WDTa, WDTb를 설정한다. 나중에 상세히 설명하는 바와 같이, 라이트 드라이버 제어회로(150)는 데이터 기록동작시 이외에, 데이터 판독동작 내에서도, 소정의 타이밍으로 선택 메모리셀에 대한 데이터 기록을 실행한다.
스위치회로(160)는 노드 Nr 및 Nw의 한 쪽을 선택적으로 노드 N4와 접속한다. 통상의 데이터 기록동작시에는, 스위치회로(160)는 입력버퍼(175)로부터의 입력 데이터 DIN이 전달되는 노드 Nw를 노드 N4와 접속한다.
판독/기록 제어회로(30)는, 다시, 메모리셀열마다 배치된 라이트 드라이버 WDVb를 포함한다. 마찬가지로, 판독/기록 제어회로(35)는, 메모리셀열마다 설치된 라이트 드라이버 WDVa를 포함한다. 각 메모리셀 열에 있어서, 라이트 드라이버 WDVa는 대응하는 기록제어신호 WDTa에 따라, 대응하는 비트선 BL의 일단측을 전원전압 Vcc 및 접지전압 GND 중 어느 1개에서 구동한다. 마찬가지로, 라이트 드라이버 WDVb는, 대응하는 기록제어신호 WDTb에 따라서, 대응하는 비트선 BL의 타단측을 전원전압 Vcc 및 접지전압 GND 중 어느 1개로 구동한다.
데이터 기록시에 있어서는, 선택열에 대응하는 기록제어신호 WDTa 및 WDTb는, 기록 데이터 WD의 레벨에 따라서, H 레벨 및 L 레벨의 한쪽씩으로 설정된다. 예를 들면, H 레벨("1")의 데이터를 기록하는 경우에는, 라이트 드라이버 WDVa에서 WDVb로 향하는 방향으로 데이터 기록전류 +Iw를 흘리기 때문에, 기록제어신호 WDTa가 H 레벨로 설정되고, WDTb가 L 레벨로 설정된다. 이와 반대로, L 레벨("0")의 데이터를 기록하는 경우에는, 라이트 드라이버 WDVb에서 WDVa로 향하는 방향으로 데이터 기록전류 -Iw를 흘리기 때문에, 기록제어신호 WDTb가 H 레벨로 설정되고, WDTa는 L 레벨로 설정된다. 이하에 있어서는, 다른 방향의 데이터 기록전류 +Iw 및 -Iw를 총칭하여 데이터 기록전류 ±Iw라고도 표기한다.
비선택열에 있어서는, 기록제어신호 WDTa 및 WDTb의 각각은 L 레벨로 설정된다. 또한, 데이터 기록동작시 이외에도, 기록제어신호 WDTa 및 WDTb는 L 레벨로 설정된다.
대응하는 라이트 디짓선 WDL 및 비트선 BL의 양쪽에 데이터 기록전류 Ip 및 ±Iw가 각각 흐르는 터널자기저항소자 TMR에 있어서, 데이터 기록전류 ±Iw의 방향에 따른 데이터가 자기적으로 기록된다.
동일한 구성은, 각 메모리셀 열의 비트선 BL에 대응하여 마찬가지로 설치된다. 이때, 도 2의 구성에 있어서, 라이트 드라이버 WDVa 및 WDVb의 구동전압을, 접지전압 GND 및 전원전압 Vcc 이외의 전압으로 하는 것도 가능하다.
다음에, 메모리 어레이(10)에서의 데이터 판독동작에 관해서 설명한다.
판독/기록 제어회로(30)는, 다시, 선택 메모리셀의 전기저항에 따른 전압을 전달하기 위한 데이터선 DIO와, 데이터선 DIO 및 각 비트선 BL 사이에 설치된 판독 선택게이트 RSG를 포함한다. 판독 선택게이트 RSG를 형성하는 트랜지스터의 게이트에는 대응하는 메모리셀열의 선택상태를 나타내는 리드칼럼 선택선 RCSL이 결합된다. 각 리드칼럼 선택선 RCSL은 대응하는 메모리셀열이 선택된 경우에 H 레벨로 활성화된다. 동일한 구성은, 각 메모리셀열에 대응하여 설치된다. 즉, 데이터선 DIO는 메모리 어레이(10) 상의 비트선 BL에 의해 공유된다.
이러한 구성으로 하는 것에 의해, 선택 메모리셀은 데이터 판독시에 선택열의 비트선 BL 및 대응하는 판독 선택게이트 RSG를 통해 데이터선 DIO와 전기적으로 결합된다.
판독/기록 제어회로(30)는, 다시, 데이터 판독회로(100)와 데이터 판독 전류공급회로(105)를 더 포함한다.
데이터 판독 전류공급회로(105)는, 전원전압 Vcc 및 데이터선 DIO의 사이에 전기적으로 결합된 전류공급 트랜지스터(107)를 갖는다. 전류공급 트랜지스터(107)는 제어신호/RE(데이터 판독시에 L 레벨로 활성화)를 받는 P 채널 MOS 트랜지스터로 구성된다. 전류공급 트랜지스터(107)는 데이터 판독시에 데이터선 DIO을 전원전압 Vcc과 결합함으로써 데이터 판독전류 Is를 생기게 한다.
데이터 판독전류 Is는, 데이터선 DIO∼선택열의 판독 선택게이트 RSG∼선택열의 비트선 BL∼선택 메모리셀의 터널자기저항소자 TMR∼액세스 트랜지스터 ATR∼소스선 SL(접지전압 GND)의 경로를 통과한다. 이에 따라, 데이터선 DIO에는 선택 메모리셀의 전기저항에 따른 전압이 생긴다.
이때, 도 2에 있어서는, 가장 단순한 구성의 데이터 판독전류 공급회로의 예를 나타냈으나, 더욱 정밀하게 데이터 판독전류 Is를 공급하기 위해서, 예를 들면 데이터 판독전류 공급회로(105)를 커런트밀러 구성 등을 갖는 정전류 공급회로로 구성할 수도 있다.
데이터 판독회로(100)는, 다시, 스위치회로(110)와 전압유지 커패시터(111∼113)와, 센스앰프(120, 125, 130)와, 래치회로(140)를 포함한다.
스위치회로(110)는, 1회의 데이터 판독동작에 있어서, 노드 N1∼N3 중의 순서로 선택되는 1개씩을 데이터선 DIO와 접속한다. 전압유지 커패시터(111∼113)는, 노드 N1∼N3의 각각의 전압을 유지하기 위해 설치된다.
센스앰프(120)는, 노드 N1 및 N2의 전압차를 증폭하여 출력한다. 센스앰프(125)는 노드 N1 및 N3의 전압차를 증폭하여 출력한다. 센스앰프(139)는 센스앰프(120, 125)의 각각의 출력간의 전압차를 증폭하여 출력한다. 래치회로(140)는 소정타이밍에 있어서의 센스앰프(130)의 출력전압을 래치하여, 선택 메모리셀의 기억 데이터에 따른 레벨을 갖는 판독 데이터 RD를 노드 Nr에 출력한다.
노드 Nr에 출력된 판독 데이터 RD는, 출력버퍼(170)를 통해 데이터 출력단자(4a)로부터의 출력 데이터 DOUT로서 출력된다. 한편, 데이터 입력단자(4b)에의 입력 데이터 DIN은 입력버퍼(175)를 통해 노드 Nw에 전달된다.
이미 설명한 바와 같이, 통상의 데이터 기록동작시에는, 스위치회로(160)는 노드 Nw를 노드 N4와 접속한다. 한편, 데이터 판독동작시에는, 스위치회로(160)는 콘트롤회로(5)로부터의 지시에 따라 판독 데이터 RD를 선택 메모리셀에 다시 기록하기 위해, 노드 Nr와 노드 N4의 사이를 전기적으로 결합한다.
다음에, 이와 같이 구성된 판독/기록 제어회로에 의한 실시예 1에 따르는 데이터 판독동작에 관해 상세히 설명하기 시작한다.
다음에, 도 3의 플로우챠트를 이용하여, 실시예 1에 따르는 1회의 데이터 판독동작을 설명한다.
도 3을 참조하여, 실시예 1에 따른 구성에 있어서는, 1회의 데이터 판독동작이 시작되면(스텝 S100), 우선, 초기 데이터 판독동작으로서, 선택 메모리셀로부터의 기억 데이터의 판독이 실행된다. 즉, 초기 데이터 판독동작시에는, 선택 메모리셀의 자화방향은 데이터 판독동작전과 동일하다. 이 상태에서의 데이터선 DIO의 전압은, 노드 N1에 전달되어 유지된다(스텝 S110).
다음에, 소정기록 동작 1로서 선택 메모리셀에 소정레벨(예를 들면 "1")의 데이터가 기록된다. 즉, 선택 메모리셀은 소정레벨의 데이터를 기록하기 위한 데이터 기록 자계의 인가를 받는다(스텝 S120). 또한, 소정레벨의 데이터가 기록된 선택 메모리셀로부터의 데이터 판독이 소정 판독동작 1로서 실행된다. 이 상태에서의 데이터선 DIO의 전압은 노드 N2에 유지된다(스텝 S130).
다음에, 다시 소정기록 동작 2로서 선택 메모리셀에 대해 소정 기록동작 1과는 다른 레벨(예를 들면 "0")의 데이터가 기록된다. 즉, 선택 메모리셀은 이와 같은 레벨의 데이터를 기록하기 위한 데이터 기록 자계의 인가를 받는다(스텝 S140). 또한, 선택 메모리셀로부터의 소정 기록동작 2에서 기록된 기록 데이터("0")의 판독이 소정 판독동작 2로서 실행된다. 이 상태에서의 데이터선 DIO의 전압은 노드 N3에 유지된다(스텝 S150).
이와 같이, 초기 데이터 판독동작에서 소정 판독동작 2까지가 종료된 시점에서, 즉, 노드 N1∼N3의 각각이 데이터선 DIO와 접속된 후에 있어서, 노드 N1∼N3에는 기억 데이터에 대응하는 데이터선 전압, "1" 데이터에 대응하는 데이터선 전압 및 "0" 데이터에 대응하는 데이터선 전압이 각각 유지된다. 이 상태에서 노드 N1∼N3의 전압비교에 근거하여, 선택 메모리셀로부터의 기억 데이터를 나타내는 판독 데이터 RD가 확정된다(스텝 S160).
더구나, 판독 데이터 RD의 확정후에 있어서, 선택 메모리셀에 대하여 판독 데이터 RD의 재기록이 실행된다(스텝 S170). 이것에 의해, 판독동작 시퀀스 내에서 소정의 데이터 기록을 받은 선택 메모리셀에 대해서, 그 기억 데이터를 재현하여, 데이터 판독전의 상태를 재현할 수 있다.
도 4를 참조하여, 1회의 판독동작 내에서, 선택행에 대응하는 노드 Nd는 H 레벨로 유지되고 있다. 초기 데이터 판독동작시에는 제어신호 RE가 H레벨, 제어신호 WE가 L 레벨로 설정된다. 또한, 도면 중에 사선으로 표시된 MTJ 메모리셀이 액세스 대상이 되는 선택 메모리셀인 경우에는, 대응하는 워드선 WL 및 리드칼럼 선택선 RCSL이 H 레벨로 활성화된다. 이에 따라, 대응하는 판독 선택게이트 RSG 및선택 메모리셀의 액세스 트랜지스터 ATR이 턴온되어, 데이터 판독전류 Is가 선택 메모리셀의 터널자기저항소자 TMR를 통과한다.
이것에 의해, 데이터선 DIO에는 선택 메모리셀의 기억 데이터에 따른 전압이 발생한다. 스위치회로(110)는, 초기 데이터 판독동작시에는, 데이터선 DIO을 노드 N1과 접속한다. 노드 N1의 전압은, 전압유지 커패시터(111)에 의해서 유지된다. 따라서, 도 3 중의 스텝 S110에 대응하는 초기 데이터 판독동작시에는, 선택 메모리셀의 기억 데이터에 따른 데이터선 전압이 노드 N1에 전달되어 유지된다.
도 5를 참조하여, 소정 기록동작 1에 있어서는, 제어신호 RE가 L 레벨, 제어신호 WE가 H 레벨로 설정된다. 또한, 각 리드칼럼 선택선 RCSL이 L 레벨로 비활성화되고, 각 메모리셀 열에서 판독 선택게이트 RSG가 오프된다. 이것에 의해, 각 비트선 BL은 데이터선 DIO와 분리된다. 또한, 스위치회로(110)는, 데이터선 DIO를 노드 N1∼N3 중의 어느 것과도 접속하지 않는다. 라이트 드라이버 제어회로(150)에 대해서는, 콘트롤회로(5)로부터 "1" 데이터를 기록하기 위한 동작지시가 발생된다.
따라서, 선택행의 라이트 디짓선 WDL이 활성화되어 데이터 기록전류 Ip가 흐르게 된다. 또한, 선택열의 비트선에 있어서는, 소정 데이터("1")를 기록하기 위한 데이터 기록전류 +Iw가, 라이트 드라이버 WDVa에서 WDVb로 향하는 방향으로 선택열의 비트선 상을 흐른다.
즉, 라이트 드라이버 제어회로(150)는, 콘트롤회로(5)로부터의 기록지시에 응답하여, 선택열의 기록제어신호 WDTa를 H 레벨로, WDTb를 L 레벨로 설정한다. 이때, 다른 메모리셀 열에 대응하는 기록제어신호 WDTa 및 WDTb는 어느것이나 L 레벨로 설정된다. 이것에 의해, 선택 메모리셀에 대해서는, 소정레벨의 데이터("1")가 강제적으로 기록된다.
도 6을 참조하여, 소정 판독동작 1에 있어서는, 제어신호 RE가 H 레벨, 제어신호 WE가 L 레벨로 설정된다. 또한, 선택 메모리셀로부터의 데이터 판독을 다시 실행하기 위해, 대응하는 워드선 WL 및 리드칼럼 선택선 RCSL이 H 레벨로 활성화된다. 또한, 스위치회로(110)는 데이터선 DIO를 노드 N2과 접속한다. 노드 N2의 전압은, 전압유지 커패시터(112)에 의해서 유지된다.
따라서, 도 3 중의 스텝 S130에 대응하는 소정 판독동작 1에서는, 선택 메모리셀로부터 "1" 데이터를 판독하였을 때의 데이터선 전압이 노드 N2에 전달되어 유지된다.
도 7을 참조하여, 소정 기록동작 2에 있어서는, 소정 기록동작 1 때와 마찬가지로 제어신호 RE가 L레벨, 제어신호 WE가 H 레벨로 설정되는 동시에, 각 비트선 BL은 데이터선 DIO와 분리된다. 또한, 스위치회로(110)는 데이터선 DIO을 노드 N1∼N3 중의 어느 것과도 접속하지 않는다. 라이트 드라이버 제어회로(150)에 대해서는, 콘트롤회로(5)로부터 "0" 데이터를 기록하기 위한 동작지시가 발생된다.
따라서, 대응하는 라이트 디짓선 WDL이 활성화되어 데이터 기록전류 Ip가 흐른다. 또한, 선택열의 비트선에서는, 이러한 데이터("0")를 기록하기 위한 데이터 기록전류 -Iw가, 라이트 드라이버 WDVb에서 WDVa에 향하는 방향으로 선택열의 비트선 상을 흐른다.
즉, 라이트 드라이버 제어회로(150)는 콘트롤회로(5)로부터의 기록지시에 응답하여, 선택열의 기록제어신호 WDTa를 L 레벨로, WDTb를 H 레벨로 설정한다. 이때, 다른 메모리셀 열에 대응하는 기록제어신호 WDTa 및 WDTb는 어느 것이나 L 레벨로 설정된다. 이에 따라, 선택 메모리셀에 대해서는, 소정 기록동작 1과는 다른 레벨의 데이터("0")가 강제적으로 기록된다.
도 8을 참조하여, 소정 판독동작 2에 있어서도, 제어신호 RE가 H 레벨, 제어신호 WE가 L 레벨로 설정된다. 또한, 선택 메모리셀로부터의 데이터 판독을 다시 실행하기 위해서, 대응하는 워드선 WL 및 리드칼럼 선택선 RCSL이 H 레벨로 활성화된다. 또한, 스위치회로(110)는, 데이터선 DIO를 노드 N3과 접속한다. 노드 N3의 전압은, 전압유지 커패시터(113)에 의해서 유지된다.
따라서, 도 3 중의 스텝 S150에 대응하는 소정 판독동작 2에서는, 선택 메모리셀로부터 "0" 데이터를 판독하였을 때의 데이터선 전압이, 노드 N3에 전달되어 유지된다.
이것에 의해, 소정 판독동작 2의 종료시에, 전압유지 커패시터(111∼113)에 의해, 노드 N1에는 선택 메모리셀의 기억 데이터에 대응한 전압이 유지되고, 노드 N2에는 선택 메모리셀로부터 "1" 데이터를 판독하였을 때의 데이터선 전압이 유지되며, 노드 N3에는 선택 메모리셀로부터 "0" 데이터를 판독하였을 때의 데이터선 전압이 유지된다.
따라서, 센스앰프 120 및 125 중 어느 한쪽에 있어서, 2개의 입력전압이 같은 레벨이 되기 때문에, 그 출력이 거의 증폭되지 않는다. 한편, 다른 쪽의 센스앰프에 있어서는, 그것의 출력전압은 크게 진폭한다. 구체적으로는, 선택 메모리셀의기억 데이터가 "1"인 경우에는, 센스앰프(120)의 출력이 거의 증폭되지 않은 한편으로, 센스앰프(125)의 출력은 풀 진폭까지 증폭된다. 이와 반대로, 선택 메모리셀의 기억 데이터가 "0"이었을 경우에는, 센스앰프(125)의 출력이 거의 증폭되지 않은 한편, 센스앰프(120)의 출력은 풀 진폭까지 증폭된다.
2단째의 센스앰프(130)는, 1단째의 센스앰프 120 및 125로부터의 출력전압의 비교에 따라서, 선택 메모리셀의 기억 데이터에 따른 전압을 생성한다. 센스앰프(130)의 출력은, 도 3 중의 스텝 S160에 나타낸 판독 데이터 확정동작에 대응하는 타이밍으로 래치회로(140)에 유지된다. 래치회로(140)는 유지전압에 따른 판독 데이터 RD를 노드 Nr에 생성한다.
도 9를 참조하여, 데이터 재기록 동작시에 있어서는, 판독 데이터 RD가 선택 메모리셀에 대하여 재기록된다. 즉, 스위치회로(160)는, 노드 Nr과 N4의 사이를 접속한다. 또한, 라이트 드라이버 제어회로(150)에 대해서는, 콘트롤회로(5)로부터 재기록동작을 실시하기 위한 동작지시가 발생한다.
따라서, 라이트 드라이버 제어회로(150)는, 선택열의 비트선 BL에서 판독 데이터 RD의 레벨에 따른 방향의 데이터 기록전류 +Iw 또는 -Iw를 생기게 하도록, 대응하는 기록제어신호 WDTa 및 WDTb의 레벨을 설정한다. 마찬가지로, 제어신호 WE도 온되어 선택행의 라이트 디짓선 WDL에 데이터 기록전류 Ip가 흐른다.
이것에 의해, 데이터 판독동작전에서의 선택 메모리셀 기억 데이터에 대응하는 판독 데이터 RD가 선택 메모리셀에 재기록되기 때문에, 선택 메모리셀의 상태는 데이터 판독동작 전의 상태로 복귀한다.
다음에, 도 10을 이용하여, 실시예 1에 따르는 데이터 판독동작을 설명한다.
도 10을 참조하여, 도 3에 나타낸 1회의 데이터 판독동작을 구성하는 각 동작은, 예를 들면 클록신호 CLK에 동기하여 실행시킬 수 있다.
즉, 클록신호 CLK의 활성화 엣지인 시각 t0에 있어서, 칩 셀렉트 신호 CS 및 리드명령 RC이 들어오면, 초기 데이터 판독동작이 실행된다. 초기 데이터 판독동작에 있어서는, 선택행의 워드선 WL이 활성화되는 동시에, 선택열의 비트선 BL에는 데이터 판독전류 Is가 공급된다. 데이터 판독전류 Is에 의해서 데이터선 DIO에 생긴 전압, 즉, 선택 메모리셀로부터 기억 데이터를 판독하였을 때의 데이터선 전압은, 노드 N1에 전달되어 유지된다.
다음의 클록 활성화 엣지에 대응하는 시간 t1로부터, 소정 기록동작 1이 실행된다. 이것에 대응하여, 선택행의 라이트 디짓선 WDL에 데이터 기록전류 Ip가 흐르게 되고, 선택열의 비트선 BL에는 데이터 기록전류 +Iw가 흐르게 되어, 선택 메모리셀에 대하여 소정레벨의 데이터("1")가 강제적으로 기록된다.
더구나, 다음의 클록 활성화 엣지인 시간 t2로부터는 소정 판독동작 1이 실행된다. 즉, 선택행의 워드선 WL이 활성화된 상태에서, 선택열의 비트선 BL에 대하여 데이터 판독전류 Is가 공급된다. 데이터 판독전류 Is에 의해 데이터선 DIO에 생긴 전압, 즉, 선택 메모리셀로부터 "1" 데이터를 판독하였을 때의 데이터선 전압은, 노드 N2에 전달되어 유지된다.
다음의 클록 활성화 엣지인 시간 t3로부터는 소정 기록동작 2가 실행된다. 이에 따라, 선택행의 라이트 디짓선 WDL에 데이터 기록전류 Ip가 흐르게 되고, 선택열의 비트선 BL에는 데이터 기록전류 -Iw가 흐르게 되어, 선택 메모리셀에 대하여 소정 기록동작 1과는 다른 레벨의 데이터("0")가 강제적으로 기록된다.
더구나, 다음의 클록 활성화 엣지인 시간 t4로부터는 소정 판독동작 2가 실행된다. 즉, 선택행의 워드선 WL이 활성화된 상태에서, 선택열의 비트선 BL에 대하여 데이터 판독전류 Is가 공급된다. 선택 메모리셀로부터 "0" 데이터를 판독하였을 때의 데이터선 전압은, 노드 N3에 전달되어 유지된다.
소정 판독동작 2의 실행에 의해서, 노드 N1∼N3에 있어서, 선택 메모리셀의 기억 데이터, 데이터 "1" 및 데이터 "0"에 각각 대응하는 전압이 유지된다. 따라서, 노드 N1∼N3의 전압에 따라 판독 데이터 RD를 생성할 수 있다.
더구나, 다음의 클록 활성화 엣지에 해당하는 시간 t5로부터, 판독 데이터 RD에 따른 출력 데이터 DOUT가 데이터 출력단자(4a)로부터 출력된다. 이것과 병렬하여, 선택 메모리셀에 대한 데이터 재기록동작이 실행된다. 즉, 선택행의 라이트 디짓선 WDL에 데이터 기록전류 Ip가 흐르게 되고, 선택열의 비트선 BL에는 판독 데이터 RD의 레벨에 따라서, 데이터 기록전류 +Iw 또는 -Iw가 흐르게 된다. 이에 따라, 선택 메모리셀에 대하여, 판독 데이터 RD와 동일한 레벨의 데이터가 기록되어, 선택 메모리셀은, 데이터 판독동작 전과 같은 상태로 복귀한다.
이때, 도 2에 도시된 1 비트의 데이터 판독 및 데이터 기록을 실행하기 위한 구성을 1개의 블록으로 해서, MRAM 디바이스를 복수의 블록으로 구성할 수도 있다. 도 10에는, 이러한 구성에서의 데이터 판독동작이 합쳐서 표시된다.
복수의 블록을 갖는 MRAM 디바이스에 있어서는, 각 블록에 대하여 도 3에 나타낸 플로우로 구성되는 데이터 판독동작이 병렬로 실행된다. 즉, 도 2와 같은 구성을 갖는 다른 블록에 있어서도 동일한 데이터 판독동작이 실행되고, 시간 t4에 있어서 각 블록에서 선택 메모리셀로부터의 판독 데이터 RD가 생성된다.
이러한 구성에서는, 예를 들면, 다음의 클록 활성화 엣지에 상당하는 시간 t5로부터, 복수 블록의 각각으로부터의 판독 데이터 RD를, 버스트적으로 출력 데이터 DOUT로서 출력할 수 있다. 도 10에 있어서는, 시간 t5에 있어서는, 1개의 블록으로부터의 판독 데이터 RD에 대응하여 "0" 출력 데이터 DOUT로서 출력되고, 다음의 클록 활성화 엣지인 시간 t6에서는 다른 1개의 블록에서의 판독 데이터 RD에 대응하여 "1" 출력 데이터 DOUT로서 출력되는 동작예가 표시된다.
또한, 도 10에 있어서는, 클록신호 CLK의 활성화 엣지에 각각 응답하여, 1회의 데이터 판독동작을 구성하는 각 동작을 실행하는 구성을 나타냈지만, 본 발명의 적용은 이러한 동작에 한정되는 것은 아니다. 즉, 클록신호 CLK에 응답하여, 내부에서 다시 타이밍 제어신호를 생성하고, 이 타이밍 제어신호에 응답하여 클록신호 CLK의 1 클록사이클 내에서, 도 3에 나타낸 1회의 데이터 판독동작을 실행하는 구성으로 해도 된다. 이러한, 1회의 데이터 판독동작에 필요한 클록 사이클수(클록신호 CLK)에 관해서는, 1회의 데이터 판독동작의 소요시간과, 동작클록인 클록신호 CLK의 주파수와의 관계에 따라 적당히 정할 수 있다.
이와 같이, 실시예 1에 따르는 구성에 의하면, 선택 메모리셀에 대한 데이터 판독동작에 있어서, 레퍼런스셀을 사용하지 않고 선택 메모리셀에 대한 액세스만으로 데이터 판독을 실행할 수 있다. 즉, 동일한 메모리셀, 동일한 비트선, 동일한데이터선 및 동일한 센스앰프 등이 포함되는 동일한 데이터 판독경로에 의해 실행되는 전압비교에 근거하여 판독 데이터가 생성된다. 레퍼런스셀이 불필요하기 때문에 각 MTJ 메모리셀에 데이터 기억을 실행시켜 모든 MTJ 메모리셀을 유효비트로서 사용할 수 있다.
따라서, 데이터 판독경로를 구성하는 각 회로에서의 제조변동에 기인하는 오프셋 등의 영향을 회피하여, 데이터 판독동작을 고정밀도화할 수 있다. 즉, 선택 메모리셀로부터의 데이터 판독을, 레퍼런스셀 등의 다른 메모리셀이나 이것에 부수되는 데이터 판독회로계와의 비교에 근거하여 실행하는 것보다도, 제조변동 등의 영향을 배제하여 고정밀도의 데이터 판독을 실행하는 것이 가능해진다.
(실시예 1의 변형예)
도 11을 참조하여, 실시예 1의 변형예에 따르는 데이터 판독동작에서는, 도 3에 나타낸 흐름도와 비교하여 판독 데이터를 확정하는 스텝 S160과, 데이터 재기록동작을 실행하는 스텝 S170의 사이에 데이터 재기록동작이 필요한지 불필요한지를 판정하는 스텝 S165가 더 구비되는 점에서 다르다.
스텝 S165에서는, 스텝 S160에서 확정된 판독 데이터 RD가 소정 기록동작 2에서 기록된 데이터("0")와 동일한지의 여부가 판정된다. 양자의 레벨이 동일한 경우에는 데이터 재기록동작의 실행전에 있어, 선택 메모리셀의 기억 데이터가 후속의 스텝 S170에서 재기록하고자 하는 데이터(판독 데이터 RD)와 이미 같은 레벨이기 때문에, 데이터 재기록동작을 실행할 필요가 없다.
이와 같이, 데이터 재기록동작의 실행 전에서의 선택 메모리셀 기억 데이터가 확정된 판독 데이터 RD와 동일한 레벨인 경우에는, 데이터 재기록동작(스텝 S170)을 스킵하여 1회의 데이터 판독동작을 종료한다(스텝 S180). 양자가 불일치하는 경우에는, 실시예 1과 같이, 데이터 재기록동작을 실행한다(스텝 S170). 그 결과, 불필요한 재기록동작을 생략하여 데이터 판독동작시의 소비전류를 삭감하는 것이 가능해진다.
이때, 실시예 1 및 그것의 변형예에 있어서는, 소정 기록동작 1 및 소정 기록동작 2에 있어서, "1" 및 "0"을 각각 강제적으로 기록하는 동작예에 대해 설명하였지만, 이들 동작에 있어서의 데이터 레벨의 설정은 반대로 해도 된다. 즉, 소정 기록동작 1에 있어서 "0" 데이터를 기록하고, 소정 기록동작 2에 있어서 "1" 데이터를 기록하는 구성으로 하는 것도 가능하다.
또한, 실시예 1 및 그 변형예에 있어서는, 2종류의 데이터 레벨 "1" 및 "0"의 각각에 대응한 2회씩의 소정 기록동작 및 소정 판독동작을, 1회의 데이터 판독동작 내에서 실행하는 구성에 관해서 설명하였지만, 어느 한쪽의 데이터 레벨에만 대응한 1회씩의 소정 기록동작 및 소정 판독동작을 1회의 데이터 판독동작 내에서 실행하는 구성으로 할 수도 있다.
이러한 구성으로 한 경우에는, 초기 데이터 판독동작에서의 데이터선 전압과, 소정 기록동작후에 있어서의 소정 판독동작에서의 데이터선 전압과의 사이에, 소정레벨 이상의 전압차가 생기고 있는지의 여부에 근거하여, 판독 데이터 RD를 생성하는 구성으로 하면 된다. 예를 들면, 도 2에 나타낸 데이터 판독회로(100)에서,노드 N3에 대응하는 전압유지 커패시터(113) 및 센스앰프(125)의 배치를 생략하는 동시에, 센스앰프(130)에의 입력의 한쪽을 중간적인 기준전압으로 하면, 이러한 데이터 판독을 실행할 수 있다. 이에 따라, 데이터 판독회로(100)의 부품점수를 삭감하여, 소면적화 및 저비용화를 꾀할 수 있다.
(실시예 2)
실시예 2에 있어서는, 더욱 간략화된 구성의 데이터 판독회로를 사용하여, 실시예 1과 마찬가지로 선택 메모리셀에 대한 액세스만에 의해 데이터 판독을 실행하는 구성에 대해 설명한다.
도 12에는, MTJ 메모리셀에 대해 공급되는 데이터 기록전류 및, MTJ 메모리셀의 전기저항의 관계(히스테리시스 특성)가 표시된다.
도 12를 참조하여, 횡축에는, 비트선을 흐르는 비트선전류 I(BL)가 표시되고, 종축에는 MTJ 메모리셀의 전기저항 Rcel1가 표시된다. 비트선전류 I(BL)에 의해서 생기는 자계는, MTJ 메모리셀의 자유자화층 VL에서 자화용이축 방향(EA)을 따른 방향을 갖는다. 한편, 라이트 디짓선 WDL을 흐르는 디짓선 전류 I(WDL)에 의해서 생기는 자계는, 자유자화층 VL에서 자화곤란축 방향(HA)을 따른 방향을 갖는다.
따라서, 비트선전류 I(BL)가 자유자화층 VL의 자화방향을 반전시키기 위한 임계값을 넘으면, 자유자화층 VL의 자화방향이 반전되어 메모리셀 저항 Rcel1가 변화된다. 도 12에 있어서는, 플러스 방향의 비트선전류 I(BL)가 임계값을 넘어 흐른 경우에는 메모리셀 저항 Rcel1가 최대값 Rmax가 되고, 마이너스 방향의 비트선전류I(BL)가 임계값을 넘어 흐른 경우에는, 메모리셀 저항 Rce11가 최소값 Rmin이 된다. 이러한 비트선 전류 I(BL)의 경계값은, 라이트 디짓선 WDL을 흐르는 전류 I(WDL)에 따라 다르다.
우선, 라이트 디짓선 WDL을 흐르는 디짓선 전류 I(WDL)=0인 경우에서의 메모리셀 저항 Rcel1의 히스테리시스 특성이 도 12 중에 점선으로 표시된다. 이 경우에 있어서의 비트선전류 I(BL)의 플러스 방향 및 마이너스 방향의 경계값을 각각 It0 및 -It0로 한다.
이것에 대해, 라이트 디짓선 WDL에 전류가 흐르는 경우에는 비트선 전류 I(BL)의 경계값이 저하한다. 도 12에는, 디짓선 전류 I(WDL)=Ip인 경우의 메모리셀 저항 Rcel1의 히스테리시스 특성이 실선으로 표시된다. 디짓선 전류 I(WDL)에 의해서 생기는 자화곤란축 방향의 자계의 영향에 의해, 비트선전류 I(BL)의 플러스 방향 및 마이너스 방향의 경계값은, 각각 It1(It1<It0) 및 -It1(-It1>-It0)으로 변화된다. 이 히스테리시스 특성은, 데이터 기록동작시에 있어서의 메모리셀 저항 Rcel1의 거동을 나타내고 있다. 따라서, 데이터 기록동작시에 있어서의 비트선 전류 I(BL), 즉 데이터 기록전류 +Iw 및 -Iw는, It1<+Iw<It0 및 -It0<-Iw<-It1의 범위로 설정되고 있다.
한편, 데이터 판독동작시에 있어서의 비트선전류 I(BL), 즉 데이터 판독전류 Is는, 선택 메모리셀이나 기생용량 등을 RC 부하로서 접속된 데이터선 DIO의 충전전류로서 흐르기 때문에, 데이터 기록시에서의 비트선전류 I(BL), 즉, 데이터 기록 전류 ±Iw와 비교하면, 2∼3 자리수 작은 레벨이 되는 것이 일반적이다. 따라서,도 12 중에서는, 데이터 판독전류 Is≒0로 간주할 수 있다.
데이터 판독 전의 상태에서는, 도 12 중에서의 (a) 또는 (c)의 상태, 즉 선택 메모리셀이 전기저항 Rmin 또는 Rmax 중 어느 1개를 갖도록, 터널자기저항소자 TMR 중의 자유자화층의 자화방향이 설정되어 있다.
도 13에는, 도 12에 나타낸 각 상태에서의 터널자기저항소자 자화방향이 표시된다.
도 13 중의 (a)는, 도 12 중의 (a)에 있어서의 상태의 자화방향을 나타내고 있다. 이 상태에서는, 자유자화층 VL의 자화방향과 고정자화층 FL의 자화방향과는 평행하기 때문에, 메모리셀 저항 Rce11은 최소값 Rmin으로 설정된다.
도 13 중의 (c)는, 도 12 중의 (c)에 있어서의 상태의 자화방향을 나타내고 있다. 이 상태에서는, 자유자화층 VL의 자화방향과 고정자화층 FL의 자화방향과는 반평행(역방향)하기 때문에, 메모리셀 저항 Rcel1은 최소값 Rmax로 설정된다.
이 상태에서, 라이트 디짓선 WDL에 대하여 소정전류(예를 들면, 데이터 기록전류 Ip)를 흐르게 하면, 자유자화층 YL의 자화방향은 반전되는 상태에는 이르지 않지만 어느 정도 회전되어, 터널자기저항소자 TMR의 전기저항 Rcel1가 변화한다.
예를 들면, 도 13 중의 (b)에 도시된 바와 같이, 도 13 중의 (a)의 자화상태에서 디짓선 전류 I(WDL)에 의한 자화곤란축(HA) 방향의 소정바이어스 자계가 더 인가된 경우에는, 자유자화층 VL의 자화방향은 얼마간 회전하여, 고정자화층 FL의 자화방향과 소정의 각도를 이루게 된다. 이것에 의해, 도 13 중의 (b)에 대응하는 자화상태에서는, 메모리셀 저항 Rcel1은, 최소값 Rmin에서 Rm0으로 상승한다.
마찬가지로, 도 13 중의 (c)의 자화상태에서 동일한 소정 바이어스 자계가 더 인가된 경우에는, 자유자화층 VL의 자화방향은 얼마간 회전하여, 고정자화층 FL의 자화방향과 소정의 각도를 이루게 된다. 이에 따라, 도 13 중의 (d)에 대응하는 자화상태에서는 메모리셀 저항 Rcel1은 최대값 Rmax에서 Rm1로 내려간다.
이와 같이, 자화곤란축(HA) 방향의 바이어스 자계를 인가함으로써, 최대값 Rmax에 대응하는 데이터를 기억하는 MTJ 메모리셀의 메모리셀 저항 Rcel1이 저하하는 한편, 최소값 Rmin에 대응하는 데이터를 기억하는 MTJ 메모리셀의 메모리셀 저항 Rcel1은 상승한다.
이와 같이, 어떤 기억 데이터가 기록된 MTJ 메모리셀에 대하여 자화곤란축 방향의 바이어스 자계를 인가하면, 기억 데이터에 따른 극성의 전기저항의 변화를 메모리셀 저항 Rcel1에 생기게 할 수 있다. 즉, 바이어스 자계의 인가에 응답하여 생기는 메모리셀 저항 Rcel1의 변화는, 기억 데이터 레벨에 따라 다른 극성을 갖는다. 실시예 2에서는 이러한 MTJ 메모리셀의 자화특성을 이용한 데이터 판독을 실행한다.
도 14를 참조하여, 실시예 2에 따른 구성에 있어서는, 도 2에 나타낸 실시예 1에 따르는 구성과 비교하여, 판독/기록 제어회로(30)가 데이터 판독회로(100) 대신에 데이터 판독회로(200)를 포함하는 점과, 스위치회로(160)의 배치가 생략되는 점이 다르다.
데이터 판독회로(200)는 데이터선 DIO와 노드 N1 및 N2와의 사이에 설치되는 스위치회로(210)와, 노드 N1 및 N2에 각각 대응하여 설치되는 전압유지커패시터(211, 212)와, 센스앰프(220, 230)와, 래치회로(240)를 갖는다.
스위치회로(210)는 1회의 데이터 판독동작에 있어서, 노드 N1 및 N2 중의 순서로 선택되는 1개씩을 데이터선 DIO와 접속한다. 전압유지 커패시터(211, 212)는 노드 N1 및 N2의 각각의 전압을 유지하기 위해 설치된다.
센스앰프(220)는, 노드 N1 및 N2의 전압차를 증폭한다. 2단째의 센스앰프(230)는 센스앰프(220)의 출력을 더욱 증폭하여 래치회로(240)에 전달한다. 래치회로(240)는 소정 타이밍에서의 센스앰프(230)의 출력을 풀 진폭까지 증폭하는 동시에 래치하고, 선택 메모리셀의 기억 데이터에 따른 레벨을 갖는 판독 데이터 RD를 노드 Nr에 출력한다.
실시예 2에 따른 1회의 데이터 판독동작은, 실시예 1에서의 초기 데이터 판독동작에 해당하는 제 1 판독동작과, 선택행의 라이트 디짓선 WDL에 바이어스 전류를 흘린 상태에서 실행되는 제 2 판독동작으로 구성된다. 특히, 데이터 기록시에 라이트 디짓선 WDL을 흐르는 데이터 기록전류 Ip를 해당 바이어스 전류로서도 사용할 수 있다. 이 경우에는, 데이터 판독 시에 바이어스 전류를 공급하기 위한 회로를 새롭게 배치할 필요가 없기 때문에, 회로구성을 간략화할 수 있다.
제 1 판독동작에 있어서는, 대응하는 라이트 디짓선 WDL에 전류가 흐르지 않는 상태(I(WDL)=0), 즉, 선택 메모리셀의 자화방향이 데이터 판독동작전과 동일한 상태에 있어서, 선택 메모리셀에서의 데이터 판독이 실행된다. 스위치회로(210)는 데이터선 DIO와 노드 N1을 접속한다. 이에 따라, 제 1 판독동작에 있어서의 데이터선 전압은 전압유지 커패시터(211)에 의해서 노드 N1에 유지된다.
다음에, 제 2 판독동작에서는 선택행에 대응하는 라이트 디짓선 WDL에 바이어스 전류를 흘린 상태(I(WDL)=Ip)에서, 즉, 선택 메모리셀에 대하여 자화곤란축 방향에 따른 소정의 바이어스 자계가 작용한 상태에서 선택 메모리셀로부터의 데이터 판독이 실행된다.
제 2 데이터 판독시에 있어서, 스위치회로(210)는 데이터선 DIO를 노드 N2와 접속한다. 따라서, 제 2 데이터 판독 시에서의 데이터선 전압은 노드 N2에 전달되고, 전압유지 커패시터(212)에 의해 유지된다.
이미 설명한 바와 같이, 이러한 바이어스 자계를 작용시킴으로써 선택 메모리셀의 메모리셀 저항 Rcel1은, 제 1 판독동작시, 즉 판독동작 전부터 기억 데이터 레벨에 따른 극성으로 변화된다. 이것에 의해, 제 2 판독동작시에의 데이터선 DIO의 전압은, 제 1 판독동작시보다 상승 혹은 하강한다.
구체적으로는, 선택 메모리셀에 전기저항 Rmax에 대응하는 기억 데이터(예를 들면 "1")가 기억되어 있는 경우에는, 제 1 판독동작시보다도 제 2 판독동작시 쪽이 데이터선 전압은 높아진다. 이것은, 디짓선 전류 I(WDL)에 의한 바이어스 자계의 작용에 의해 메모리셀 저항 Rcell이 작아짐에 따라서, 터널자기저항소자 TMR를 흐르는 전류가 증가하기 때문이다. 이에 반해, 선택 메모리셀에 전기저항 Rmin에 대응하는 기억 데이터(예를 들면 "0")가 기억되어 있는 경우에는, 제 1 판독동작시보다도 제 2 판독동작시 쪽이 데이터선 전압은 낮아진다. 이것은, 디짓선 전류 I(WDL)에 의한 바이어스 자계의 작용에 의해 메모리셀 저항 Rcel1이 커짐에 따라서, 터널자기저항소자 TMR를 흐르는 전류가 감소하기 때문이다.
센스앰프(220)는, 노드 N1 및 N2에 각각 유지된 전압, 즉, 제 1 및 제 2 판독동작 각각에서의 데이터선 전압을 비교한다. 제 2 판독동작의 실행 후에 센스앰프(220)의 출력을 더 증폭하는 센스앰프(230)의 출력을 래치회로(240)에 의해 증폭 및 래치하여 판독 데이터 RD를 생성함으로써, 판독 데이터 RD는 선택 메모리셀의 기억 데이터에 따른 레벨을 갖게 된다.
이와 같이, 실시예 2에 따른 구성에서는, 실시예 1에 따르는 구성과 같이 소정레벨의 기억 데이터를 강제적으로 기록하는 소정 기록동작 및 이것에 따르는 소정 판독동작을 필요로 하지 않는다.
또한, 라이트 디짓선 WDL을 흐르는 바이어스 전류(데이터 기록전류 Ip)에 의해서 선택 메모리셀에 인가되는 자계에 의해서는, 터널자기저항소자 TMR의 자화방향은 반전되지 않는다. 따라서, 바이어스 자계를 소멸시킨 시점에서, 선택 메모리셀의 자화방향은 데이터 판독 동작전과 동일한 상태로 복귀하기 때문에, 1회의 데이터 판독동작에 있어서, 실시예 1과 같은 데이터 재기록동작도 불필요하다.
그 결과, 라이트 드라이버 제어회로(150)는 콘트롤회로(5)의 지시에 따라, 데이터 기록동작의 기록 시퀀스에만 따라서 동작한다. 또한, 판독 데이터 RD를 라이트 드라이버 제어회로(150)에 전달하기 위한 스위치회로(160)의 배치는 불필요해 지고, 라이트 드라이버 제어회로(150)는, 데이터 입력단자(4b)에의 입력 데이터 DIN에 따라서 기록제어신호 WDTa 및 WDTb를 생성하면 된다.
도 15를 참조하여, 실시예 2에 따르는 1회의 데이터 판독동작은, 예를 들면 클록신호 CLK에 동기하여 실행시킬 수 있다.
즉, 클록신호 CLK의 활성화 엣지인 시간 t0에 있어서, 칩 실렉트 신호 CS 및 리드명령 RC가 들어오면, 초기 데이터 판독동작에 해당하는 제 1 판독동작이 실행된다. 제 1 판독동작에서는, 선택행의 워드선 WL이 활성화되는 동시에, 선택열의 비트선 BL에는 데이터 판독전류 Is가 공급된다. 데이터 판독전류 Is에 의해서 데이터선 DIO에 생긴 전압, 즉, 선택 메모리셀로부터 기억 데이터를 판독하였을 때의 데이터선 전압은 노드 N1에 전달되어 유지된다.
다음의 클록 활성화 엣지에 대응하는 시간 t1으로부터, 제 2 판독동작이 실행된다. 즉, 선택행의 라이트 디짓선 WDL에 대하여 데이터 기록전류 Ip와 동등한 바이어스 전류가 흐르게 한 상태에서, 선택행의 워드선 WL이 활성화되는 동시에, 선택열의 비트선 BL에 대해 데이터 판독전류 Is가 공급된다. 이것에 의해, 데이터선 DIO에 생긴 전압은 노드 N2에 전달되어 유지된다. 제 2 판독동작 이후에, 노드 N1 및 N2의 전압비교에 근거하여 판독 데이터 RD를 생성할 수 있다.
또한, 다음의 클록 활성화 엣지에 해당하는 시간 t2에서, 판독 데이터 RD에 따른 출력 데이터 DOUT가 데이터 출력단자(4a)에서 출력된다.
이때, 실시예 2에 따른 구성에 있어서도, 도 10에서 설명한 바와 마찬가지로, 도 14에 표시된 1 비트의 데이터 판독 및 데이터 기록을 실행하기 위한 구성을 1개의 블록으로 해서, MRAM 디바이스를 복수의 블록으로 구성할 수도 있다. 이 경우에도, 각 블록에 대하여 같은 데이터 판독동작을 병렬로 실행함으로써, 시간 t1에서 실행되는 제 2 판독동작에 의해, 각 블록에 있어서 선택 메모리셀로부터의 판독 데이터 RD를 생성할 수 있다. 따라서, 다음의 클록 활성화 엣지에 해당하는 시간 t2에서, 복수 블록 각각으로부터의 판독 데이터 RD를 버스트적으로 출력 데이터 DOUT로서 출력할 수 있다. 도 15에서는, 시간 t2에 있어서, 1개의 블록으로부터의 판독 데이터 RD에 대응하여 "0"이 출력 데이터 DOUT로서 출력되고, 다음의 클록 활성화 엣지인 시간 t3에서는 다른 1개의 블록에서의 판독 데이터에 대응하여, "1"가 출력 데이터 DOUT로서 출력되는 동작예가 표시된다.
이때, 도 15에서도, 클록신호 CLK의 활성화 엣지에 각각 응답하여, 1회의 데이터 판독동작을 구성하는 각 동작을 실행하는 구성을 나타내었지만, 본 발명의 적용은 이러한 동작에 한정되는 것이 아니다. 즉, 클록신호 CLK에 응답하여 내부에서 다시 타이밍 제어신호를 생성하고, 이 타이밍 제어신호에 응답하여 클록신호 CLK의 클록 사이클 내에서 실시예 2에 따르는 1회의 데이터 판독동작을 실행하는 구성으로 해도 된다. 이미 설명한 바와 같이, 1회의 데이터 판독동작에 필요한 클록 사이클수(클록신호 CLK)에 대해서는, 1회의 데이터 판독동작의 소요시간과, 동작클록의 주파수와의 관계에 따라, 적당히 정할 수가 있다.
이와 같이, 실시예 2에 따른 구성에 의하면, 실시예 1과 마찬가지로 레퍼런스셀을 이용하지 않고 선택 메모리셀에 대한 액세스만으로 고정밀도의 데이터 판독을 실행할 수 있다. 더구나, 데이터 판독회로에서의 센스앰프 배치 개수를 줄이고, 또한 비교의 대상이 되는 전압의 수를 감소시킬 수 있기 때문에, 데이터 판독회로의 부품점수 삭감에 의한 저면적화 및 저비용화와 함께, 전압 비교동작에서의 오프셋의 영향을 경감하여 데이터 판독동작의 더욱 고정밀도화를 꾀할 수 있다.
또한, 데이터 판독동작에서의 선택 메모리셀에의 데이터 재기록동작이 불필요해지기 때문에, 실시예 1에 따른 데이터 판독동작보다도 고속화가 가능해진다.
(실시예 2의 변형예)
도 16을 참조하여, 실시예 2의 변형예에 따른 구성에서는, 도 14에 나타낸 실시예 2에 따른 구성과 비교하여, 판독/기록 제어회로는, 데이터 판독회로(200) 대신에 데이터 판독회로(300)를 구비하는 점에서 다르다. 그 밖의 부분의 구성 및 동작에 대해서는, 실시예 2와 마찬가지이기 때문에 상세한 설명은 반복하지 않는다.
데이터 판독회로(300)는 데이터선 DIO 및 노드 Nf의 전압차를 증폭시키는 센스앰프(310)와, 센스앰프(310)의 출력을 노드 Nf에 피드백하기 위한 부귀환 스위치(320)와, 노드 Nf의 전압을 유지하기 위한 전압유지 커패시터(325)와, 센스앰프(310)의 출력을 더 증폭하기 위한 센스앰프(330)와, 센스앰프(330)의 출력을 소정의 타이밍으로 증폭 및 래치하여, 노드 Nr에 판독 데이터 RD를 생성하는 래치회로(340)를 포함한다.
실시예 2의 변형예에 따른 데이터 판독동작에 있어서는, 디짓선 전류 I(WDL)=0이며, 또한 부귀환 스위치(320)가 온으로 된 상태에서, 선택 메모리셀에 대응하는 워드선 WL 및 리드칼럼 선택선 RCSL이 H 레벨로 활성화된다. 이에 따라, 선택 메모리셀에 대하여, 실시예 2에서의 제 1의 판독동작과 동일한 데이터 판독이 실행된다.
제 1 판독동작에서는, 센스앰프(310)에서의 부귀환에 의해서, 노드 Nf의 전압은 데이터선 DIO의 전압에, 즉 선택 메모리셀의 기억 데이터에 따른 전압에 근접해간다. 노드 Nf의 전압이 안정한 상태에 이르면 부귀환 스위치(320)가 오프된다.
부귀환 스위치(320)가 오프된 후에, 선택 메모리셀에 대응하는 워드선 WL 및 리드칼럼 선택선 RCSL의 활성상태가 유지된 상태에서, 다시 선택행의 라이트 디짓선 WDL에 대하여 바이어스 전류가 서서히 흐르기 시작한다. 이것에 의해, 선택 메모리셀에 대하여, 실시예 2에서의 제 2의 판독동작과 같은 데이터 판독을 실행할 수 있다.
그 결과, 선택 메모리셀의 메모리셀 저항 Rcel1이, 기억 데이터 레벨에 따른 극성으로 변화된다. 이에 따라, 데이터선 DI0의 전압도 선택 메모리셀의 기억 데이터 레벨에 따라, 서서히 상승 또는 하강하여 간다.
따라서, 센스앰프(310)의 출력도 선택 메모리셀의 기억 데이터 레벨에 따라 다른 극성을 갖게 된다. 그 결과, 부귀환 스위치(320)가 오프되고, 또한 라이트 디짓선 WDL에 바이어스 전류 Ip가 흐른 후의 소정타이밍에서의 센스앰프(310)의 출력에 따라, 선택 메모리셀의 기억 데이터 레벨에 대응한 레벨을 갖는 판독 데이터 RD를 생성할 수 있다. 이와 같이, 실시예 2의 변형예에 따른 데이터 판독동작에서는, 실시예 2에서의 제 1 및 제 2 판독동작이 연속적으로 실행된다.
이와 같은 구성으로 함으로써, 실시예 2와 마찬가지로 고정밀도이고 고속의 데이터 판독을 실행할 수 있다. 또한, 실시예 2의 변형예에 따른 구성에서는, 단일 센스앰프(310)의 부귀환을 사용하여, 선택 메모리셀의 기억 데이터에 따른 데이터선 전압을 얻을 수 있기 때문에, 센스앰프에서의 오프셋을 억제하여 데이터 판독을더욱 고정밀도화할 수 있다.
본 발명에 따른 박막 자성체 기억장치는, 레퍼런스셀을 사용하는 일 없이 선택 메모리셀에 대한 액세스만으로, 즉, 동일한 메모리셀 및 데이터선 등이 포함되는 동일한 데이터 판독경로에 의해 얻어진 전압 사이의 비교에 근거하여 데이터 판독을 실행할 수 있다. 따라서, 데이터 판독경로를 구성하는 각 회로에 있어서 제조 변동에 기하는 오프셋 등의 영향을 회피하여, 데이터 판독동작을 고정밀도화할 수 있다.
본 발명에 따른 박막 자성체 기억장치는, 1회의 데이터 판독동작 내에, 선택 메모리셀에 대한 데이터 판독을, 소정레벨의 데이터 기록전 및 기록후의 각각에 실행하여, 양자의 비교에 의해서, 상기한 박막 자성체 기억장치가 발휘하는 효과를 향수한다. 더구나, 1회의 데이터 판독동작 내에서, 판독 데이터를 선택 메모리셀에 재기록하기 때문에, 선택 메모리셀의 상태가, 데이터 판독동작전의 상태로 복귀된다.
본 발명에 따른 박막 자성체 기억장치는, 재기록 동작의 실행전에 있어서 선택 메모리셀의 기억 데이터가, 확정된 판독 데이터와 동일한 레벨인 경우에는, 재기록 동작을 중지한다. 이 결과, 불필요한 재기록 동작을 생략하여, 데이터 판독동작시의 소비전류를 삭감하는 것이 가능해진다.
본 발명에 따른 박막 자성체 기억장치는, 선택 메모리셀에 대한 소정레벨의데이터기록을 수반하지 않고, 선택 메모리셀에 대한 액세스만으로 고정밀도의 데이터 판독을 실행할 수 있다. 따라서, 데이터 판독동작에 있어서의 선택 메모리셀에의 재기록 동작이 불필요하기 때문에, 데이터 판독동작의 고속화를 꾀할 수 있다.
본 발명에 따른 박막 자성체 기억장치는, 센스앰프의 부귀환을 사용하여, 선택 메모리셀의 기억 데이터에 따른 데이터선 전압을 얻을 수 있다. 따라서, 상기한 박막 자성체 기억장치가 발휘하는 효과에 덧붙여, 센스앰프에서 생기는 오프셋을 억제하여, 데이터 판독을 더욱 고정밀도화할 수 있다.
본 발명에 따른 박막 자성체 기억장치는, 데이터 기록시에 자화곤란축 방향에 따른 소정의 자계를 발생시키기 때문에 라이트 디짓선을 사용하여, 데이터 판독동작에 필요한 바이어스 자계를 인가할 수 있다. 따라서, 바이어스 자계를 공급하기 위한 회로를 새롭게 배치하는 필요가 없기 때문에, 회로구성을 간략화할 수 있다.

Claims (3)

  1. 각각이 자화방향에 따른 전기저항을 갖고, 그 각각이 제 1 및 제 2 레벨 중의 어느 1개를 갖는 기억 데이터를 기록하여, 상기 기억 데이터에 따른 방향으로 자화되는 복수의 메모리셀과,
    데이터 판독 동작시에, 상기 복수 메모리셀 중의 데이터 판독대상으로 선택된 선택 메모리셀과 전기적으로 결합되는 기간을 갖는 데이터선과,
    상기 선택 메모리셀의 전기저항에 따른 전압을 상기 데이터선에 생기게 하기 위해, 데이터 판독전류를 상기 데이터선에 공급하는 판독전류 공급회로와,
    상기 선택 메모리셀이 상기 데이터 판독 동작전과 동일한 자화방향을 갖는 제 1 상태에서의, 상기 선택 메모리셀과 전기적으로 결합된 데이터선의 전압과, 상기 선택 메모리셀에 대하여 소정의 자계가 작용한 이후의 제 2 상태에서의, 상기 선택 메모리셀과 전기적으로 결합된 데이터선의 전압에 따라, 상기 선택 메모리셀의 기억 데이터에 따른 판독 데이터를 생성하는 데이터 판독회로를 구비한 것을 특징으로 하는 박막 자성체 기억장치.
  2. 제 1항에 있어서,
    각 상기 메모리셀은, 상기 기억 데이터에 따라, 자화용이축 방향을 따른 방향으로 자화되고,
    상기 박막 자성체 기억장치는, 상기 선택 메모리셀에 대하여, 자화곤란축 방향을 따른 성분을 갖는 소정의 바이어스 자계를 인가하기 위한 바이어스 자계 인가부를 더 구비하며,
    상기 선택 메모리셀은, 상기 바이어스 자계의 인가시에, 상기 제 1 상태로부터 상기 제 2 상태로 변화하는 것을 특징으로 하는 박막 자성체 기억장치.
  3. 제 2항에 있어서,
    상기 데이터 판독회로는,
    상기 선택 메모리셀과 전기적으로 결합된 데이터선의 전압과 제 1 노드와의 전압차를 증폭하기 위한 센스앰프와,
    상기 제 1 노드의 전압을 유지하기 위한 전압유지부와,
    상기 제 1 상태에 있어서, 상기 센스앰프의 출력노드와 상기 제 1 노드를 접속하는 동시에, 상기 제 2의 상태에 있어서, 상기 센스앰프의 출력노드와 상기 제 1 노드를 분리하는 스위치회로와,
    상기 제 2 상태에 있어서, 상기 출력노드의 전압에 따라 상기 판독 데이터를 생성하는 판독 데이터 생성회로를 갖는 것을 특징으로 하는 박막 자성체 기억장치.
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