JP2004039150A - 磁気ランダムアクセスメモリ - Google Patents
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Abstract
【課題】スニークパス電流の影響を排除して，ＭＲＡＭのメモリセルに記憶されているデータ判別の信頼性を向上する技術を提供する。
【解決手段】ＭＲＡＭは，クロスポイントセルアレイ１と，第１方向（ｘ方向）に延設されている複数のワード線３と，第１方向（ｘ方向）と異なる第２方向（ｙ方向）に延設されている複数のビット線４と，第２方向（ｙ方向）に延設されているダミービット線９と，複数のワード線３のうちから選択ワード線を選択するＸセレクタ１１と，複数のビット線４のうちから選択ビット線を選択する第１Ｙセレクタ１２および第２Ｙセレクタ１３と，読み出し回路１６とを備えている。クロスポイントセルアレイ１は，複数のメモリセル２と，複数のダミーセル８とを備えている。
【選択図】 図１
【解決手段】ＭＲＡＭは，クロスポイントセルアレイ１と，第１方向（ｘ方向）に延設されている複数のワード線３と，第１方向（ｘ方向）と異なる第２方向（ｙ方向）に延設されている複数のビット線４と，第２方向（ｙ方向）に延設されているダミービット線９と，複数のワード線３のうちから選択ワード線を選択するＸセレクタ１１と，複数のビット線４のうちから選択ビット線を選択する第１Ｙセレクタ１２および第２Ｙセレクタ１３と，読み出し回路１６とを備えている。クロスポイントセルアレイ１は，複数のメモリセル２と，複数のダミーセル８とを備えている。
【選択図】 図１
Description
【０００１】
【発明の属する技術分野】
本発明は，磁気ランダムアクセスメモリ（ＭＲＡＭ）に関し，特に，ＭＲＡＭのメモリセルに記憶されているデータをより確実に判別するための技術に関する。
【０００２】
【従来の技術】
磁気ランダムアクセスメモリ（Ｍａｇｎｅｔｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ：以下、「ＭＲＡＭ」という。）は，高速書き込みが可能であり，且つ，大きな書き換え回数を有する不揮発性メモリとして注目を集めている。
【０００３】
典型的なＭＲＡＭは，複数のメモリセルが行列に配列されたメモリセルアレイを含む。各メモリセルは，固定された自発磁化を有するピン層と，反転可能な自発磁化を有するフリー層と，ピン層とフリー層との間に介設されたスペーサ層とにより構成される磁気抵抗素子を含む。フリー層は，その自発磁化の向きが，ピン層の自発磁化の向きと平行，又は反平行に向くことが許されるように，反転可能に形成される。
【０００４】
メモリセルは，１ビットのデータを，フリー層及びピン層の自発磁化の方向として記憶する。メモリセルは，フリー層の自発磁化とピン層の自発磁化とが平行である”平行”状態と，フリー層の自発磁化とピン層の自発磁化とが反平行である”反平行”状態の２つの状態を取り得る。メモリセルは，”平行”状態と，”反平行”状態とのうちの一方を”０”に，他方を”１”に対応付けることにより，１ビットのデータを記憶する。
【０００５】
フリー層及びピン層の自発磁化の方向は，メモリセルの抵抗に影響を及ぼす。ピン層とフリー層との自発磁化の向きが平行である場合には，メモリセルの抵抗は，第１値Ｒとなり，反平行である場合には，メモリセルの抵抗は，第２値Ｒ＋ΔＲになる。フリー層及びピン層の自発磁化の方向，即ち，メモリセルに記憶されているデータは，メモリセルの抵抗を検知することにより判別することができる。メモリセルの抵抗は，所定の電圧を磁気抵抗素子に印加することによって該磁気抵抗素子に流れる電流，及び所定の電流を磁気抵抗素子に流すことによって該磁気抵抗素子に発生する電圧のいずれかに基づいて検知される。
【０００６】
ＭＲＡＭのメモリセルの構成として，磁気抵抗素子がアクセストランジスタを介してビット線に接続される構成と，磁気抵抗素子が直接にワード線及びビット線に接続される構成とが知られている。後者は，メモリセルの選択性において前者に劣るものの，高集積化に適している点で有力な構成である。後者のメモリセルで構成されるアレイは，クロスポイントセルアレイとして知られている。
【０００７】
クロスポイントセルアレイを採用したＭＲＡＭのメモリセルのデータの判別の信頼性を損ねる要因として，寄生電流（又はスニークパス電流）が挙げられる。クロスポイントセルアレイに含まれるメモリセルは，多数の並列な経路によって結ばれている。スニークパス電流とは，この並列な経路を介して，読み出し対象のメモリセルを通過せずに流れる電流のことである。スニークパス電流は，メモリセルに記憶されたデータを判別するときに，メモリセルの抵抗を正確に検知することを妨げる。
【０００８】
スニークパス電流による影響を抑制してクロスポイントセルアレイのメモリセルの抵抗を高い信頼性で検知するＭＲＡＭが，特開２００２−８３６９に開示されている。図１８は，従来のそのＭＲＡＭを示す概略図である。当該ＭＲＡＭは，複数のメモリセル１１２を備えた抵抗性クロスポイントアレイ１１０を備えている。抵抗性クロスポイントアレイ１１０は，行方向に延設された複数のワード線１１４と，列方向に延設された複数のビット線１１６とを備えている。メモリセル１１２のそれぞれは，ワード線１１４とビット線１１６との交点に位置する。ワード線１１４は，ワード線１１４を選択する行デコード回路１１８に接続されている。ビット線１１６は，検知回路１２０に接続されている。検知回路１２０は，ビット線１１６を選択する操行回路１２２と，センスアンプ１２４と，データレジスタ１３０と，入出力パッド１３２とを備えている。
【０００９】
該ＭＲＡＭのデータ読み出し動作は，以下のようにして行われる。行デコード回路１１８によりワード線１１４が選択され，操行回路１２２によりビット線１１６が選択される。選択されたワード線１１４と選択されたビット線１１６との交点に位置するメモリセル１１２が選択される。
【００１０】
図１９は，データ読み出し時の抵抗性クロスポイントアレイ１１０の等価回路を示している。選択されたメモリセルは，第１抵抗器１１２ａによって表され，選択されていないメモリセルは，第２，第３，及び第４抵抗器１１２ｂ，１１２ｃ，及び１１２ｄによって表されている。第２抵抗器１１２ｂは，選択されたビット線に沿った選択されていないメモリセルを表し，第３抵抗器１１２ｃは，選択されたワード線に沿った選択されていないメモリセルを表し，第４抵抗器１１２ｄは，残りの選択されていないメモリセルを表している。
【００１１】
選択されたビット線には，動作電位Ｖｓが印加され，選択されたワード線は，接地電位が印加される。これにより，第１抵抗器１１２ａには，検知電流Ｉｓが流れる。スニークパス電流の影響の抑制のために，選択されていないビット線に，動作電位Ｖｓと同一の動作電位Ｖｂが印加される。動作電位Ｖｂの印加により，第２抵抗器１１２ｂ及び第４抵抗器１１２ｄを流れるスニーク電流Ｓ１，Ｓ３は遮断される。更に，第３抵抗器１１２ｃを流れるスニークパス電流Ｓ２は，接地電位に導かれ，従って，検知電流Ｉｓと干渉しない。ゆえに，検知電流Ｉｓを高い信頼性で検知できる。
【００１２】
代替的には，図２０に示されているように，選択されていないワード線に，動作電位Ｖｓと同一の動作電位Ｖｂが印加される。スニークパス電流Ｓ１は，第２抵抗器１１２ｂを流れないように遮断される。第３抵抗器１１２ｃを流れるスニークパス電流Ｓ２と，第４抵抗器１１２ｄを流れるスニークパス電流Ｓ３は，接地電位に導かれ，従って，検知電流Ｉｓと干渉しない。ゆえに，検知電流Ｉｓを高い信頼性で検知できる。
【００１３】
このように，選択されていないビット線に動作電位Ｖｓと同一の動作電位Ｖｂを印加することにより，又は，選択されていないワード線に動作電位Ｖｓと同一の動作電位Ｖｂを印加することにより，検知電流Ｉｓを高精度で検知することが可能であり，従って，選択されたメモリセルに記憶されているデータを高い信頼性で検知することが可能である。
【００１４】
上述のＭＲＡＭでは，選択されていないワード線（又はビット線）に印加される動作電圧Ｖｂと，選択されているビット線に印加される動作電圧Ｖｓとが高精度で一致することが重要である。動作電圧Ｖｂと動作電圧Ｖｓとの少しの違いは，スニークパス電流Ｓ１−Ｓ３が検知電流Ｉｓに及ぼす影響を顕著に増大させる。特に，製造工程の問題によってメモリセルの一部がショート不良を有する場合には，動作電圧Ｖｂと動作電圧Ｖｓとの少しの違いは，大きなスニークパス電流を発生させる。
【００１５】
しかし，動作電圧Ｖｂと動作電圧Ｖｓとを完全に一致させるのは，現実的には，実質的に困難である場合が少なくない。動作電圧Ｖｂと動作電圧Ｖｓとを完全に一致させることの困難性は，スニークパス電流の影響の抑制の効果を減少させる。
【００１６】
スニークパス電流の影響を排除して，ＭＲＡＭのメモリセルに記憶されているデータを高い信頼性で決定するための他の技術の提供が望まれている。
【００１７】
【発明が解決しようとする課題】
本発明の目的は，ＭＲＡＭのメモリセルに記憶されているデータを高い信頼性で決定するための技術を提供することにある。
【００１８】
本発明の他の目的は，スニークパス電流の影響を抑制することにより，ＭＲＡＭのメモリセルに記憶されているデータを高い信頼性で決定するための技術を提供する。
【００１９】
【課題を解決するための手段】
以下に，［発明の実施の形態］で使用される番号・符号を用いて，課題を解決するための手段を説明する。これらの番号・符号は，［特許請求の範囲］の記載と［発明の実施の形態］の記載との対応関係を明らかにするために付加されている。但し，付加された番号・符号は，［特許請求の範囲］に記載されている発明の技術的範囲の解釈に用いてはならない。
【００２０】
上記の目的を達成するために，本発明によるＭＲＡＭは，クロスポイントセルアレイ（１，１’，４１）と，第１方向（ｘ方向）に延設されている複数のワード線（３）と，前記第１方向（ｘ方向）と異なる第２方向（ｙ方向）に延設されている複数のビット線（４）と，前記第２方向（ｙ方向）に延設されているダミービット線（９）と，前記複数のワード線（３）のうちから選択ワード線を選択する第１セレクタ（１１，４８）と，前記複数のビット線（４）のうちから選択ビット線を選択する第２セレクタ（１３，４９）と，読み出し回路（１６，４２）とを備えている（図１参照）。前記クロスポイントセルアレイ（１，１’，４１）は，反転可能な自発磁化を有し，且つ前記自発磁化の方向に応じて抵抗が異なる磁気抵抗素子（ＭＴＪ）を含んで構成されている複数のセル（２，８，３１，３２，４３，４４）を含む。前記複数のセル（２，８，３１，３２，４３，４４）は，前記自発磁化の方向に応じてデータを記憶する複数のメモリセル（２，４３）と，複数のダミーセル（８，４４）とを備えている。前記複数のメモリセル（２，４３）のそれぞれは，前記複数のワード線（３）のうちの一のワード線と，前記複数のビット線のうちの一のビット線（４）との間に介設されている。前記ダミーセル（８）のそれぞれは，前記複数のワード線（３）のうちの一のワード線と，前記ダミービット線（９）との間に介設されている。前記読み出し回路（１６，４２）は，オフセット除去回路（１７）と，データ判別回路（１８〜２０）とを含む。オフセット除去回路（１７）は，前記選択ワード線と前記選択ビット線との間に電圧が印加されることによって前記選択ビット線に流れる検知電流（Ｉｓ）と，前記選択ワード線と前記ダミービット線との間に電圧が印加されることによって前記ダミービット線（９）に流れるオフセット成分電流（Ｉｃ）との差（Ｉｓ−Ｉｃ）に対応する電流差信号を生成する。データ判別回路（１８〜２０）は，前記電流差信号に基づいて，前記選択ワード線と前記選択ビット線との間に介設されている選択セル（２ａ）に記憶されている記憶データを判別する。
【００２１】
オフセット成分電流（Ｉｃ）は，検知電流（Ｉｓ）に含まれているオフセット成分に近い大きさの電流である。検知電流（Ｉｓ）とオフセット成分電流（Ｉｃ）との差（Ｉｓ−Ｉｃ）は，ＳＮ比が高く，差（Ｉｓ−Ｉｃ）に対応する電流差信号に応じて選択セル（２ａ）に記憶されている記憶データを判別することにより，高い信頼性で前記記憶データを判別することが可能である。
【００２２】
更に，差（Ｉｓ−Ｉｃ）に対応する電流差信号に応じて選択セル（２ａ）に記憶されている記憶データを判別することは，メモリセル（２）にショートセルが含まれているときに，読み出し不能なメモリセル（２）の数を減少することに有効である。差（Ｉｓ−Ｉｃ）に応じて選択セル（２ａ）に記憶されている記憶データを判別することにより，ショートセルによって増加するオフセット成分がキャンセルされる。ショートセルによって増加するオフセット成分がキャンセルされることにより，ショートセルと同一のワード線に接続されている正常なメモリセル（２）の読み出しは阻害されない。
【００２３】
データ判別回路（１８〜２０）は，典型的には，前記電流差信号の電流に対応した出力電圧を出力する電流電圧変換回路（１８）と，前記出力電位に基づいて前記メモリセル記憶データを判別する判別回路（１９，２０）とを備えて構成されている。
【００２４】
上述のＭＲＡＭの構成は，前記選択セル（２ａ）に記憶されている前記記憶データの読み出しのとき，前記第１セレクタ（１１）が，前記選択ワード線に第１電位（Ｖ１）を印加し，前記複数のワード線（３）のうち前記選択ワード線以外の非選択ワード線を開放し，前記第２セレクタ（１３）が前記選択ビット線と前記ダミービット線とを前記読み出し回路（１６）に接続し，前記記憶データの読み出しのとき，前記読み出し回路（１６）は，前記選択ビット線と前記ダミービット線とに前記第１電位（Ｖ１）と異なる第２電位（Ｖ２’）を印加する場合に特に有効である。前記第１セレクタ（１１）が，非選択ワード線を開放する構成は，前記第１セレクタ（１１）の回路構成の縮小に有効であるが，検知電流（Ｉｓ）に含まれるオフセット成分を増加させる。当該ＭＲＡＭの構成は，該オフセット成分の影響を効果的に抑制するため，前記第１セレクタ（１１）が，非選択ワード線を開放する場合に特に好適である。
【００２５】
当該磁気ランダムアクセスメモリは，前記複数のビット線（４）のうち前記選択ビット線以外の非選択ビット線を，前記読み出し回路から絶縁され，且つ，前記第２電位（Ｖ２’）と実質的に同一な電位（Ｖ２）を有する電位線（１５）に接続する第３セレクタ（１２）を更に備えることが可能である。更に，前記第２セレクタ（１３）は，前記複数のビット線（４）のうち前記選択ビット線以外の非選択ビット線を開放することが可能である。前者は，スニークパス電流の低減に有効であり，後者は，ビット線（４）を選択するセレクタの回路構成の縮小に有効である。
【００２６】
当該ＭＲＡＭは，更に，一の冗長ビット線に接続された複数の冗長メモリセル（５３）で構成されている冗長セルカラム（５３ａ）を含む冗長メモリセルアレイ（５１）と，置換情報保持器（６１）を含む冗長設計処理回路（５８，５９，６０）とを備え（図１１参照），前記クロスポイントセルアレイ（４１）は，前記複数のビット線にそれぞれ対応する複数のメモリセルカラムを含み，前記メモリセルカラムのそれぞれは，前記複数のメモリセルのうち，それぞれが対応するビット線に接続されているメモリセルで構成される場合がある。この場合，置換情報状態保持器（６１）は，前記メモリセルカラムのうち，前記冗長メモリセルカラムに置換される置換対象メモリセルカラム（４３ａ）を示す置換情報を保持し，前記冗長設計処理回路（５８，５９，６０）は，前記置換情報に応答して，前記置換対象メモリセルカラム（４３ａ）を前記冗長メモリセルカラム（５３ａ）に置換することが好ましい。
【００２７】
既述のように，検知電流（Ｉｓ）とオフセット成分電流（Ｉｃ）との差（Ｉｓ−Ｉｃ）に基づいて選択セル（２ａ）に記憶されている記憶データの判別を行うＭＲＡＭは，メモリセル（２）にショートセルが含まれていても，ショートセルと同一のワード線に接続されている正常なメモリセル（２）の読み出しは阻害されない。このような特性を生かして前記置換対象メモリセルカラム（４３ａ）を前記冗長メモリセルカラム（５３ａ）に置換することは，冗長設計を簡素化する。
【００２８】
当該ＭＲＡＭが，更に，置換情報保持器（６１）を含む冗長設計処理回路（５８，５９，６０）を備え，前記複数のダミーセル（４４）は，ダミーセルカラム（４６）を構成し，前記クロスポイントセルアレイ（４１）は，更に，冗長ダミービット線と，前記冗長ダミービット線と，前記複数のワード線のうちの一のワード線との間に介設された複数の冗長ダミーセル（４５）から構成されている冗長ダミーセルカラム（４７）とを含む場合がある。この場合，前記置換情報保持器（６１）は，前記ダミーセルカラム（４６）が前記冗長ダミーセルカラム（４７）に置換されるか否かを示す置換情報を保持し，前記冗長設計処理回路（５８，５９，６０）は，前記置換情報に応答して，前記ダミーセルカラム（４６）を前記冗長ダミーセルカラム（４７）に置換することが好ましい。このような構成は，ショートセルと同一のワード線に接続されている正常なメモリセル（２）の読み出しは阻害されないという特性を生かし，前記ダミーセルカラム（４６）の冗長設計を可能にする。
【００２９】
当該ＭＲＡＭが，更に，前記第１方向（ｘ方向）に延設された参照ワード線（３３）を備え（図７参照），前記複数のセル（２，８，３１，３２，４３，４４）は，更に，前記自発磁化の方向として所定のデータを記憶する複数の参照セル（３１）と，データの記憶に使用されない他のダミーセル（３２）とを含み，且つ，前記複数の参照セル（３１）のそれぞれは，前記複数のビット線（４）のうちの一のビット線と，前記参照ワード線（３３）との間に介設され，前記他のダミーセル（３２）は，前記ダミービット線（９）と前記参照ワード線（３３）との間に介設されている場合がある。この場合，前記オフセット除去回路（１８）は，前記選択ビット線と前記参照ワード線（３３）との間に電圧（Ｖ２’−Ｖ１）を印加することによって流れる参照検知電流（Ｉｓｒｅｆ）と，前記ダミービット線（９）と前記参照ワード線（３３）との間に電圧（Ｖ２’−Ｖ１）を印加することによって流れる他のオフセット成分電流（Ｉｃｒｅｆ）との差に対応する他の電流差信号を生成し，前記データ判別回路（１８〜２０）は，前記電流差信号と前記他の電流差信号に基づいて前記記憶データを判別することが好ましい。このような構成は，選択セル（２ａ）と同一の選択ビット線に接続されているメモリセル（２）に記憶されているデータが検知電流（Ｉｓ）に及ぼす影響をキャンセルし，選択セル（２ａ）に記憶されている記憶データの判別の信頼性を効果的に向上する。
【００３０】
この場合，前記読み出し回路（１６）は，典型的には，以下の回路構成を有する。前記読み出し回路（１６）の前記オフセット除去回路（１７）は，前記検知電流（Ｉｓ）と前記オフセット成分電流（Ｉｃ）との差に対応した電流を有するように前記電流差信号を生成し，前記参照検知電流（Ｉｓｒｅｆ）と前記他のオフセット成分電流（Ｉｃｒｅｆ）との差に対応した電流を有するように前記他の電流差信号を生成する。前記データ判別回路（１８〜２０）は，前記他の電流差信号の電流に対応する第１出力電位（Ｖｐ１）を出力し，前記電流差信号の電流に対応する第２出力電位（Ｖｐ２）を出力する電流電圧変換回路（１８）と，前記第１出力電位（Ｖｐ１）と前記第２出力電位（Ｖｐ２）とに基づいて前記記憶データを判別する判別回路（２０）とを備えている。
【００３１】
前記データ判別回路（１８〜２０）が，更に，電位保持回路（１９）を有する場合，オフセット除去回路（１７），電流電圧変換回路（１８），電位保持回路（１９），及び判別回路（２０）は，以下の動作をすることが好適である。第１読み出し動作期間において，前記オフセット除去回路（１７）は，前記選択ビット線を流れる前記参照検知電流（Ｉｓｒｅｆ）と，前記ダミービット線（９）を流れる前記他のオフセット成分電流（Ｉｃｒｅｆ）とから前記他の電流差信号を生成し，前記電流電圧変換回路（１８）は，前記他の電流差信号を受けて前記第１出力電位（Ｖｐ１）を出力し，前記電位保持回路（１９）は，前記第１出力電位（Ｖｐ１）を保持する。前記第１読み出し動作期間に時間的に遅れる第２読み出し動作期間において，前記オフセット除去回路（１７）は，前記選択ビット線を流れる前記検知電流（Ｉｓ）と，前記ダミービット線（９）を流れる前記オフセット成分電流（Ｉｃ）から前記電流差信号を生成し，前記電流電圧変換回路（１８）は，前記電流差信号を受けて前記第２出力電位（Ｖｐ２）を出力し，且つ，前記判別回路（２０）は，前記電位保持回路によって保持されている第１出力電位（Ｖｐ１）と前記第２出力電位（Ｖｐ２）とを比較して，選択セル（２ａ）に記憶されている前記記憶データを判別する。
【００３２】
前記データ判別回路（１８〜２０）が，更に，電位保持回路（１９）を有する場合，オフセット除去回路（１７），電流電圧変換回路（１８），電位保持回路（１９），及び判別回路（２０）は，以下の他の動作をすることも好適である。第１読み出し動作期間において，前記オフセット除去回路（１７）は，前記選択ビット線を流れる前記検知電流（Ｉｓ）と，前記ダミービット線（９）を流れる前記オフセット成分電流（Ｉｃ）とから前記電流差信号を生成し，前記電流電圧変換回路（１８）は，前記電流差信号を受けて前記第２出力電位（Ｖｐ２）を出力し，前記電位保持回路（１９）は，前記第２出力電位（Ｖｐ２）を保持する。前記第１読み出し動作期間に時間的に遅れる第２読み出し動作期間において，前記オフセット除去回路（１７）は，前記選択ビット線を流れる前記参照検知電流（Ｉｓｒｅｆ）と，前記ダミービット線（９）を流れる前記他のオフセット成分電流（Ｉｃｒｅｆ）とから前記他の電流差信号を生成し，前記電流電圧変換回路（１８）は，前記他の電流差信号を受けて前記第１出力電位（Ｖｐ１）を出力し，且つ，前記判別回路（２０）は，前記第１出力電位（Ｖｐ１）と前記電位保持回路によって保持される第２出力電位（Ｖｐ２）とを比較して前記記憶データを判別する。
【００３３】
上記の目的を達成するために，本発明によるＭＲＡＭは，クロスポイントセルアレイ（１’）と，第１方向（ｘ方向）に延設されている複数のワード線（３）と，前記第１方向（ｘ方向）と異なる第２方向（ｙ方向）に延設されている複数のビット線（４）と，前記第１方向（ｘ方向）に延設されている参照ワード線（３３）と，前記複数のワード線（３）のうちから選択ワード線を選択する第１セレクタ（１１）と，前記複数のビット線（４）のうちから選択ビット線を選択する第２セレクタ（１２，１３）と，読み出し回路（１６）とを備えている（図７参照）。前記クロスポイントセルアレイ（１６）は，反転可能な自発磁化を有し，且つ前記自発磁化の方向に応じて抵抗が異なる磁気抵抗素子で形成された複数のセル（２，３１）を含む。前記複数のセル（２，３１）は，前記自発磁化の方向としてデータを記憶する複数のメモリセル（２）と，所定のデータが，前記自発磁化の方向として記憶されている複数の参照セル（３１）とを含む。前記複数のメモリセル（２）のそれぞれは，前記複数のワード線（３）のうちの一のワード線と，前記複数のビット線（４）のうちの一のビット線との間に介設されている。前記複数の参照セル（３１）のそれぞれは，前記複数のビット線（４）のうちの一のビット線と，前記参照ワード線（３３）との間に介設されている。前記読み出し回路（１６）は，前記選択ワード線と前記選択ビット線との間に電圧が印加されたときに前記選択ビット線を流れる検知電流（Ｉｓ）と，前記参照ワード線（３３）と前記選択ビット線との間に電圧が印加されたときに前記選択ビット線に流れる参照検知電流（Ｉｓｒｅｆ）とに基づいて，前記選択セルに記憶されている記憶データを判別する。このような構成は，選択セル（２ａ）と同一の選択ビット線に接続されているメモリセル（２）に記憶されているデータが検知電流（Ｉｓ）に及ぼす影響をキャンセルし，選択セル（２ａ）に記憶されている記憶データの判別の信頼性を効果的に向上する。
【００３４】
前記読み出し回路（１６）が電流電圧変換回路（１８）と，電位保持回路（１９）と，判別回路（２０）とを含む場合，以下の動作が好適である。第１読み出し動作期間において，前記電流電圧変換回路（１８）は，前記選択ビット線を流れる前記参照検知電流（Ｉｓｒｅｆ）に応答して第１出力電位（Ｖｐ１）を生成し前記電位保持回路（１９）は，前記第１出力電位（Ｖｐ１）を保持する。第２読み出し動作期間において，前記電流電圧変換回路（１８）は，前記選択ビット線を流れる前記検知電流（Ｉｓ）に応答して第２出力電位（Ｖｐ２）を生成し，前記判別回路（２０）は，前記電位保持回路（１９）によって保持されている前記第１出力電位（Ｖｐ１）と前記第２出力電位（Ｖｐ２）とを比較して選択セル（２ａ）に記憶されている前記記憶データを判別する。
【００３５】
前記読み出し回路（１６）が電流電圧変換回路（１８）と，電位保持回路（１９）と，判別回路（２０）とを含む場合，以下の他の動作も好適である。第１読み出し動作期間において，前記電流電圧変換回路（１８）は，前記選択ビット線を流れる前記検知電流（Ｉｓ）に応答して第２出力電位（Ｖｐ２）を生成し，前記電位保持回路（１９）は，前記第２出力電位（Ｖｐ２）を保持する。第２読み出し動作期間において，前記電流電圧変換回路（１８）は，前記選択ビット線を流れる前記参照検知電流（Ｉｓｒｅｆ）に応答して第１出力電位（Ｖｐ１）を生成し，前記判別回路（２０）は，前記第１出力電位（Ｖｐ１）と前記電位保持回路（１９）によって保持されている第２出力電位（Ｖｐ２）とを比較して選択セル（２ａ）に記憶されている前記記憶データを判別する。
【００３６】
当該磁気ランダムアクセスメモリは，更に，置換情報保持器（６１）を含む冗長設計処理回路（６０）を備え，前記複数の参照セル（６３）は，参照セルカラムを構成し，前記クロスポイントセルアレイは，一の冗長参照ワード線に接続された複数の冗長参照セル（６４）で構成されている冗長参照セルカラムを含む場合がある。この場合，前記置換情報保持器（６１）は，前記参照セルカラムが前記冗長参照セルカラムに置換されるか否かを示す置換情報を保持し，前記冗長設計処理回路（６０）は，前記置換情報に応答して，前記参照セルカラムを前記冗長参照セルカラムに置換することが好ましい。
【００３７】
上述の目的を達成するために，本発明によるＭＲＡＭは，反転可能な自発磁化を有し，且つ前記自発磁化の方向に応じて抵抗が異なる磁気抵抗素子で形成された複数のセル（７２，７５）と，読み出し回路（８３）とを備えている（図１４参照）。前記複数のセル（７２，７５）は，前記自発磁化の方向として，”１”又は”０”であるメモリセル記憶データを記憶するメモリセル（７２）と，所定のデータが記憶された参照セル（７５）とを含む。前記読み出し回路（８３）は，前記メモリセル（７２）からメモリセル電流（Ｉｓ）をとりだし，前記参照セルか参照セル電流（Ｉｒ）を取り出して，前記メモリセル電流（Ｉｓ）と前記参照セル電流（Ｉｒ）とに基づいて前記メモリセル記憶データを判別する読み出し動作を複数回行い，前記複数の読み出し動作によって得られた前記複数のメモリセル記憶データの判別結果から，最終的に前記メモリセル記憶データを判別する。前記メモリセル電流（Ｉｓ）と前記参照セル電流（Ｉｒ）とに基づいて前記メモリセル記憶データを判別する読み出し動作が複数回行われることにより，ノイズ電流の影響が抑制され，前記メモリセル（７２）に記憶されている前記メモリセル記憶データを判別の信頼性が効果的に向上する。
【００３８】
前記読み出し動作が行われる回数が奇数回であることは，多数決によって前記メモリセル記憶データを判別することを可能にする点で好適である。
【００３９】
即ち，前記読み出し回路（８３）は，前記読み出し動作において，前記メモリセル記憶データが”１”であると判別された回数が，前記メモリセル記憶データが”０”であると判別された回数を所定回数よりも上回るとき，前記メモリセル記憶データが”１”であると最終的に判別し，前記読み出し動作において前記メモリセル記憶データが”０”であると判別された回数が，前記メモリセル記憶データが”１”であると判別された回数を所定回数よりも上回るとき，前記メモリセル記憶データを最終的に”０”であると判別することが好ましい。該所定回数は，１以上の整数である。
【００４０】
前記読み出し回路（８３）が，更に，ｎビットのカウンタ（８７）を含み，前記読み出し動作が行われる回数が，２ｎ−１回であり，前記カウンタ（８７）が記憶する値は，前記読み出し動作において，前記メモリセル記憶データが”１”であると判別される毎に１だけ増加され，且つ，前記カウンタ（８７）は，前記読み出し動作が２ｎ−１回行われた後，その最上位ビットを最終的に判別された前記メモリセル記憶データとして出力することが好適である。このような構成は，前記読み出し回路（８３）の回路構成を簡略化する。
【００４１】
本発明によるＭＲＡＭは，反転可能な自発磁化を有し，且つ前記自発磁化の方向に応じて抵抗が異なる磁気抵抗素子で形成された複数のセル（７２，７５）と，読み出し回路（８３）とを備えている。（図１４参照）。前記複数のセル（７２，７５）は，前記自発磁化の方向に対応付けて，”１”又は”０”であるメモリセル記憶データを記憶するメモリセルフリー層を備えたメモリセル（７２）と，前記自発磁化の方向に対応付けて，所定のデータを記憶する参照セルフリー層を備えた参照セル（７５）とを含む。前記参照セルフリー層と前記メモリセルフリー層とは，面積が異なる。前記読み出し回路（８３）は，前記メモリセル（７２）からメモリセル電流（Ｉｓ）をとりだし，前記参照セル（７５）から参照セル電流（Ｉｒ）を取り出して，前記メモリセル電流（Ｉｓ）と前記参照セル電流（Ｉｒ）とに基づいて前記メモリセル記憶データを判別する。前記参照セルフリー層と前記メモリセルフリー層とが面積が異なることにより，読み出し回路（８３）を前記メモリセル電流（Ｉｓ）と前記参照セル電流（Ｉｒ）とに対して対称化することが可能である。読み出し回路（８３）の対称化は，前記メモリセル（７２）に記憶されているメモリセル記憶データの判別の信頼性の向上を可能にする。
【００４２】
前記参照セルフリー層は，前記メモリセルフリー層よりも面積が小さいことが好ましい。前記参照セルフリー層の面積の縮小化は，前記参照セルフリー層が有する自発分極の反転を阻害し，前記参照セル（７５）の抵抗を安定化する。これは，前記メモリセル（７２）に記憶されているメモリセル記憶データの判別の信頼性の向上を可能にする。
【００４３】
前記メモリセルフリー層の前記自発磁化の方向に一致する長さ方向の長さｂｃｅｌｌと，前記メモリセルフリー層の前記自発磁化に垂直な幅方向の幅ａｃｅｌｌと，前記参照セルフリー層の前記長さ方向の長さｂｒｅｆと，前記参照セルフリー層の前記幅方向の幅ａｒｅｆとは，下記式：
ａｒｅｆ／ｂｒｅｆ＜ａｃｅｌｌ／ｂｃｅｌｌ，
を満足することが好ましい。このような構造は，前記参照セルフリー層が有する自発分極の方向を長さ方向に安定化し，前記参照セル（７５）の抵抗を安定化する。これは，前記メモリセル（７２）に記憶されているメモリセル記憶データの判別の信頼性の向上を可能にする。
【００４４】
前記参照セルフリー層の面積は，前記参照セル（７２）の抵抗値が，前記メモリセルの抵抗値のうちの大きい方の高抵抗値と，小さい方の低抵抗値との間になるように選ばれる。
【００４５】
【発明の実施の形態】
以下，添付図面を参照しながら，本発明によるＭＲＡＭの実施の一形態を説明する。
【００４６】
（実施の第１形態）
本発明の実施の第１形態のＭＲＡＭは，図１に示されているように，クロスポイントセルアレイ１を備えている。クロスポイントセルアレイ１は，複数のメモリセル２と，ｘ方向（ワード線方向）に延設された複数のワード線３と，ｙ方向（ビット線方向）に延設された複数のビット線４とを含む。メモリセル２は，ワード線３とビット線４との交点に配置され，メモリセル２のそれぞれは，該メモリセル２において交差する一のワード線３と一のビット線４との間に介設されている。
【００４７】
図２に示されているように，メモリセル２のそれぞれは，ピン層５と，フリー層６と，ピン層５とフリー層６との間に介設されたトンネル障壁層７とから形成されるＭＴＪ（Ｍａｇｎｅｔｉｃ Ｔｕｎｎｅｌ Ｊｕｎｃｔｉｏｎ）を含む。ピン層５は，ワード線３のうちの一に接続され，フリー層６は，ビット線４のうちの一に接続される。ピン層５とフリー層６とは，いずれも，自発磁化を有する強磁性層を含む。ピン層５が有する自発磁化はｘ方向に向けて固定される。フリー層６が有する自発磁化は反転可能であり，ピン層５の自発磁化の向きと平行，又は反平行に向くことが許されている。トンネル障壁層７は，ピン層５とフリー層６との間にトンネル電流を流れるような薄い膜厚の絶縁体層で形成される。
【００４８】
メモリセル２のそれぞれは，１ビットのデータを，ピン層５とフリー層６との自発磁化の相対的な向きとして記憶する。メモリセル２は，ピン層５の自発磁化とフリー層６の自発磁化とが平行である”平行”状態と，ピン層５の自発磁化とフリー層６の自発磁化とが反平行である”反平行”状態との一方を”０”に，他方を”１”に対応付けることにより，１ビットのデータを記憶する。
【００４９】
メモリセル２の抵抗（即ち，メモリセル２が有するＭＴＪの抵抗）は，トンネル磁気抵抗効果（ＴＭＲ効果）により，ピン層５とフリー層６とが有する自発磁化の相対的な向きに応じて異なる。図２（ａ）に示されているように，ピン層５とフリー層６とが有する自発磁化の向きが平行である場合，メモリセル２の抵抗は，第１値Ｒとなる。図２（ｂ）に示されているように，ピン層５とフリー層６とが有する自発磁化の向きが反平行である場合，メモリセル２の抵抗は，第２値Ｒ＋ΔＲとなる。ＭＲ比ΔＲ／Ｒは，典型的なＭＴＪでは，１０％−３０％である。メモリセル２に記憶されているデータは，メモリセル２の抵抗に基づいて判別される。
【００５０】
図１に示されているように，クロスポイントセルアレイ１は，更に，ｙ方向に並んで配置されたダミーセル８と，ｙ方向に延設されたダミービット線９とを含む。ダミーセル８は，ワード線３とダミービット線９との交点に配置され，ダミーセル８のそれぞれは，該ダミーセル８において交差する一のワード線３とダミービット線９との間に介設されている。ダミーセル８の構造は，フリー層６がダミービット線９に接続されている点以外，図２に示されたメモリセル２の構造と同一であり，ダミーセル８は，固定されたピン層と，フリー層と，これらの間に介設されるトンネル障壁層とから形成されるＭＴＪを含む。
【００５１】
ダミーセル８は，”１”又は”０”のうちのいずれかのデータが書き込まれる。ダミーセル８は，その状態が一定であることが重要であり，データが書き込まれている必要は，必ずしもない。ダミーセル８は，メモリセル２に流れる電流のオフセット成分を除去するのに寄与し，読み出し時のＳＮ比を高める効果がある。ダミーセル８の役割の詳細は，後述される。
【００５２】
クロスポイントセルアレイ１は，更に，Ｘセレクタ１１，第１Ｙセレクタ１２，及び第２Ｙセレクタ１３を含む。Ｘセレクタ１１は，ワード線３に接続され，ワード線３のうちから選択ワード線を選択する。第１Ｙセレクタ１２，及び第２Ｙセレクタ１３は，ビット線４に接続され，ビット線４のうちから選択ビット線を選択する。メモリセル２のうちの選択ワード線と選択ビット線とに接続されているメモリセルが，選択セル２ａとして選択される。更に，ダミーセル８のうちの選択ワード線に接続されているダミーセルが，選択ダミーセル８ａとして選択される。後述されるように，選択ダミーセル８ａは，選択セル２ａに流れる電流のオフセット成分を除去するのに使用される。
【００５３】
より詳細には，Ｘセレクタ１１は，ワード線３のうちの選択ワード線を，電位Ｖ１を有する第１電源線１４に接続し，選択されない非選択ワード線を，第１電源線１４から切り離す。選択ワード線には，電位Ｖ１が供給される。非選択ワード線は，Ｘセレクタ１１により，フローティング状態（ハイインピーダンス（Ｈｉ−Ｚ）状態）にされる。第１Ｙセレクタ１２は，選択されない非選択ビット線を，電位Ｖ２を有する第２電源線１５に接続し，選択された選択ビット線とダミービット線９とを第２電源線１５から切り離す。非選択ビット線には，電位Ｖ２が供給される。第２Ｙセレクタ１３は，選択ビット線とダミービット線９とを読み出し回路１６に接続し，非選択ビット線を読み出し回路１６から切り離す。
【００５４】
選択セル２ａに記憶されている記憶データの判別は，読み出し回路１６によって行われる。読み出し回路１６は，選択セル２ａに記憶されている記憶データを判別するとき，選択ビット線とダミービット線９とに，第２電源線１５の電位Ｖ２に実質的に同一である電位Ｖ２’を供給する。選択ビット線への電位Ｖ２’の印加により，選択ビット線と選択ワード線との間には，電圧Ｖ２’−Ｖ１が印加され，選択ビット線には電流Ｉｓが流れる。更に，ダミービット線９への電位Ｖ２’の印加により，ダミービット線９と選択ワード線との間には，電圧Ｖ２’−Ｖ１が印加され，ダミービット線９には電流Ｉｃが流れる。非選択ビット線に印加される電位Ｖ２と，選択ビット線及びダミービット線９に印加される電位Ｖ２’とが実質的に一致されることにより，クロスポイントセルアレイ１を流れるスニークパス電流が減少されている。読み出し回路１６は，選択ビット線を流れる電流Ｉｓとダミービット線９を流れる電流Ｉｃとの差Ｉｓ−Ｉｃに基づいて選択セル２ａに記憶されている記憶データを判別する。
【００５５】
選択セル２ａに記憶されている記憶データの判別に使用される電流Ｉｓと，電流Ｉｃとは，以下に述べられるような成分を有する電流である。選択セル２ａの抵抗は，選択セル２ａが記憶しているデータに応じて変化するから，選択ビット線を流れる電流Ｉｓは，選択セル２ａに記憶されているデータに対応して変化するデータ対応成分を含んでいる。データ対応成分を含む電流Ｉｓは，以後，検知電流Ｉｓと記載される。
【００５６】
検知電流Ｉｓは，データ対応成分に加え，選択セル２ａに記憶されているデータに対応した電流成分でないオフセット成分を含む。オフセット成分は，主として，スニークパス電流に起因する電流成分と，選択セル２ａが有し得る２つの抵抗値Ｒ及びＲ＋ΔＲのうち，選択セル２ａに記憶されているデータに依存しない抵抗成分Ｒに起因して流れる電流成分とから構成される。
【００５７】
クロスポイントセルアレイ１は，スニークパス電流が通る経路を多数有しているため，このオフセット成分は，実際には，データ対応成分よりも極めて大きい。典型的には，オフセット成分は約３０μＡであり，選択セル２ａに記憶されているデータに対応した電流成分は，約１μＡである。したがって，検知電流Ｉｓ自体のＳＮ比は，それほど大きな値ではない。
【００５８】
一方，ダミービット線９を流れる電流Ｉｃは，検知電流Ｉｓに含まれるオフセット成分に近い大きさを有する。あるビット線４（又はダミービット線９）を流れる電流のうち，スニークパス電流に起因する電流成分の大きさは，主としてクロスポイントセルアレイ１の構造に依存し，ビット線４（又はダミービット線９）の位置に対する依存性は少ない。したがって，電流Ｉｃに含まれる電流のうちのスニークパス電流に起因する電流成分と，検知電流Ｉｓに含まれる電流のうちのスニークパス電流に起因する電流成分とは，概ね一致する。更に，選択ダミーセル８ａは，選択セル２ａと同一の構造を有するから，電流Ｉｃは，検知電流Ｉｓと同様に，自発磁化の方向に依存しない抵抗成分Ｒに起因して流れる電流成分を含む。電流Ｉｃは，更に，選択ダミーセル８ａの自発磁化の方向に対応した状態に対応したダミーセルデータ対応成分を含むが，このダミーセルデータ対応成分は，固定である上に，オフセット成分に比較すると極めて小さいため無視できる。従って，電流Ｉｃは，検知電流Ｉｓに含まれるオフセット成分に近い大きさを有する。このような電流Ｉｃは，以後，オフセット成分電流Ｉｃと呼ばれる。
【００５９】
検知電流Ｉｓとオフセット成分電流Ｉｃとの差Ｉｓ−Ｉｃは，検知電流Ｉｓからオフセット成分を除いた値に近く，即ち，選択セル２ａに記憶されているデータに対応したデータ対応成分に概ね一致する。従って，差Ｉｓ−Ｉｃは，ＳＮ比が大きい。ＳＮ比が大きい差Ｉｓ−Ｉｃに基づいて選択セルに記憶されているデータを判別することは，該データの判別の信頼性を向上することを可能にする。更に，スニークパス電流に起因する成分は，既述のオフセット成分として除去されるから，スニークパス電流による成分は，電流Ｉｓ−Ｉｃから除去されている。このような電流Ｉｓ−Ｉｃに基づいて選択セル２ａに記憶されているデータを判別することにより，スニークパス電流による影響を抑制して該データを判別することが可能である。
【００６０】
このような読み出し回路１６は，典型的には，減算回路１７と，Ｉ−Ｖ変換回路１８と，電圧保持回路１９と，比較器２０とにより実現される。減算回路１７は，第２Ｙセレクタ１４を介して，選択ビット線及びダミービット線９に接続される。減算回路１７は，選択ビット線を流れる検知電流Ｉｓから，ダミービット線９を流れるオフセット成分電流Ｉｃを減じた電流Ｉｓ−Ｉｃを生成する。
【００６１】
図３は，典型的な減算回路１７を示している。減算回路１７は，ＮＭＯＳトランジスタ２１，２２，ＰＭＯＳトランジスタ２３，２４を含む。ＮＭＯＳトランジスタ２１のソースは，選択ビット線に接続され，ＮＭＯＳトランジスタ２２のソースは，ダミービット線９に接続される。ＮＭＯＳトランジスタ２１，２２のゲートには，電位Ｖｂｉａｓが供給される。電位Ｖｂｉａｓを適切に制御することにより，ＮＭＯＳトランジスタ２１，２２のソースの電位は，電位Ｖ２’に維持され，従って，選択ビット線とダミービット線９とが，電位Ｖ２’に維持される。ＮＭＯＳトランジスタ２１のドレインは，ＰＭＯＳトランジスタ２３のドレインに接続され，ＮＭＯＳトランジスタ２２のドレインは，ＰＭＯＳトランジスタ２４のドレインに接続されている。ＰＭＯＳトランジスタ２３，２４のソースは，それぞれ，電源電位ＶＣＣを有する電源端子２５，２６に接続されている。ＰＭＯＳトランジスタ２３のドレインは，ＰＭＯＳトランジスタ２３，２４のゲートに接続されている。ＰＭＯＳトランジスタ２４のドレインとＮＭＯＳトランジスタ２２のドレインとを結ぶ信号線には，出力ノード２７が設けられ，出力ノード２７は，Ｉ−Ｖ変換回路１８に接続される。
【００６２】
減算回路１７の電源端子２５からＮＭＯＳトランジスタ２１とＰＭＯＳトランジスタ２３とを介して，選択ビット線に検知電流Ｉｓが流れると，ＰＭＯＳトランジスタ２３には，電源端子２６から検知電流Ｉｓと同一の大きさの電流が流れ，出力ノード２７には，検知電流Ｉｓと同一の大きさの電流が流れ込む。一方，出力ノード２７から，ＮＭＯＳトランジスタ２１を介して，ダミービット線９に流れるオフセット成分電流Ｉｃが引き出され，Ｉ−Ｖ変換回路１８には，出力ノード２７を介して，検知電流Ｉｓとオフセット成分電流Ｉｃとの差に対応する電流Ｉｓ−Ｉｃが供給される。
【００６３】
Ｉ−Ｖ変換回路１８は，減算回路１７が出力する電流Ｉｓ−Ｉｃを電圧に変換して出力する電流−電圧増幅器である。Ｉ−Ｖ変換回路１８が出力する電圧は，選択セル２ａの抵抗，即ち，選択セル２ａに記憶されている記憶データに応じて変化する。
【００６４】
既述の通り，電流Ｉｓ−Ｉｃは，検知電流Ｉｓからオフセット成分を除いた電流に対応するが，検知電流Ｉｓからのオフセット成分の除去は，Ｉ−Ｖ変換回路１８のゲインの増大を可能にする。Ｉ−Ｖ変換回路１８が出力する最大電圧には制限があるから，オフセット電流成分を除かずに検知電流Ｉｓを電圧に変換しようとする場合，Ｉ−Ｖ変換回路１８のゲインは，比較的小さい値に制限される。これは，Ｉ−Ｖ変換回路１８が出力する電圧が選択セル２ａに記憶されているデータに対応して変化する変化幅を大きくすることが出来ないことを意味する。検知電流Ｉｓからオフセット成分を除去することにより，Ｉ−Ｖ変換回路１８のゲインの増大が可能であり，従って，Ｉ−Ｖ変換回路１８が出力する電圧が選択セル２ａに記憶されているデータに対応して変化する変化幅を大きくすることが可能である。
【００６５】
Ｉ−Ｖ変換回路１８の出力は，電圧保持回路１９と比較器２０との入力に接続される。電圧保持回路１９は，Ｉ−Ｖ変換回路１８が出力する電圧を取り込んで保持し，保持している電圧を出力する機能を有する。電圧保持回路１９は，十分に大きな大きさの容量素子（図示されない）を含み，該容量素子に，Ｉ−Ｖ変換回路１８が出力する電圧を取り込んで保持する。比較器２０は，Ｉ−Ｖ変換回路１８の出力と，電圧保持回路１９の出力とに接続される。比較器２０は，Ｉ−Ｖ変換回路１８が出力する電圧と，電圧保持回路１９が出力する電圧とを比較して，選択セル２ａに記憶されている記憶データを判別する。Ｉ−Ｖ変換回路１８が出力する電圧が選択セル２ａに記憶されているデータに応答して大きく変化することは，該記憶データを判別する信頼性を向上する。比較器２０は，選択セル２ａに記憶されているデータに対応したデータ信号ＳＡＯＵＴを生成する。
【００６６】
実施の第１形態のＭＲＡＭの読み出し動作には，自己リファレンス方式が採用されている。図４は，実施の第１形態のＭＲＡＭの読み出し動作を示すフローチャートである。
【００６７】
（ステップＳ０１）
選択セル２ａに対する読み出し動作が行われる。該読み出し動作は，以下の過程により行われる。Ｘセレクタ１１により選択ワード線が選択され，第１Ｙセレクタ１２及び第２Ｙセレクタ１３により選択ビット線が選択される。続いて，選択ワード線に電位Ｖ１が供給され，選択ビット線とダミービット線９とに電位Ｖ２’が供給される。これにより，選択セル２ａ及び選択ダミーセル８ａに電圧Ｖ２’−Ｖ１が印加され，選択ビット線に検知電流Ｉｓが，ダミービット線９にオフセット成分電流Ｉｃが流される。減算回路１７により，検知電流Ｉｓからオフセット成分電流Ｉｃを減じた電流Ｉｓ−Ｉｃが生成され，Ｉ−Ｖ変換回路１８により電流Ｉｓ−Ｉｃが電圧に変換され，電流Ｉｓ−Ｉｃに対応した第１読み出し電圧Ｖｐ１が生成される。第１読み出し電圧Ｖｐ１は，選択セル２ａに記憶されている記憶データに対応した大きさを有する。第１読み出し電圧Ｖｐ１は，電圧保持回路１９に入力され，電圧保持回路１９は，第１読み出し電圧Ｖｐ１を取り込んで保持する。電圧第１読み出し電圧Ｖｐ１を取り込んだ後，電圧保持回路１９は，Ｉ−Ｖ変換回路１８から切り離される。
【００６８】
（ステップＳ０２）
選択セル２ａに”０”が書き込まれる。選択ワード線及び選択ビット線とのそれぞれに書き込み電流が供給され，該書き込み電流が発生する磁界により，選択セル２ａが有する自発磁化が”０”に対応する状態に向けられる。
【００６９】
（ステップＳ０３）
選択セル２ａに対する読み出し動作が再度行われる。ステップＳ０１と同様にして，選択ビット線に検知電流Ｉｓが，ダミービット線９にオフセット成分電流Ｉｃが流される。Ｉ−Ｖ変換回路１８により電流Ｉｓ−Ｉｃが電圧に変換され，電流Ｉｓ−Ｉｃに対応した第２読み出し電圧Ｖｐ２が生成される。第２読み出し電圧Ｖｐ２は，選択セル２ａに記憶されているデータ”０”に対応した大きさを有する。第２読み出し電圧Ｖｐ２は，後述されるように，リファレンス電圧として使用される。
【００７０】
（ステップＳ０４）
比較器２０により，選択セル２ａに記憶されていた記憶データ（即ち，選択２ａに”０”が書き込まれる前に書き込まれていたデータ）の判別が行われ，該記憶データを示すデータ信号ＳＡＯＵＴが生成される。記憶データの判別は，以下のようにして行われる。電圧保持回路１９によって保持されている第１読み出し電圧Ｖｐ１と，Ｉ−Ｖ変換回路１８によって生成された第２読み出し電圧Ｖｐ２とが，比較器２０に入力され，比較器２０が活性化される。比較器２０が活性化されると，比較器２０は，第１読み出し電圧Ｖｐ１と第２読み出し電圧Ｖｐ２とを比較して，選択セル２ａに書き込まれていたデータを判別する。第１読み出し電圧Ｖｐ１と第２読み出し電圧Ｖｐ２とが概ね一致する場合，比較器２０は，選択セル２ａに記憶されていた記憶データを”０”であると判別し，データ信号ＳＡＯＵＴを”０”にして出力する。第１読み出し電圧Ｖｐ１と第２読み出し電圧Ｖｐ２とが大きく離れている場合，比較器２０は，選択セル２ａに記憶されていた記憶データを”１”であると判別し，データ信号ＳＡＯＵＴを”１”にして出力する。
【００７１】
（ステップＳ０５）
ステップＳ０４において，選択セル２ａに記憶されていた記憶データが”１”であると判断された場合，選択セル２ａに対して”１”を書き込む再書き込みが行われる。既述のとおり，記憶データの判別の過程で，選択セル２ａには”０”が書き込まれるから，再書き込みにより選択セル２ａは，正しいデータを保持する状態に戻される。再書き込みにより，実施の第１形態のＭＲＡＭの読み出し動作が完了する。
【００７２】
以上に説明されているように，実施の第１形態のＭＲＡＭでは，ダミーセル８を用いてオフセット成分電流Ｉｃが生成される。更に，選択ビット線を流れる検知電流Ｉｓと，オフセット成分電流Ｉｃとの差に対応する電流Ｉｓ−Ｉｃが生成され，電流Ｉｓ−Ｉｃに基づいて，選択セル２ａに記憶されている記憶データの判別が行われる。電流Ｉｓ−Ｉｃは，検知電流Ｉｓからオフセット成分が除去された電流に相当し，電流Ｉｓ−ＩｃのＳＮ比は大きい。ＳＮ比が大きい電流Ｉｓ−Ｉｃに基づいてデータの判別が行われることにより，データの判別の信頼性が高められている。
【００７３】
除去されるオフセット成分には，スニークパス電流に起因する成分が含まれるから，スニークパス電流に起因する成分は，電流Ｉｓ−Ｉｃから除去されている。従って，電流Ｉｓ−Ｉｃに基づいて，選択セル２ａに記憶されている記憶データの判別を行うことにより，記憶データの判別に対するスニークパス電流の影響を効果的に抑制することができる。
【００７４】
更に，検知電流Ｉｓからオフセット成分を除去することは，Ｉ−Ｖ変換回路１８のゲインを増加することを可能にする。Ｉ−Ｖ変換回路１８のゲインの増加は，Ｉ−Ｖ変換回路１８が生成する第１読み出し電圧Ｖｐ１の，選択セル２ａに記憶されているデータに対応して変化する変化幅を大きくし，データの判別の信頼性を一層効果的に増加させる。
【００７５】
電流Ｉｓ−Ｉｃに基づいて選択セル２ａに記憶されている記憶データを判別することは，クロスポイントセルアレイ１の製造バラツキに対する許容性を高くする点でも好ましい。本実施の形態のＭＲＡＭを多数製造した場合，クロスポイントセルアレイ１の製造バラツキに起因して，検知電流Ｉｓに含まれるオフセット成分は，製造されたＭＲＡＭ毎に異なる。しかし，一のＭＲＡＭでは，オフセット成分の変動は，検知電流Ｉｓとオフセット成分電流Ｉｃとで共通である。従って，クロスポイントセルアレイ１の製造バラツキは，電流Ｉｓ−Ｉｃには反映されにくく，電流Ｉｓ−Ｉｃは安定化される。安定化された電流Ｉｓ−Ｉｃに基づいて選択セル２ａに記憶されている記憶データを判別することは，記憶データの判別の信頼性を向上する。このように，本実施の形態のＭＲＡＭは，クロスポイントセルアレイ１の製造バラツキに対する許容性が高い。
【００７６】
更に，上述のＭＲＡＭは，ショート不良を有するメモリセル（以下，「ショートセル」という。）が存在する場合に，該ショートセルの存在によって読み出し不能になるメモリセルの数を減少することができる。図５（ａ）に示されているように，従来のＭＲＡＭでは，メモリセルセルアレイにショートセル２８’が存在する場合，ショートセル２８’と同一のワード線に接続されているメモリセルと，ショートセル２８’と同一のビット線に接続されているメモリセルとは，いずれも，読み出し不能である。ショートセル２８’が存在すると，ショートセル２８’を流れるスニークパス電流は著しく大きくなる。このスニークパス電流により，データを判別する回路にその入力レンジを超える電流が流れ，このためにデータを判別する回路の機能が失われる。
【００７７】
本実施の形態のＭＲＡＭでは，図５（ｂ）に示されているように，ショートセル２８がクロスポイントセルアレイ１に存在しても，ショートセル２８と同一のワード線に接続されているメモリセル２の読み出しは可能である（但し，ショートセル２８と同一のビット線に接続されているメモリセル２は，読み出し不能である）。これは，検知電流Ｉｓとオフセット成分電流Ｉｃとは，ショートセル２８の存在によって増加するオフセット成分を共通に含み，該オフセット成分は，減算回路１７によって除去されるからである。本実施の形態のＭＲＡＭでは，ショートセル２８の存在によって読み出し不能になるメモリセルは，ショートセル２８と同一のビット線に接続されているメモリセルのみであり，読み出し不能になるメモリセルの数が減少されている。
【００７８】
このように，ショートセル２８と同一のワード線に接続されているメモリセルの読み出しが可能であることは，不良メモリセルを救済するための冗長設計を容易にする。本実施の形態のＭＲＡＭでは，ショートセル２８が存在する場合，ショートセル２８を含む不良カラムを冗長カラムに置換することにより，不良カラムの救済が可能である。
【００７９】
実施の第１形態において，図６に示されているように，図１に示されているＭＲＡＭから，第１Ｙセレクタ１２と第２電源線１５とが除去されることが可能である。この場合，非選択ビット線は，電位Ｖ２に固定されるのではなく，フローティング状態にされる。第１Ｙセレクタ１２と第２電源線１５とが除去されることは，ＭＲＡＭが形成されるチップの面積を減少できる点で好適である。
【００８０】
その一方で，第１Ｙセレクタ１２と第２電源線１５とを除去することは，クロスポイントセル１を流れるスニークパス電流を増加させるが，スニークパス電流の増加は，許容される。既述のように，第１Ｙセレクタ１２と第２電源線１５とを除去すると，非選択ビット線がフローティング状態になるため，スニークパス電流が増加する。しかし，実施の第１形態のＭＲＡＭは，検知電流Ｉｓとオフセット成分電流Ｉｃとの差に基づいて選択セル２ａのデータを検知するため，読み出し動作に対するスニークパス電流の影響は小さい。従って，スニークパス電流の増加は読み出し動作を阻害しない。
【００８１】
（実施の第２形態）
図７は，実施の第２形態のＭＲＡＭを示す。実施の第２形態では，図１のクロスポイントセルアレイ１に，ｘ方向（ワード線方向）に並んで配置された参照セル３１と，参照用ダミーセル３２と，ｘ方向（ワード線方向）に延設された参照ワード線３３とが追加される。参照セル３１と参照用ダミーセル３２と参照ワード線３３とが追加されたクロスポイントセルアレイ１は，以下，クロスポイントセルアレイ１’と記載される。
【００８２】
参照セル３１と参照用ダミーセル３２とは，いずれも，メモリセル２と同一の構造を有する。参照セル３１と参照用ダミーセル３２とは，ピン層と，フリー層と，該ピン層と該フリー層との間に介設されたトンネル障壁層とから形成されるＭＴＪを含んで構成されている。
【００８３】
参照セル３１には，所定のデータ，典型的には”０”が記憶され，読み出し動作時のデータの判別に使用される。但し，参照セル３１の役割は，ダミーセル８の役割と異なる。上述されているように，ダミーセル８は，検知電流Ｉｓからオフセット成分を除去するために使用されるオフセット成分電流Ｉｃの生成に使用される。一方，参照セル３１は，リファレンス電圧の生成に使用される。参照セル３１を用いて生成されるリファレンス電圧と，メモリセル２に記憶されている記憶データに応じて生成される読み出し電圧との対比により，該記憶データが判別される。本明細書では，その役割の違いから，”参照セル”と”ダミーセル”とが使い分けられていることに注意されたい。
【００８４】
参照セル３１は，ビット線４と同じ数だけ用意される。参照セル３１は，ビット線４と参照ワード線３３とが交差する位置に配置され，参照セル３１のそれぞれは，一のビット線４と参照ワード線３３との間に介設される。
【００８５】
一方，参照用ダミーセル３２は，参照ワード線３３とダミービット線９とが交差する位置に配置され，参照ワード線３３とダミービット線９との間に介設される。参照ワード線３３は，Ｘセレクタ１１に接続される。
【００８６】
図８は，実施の第２形態のＭＲＡＭの読み出し動作を示すフローチャートである。
【００８７】
（ステップＳ１１）
参照セル３１のうちから，選択セル２ａと同一のビット線（選択ビット線）上にある選択参照セル３１ａが選択され，選択参照セル３１ａからデータが読み出される。選択参照セル３１ａからのデータの読み出しは，以下の過程で行われる。
【００８８】
選択ビット線とダミービット線９とが，第２Ｙセレクタ１３によって読み出し回路１６に接続され，非選択ビット線が，第１Ｙセレクタ１２によって，第２電源線１５に接続される。これにより，非選択ビット線には，電位Ｖ２が供給され，選択ビット線とダミービット線９とには，電位Ｖ２と実質的に同一な電位Ｖ２’が供給される。選択ビット線とダミービット線９とは，非選択ビット線から電気的に切り離される。
【００８９】
更に，参照ワード線３３がＸセレクタ１１によって第１電源線１４に接続され，図９（ａ）に示されているように，参照ワード線３３に電位Ｖ１が供給される。ワード線４は，いずれも第１電源線１４から切り離され，フローティング状態（Ｈｉ−Ｚ状態）にされる。
【００９０】
電位Ｖ２’と電位Ｖ１との供給により，選択参照セル３１ａ及び参照用ダミーセル３３には，電圧Ｖ２’−Ｖ１が印加される。電圧Ｖ２’−Ｖ１の印加により，図７に示されているように，選択ビット線には電流Ｉｓｒｅｆが流れ，ダミービット線９には電流Ｉｃ ｒｅｆが流れる。実施の第１形態でなされた電流Ｉｓと電流Ｉｃとについての議論は，電流Ｉｓｒｅｆと電流Ｉｃｒｅｆとについても成立する。電流Ｉｓｒｅｆは，選択参照セル３１ａの自発分極の状態，即ち，選択参照セル３１ａに記憶されているデータに依存するデータ依存成分を含む電流であり，以下では，電流Ｉｓｒｅｆは，参照検知電流Ｉｓｒｅｆと記載される。電流Ｉｃ ｒｅｆは，参照検知電流Ｉｓｒｅｆのうち，選択参照セル３１ａに記憶されているデータに依存しないオフセット成分に相当する大きさを有しており，以下では，オフセット成分電流Ｉｃｒｅｆと記載される。
【００９１】
減算回路１７により，検知電流Ｉｓｒｅｆからオフセット成分電流Ｉｃｒｅｆを減じた電流Ｉｓｒｅｆ−Ｉｃｒｅｆが生成され，Ｉ−Ｖ変換回路１８により電流Ｉｓｒｅｆ−Ｉｃｒｅｆが電圧に変換され，電流Ｉｓｒｅｆ−Ｉｃｒｅｆに対応した第１読み出し電圧Ｖｐ１が生成される。後述されるように，第１読み出し電圧Ｖｐ１は，選択セル２ａのデータを判別するためのリファレンス電圧として使用される。このため，以下では，第１読み出し電圧Ｖｐ１は，リファレンス電圧Ｖｐ１と記載される。
【００９２】
（ステップＳ１２）
リファレンス電圧Ｖｐ１が，電圧保持回路１９に入力される。電圧保持回路１９は，リファレンス電圧Ｖｐ１を取り込んで保持する。リファレンス電圧Ｖｐ１を取り込んだ後，電圧保持回路１９は，Ｉ−Ｖ変換回路１８から切り離される。
【００９３】
（ステップＳ１３）
選択セル２ａに対する読み出し動作が行われる。該読み出し動作は，以下の過程で行われる。Ｘセレクタ１１により選択ワード線が選択され，第１Ｙセレクタ１２及び第２Ｙセレクタ１３により選択ビット線が選択される。図９（ｂ）に示されているように，選択ワード線には電位Ｖ１が供給され，選択ビット線とダミービット線９とに電位Ｖ２’が供給される。これにより，選択セル２ａ及び選択ダミーセル８ａに電圧Ｖ２’−Ｖ１が印加され，図７に示されているように，選択ビット線に検知電流Ｉｓが，ダミービット線９にオフセット成分電流Ｉｃが流される。減算回路１７により，検知電流Ｉｓからオフセット成分電流Ｉｃを減じた電流Ｉｓ−Ｉｃが生成され，Ｉ−Ｖ変換回路１８により電流Ｉｓ−Ｉｃが電圧に変換され，電流Ｉｓ−Ｉｃに対応した第２読み出し電圧Ｖｐ２が生成される。
【００９４】
Ｉ−Ｖ変換回路１８は，第２読み出し電圧Ｖｐ２を生成するときと，リファレンス電圧Ｖｐ１（第１読み出し電圧Ｖｐ１）を生成するときとで，そのゲインを変更する。ゲインの変更は，下記式：
Ｖｐ２（０）＜Ｖｐ１＜Ｖｐ２（１）， …（１）
が成立するように行われる。ここで，Ｖｐ２（０）は，選択セル２ａに”０”が記憶されているときにＩ−Ｖ変換回路１８が出力する第２読み出し電圧Ｖｐ２であり，Ｖｐ２（１）は，選択セル２ａに”１”が記憶されているときにＩ−Ｖ変換回路１８が出力する第２読み出し電圧Ｖｐ２である。
【００９５】
（ステップＳ１４）
比較器２０により，選択セル２ａに記憶されている記憶データが判別され，記憶データを示すデータ信号ＳＡＯＵＴが生成される。記憶データの判別は，以下のようにして行われる。電圧保持回路１９によって保持されているリファレンス電圧Ｖｐ１と，Ｉ−Ｖ変換回路１８によって生成された第２読み出し電圧Ｖｐ２とが，比較器２０に入力され，比較器２０が活性化される。比較器２０が活性化されると，比較器２０は，リファレンス電圧Ｖｐ１と第２読み出し電圧Ｖｐ２とを比較して，選択セル２ａに書き込まれていたデータを判別する。リファレンス電圧Ｖｐ１が第２読み出し電圧Ｖｐ２より大きいとき，比較器２０は，選択セル２ａに記憶されていた記憶データを”０”であると判別し，データ信号ＳＡＯＵＴを”０”にして出力する。リファレンス電圧Ｖｐ１が第２読み出し電圧Ｖｐ２より小さいとき，比較器２０は，選択セル２ａに記憶されていた記憶データを”１”であると判別し，データ信号ＳＡＯＵＴを”１”にして出力する。データ信号ＳＡＯＵＴの生成により，実施の第２形態のＭＲＡＭの読み出し動作が完了する。
【００９６】
以上に説明された実施の第２形態のＭＲＡＭは，実施の第１形態のＭＲＡＭと同様の利点を有している。電流Ｉｓ−Ｉｃに基づいて選択セル２ａに記憶されている記憶データを判別することにより，ＳＮ比が増大され，記憶データの判別に対するスニークパス電流の影響が抑制されている。更に，電流Ｉｓ−Ｉｃに基づいて選択セル２ａに記憶されている記憶データを判別することにより，当該クロスポイントセルアレイ１の製造バラツキに対する許容性が高められている。更に，実施の第２形態のＭＲＡＭは，ショート不良を有する不良メモリセルが存在する場合でも，不良メモリセルと同一のワード線に接続されているメモリセルの読み出しが可能であり，該不良メモリセルの存在によって読み出し不能になるメモリセルの数が減少されている。
【００９７】
更に，実施の第２形態のＭＲＡＭは，以下に述べられているような他の利点を有している。第１に，参照セル３１が選択セル２ａに記憶されている記憶データの判別に使用されることにより，自己リファレンス方式を使用しない読み出し動作の採用が可能である。これは，メモリセル２に記憶されているデータの非破壊読み出しを可能にする点で好ましい。
【００９８】
第２に，選択セル２ａと同一のビット線に接続されている選択参照セル３１ａが選択セル２ａに記憶されている記憶データの判別に使用されることにより，記憶データの判別の信頼性が一層に向上されている。上述されているように，実施の第２形態では，非選択ワード線は，フローティング状態（Ｈｉ−Ｚ状態）にされる。非選択ワード線をフローティング状態に設定することは，選択ビット線に接続されている非選択メモリセルを介して流れるスニークパス電流を増大させる。このスニークパス電流の大きさは，選択ビット線に接続されている非選択メモリセルのそれぞれに記憶されているデータに応じて変化する。より詳細には，選択ビット線に接続されている非選択メモリセルのうちの”０”を記憶するセルの数と，”１”を記憶するセルの数との比に応じて，このスニークパス電流の大きさは変化する。
【００９９】
選択セル２ａと同一のビット線に接続されている選択参照セル３１ａを，選択セル２ａに記憶されている記憶データの判別に使用することにより，選択ビット線に接続されている非選択メモリセルを介して流れるスニークパス電流の大きさの変化による影響はキャンセルされている。選択参照セル３１ａに対して読み出し動作が行われたときに選択ビット線を流れる参照検知電流Ｉｓｒｅｆが，該スニークパス電流から受ける影響は，選択セル２ａに対して読み出し動作が行われたときに選択ビット線を流れる参照検知電流Ｉｓが，該スニークパス電流から受ける影響と，実質的に同一である。従って，該スニークパス電流の変化の影響はキャンセルされ，選択セル２ａに記憶されている記憶データの判別の信頼性の劣化は生じない。
【０１００】
上述の実施の第２形態では，選択参照セル３１ａに対して読み出し動作が行われた後，選択セル２ａに対して読み出し動作が行われるが，選択セル２ａに対して読み出し動作が行われた後，選択参照セル３１ａに対して読み出し動作が行われることが可能である。この場合，電流Ｉｓ−Ｉｃから生成される第２読み出しＶｐ２が電圧保持回路１９に保持される。更に，電流Ｉｓｒｅｆ−Ｉｃｒｅｆからリファレンス電圧Ｖｐ１が生成され，電圧保持回路１９に保持される第２読み出しＶｐ２と，リファレンス電圧Ｖｐ１とが比較されて，データ信号ＳＡＯＵＴが生成される。
【０１０１】
また，実施の第２形態において，図１０に示されているように，図７に示されているＭＲＡＭから，第１Ｙセレクタ１２と第２電源線１５とが除去されることが可能である。この場合，非選択ビット線は，電位Ｖ２に固定されるのではなく，フローティング状態にされる。第１Ｙセレクタ１２と第２電源線１５とが除去されることは，ＭＲＡＭが形成されるチップの面積を減少できる点で好適である。実施の第１形態において説明されているように，非選択ビット線がフローティング状態にされることによるスニークパス電流の増加の影響は，検知電流Ｉｓからオフセット成分が除かれることにより効果的にキャンセルされる。
【０１０２】
（実施の第３形態）
上述されているように，図１，図６，図７，及び図１０に示されているＭＲＡＭは，ショートセルがクロスポイントセルアレイ１（又は１’）に存在することによってショートセルと同一のビット線に接続されているメモリセル２の読み出しは不能になるが，ショートセルの存在は，ショートセルと同一のワード線に接続されているメモリセル２の読み出しに影響を与えない。このような特性は，ショートセルを含む一列のメモリセルで構成される不良セルカラムを，一列の冗長メモリセルで構成される冗長セルカラムで置換する冗長設計を可能にする。実施の第３形態のＭＲＡＭには，冗長設計が採用される。
【０１０３】
図１１は，実施の第３形態のＭＲＡＭを示す。実施の第３形態のＭＲＡＭは，行列をなして配列されている複数のクロスポイントセルアレイ４１と読み出し回路４２とを備えている。１列のクロスポイントセルアレイ４１に対して，一の読み出し回路４２が設けられている。読み出し回路４２は，それぞれ，実施の第１形態の読み出し回路１６と同一の構成を有しており，選択セルのデータを判別するために使用される。
【０１０４】
クロスポイントセルアレイ４１のそれぞれは，行列をなして配置されたメモリセル４３，複数のワード線，及び複数のビット線を備えている。但し，図を見やすくするために，ワード線，ビット線とは図示されず，メモリセル４３は，概念的に正方形で示されている。メモリセル４３は，ワード線とビット線とが交差する位置に設けられている。メモリセル４３は，図２に示されているメモリセル２と同一の構成を有し，ピン層と，フリー層と，該ピン層と該フリー層との間に介設されたトンネル障壁層とから形成されるＭＴＪを含む。ｙ方向に並ぶ一列のメモリセル４３は，同一のビット線に接続されており，一のビット線に接続されているメモリセル４３により，一のメモリセルカラムが構成されている。
【０１０５】
クロスポイントセルアレイ４１は，更に，ｙ方向（ビット線）方向に一列に並んで配置されているダミーセル４４から構成されるダミーセルカラム４６と，ｙ方向（ビット線）方向に一列に並んで配置されている冗長ダミーセル４５から構成される冗長ダミーセルカラム４７とを備えている。全てのダミーセル４４は，ｙ方向に延設されたダミービット線（図示されない）に接続され，全ての冗長ダミーセル４５は，ｙ方向に延設された冗長ダミービット線（図示されない）に接続されている。ダミーセルカラム４６と冗長ダミーセルカラム４７とは，いずれも，クロスポイントセルアレイ４１の端ではなく，中間に配置されている。即ち，ダミーセルカラム４６と冗長ダミーセルカラム４７とは，いずれも，メモリセルカラムの間に挿入されている。
【０１０６】
実施の第１形態及び第２形態と同様に，ダミーセルカラム４６に含まれるダミーセル４４は，選択ビット線を流れる検知電流Ｉｓからオフセット成分を除去するために使用されるオフセット成分電流Ｉｃを生成するために使用される。実施の第１形態及び第２形態と同様に，検知電流Ｉｓからオフセット成分電流Ｉｃを減じた電流に相当する電流Ｉｓ−Ｉｃが生成され，電流Ｉｓ−Ｉｃに基づいて，選択セルに記憶されているデータの判別が行われる。
【０１０７】
冗長ダミーセルカラム４７は，ダミーセルカラム４６が不良セル（典型的には，ショートセル）を含む不良ダミーセルカラムであるときに，ダミーセルカラム４６を置換するために用意されている。ダミーセルカラム４６が不良セルを含む場合，ダミーセルカラム４６は，その機能を発揮しない。このような場合に，ダミーセルカラム４６の代わりに冗長ダミーセルカラム４７が使用され，冗長ダミーセルカラム４７に含まれる冗長ダミーセル４５を用いて，オフセット成分電流Ｉｃが生成される。
【０１０８】
クロスポイントセルアレイ４１のそれぞれに冗長ダミーセルカラム４７が用意されているのは，ダミーセルカラム４６が不良セルを含む場合でも，クロスポイントセルアレイ４１に含まれるメモリセル４３の読み出しを可能にするためである。冗長ダミーセルカラム４７がない場合に，ある一のクロスポイントセルアレイ４１のダミーセルカラム４６が不良セルを含むと，該一のクロスポイントセルアレイ４１に含まれる全てのメモリセル４３は読み出し不能になる。なぜなら，該一のクロスポイントセルアレイ４１に含まれる全てのメモリセル４３の読み出しに，ダミーセルカラム４６が使用されるからである。クロスポイントセルアレイ４１のそれぞれに冗長ダミーセルカラム４７を用意することにより，ダミーセルカラム４６が不良セルを含むことによって全てのメモリセル４３は読み出し不能になるという事態が避けられる。
【０１０９】
クロスポイントセルアレイ４１は，更に，選択ワード線を選択するＸセレクタ４８と，選択ビット線を選択するＹセレクタ４９とを備えている。Ｙセレクタ４９は，選択ビット線とダミービット線とを読み出し回路４２に接続する。但し，ダミーセルカラム４６が冗長ダミーセルカラム４７に置換される場合には，Ｙセレクタ４９は，ダミーセル４４が接続されるダミービット線の代わりに冗長ダミーセル４５が接続される冗長ダミービット線を読み出し回路４２に接続する。
【０１１０】
実施の第３形態のＭＲＡＭは，クロスポイントセルアレイ４１に含まれるメモリセル４３の冗長救済を行うために，複数のリダンダンシセルアレイ５１と，冗長読み出し回路５２とを備えている。リダンダンシセルアレイ５１は，行列をなして配置された冗長メモリセル５３と，ｘ方向に延設されている複数の冗長ワード線と，ｙ方向に延設されている複数の冗長ビット線とを備えている。但し，図を見やすくするために，冗長ワード線と冗長ビット線とは図示されていない。冗長メモリセル５３は，冗長ワード線と冗長ビット線とが交差する位置に設けられている。冗長メモリセル５３は，図２に示されているメモリセル２と同一の構成を有し，ピン層と，フリー層と，該ピン層と該フリー層との間に介設されたトンネル障壁層とから形成されるＭＴＪを含む。ｙ方向に並ぶ一列の冗長メモリセル５３は，同一の冗長ビット線に接続されており，一の冗長ビット線に接続されている冗長メモリセル５３により，一の冗長メモリセルカラムが構成されている。複数の冗長メモリセルカラムが，一のリダンダンシセルアレイ５１に含まれる。
【０１１１】
リダンダンシセルアレイ５１に含まれる冗長メモリセルカラムは，不良セルを含むメモリセルカラムがクロスポイントセルアレイ４１に存在する場合に，該メモリセルカラムを置換するために使用される。あるメモリセルカラムが不良セルを含む不良セルカラムである場合，該不良セルカラムに含まれる全てのメモリセルは，読み出し不能である。このような場合に，該不良セルカラムの代わりに，一の冗長メモリセルカラムが使用される。
【０１１２】
リダンダンシセルアレイ５１は，更に，ｙ方向に並んで配置されているリダンダンシセルアレイダミーセル５４と，ｙ方向に延設されている冗長ダミービット線（図示されない）とを備えている。リダンダンシセルアレイダミーセル５４により，リダンダンシセルアレイダミーセルカラム５５が構成されている。リダンダンシセルアレイダミーセル５４は，図２に示されているメモリセル２と同一の構成を有し，ピン層と，フリー層と，該ピン層と該フリー層との間に介設されたトンネル障壁層とから形成されるＭＴＪを含む。リダンダンシセルアレイダミーセル５４は，冗長ワード線と冗長ダミービット線とが交差する位置に設けられ，全てのリダンダンシセルアレイダミーセル５４は，冗長ダミービット線に接続されている。リダンダンシセルアレイダミーセル５４は，冗長メモリセル５３のうちの一が選択セルとして選択されたとき，該選択セルに接続する選択ビット線を流れる検知電流Ｉｓからオフセット成分を除去するために使用される。リダンダンシセルアレイダミーセルカラム５５は，冗長ダミーセルカラム４７とは異なり，ダミーセルカラム４６を置換するために設けられているのではない。リダンダンシセルアレイダミーセルカラム５５は，リダンダンシセルアレイ５１の端ではなく，中間に配置されている。即ち，リダンダンシセルアレイダミーセルカラム５５は，いずれも，冗長メモリセルカラムの間に挿入されている。
【０１１３】
リダンダンシセルアレイ５１は，更に，冗長ワード線のうちから選択ワード線を選択するＸセレクタ５６と，冗長ビット線のうちから選択ビット線を選択するＹセレクタ５７とを備えている。Ｙセレクタ５７は，選択ビット線と，リダンダンシセルアレイダミーセル５４が接続されている冗長ダミービット線とを冗長読み出し回路５２に接続する。
【０１１４】
不良セルカラムを冗長メモリセルカラムに置換しながら，読み出しが行われる選択セルと，オフセット成分電流の生成に使用される選択ダミーセルとを決定するために，実施の第３形態のＭＲＡＭには，デコーダ５８，冗長デコーダ５９，及びリダンダンシ回路６０が設けられている。
【０１１５】
リダンダンシ回路６０は，クロスポイントセルアレイ４１に含まれている不良セルカラムを冗長メモリセルカラムに置換するための処理を行う。リダンダンシ回路６０は，ヒューズ回路６１と不良アドレス検出回路６２とを含む。
【０１１６】
ヒューズ回路６１は，ヒューズ群（図示されない）を含む。該ヒューズ群には，不良アレイアドレス，不良Ｙアドレス，及び不良ダミーセルカラムアドレスを示す情報が記録される。不良アレイアドレスとは，不良セルカラム又は不良ダミーセルカラムを含むクロスポイントセルアレイ４１を示すアドレスである。不良Ｙアドレスとは，不良セルカラムのＹアドレスである。不良ダミーセルカラムアドレスは，不良ダミーセルカラムを示すアドレスである。不良アレイアドレスと不良Ｙアドレスとは，どのメモリセルカラムをどの冗長セルカラムに置換するかを示す置換情報を構成し，不良アレイアドレスと不良ダミーセルカラムアドレスは，どのダミーセルカラム４６が冗長ダミーセルカラム４７に置換されるかを示す置換情報を構成する。
【０１１７】
不良アドレス検出回路６２は，ヒューズ回路６１に含まれるヒューズ群の状態から，不良アレイアドレス，不良Ｙアドレス，及び不良ダミーセルカラムアドレスを認識する。更に不良アドレス検出回路６２は，不良アレイアドレスと不良ダミーセルカラムアドレスとをデコーダ５８に出力する。更に不良アドレス検出回路６２は，アレイアドレスとＹアドレスとから，デコーダ５８と冗長デコーダ５９とのいずれを活性化するかの判断を行う。不良アドレス検出回路６２は，該判断に基づいて，デコーダ５８を活性化するデコーダ活性化信号をデコーダ５８に出力し，冗長デコーダ５９を活性化する冗長デコーダ活性化信号を冗長デコーダ５９に出力する。
【０１１８】
デコーダ５８は，クロスポイントセルアレイ４１に含まれるＸセレクタ４８及びＹセレクタ４９を制御して，選択セルへの読み出し動作を可能にする。デコーダ５８は，アレイアドレスと，Ｘアドレスと，Ｙアドレスと，不良アレイアドレスと，不良ダミーセルカラムアドレスと，デコーダ活性化信号とを受け取る。デコーダ５８は，デコーダ活性化信号によって活性化されると，該アレイアドレスに基づいて，複数のクロスポイントセルアレイ４１のうちから選択セルアレイを選択し，選択セルアレイに含まれるＸセレクタ４８，及びＹセレクタ４９を活性化する。更にデコーダ５８は，活性化されたＸセレクタ４８をＸアドレスに基づいて制御して，Ｘセレクタ４８に選択ワード線を選択させる。更に，デコーダ５８は，活性化されたＹセレクタ４９をＹアドレスに基づいて制御して，Ｙセレクタ４９に選択ワード線を選択させる。更にデコーダ５８は，不良ダミーセルカラムアドレスに基づいて，活性化されたＹセレクタ４９に，ダミーセル４４が接続されているダミービット線と，冗長ダミーセル４５が接続されている冗長ダミービット線とのいずれを読み出し回路４２に接続するかを指示する。
【０１１９】
冗長デコーダ５９は，リダンダンシセルアレイ５１に含まれるＸセレクタ５６とＹセレクタ５７とを制御して，選択セルへの読み出し動作を可能にする。冗長デコーダ５９は，不良アレイアドレスと，不良Ｙアドレスと，Ｘアドレスと，冗長デコーダ活性化信号とを受け取る。冗長デコーダ５８は，冗長デコーダ活性化信号によって活性化されると，不良アレイアドレスと不良Ｙアドレスとに基づいて，複数のリダンダンシセルアレイ５１のうちから選択冗長セルアレイを選択し，該選択冗長セルアレイに含まれるＸセレクタ５６，及びＹセレクタ５９を活性化する。更に冗長デコーダ５９は，活性化されたＸセレクタ５６をＸアドレスに基づいて制御して，Ｘセレクタ５６に選択ワード線を選択させる。更に，冗長デコーダ５９は，活性化されたＹセレクタ５７を不良アレイアドレスと不良Ｙアドレスとに基づいて制御して，Ｙセレクタ５７に選択ワード線を選択させる。
【０１２０】
実施の第３形態のＭＲＡＭの読み出し動作は，以下の過程によって行われる。不良アドレス検出回路６２により，不良ダミーセルカラムアドレス，不良アレイアドレス，及び不良Ｙアドレスが，ヒューズ回路６１に含まれるヒューズ群の状態に応答して生成される。更に，デコーダ５８と冗長デコーダ５９とのうちのいずれを活性化するかの判断が不良アドレス検出回路６２によって行われ，デコーダ活性化信号と冗長デコーダ活性化信号とが生成される。
【０１２１】
アレイアドレスとＹアドレスとが，不良セルを含まないメモリセルカラムに含まれるメモリセル４３を選択セルとして指定する場合，デコーダ５８がデコーダ活性化信号によって活性化される。更に，アレイアドレスに基づいて，クロスポイントセルアレイ４１のうちのいずれかが選択セルアレイとして選択される。更に，Ｘアドレスに基づいて，該選択セルアレイに含まれるワード線のうちから選択ワード線が選択され，Ｙアドレスに基づいて，該選択セルアレイに含まれるビット線のうちから選択ビット線が選択される。選択ワード線と選択ビット線とに接続されているメモリセル４３が選択セルとして選択される。更に，該選択セルと同一のクロスポイントセルアレイ４１に含まれるダミーセルカラム４６と冗長ダミーセルカラム４７とのうちの一方が選択される。ヒューズ回路６１にダミーセルカラム４６が不良セルを含む旨の情報が書き込まれている場合，ダミーセルカラム４６は冗長ダミーセルカラム４７に置換され，冗長ダミーセルカラム４７が選択される。選択されたカラムに含まれるダミーセル４４（又は，冗長ダミーセル４５）のうち，選択ワード線に接続されているセルが，選択ダミーセルとして選択される。
【０１２２】
選択セルが接続されている選択ビット線と，選択ダミーセルが接続されているダミービット線（又は冗長ダミービット線）とが，Ｙセレクタ４９を介して読み出し回路４９に接続される。読み出し回路４９により，選択ビット線とダミービット線（又は冗長ダミービット線）とに電位Ｖ２’が供給される。更に，Ｘセレクタ４８により，選択ワード線に電位Ｖ１が供給される。このとき，非選択ビット線に，読み出し回路４９から電気的に切り離された電源線（図示されない）から電位Ｖ２’と同一の電位Ｖ２が供給されることは，スニークパス電流を減少する点で好ましい。
【０１２３】
電位Ｖ２’と電位Ｖ１との印加により，選択ビット線には検知電流Ｉｓが，ダミービット線（又は冗長ダミービット線）には，オフセット成分電流Ｉｃが流れる。読み出し回路４９は，検知電流Ｉｓとオフセット成分電流Ｉｃとの差に対応する電流Ｉｓ−Ｉｃに基づいて，選択セルに記憶されている記憶データを判別する。該記憶データの判別は，実施の第１形態と同一の過程によって行われる。既述の通り，電流Ｉｓ−Ｉｃに基づいて記憶データを判別することにより，ショートセルによるオフセット成分はキャンセルされ，ショートセルと同一のワード線に接続されるメモリセル４３からの読み出しが可能である。
【０１２４】
一方，アレイアドレスとＹアドレスとが，不良セルカラム４３ａに含まれるメモリセル４３を選択セルとして指定する場合，不良セルカラム４３ａを置換する冗長セルカラム５３ａに含まれる冗長メモリセル５３から，選択セルが選択される。この場合，冗長デコーダ５９が，冗長デコーダ活性化信号によって活性化される。更に，不良アドレス検出回路６２によって生成された不良アレイアドレスと不良Ｙアドレスとに基づいて，冗長セルカラム５３ａを含むリダンダンシセルアレイ５１が選択セルアレイとして選択される。更に，Ｘアドレスに基づいて，該選択セルアレイに含まれる冗長ワード線のうちから選択ワード線が選択される。更に，該不良アレイアドレスと該不良Ｙアドレスとに基づいて，該冗長セルカラム５３ａに対応した冗長ビット線が選択ビット線として選択される。該冗長セルカラム５３ａに含まれる冗長メモリセル５３のうち，選択ワード線と選択ビット線とに接続される冗長メモリセル５３が選択セルとして選択される。更に，該選択セルアレイに含まれるリダンダンシセルアレイダミーセル５４のうち，選択ワード線に接続されている冗長ダミーセルが，選択ダミーセルとして選択される。
【０１２５】
選択セルと選択ダミーセルとの選択以後の動作は，上述と同様である。選択セルが接続されている選択ビット線と，選択ダミーセルが接続されている冗長ダミービット線とが，Ｙセレクタ５７を介して冗長読み出し回路５２に接続される。読み出し回路５２により，選択ビット線と冗長ダミービット線とに電位Ｖ２’が供給される。更に，Ｘセレクタ５６により，選択ワード線に電位Ｖ１が供給される。このとき，非選択ビット線に，読み出し回路５２から電気的に切り離された電源線（図示されない）から電位Ｖ２’と同一の電位Ｖ２が供給されることは，スニークパス電流を減少する点で好ましい。
【０１２６】
電位Ｖ２’と電位Ｖ１との印加により，選択ビット線には検知電流Ｉｓが，冗長ダミービット線には，オフセット成分電流Ｉｃが流れる。読み出し回路５２は，検知電流Ｉｓとオフセット成分電流Ｉｃとの差に対応する電流Ｉｓ−Ｉｃに基づいて，選択セルに記憶されている記憶データを判別する。該記憶データの判別は，実施の第１形態と同一の過程によって行われる。
【０１２７】
以上に説明された実施の第３形態のＭＲＡＭでは，電流Ｉｓ−Ｉｃに基づいて記憶データの判別することにより，ショートセルと同一のワード線に接続されている正常なメモリセルからの読み出しが可能であるとことを利用して，不良セルカラムを冗長セルカラムで置換する冗長設計が行われている。更に，クロスポイントセルアレイ４１に，ダミーセルカラム４６に加えて冗長ダミーセルカラム４７が用意されていることにより，ダミーセルカラム４６がショートセルを含む場合でも，クロスポイントセルアレイ４１に含まれる全てのメモリセル４３の読み出しが不能になるという事態が避けられている。
【０１２８】
実施の第３形態のＭＲＡＭにおいて，ダミーセルカラム４６と冗長ダミーセルカラム４７との配置は，変更され得る。例えば，図１２に示されているように，ダミーセルカラム４６と冗長ダミーセルカラム４７とは，それらが隣接するように，且つ，ダミーセルカラム４６と冗長ダミーセルカラム４７との一の側にあるメモリセルカラムの数と，他の側にあるメモリセルカラムの数とが同一であるように配置され得る。このような配置は，選択ビット線とダミービット線（又は冗長ダミービット線）との間の距離を最小化し，検知電流Ｉｓに含まれるオフセット成分の真値と，オフセット成分電流Ｉｃとの差を小さくできる点で好ましい。
【０１２９】
更に実施の第３形態のＭＲＡＭにおいて，ヒューズ回路６１の代わりに，不揮発性メモリが使用されることが可能である。この場合，該不揮発性メモリに，不良アレイアドレス，不良Ｙアドレス，及び不良ダミーセルカラムアドレスを示す情報が記録される。
【０１３０】
更に，実施の第３形態のＭＲＡＭにおいて，実施の第２形態と同様に，各クロスポイントセルアレイ４１とリダンダンシセルアレイ５１に，参照セルと参照用ダミーセルとが追加される構成が可能である。参照セルと参照用ダミーセルとは，ｘ方向（ワード線方向）に一列に並んで配置され，更に，参照ワード線に接続される。
【０１３１】
この場合，追加された参照セルのうちから選択された選択参照セルを用いて，参照検知電流Ｉｓｒｅｆが生成され，参照用ダミーセルを用いてオフセット成分電流Ｉｃｒｅｆが生成される。更に，電流Ｉｓ−Ｉｃに加え，参照検知電流Ｉｓｒｅｆとオフセット成分電流Ｉｃｒｅｆとの差に対応する電流Ｉｓｒｅｆ−Ｉｃｒｅｆを使用して，実施の第２形態と同一の過程により，選択セルに記憶されている記憶データの判別が行われる。
【０１３２】
参照セルと参照用ダミーセルとが追加される場合，図１３に示されているように，参照セル６３を置換するために，ｘ方向（ワード線方向）に一列に並んで配置された冗長参照セル６４が追加されることが可能である。冗長参照セル６４は，冗長参照ワード線に接続される。この場合，既述のヒューズ回路６１には，参照セル６３から構成される参照セルカラムが，冗長参照セル６４から構成される冗長参照セルカラムに置換されるか否かを示す置換情報が記憶され，リダンダンシー回路６０は，該置換情報に応答して，参照セルカラムが冗長セルカラムに置換するように，デコーダ５８と冗長デコーダ５９とを制御する。一の参照セル６３が不良セルである場合，該一の参照セル６３と同一のビット線に接続されている冗長参照セル６４が，該一の参照セル６３の代わりに使用されて参照検知電流Ｉｓｒｅｆが生成される。この場合，参照セル６３の列と冗長参照セル６４の列とは，クロスポイントセルアレイ４１（又はリダンダンシセルアレイ５１）の中央に位置することが好ましい。
【０１３３】
（実施の第４形態）
図１４は，実施の第４形態のＭＲＡＭを示す。実施の第４形態のＭＲＡＭは，実施の第１〜第３形態に開示されている技術と異なる技術により，メモリセルに記憶されているデータの判別の信頼性を向上する。
【０１３４】
実施の第４形態のＭＲＡＭは，クロスポイントセルアレイ７１を備えている。クロスポイントセルアレイ７１は，複数のメモリセル７２と，ｘ方向（ワード線方向）に延設された複数のワード線７３と，ｙ方向（ビット線方向）に延設された複数のビット線７４とを含む。
【０１３５】
メモリセル７２の構造は，図２に示されているメモリセル２と同一であり，ピン層と，フリー層と，該ピン層とフリー層との間に介設されたトンネル障壁層とから形成されるＭＴＪを含む。メモリセル７２のピン層が有する自発磁化は，ｘ方向（ワード線方向）に固定されている。メモリセル７２のフリー層が有する自発磁化は，反転可能であり，ピン層の自発磁化と平行な方向と反平行な方向とに向くことが許されている。メモリセル７２は，ワード線７３とビット線７４との交点に配置され，メモリセル７２のそれぞれは，該メモリセル７２において交差する一のワード線７３と一のビット線７４との間に介設されている。
【０１３６】
クロスポイントセルアレイ７１は，更に，ｙ方向（ビット線方向）に並んで配置された参照セル７５と，ｙ方向に延設された参照ビット線７６とを含む。参照セル７５には，実施の第２形態で説明された参照セル３１と同様に，”１”又は”０”のうちのいずれかが固定的に書き込まれ，参照セル７５は，リファレンス電圧の生成に使用される。但し，参照セル７５の配置は，参照セル３１とは異なり，ｙ方向（ビット線）に並んで配置されていることに注意されるべきである。参照セル７５は，ワード線３と参照ビット線７６とが交差する位置に配置され，参照セル７５のそれぞれは，一のワード線７３と参照ビット線７６との間に介設されている。
【０１３７】
参照セル７５は，図１５に示されているように，そのフリー層の面積がメモリセル７２のフリー層の面積とは異なり，参照セル７５のフリー層の面積がメモリセル７２のフリー層の面積よりも小さくなるように形成されている。これにより，参照セル７５の抵抗Ｒｒｅｆは，メモリセル７２が取り得る２つの抵抗値Ｒ及びＲ＋ΔＲの間になるように調節されている。
【０１３８】
参照セル７５のフリー層の面積が小さいことは，参照セル７５に記憶されているデータが偶発的に反転されることを防止する上でも好ましい。参照セル７５に含まれるフリー層は，バルク的な性質を示す中央領域と，バルク的な性質が失われている周辺領域とを含む。フリー層の自発磁化は，主として，中央領域に由来する。参照セル７５のフリー層の面積が小さいと，周辺領域が中央領域に及ぼす影響が大きくなり，フリー層の自発磁化が反転しにくくなる。リファンレンス電圧の生成に使用される参照セル７５の自発磁化が反転しにくいことは，安定したリファンレンス電圧の生成を可能にする点で好ましい。
【０１３９】
メモリセル７２のフリー層と参照セル７５のフリー層とは，いずれも，ｘ方向（ワード線方向）に自発磁化が向きやすいようにｘ方向に細長い形状を有しているが，参照セル７５のフリー層は，メモリセル７２のフリー層よりも一層にｘ方向に細長い形状を有している。即ち，参照セル７５のフリー層のｘ方向の長さをｂｒｅｆ，参照セル７５のフリー層のｙ方向の幅をａｒｅｆ，メモリセル７２のフリー層のｘ方向の長さをｂｃｅｌｌ，メモリセル７２のフリー層のｙ方向の幅をａｃｅｌｌとして，下記式：
ａｒｅｆ／ｂｒｅｆ＜ａｃｅｌｌ／ｂｃｅｌｌ， …（２）
が成立している。より詳細には，メモリセル７２のフリー層と参照セル７５のフリー層とは，メモリセル７２のフリー層のｘ方向の長さｂｃｅｌｌと参照セル７５のフリー層のｘ方向の長さｂｒｅｆとが，実質的に同一であり，且つ，参照セル７５のフリー層のｙ方向の幅ａｒｅｆがメモリセル７２のフリー層のｙ方向の幅ａｃｅｌｌよりも小さくなるように形成されている。このように，参照セル７５のフリー層がメモリセル７２のフリー層よりも一層にｘ方向に細長い形状を有していることは，参照セル７５が有する自発磁化の向きを一層に強くｘ方向に拘束し，これにより，参照セル７５の状態を安定化する。参照セル７５の状態の安定化は，安定したリファンレンス電圧の生成を可能にする点で好ましい。
【０１４０】
クロスポイントセルアレイ７１は，更に，第１Ｘセレクタ７７，第２Ｘセレクタ７８，第１Ｙセレクタ７９，及び第２Ｙセレクタ８０を含む。第１Ｘセレクタ７７及び第２Ｘセレクタ７８は，ワード線７３に接続され，複数のワード線７３のうちから選択ワード線を選択する。第１Ｙセレクタ７９，及び第２Ｙセレクタ８０は，ビット線７４に接続され，複数のビット線７４のうちから選択ビット線を選択する。メモリセル７２のうちの選択ワード線と選択ビット線とに接続されているメモリセルが，選択セル７２ａとして選択される。更に，参照セル７５のうちの選択ワード線に接続されているセルが，選択参照セル７５ａとして選択される。後述されるように，選択参照セル７５ａは，選択セル７２ａに記憶されている記憶データの判別のために使用される。
【０１４１】
より詳細には，第１Ｘセレクタ７７は，ワード線７３のうちの選択ワード線を，電位Ｖ１を有する第１電源線８１に接続し，選択されない非選択ワード線を，第１電源線８１から切り離す。第２Ｘセレクタ７８は，非選択ワード線を，電位Ｖ２を有する第２電源線８２に接続し，選択ワード線を，第２電源線８２から切り離す。これにより，選択ワード線には電位Ｖ１が，非選択ワード線には電位Ｖ２が供給される。
【０１４２】
第１Ｙセレクタ７９は，ビット線のうちの，選択されない非選択ビット線を上述の第２電源線８２に接続し，選択ビット線を，第２電源線８２から切り離す。これにより，非選択ビット線には，非選択ワード線と同一の電位Ｖ２が供給される。非選択ビット線と非選択ワード線とに同一の電位Ｖ２を供給することは，スニークパス電流を効果的に抑制する。非選択ビット線と非選択ワード線とに電位Ｖ２を供給する電圧源として，第２電源線８２が共通に使用されることは，非選択ビット線と非選択ワード線とに供給される電位の同一性を高める点で好ましい。第２Ｙセレクタ８０は，選択ビット線と参照ビット線７６とを読み出し回路８３に接続し，非選択ビット線を読み出し回路８３から切り離す。
【０１４３】
選択セル７２ａに記憶されている記憶データの判別は，読み出し回路８３によって行われる。読み出し回路８３は，選択セル７２ａに記憶されている記憶データの判別するとき，選択ビット線と参照ビット線７６とを，第２電源線８２の電位Ｖ２に実質的に同一である電位Ｖ２’に維持する。選択ビット線への電位Ｖ２’の印加により，選択ビット線と選択ワード線との間には，電圧Ｖ２’−Ｖ１が印加され，選択ビット線には検知電流Ｉｓが流れる。更に，参照ビット線７６への電位Ｖ２’の印加により，参照ビット線７６と選択ワード線との間には，電圧Ｖ２’−Ｖ１が印加され，参照ビット線７６には参照電流Ｉｒが流れる。非選択ビット線に印加される電位Ｖ２と，選択ビット線及び参照ビット線７６に印加される電位Ｖ２’とが実質的に一致されることにより，クロスポイントセルアレイ７１を流れるスニークパス電流は，効果的に減少されている。
【０１４４】
読み出し回路８３は，選択ビット線を流れる検知電流Ｉｓと，参照ビット線７６を流れる参照電流Ｉｒとを比較して，選択セル７２ａに記憶されている記憶データを判別する。選択セル７２ａの抵抗値は，選択セル７２ａに記憶されている記憶データに応じて変化するから，検知電流Ｉｓは，該記憶データに応じて変化する。読み出し回路８３は，検知電流Ｉｓと参照電流Ｉｒとの比較の結果から選択セル７２ａに記憶されている記憶データを判別し，該記憶データの内容を示すデータ信号ＳＡＯＵＴを出力する。
【０１４５】
読み出し回路８３は，典型的には，Ｉ−Ｖ変換回路８４，８５と，比較器８６と，カウンタ８７とを含む。Ｉ−Ｖ変換回路８４は，第２Ｙセレクタ８０を介して選択ビット線に接続され，Ｉ−Ｖ変換回路８５は，第２Ｙセレクタ８０を介して参照ビット線７６に接続される。Ｉ−Ｖ変換回路８４は，検知電流Ｉｓを，検知電位Ｖｐに変換し，Ｉ−Ｖ変換回路８５は，参照電流Ｉｒをリファレンス電位Ｖｐ（ｒｅｆ）に変換する。
【０１４６】
図３は，典型的なＩ−Ｖ変換回路８４，８５を示している。Ｉ−Ｖ変換回路８４は，ＮＭＯＳトランジスタ８８と抵抗器９２とを含む。ＮＭＯＳトランジスタ８８のソースは，第２Ｙセレクタ８０を介して選択ビット線に接続される。ＮＭＯＳトランジスタ８８のゲートには，電位Ｖｂｉａｓが供給される。電位Ｖｂｉａｓを適切に制御することにより，選択ビット線が電位Ｖ２’に維持される。ＮＭＯＳトランジスタ８８のドレインは，出力ノード９０に接続されている。出力ノード９０は，抵抗器９２を介して，電源電位Ｖｃｃを有する電源端子９３に接続されている。検知電流Ｉｓは，電圧端子９３から抵抗器９２及びＮＭＯＳトランジスタ８８を介して選択ビット線に流れる。抵抗器９２において発生する電圧降下は，検知電流Ｉｓに応答して変化するため，出力ノード９０の電位は，検知電流Ｉｓに応答して変化する。出力ノード９０の電位が，検知電圧Ｖｐとして比較器８６に出力される。
【０１４７】
Ｉ−Ｖ変換回路８５は，Ｉ−Ｖ変換回路８４と同様の構成を有しており，ＮＭＯＳトランジスタ８９と抵抗器９４とを含む。ＮＭＯＳトランジスタ８９のソースは，第２Ｙセレクタ８０を介して参照ビット線７６に接続される。ＮＭＯＳトランジスタ８９のゲートには，電位Ｖｂｉａｓが供給され，電位Ｖｂｉａｓを適切に制御することにより，参照ビット線７６が電位Ｖ２’に維持される。ＮＭＯＳトランジスタ８９のドレインは，出力ノード９１に接続されている。出力ノード９１は，抵抗器９４を介して，電源電位Ｖｃｃを有する電源端子９５に接続されている。参照電流Ｉｒは，電圧端子９５から抵抗器９４及びＮＭＯＳトランジスタ８９を介して参照ビット線７６に流れる。抵抗器９４の電圧降下は，参照電流Ｉｒに応答して変化するため，出力ノード９１の電位は，参照電流Ｉｒに応答して変化する。出力ノード９１の電位が，リファレンス電圧Ｖｐ（ｒｅｆ）として比較器８６に出力される。
【０１４８】
比較器８６は，検知電圧Ｖｐとリファレンス電圧Ｖｐ（ｒｅｆ）とを比較する。比較器８６は，検知電圧Ｖｐとリファレンス電圧Ｖｐ（ｒｅｆ）とを比較して，選択セル７２ａに記憶されているデータを判別する。比較器８６は，検知電圧Ｖｐがリファレンス電圧Ｖｐ（ｒｅｆ）よりも高い場合に”１”を，検知電圧Ｖｐがリファレンス電圧Ｖｐ（ｒｅｆ）よりも低い場合に”０”を出力する。但し，後述されるように，比較器８６が判別したデータは，読み出し回路８３が選択セル７２ａに記憶されていると判別したデータとは，必ずしも一致しないことに留意されるべきである。
【０１４９】
カウンタ８７は，ｎビット（ｎは，２以上の整数）の値を保持するカウンタである。カウンタ８７は，比較器８６から”１”を受け取るごとに，それが保持する値を１だけ増加する。カウンタ８７が保持する値の最上位ビット（ＭＳＢ）が，データ信号ＳＡＯＵＴとして出力される。
【０１５０】
続いて，実施の第４形態のＭＲＡＭの読み出し動作が説明される。図１７に示されているように，実施の第４形態では，スニークパス電流によるデータの誤読み出しを防ぐために，選択セル７２ａに対する読み出しが２ｎ−１回行われる。図１７には，ｎ＝４であり，１５回の読み出しが行われる例が示されている。各読み出し動作において，選択セル７２ａから検知電流Ｉｓが取り出され，選択参照セル７５ａから参照電流Ｉｒが取り出される。更に，検知電流Ｉｓから検知電圧Ｖｐが生成され，参照電流Ｉｒからリファレンス電圧Ｖｐ（ｒｅｆ）が生成される。比較器８６は，検知電圧Ｖｐがリファレンス電圧Ｖｐ（ｒｅｆ）よりも高い場合に選択セル７２ａに記憶されている記憶データが”１”であると判断し，”１”をカウンタ８７に出力する。一方，比較器８６は，検知電圧Ｖｐがリファレンス電圧Ｖｐ（ｒｅｆ）よりも低い場合，選択セル７２ａに記憶されている記憶データが”０”であると判断し，”０”をカウンタ８７に出力する。”０”を出力する。
【０１５１】
選択セル７２ａに対する２ｎ−１回の読み出しにおいて，比較器８６が”０”を出力する回数が多ければ，ｎビットのカウンタ８７が保持する値の最上位ビット（ＭＳＢ）は”０”となり，データ信号ＳＡＯＵＴは，”０”に設定されて出力される。読み出し回路８３は，選択セル７２ａに記憶されている記憶データが”０”であると判別したことになる。一方，比較器８６が”１”を出力する回数が多ければ，カウンタ８７が保持する値の最上位ビット（ＭＳＢ）は”１”となり，データ信号ＳＡＯＵＴは，”１”に設定されて出力される。読み出し回路８３は，選択セル７２ａに記憶されている記憶データが”１”であると判別したことになる。
【０１５２】
以上に説明されているように，本実施の形態では，選択セル７２ａに対する読み出しが複数回行われることにより，選択セル７２ａに記憶されている記憶データの判別の確実性が向上されている。よって，ＭＴＪのＭＲ比が数％程度と充分大きくないメモリセルに対しても読み出しが可能である。選択セル７２ａに対する読み出しの回数が，奇数回であることは，多数決による選択セル７２ａに記憶されている記憶データの判別を可能にする点で好ましい。
【０１５３】
本実施の形態において，ＥＣＣ（Ｅｒｒｏｒ Ｃｈｅｃｋｉｎｇ ａｎｄ Ｃｏｒｒｅｃｔｉｎｇ）技術を併用して読み出し結果を補償することが可能である。ＥＣＣ技術による読み出し結果の補償は，記憶データの判別の確実性をより向上できる点で好適である。
【０１５４】
更に，選択セル７２ａに対して行われる読み出しの回数は，２ｎ−１回以外であることも可能である。この場合，カウンタ８７は，比較器８６が”０”を出力する回数が，”１”を出力する回数よりも多ければ，データ信号ＳＡＯＵＴを”０”として出力し，カウンタ８７は，比較器８６が”１”を出力する回数が，”０”を出力する回数よりも多ければ，データ信号ＳＡＯＵＴを”１”として出力する。
【０１５５】
しかし，カウンタ８７がｎビットのカウンタであり，選択セル７２ａに対して行われる読み出しの回数が２ｎ−１回である場合には，カウンタ８７が保持する値の最上位ビットＭＳＢをデータ信号ＳＡＯＵＴとして出力する動作が，比較器８６が”１”を出力する回数と”０”を出力する回数とを比較する動作と等価になる。これは，読み出し回路８３の回路構成を簡略化する点で好適である。
【０１５６】
実施の第４形態において，参照セル７５が，メモリセル７２と同一の構造を有することも可能である。この場合，Ｉ−Ｖ変換回路８４に含まれる抵抗器９２の抵抗値Ｒｓと，Ｉ−Ｖ変換回路８５に含まれる抵抗器９４の抵抗値Ｒｒとは，下記式：
Ｖｐ（０）＜Ｖｐ（ｒｅｆ）＜Ｖｐ（１）， …（３）
を満足するように調整される。抵抗値Ｒｒを抵抗Ｒｓよりも小さくすることにより，式（３）を満足することが可能である。
【０１５７】
但し，本実施の形態のように，参照セル７５とメモリセル７２との面積が異なり，参照セル７５の面積が，メモリセル７２の面積よりも小さいことが好適である。参照セル７５とメモリセル７２との面積が異なることにより，Ｉ−Ｖ変換回路８４，８５を同一の構成にし，対称性を高めることが可能である。Ｉ−Ｖ変換回路８４，８５の対称性が保たれていることは，検知電流Ｉｓと参照電流Ｉｒとの比較の感度を向上し，従って，選択セル７２ａに記憶されているデータの判別の信頼性を向上する。
【０１５８】
【発明の効果】
本発明により，ＭＲＡＭのメモリセルに記憶されているデータを高い信頼性で決定するための技術が提供される。
【０１５９】
また，本発明により，スニークパス電流の影響を抑制し，これによりＭＲＡＭのメモリセルに記憶されているデータを高い信頼性で決定するための技術が提供される。
【図面の簡単な説明】
【図１】図１は，本発明によるＭＲＡＭの実施の第１形態を示す。
【図２】図２は，メモリセル２の構成を示す。
【図３】図３は，減算回路１７の構成を示す。
【図４】図４は，実施の第１形態のＭＲＡＭの読み出し動作を示す。
【図５】図５（ａ）は，従来のＭＲＡＭにおいてショートセルの存在によって読み出し不能になるメモリセルを示し，図５（ｂ）は，実施の第１形態のＭＲＡＭにおいてショートセルの存在によって読み出し不能になるメモリセルを示す。
【図６】図６は，本発明によるＭＲＡＭの実施の第１形態の変形例を示す。
【図７】図７は，本発明によるＭＲＡＭの実施の第２形態を示す。
【図８】図８は，実施の第２形態のＭＲＡＭの読み出し動作を示す。
【図９】図９（ａ）は，選択参照セル３１ａが読み出される１回目の読み出しにおいて，各ワード線（参照ワード線）に印加される電圧と，各ビット線（ダミービット線）に印加される電圧とを示す。図９（ｂ）は，選択セル２ａが読み出される２回目の読み出しにおいて，各ワード線（参照ワード線）に印加される電圧と，各ビット線（ダミービット線）に印加される電圧とを示す。
【図１０】図１０は，本発明によるＭＲＡＭの実施の第２形態の変形例を示す。
【図１１】図１１は，本発明による実施の第３形態のＭＲＡＭを示す。
【図１２】図１２は，本発明による実施の第３形態のＭＲＡＭの変形例を示す。
【図１３】図１３は，本発明による実施の第３形態のＭＲＡＭの他の変形例を示す。
【図１４】図１４は，本発明による実施の第４形態のＭＲＡＭを示す。
【図１５】図１５は，メモリセル７２と参照セル７５の構造を示す。
【図１６】図１６は，Ｉ−Ｖ変換回路８４，８５を示す。
【図１７】図１７は，本発明による実施の第４形態のＭＲＡＭの動作を示す。
【図１８】図１８は，公知のＭＲＡＭを示す。
【図１９】図１９は，公知のＭＲＡＭの動作を示す。
【図２０】図２０は，公知のＭＲＡＭの他の動作を示す。
【符号の説明】
１：クロスポイントセルアレイ
２：メモリセル
２ａ：選択セル
３：ワード線
４：ビット線
５：ピン層
６：フリー層
７：トンネル障壁層
８：ダミーセル
８ａ：選択ダミーセル
９：ダミービット線
１１：Ｘセレクタ
１２：第１Ｙセレクタ
１３：第２Ｙセレクタ
１４：第１電源線
１５：第２電源線
１６：読み出し回路
１７：減算回路
１８：Ｉ−Ｖ変換回路
１９：電圧保持回路
２０：比較器
２１，２２：ＮＭＯＳトランジスタ
２３，２４：ＰＭＯＳトランジスタ
２５，２６：電源端子
２７：出力ノード
３１：参照セル
３１ａ：選択参照セル
３２：参照用ダミーセル
３３：参照ワード線
４１：クロスポイントセルアレイ
４２：読み出し回路
４３：メモリセル
４３ａ：不良セルカラム
４４：ダミーセル
４５：ダミーセルカラム
４６：冗長ダミーセル
４７：冗長ダミーセルカラム
４８：Ｘセレクタ
４９：Ｙセレクタ
５１：リダンダンシセルアレイ
５２：冗長読み出し回路
５３：冗長メモリセル
５３ａ：冗長セルカラム
５４：リダンダンシセルアレイダミーセル
５５：リダンダンシセルアレイダミーセルカラム
５６：Ｘセレクタ
５７：Ｙセレクタ
５８：デコーダ
５９：冗長デコーダ
６０：リダンダンシ回路
６１：ヒューズ回路
６２：不良アドレス検出回路
６３：参照セル
６４：冗長参照セル
７１：クロスポイントセルアレイ
７２：メモリセル
７３：ワード線
７４：ビット線
７５：参照セル
７６：参照ビット線
７７：第１Ｘセレクタ
７８：第２Ｘセレクタ
７９：第１Ｙセレクタ
８０：第２Ｙセレクタ
８１：第１電源線
８２：第２電源線
８３：読み出し回路
８４，８５：Ｉ−Ｖ変換回路
８６：比較器
８７：カウンタ
８８，８９：ＮＭＯＳトランジスタ
９０，９１：出力ノード
９２，９４：抵抗器
９３，９５：電源端子
【発明の属する技術分野】
本発明は，磁気ランダムアクセスメモリ（ＭＲＡＭ）に関し，特に，ＭＲＡＭのメモリセルに記憶されているデータをより確実に判別するための技術に関する。
【０００２】
【従来の技術】
磁気ランダムアクセスメモリ（Ｍａｇｎｅｔｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ：以下、「ＭＲＡＭ」という。）は，高速書き込みが可能であり，且つ，大きな書き換え回数を有する不揮発性メモリとして注目を集めている。
【０００３】
典型的なＭＲＡＭは，複数のメモリセルが行列に配列されたメモリセルアレイを含む。各メモリセルは，固定された自発磁化を有するピン層と，反転可能な自発磁化を有するフリー層と，ピン層とフリー層との間に介設されたスペーサ層とにより構成される磁気抵抗素子を含む。フリー層は，その自発磁化の向きが，ピン層の自発磁化の向きと平行，又は反平行に向くことが許されるように，反転可能に形成される。
【０００４】
メモリセルは，１ビットのデータを，フリー層及びピン層の自発磁化の方向として記憶する。メモリセルは，フリー層の自発磁化とピン層の自発磁化とが平行である”平行”状態と，フリー層の自発磁化とピン層の自発磁化とが反平行である”反平行”状態の２つの状態を取り得る。メモリセルは，”平行”状態と，”反平行”状態とのうちの一方を”０”に，他方を”１”に対応付けることにより，１ビットのデータを記憶する。
【０００５】
フリー層及びピン層の自発磁化の方向は，メモリセルの抵抗に影響を及ぼす。ピン層とフリー層との自発磁化の向きが平行である場合には，メモリセルの抵抗は，第１値Ｒとなり，反平行である場合には，メモリセルの抵抗は，第２値Ｒ＋ΔＲになる。フリー層及びピン層の自発磁化の方向，即ち，メモリセルに記憶されているデータは，メモリセルの抵抗を検知することにより判別することができる。メモリセルの抵抗は，所定の電圧を磁気抵抗素子に印加することによって該磁気抵抗素子に流れる電流，及び所定の電流を磁気抵抗素子に流すことによって該磁気抵抗素子に発生する電圧のいずれかに基づいて検知される。
【０００６】
ＭＲＡＭのメモリセルの構成として，磁気抵抗素子がアクセストランジスタを介してビット線に接続される構成と，磁気抵抗素子が直接にワード線及びビット線に接続される構成とが知られている。後者は，メモリセルの選択性において前者に劣るものの，高集積化に適している点で有力な構成である。後者のメモリセルで構成されるアレイは，クロスポイントセルアレイとして知られている。
【０００７】
クロスポイントセルアレイを採用したＭＲＡＭのメモリセルのデータの判別の信頼性を損ねる要因として，寄生電流（又はスニークパス電流）が挙げられる。クロスポイントセルアレイに含まれるメモリセルは，多数の並列な経路によって結ばれている。スニークパス電流とは，この並列な経路を介して，読み出し対象のメモリセルを通過せずに流れる電流のことである。スニークパス電流は，メモリセルに記憶されたデータを判別するときに，メモリセルの抵抗を正確に検知することを妨げる。
【０００８】
スニークパス電流による影響を抑制してクロスポイントセルアレイのメモリセルの抵抗を高い信頼性で検知するＭＲＡＭが，特開２００２−８３６９に開示されている。図１８は，従来のそのＭＲＡＭを示す概略図である。当該ＭＲＡＭは，複数のメモリセル１１２を備えた抵抗性クロスポイントアレイ１１０を備えている。抵抗性クロスポイントアレイ１１０は，行方向に延設された複数のワード線１１４と，列方向に延設された複数のビット線１１６とを備えている。メモリセル１１２のそれぞれは，ワード線１１４とビット線１１６との交点に位置する。ワード線１１４は，ワード線１１４を選択する行デコード回路１１８に接続されている。ビット線１１６は，検知回路１２０に接続されている。検知回路１２０は，ビット線１１６を選択する操行回路１２２と，センスアンプ１２４と，データレジスタ１３０と，入出力パッド１３２とを備えている。
【０００９】
該ＭＲＡＭのデータ読み出し動作は，以下のようにして行われる。行デコード回路１１８によりワード線１１４が選択され，操行回路１２２によりビット線１１６が選択される。選択されたワード線１１４と選択されたビット線１１６との交点に位置するメモリセル１１２が選択される。
【００１０】
図１９は，データ読み出し時の抵抗性クロスポイントアレイ１１０の等価回路を示している。選択されたメモリセルは，第１抵抗器１１２ａによって表され，選択されていないメモリセルは，第２，第３，及び第４抵抗器１１２ｂ，１１２ｃ，及び１１２ｄによって表されている。第２抵抗器１１２ｂは，選択されたビット線に沿った選択されていないメモリセルを表し，第３抵抗器１１２ｃは，選択されたワード線に沿った選択されていないメモリセルを表し，第４抵抗器１１２ｄは，残りの選択されていないメモリセルを表している。
【００１１】
選択されたビット線には，動作電位Ｖｓが印加され，選択されたワード線は，接地電位が印加される。これにより，第１抵抗器１１２ａには，検知電流Ｉｓが流れる。スニークパス電流の影響の抑制のために，選択されていないビット線に，動作電位Ｖｓと同一の動作電位Ｖｂが印加される。動作電位Ｖｂの印加により，第２抵抗器１１２ｂ及び第４抵抗器１１２ｄを流れるスニーク電流Ｓ１，Ｓ３は遮断される。更に，第３抵抗器１１２ｃを流れるスニークパス電流Ｓ２は，接地電位に導かれ，従って，検知電流Ｉｓと干渉しない。ゆえに，検知電流Ｉｓを高い信頼性で検知できる。
【００１２】
代替的には，図２０に示されているように，選択されていないワード線に，動作電位Ｖｓと同一の動作電位Ｖｂが印加される。スニークパス電流Ｓ１は，第２抵抗器１１２ｂを流れないように遮断される。第３抵抗器１１２ｃを流れるスニークパス電流Ｓ２と，第４抵抗器１１２ｄを流れるスニークパス電流Ｓ３は，接地電位に導かれ，従って，検知電流Ｉｓと干渉しない。ゆえに，検知電流Ｉｓを高い信頼性で検知できる。
【００１３】
このように，選択されていないビット線に動作電位Ｖｓと同一の動作電位Ｖｂを印加することにより，又は，選択されていないワード線に動作電位Ｖｓと同一の動作電位Ｖｂを印加することにより，検知電流Ｉｓを高精度で検知することが可能であり，従って，選択されたメモリセルに記憶されているデータを高い信頼性で検知することが可能である。
【００１４】
上述のＭＲＡＭでは，選択されていないワード線（又はビット線）に印加される動作電圧Ｖｂと，選択されているビット線に印加される動作電圧Ｖｓとが高精度で一致することが重要である。動作電圧Ｖｂと動作電圧Ｖｓとの少しの違いは，スニークパス電流Ｓ１−Ｓ３が検知電流Ｉｓに及ぼす影響を顕著に増大させる。特に，製造工程の問題によってメモリセルの一部がショート不良を有する場合には，動作電圧Ｖｂと動作電圧Ｖｓとの少しの違いは，大きなスニークパス電流を発生させる。
【００１５】
しかし，動作電圧Ｖｂと動作電圧Ｖｓとを完全に一致させるのは，現実的には，実質的に困難である場合が少なくない。動作電圧Ｖｂと動作電圧Ｖｓとを完全に一致させることの困難性は，スニークパス電流の影響の抑制の効果を減少させる。
【００１６】
スニークパス電流の影響を排除して，ＭＲＡＭのメモリセルに記憶されているデータを高い信頼性で決定するための他の技術の提供が望まれている。
【００１７】
【発明が解決しようとする課題】
本発明の目的は，ＭＲＡＭのメモリセルに記憶されているデータを高い信頼性で決定するための技術を提供することにある。
【００１８】
本発明の他の目的は，スニークパス電流の影響を抑制することにより，ＭＲＡＭのメモリセルに記憶されているデータを高い信頼性で決定するための技術を提供する。
【００１９】
【課題を解決するための手段】
以下に，［発明の実施の形態］で使用される番号・符号を用いて，課題を解決するための手段を説明する。これらの番号・符号は，［特許請求の範囲］の記載と［発明の実施の形態］の記載との対応関係を明らかにするために付加されている。但し，付加された番号・符号は，［特許請求の範囲］に記載されている発明の技術的範囲の解釈に用いてはならない。
【００２０】
上記の目的を達成するために，本発明によるＭＲＡＭは，クロスポイントセルアレイ（１，１’，４１）と，第１方向（ｘ方向）に延設されている複数のワード線（３）と，前記第１方向（ｘ方向）と異なる第２方向（ｙ方向）に延設されている複数のビット線（４）と，前記第２方向（ｙ方向）に延設されているダミービット線（９）と，前記複数のワード線（３）のうちから選択ワード線を選択する第１セレクタ（１１，４８）と，前記複数のビット線（４）のうちから選択ビット線を選択する第２セレクタ（１３，４９）と，読み出し回路（１６，４２）とを備えている（図１参照）。前記クロスポイントセルアレイ（１，１’，４１）は，反転可能な自発磁化を有し，且つ前記自発磁化の方向に応じて抵抗が異なる磁気抵抗素子（ＭＴＪ）を含んで構成されている複数のセル（２，８，３１，３２，４３，４４）を含む。前記複数のセル（２，８，３１，３２，４３，４４）は，前記自発磁化の方向に応じてデータを記憶する複数のメモリセル（２，４３）と，複数のダミーセル（８，４４）とを備えている。前記複数のメモリセル（２，４３）のそれぞれは，前記複数のワード線（３）のうちの一のワード線と，前記複数のビット線のうちの一のビット線（４）との間に介設されている。前記ダミーセル（８）のそれぞれは，前記複数のワード線（３）のうちの一のワード線と，前記ダミービット線（９）との間に介設されている。前記読み出し回路（１６，４２）は，オフセット除去回路（１７）と，データ判別回路（１８〜２０）とを含む。オフセット除去回路（１７）は，前記選択ワード線と前記選択ビット線との間に電圧が印加されることによって前記選択ビット線に流れる検知電流（Ｉｓ）と，前記選択ワード線と前記ダミービット線との間に電圧が印加されることによって前記ダミービット線（９）に流れるオフセット成分電流（Ｉｃ）との差（Ｉｓ−Ｉｃ）に対応する電流差信号を生成する。データ判別回路（１８〜２０）は，前記電流差信号に基づいて，前記選択ワード線と前記選択ビット線との間に介設されている選択セル（２ａ）に記憶されている記憶データを判別する。
【００２１】
オフセット成分電流（Ｉｃ）は，検知電流（Ｉｓ）に含まれているオフセット成分に近い大きさの電流である。検知電流（Ｉｓ）とオフセット成分電流（Ｉｃ）との差（Ｉｓ−Ｉｃ）は，ＳＮ比が高く，差（Ｉｓ−Ｉｃ）に対応する電流差信号に応じて選択セル（２ａ）に記憶されている記憶データを判別することにより，高い信頼性で前記記憶データを判別することが可能である。
【００２２】
更に，差（Ｉｓ−Ｉｃ）に対応する電流差信号に応じて選択セル（２ａ）に記憶されている記憶データを判別することは，メモリセル（２）にショートセルが含まれているときに，読み出し不能なメモリセル（２）の数を減少することに有効である。差（Ｉｓ−Ｉｃ）に応じて選択セル（２ａ）に記憶されている記憶データを判別することにより，ショートセルによって増加するオフセット成分がキャンセルされる。ショートセルによって増加するオフセット成分がキャンセルされることにより，ショートセルと同一のワード線に接続されている正常なメモリセル（２）の読み出しは阻害されない。
【００２３】
データ判別回路（１８〜２０）は，典型的には，前記電流差信号の電流に対応した出力電圧を出力する電流電圧変換回路（１８）と，前記出力電位に基づいて前記メモリセル記憶データを判別する判別回路（１９，２０）とを備えて構成されている。
【００２４】
上述のＭＲＡＭの構成は，前記選択セル（２ａ）に記憶されている前記記憶データの読み出しのとき，前記第１セレクタ（１１）が，前記選択ワード線に第１電位（Ｖ１）を印加し，前記複数のワード線（３）のうち前記選択ワード線以外の非選択ワード線を開放し，前記第２セレクタ（１３）が前記選択ビット線と前記ダミービット線とを前記読み出し回路（１６）に接続し，前記記憶データの読み出しのとき，前記読み出し回路（１６）は，前記選択ビット線と前記ダミービット線とに前記第１電位（Ｖ１）と異なる第２電位（Ｖ２’）を印加する場合に特に有効である。前記第１セレクタ（１１）が，非選択ワード線を開放する構成は，前記第１セレクタ（１１）の回路構成の縮小に有効であるが，検知電流（Ｉｓ）に含まれるオフセット成分を増加させる。当該ＭＲＡＭの構成は，該オフセット成分の影響を効果的に抑制するため，前記第１セレクタ（１１）が，非選択ワード線を開放する場合に特に好適である。
【００２５】
当該磁気ランダムアクセスメモリは，前記複数のビット線（４）のうち前記選択ビット線以外の非選択ビット線を，前記読み出し回路から絶縁され，且つ，前記第２電位（Ｖ２’）と実質的に同一な電位（Ｖ２）を有する電位線（１５）に接続する第３セレクタ（１２）を更に備えることが可能である。更に，前記第２セレクタ（１３）は，前記複数のビット線（４）のうち前記選択ビット線以外の非選択ビット線を開放することが可能である。前者は，スニークパス電流の低減に有効であり，後者は，ビット線（４）を選択するセレクタの回路構成の縮小に有効である。
【００２６】
当該ＭＲＡＭは，更に，一の冗長ビット線に接続された複数の冗長メモリセル（５３）で構成されている冗長セルカラム（５３ａ）を含む冗長メモリセルアレイ（５１）と，置換情報保持器（６１）を含む冗長設計処理回路（５８，５９，６０）とを備え（図１１参照），前記クロスポイントセルアレイ（４１）は，前記複数のビット線にそれぞれ対応する複数のメモリセルカラムを含み，前記メモリセルカラムのそれぞれは，前記複数のメモリセルのうち，それぞれが対応するビット線に接続されているメモリセルで構成される場合がある。この場合，置換情報状態保持器（６１）は，前記メモリセルカラムのうち，前記冗長メモリセルカラムに置換される置換対象メモリセルカラム（４３ａ）を示す置換情報を保持し，前記冗長設計処理回路（５８，５９，６０）は，前記置換情報に応答して，前記置換対象メモリセルカラム（４３ａ）を前記冗長メモリセルカラム（５３ａ）に置換することが好ましい。
【００２７】
既述のように，検知電流（Ｉｓ）とオフセット成分電流（Ｉｃ）との差（Ｉｓ−Ｉｃ）に基づいて選択セル（２ａ）に記憶されている記憶データの判別を行うＭＲＡＭは，メモリセル（２）にショートセルが含まれていても，ショートセルと同一のワード線に接続されている正常なメモリセル（２）の読み出しは阻害されない。このような特性を生かして前記置換対象メモリセルカラム（４３ａ）を前記冗長メモリセルカラム（５３ａ）に置換することは，冗長設計を簡素化する。
【００２８】
当該ＭＲＡＭが，更に，置換情報保持器（６１）を含む冗長設計処理回路（５８，５９，６０）を備え，前記複数のダミーセル（４４）は，ダミーセルカラム（４６）を構成し，前記クロスポイントセルアレイ（４１）は，更に，冗長ダミービット線と，前記冗長ダミービット線と，前記複数のワード線のうちの一のワード線との間に介設された複数の冗長ダミーセル（４５）から構成されている冗長ダミーセルカラム（４７）とを含む場合がある。この場合，前記置換情報保持器（６１）は，前記ダミーセルカラム（４６）が前記冗長ダミーセルカラム（４７）に置換されるか否かを示す置換情報を保持し，前記冗長設計処理回路（５８，５９，６０）は，前記置換情報に応答して，前記ダミーセルカラム（４６）を前記冗長ダミーセルカラム（４７）に置換することが好ましい。このような構成は，ショートセルと同一のワード線に接続されている正常なメモリセル（２）の読み出しは阻害されないという特性を生かし，前記ダミーセルカラム（４６）の冗長設計を可能にする。
【００２９】
当該ＭＲＡＭが，更に，前記第１方向（ｘ方向）に延設された参照ワード線（３３）を備え（図７参照），前記複数のセル（２，８，３１，３２，４３，４４）は，更に，前記自発磁化の方向として所定のデータを記憶する複数の参照セル（３１）と，データの記憶に使用されない他のダミーセル（３２）とを含み，且つ，前記複数の参照セル（３１）のそれぞれは，前記複数のビット線（４）のうちの一のビット線と，前記参照ワード線（３３）との間に介設され，前記他のダミーセル（３２）は，前記ダミービット線（９）と前記参照ワード線（３３）との間に介設されている場合がある。この場合，前記オフセット除去回路（１８）は，前記選択ビット線と前記参照ワード線（３３）との間に電圧（Ｖ２’−Ｖ１）を印加することによって流れる参照検知電流（Ｉｓｒｅｆ）と，前記ダミービット線（９）と前記参照ワード線（３３）との間に電圧（Ｖ２’−Ｖ１）を印加することによって流れる他のオフセット成分電流（Ｉｃｒｅｆ）との差に対応する他の電流差信号を生成し，前記データ判別回路（１８〜２０）は，前記電流差信号と前記他の電流差信号に基づいて前記記憶データを判別することが好ましい。このような構成は，選択セル（２ａ）と同一の選択ビット線に接続されているメモリセル（２）に記憶されているデータが検知電流（Ｉｓ）に及ぼす影響をキャンセルし，選択セル（２ａ）に記憶されている記憶データの判別の信頼性を効果的に向上する。
【００３０】
この場合，前記読み出し回路（１６）は，典型的には，以下の回路構成を有する。前記読み出し回路（１６）の前記オフセット除去回路（１７）は，前記検知電流（Ｉｓ）と前記オフセット成分電流（Ｉｃ）との差に対応した電流を有するように前記電流差信号を生成し，前記参照検知電流（Ｉｓｒｅｆ）と前記他のオフセット成分電流（Ｉｃｒｅｆ）との差に対応した電流を有するように前記他の電流差信号を生成する。前記データ判別回路（１８〜２０）は，前記他の電流差信号の電流に対応する第１出力電位（Ｖｐ１）を出力し，前記電流差信号の電流に対応する第２出力電位（Ｖｐ２）を出力する電流電圧変換回路（１８）と，前記第１出力電位（Ｖｐ１）と前記第２出力電位（Ｖｐ２）とに基づいて前記記憶データを判別する判別回路（２０）とを備えている。
【００３１】
前記データ判別回路（１８〜２０）が，更に，電位保持回路（１９）を有する場合，オフセット除去回路（１７），電流電圧変換回路（１８），電位保持回路（１９），及び判別回路（２０）は，以下の動作をすることが好適である。第１読み出し動作期間において，前記オフセット除去回路（１７）は，前記選択ビット線を流れる前記参照検知電流（Ｉｓｒｅｆ）と，前記ダミービット線（９）を流れる前記他のオフセット成分電流（Ｉｃｒｅｆ）とから前記他の電流差信号を生成し，前記電流電圧変換回路（１８）は，前記他の電流差信号を受けて前記第１出力電位（Ｖｐ１）を出力し，前記電位保持回路（１９）は，前記第１出力電位（Ｖｐ１）を保持する。前記第１読み出し動作期間に時間的に遅れる第２読み出し動作期間において，前記オフセット除去回路（１７）は，前記選択ビット線を流れる前記検知電流（Ｉｓ）と，前記ダミービット線（９）を流れる前記オフセット成分電流（Ｉｃ）から前記電流差信号を生成し，前記電流電圧変換回路（１８）は，前記電流差信号を受けて前記第２出力電位（Ｖｐ２）を出力し，且つ，前記判別回路（２０）は，前記電位保持回路によって保持されている第１出力電位（Ｖｐ１）と前記第２出力電位（Ｖｐ２）とを比較して，選択セル（２ａ）に記憶されている前記記憶データを判別する。
【００３２】
前記データ判別回路（１８〜２０）が，更に，電位保持回路（１９）を有する場合，オフセット除去回路（１７），電流電圧変換回路（１８），電位保持回路（１９），及び判別回路（２０）は，以下の他の動作をすることも好適である。第１読み出し動作期間において，前記オフセット除去回路（１７）は，前記選択ビット線を流れる前記検知電流（Ｉｓ）と，前記ダミービット線（９）を流れる前記オフセット成分電流（Ｉｃ）とから前記電流差信号を生成し，前記電流電圧変換回路（１８）は，前記電流差信号を受けて前記第２出力電位（Ｖｐ２）を出力し，前記電位保持回路（１９）は，前記第２出力電位（Ｖｐ２）を保持する。前記第１読み出し動作期間に時間的に遅れる第２読み出し動作期間において，前記オフセット除去回路（１７）は，前記選択ビット線を流れる前記参照検知電流（Ｉｓｒｅｆ）と，前記ダミービット線（９）を流れる前記他のオフセット成分電流（Ｉｃｒｅｆ）とから前記他の電流差信号を生成し，前記電流電圧変換回路（１８）は，前記他の電流差信号を受けて前記第１出力電位（Ｖｐ１）を出力し，且つ，前記判別回路（２０）は，前記第１出力電位（Ｖｐ１）と前記電位保持回路によって保持される第２出力電位（Ｖｐ２）とを比較して前記記憶データを判別する。
【００３３】
上記の目的を達成するために，本発明によるＭＲＡＭは，クロスポイントセルアレイ（１’）と，第１方向（ｘ方向）に延設されている複数のワード線（３）と，前記第１方向（ｘ方向）と異なる第２方向（ｙ方向）に延設されている複数のビット線（４）と，前記第１方向（ｘ方向）に延設されている参照ワード線（３３）と，前記複数のワード線（３）のうちから選択ワード線を選択する第１セレクタ（１１）と，前記複数のビット線（４）のうちから選択ビット線を選択する第２セレクタ（１２，１３）と，読み出し回路（１６）とを備えている（図７参照）。前記クロスポイントセルアレイ（１６）は，反転可能な自発磁化を有し，且つ前記自発磁化の方向に応じて抵抗が異なる磁気抵抗素子で形成された複数のセル（２，３１）を含む。前記複数のセル（２，３１）は，前記自発磁化の方向としてデータを記憶する複数のメモリセル（２）と，所定のデータが，前記自発磁化の方向として記憶されている複数の参照セル（３１）とを含む。前記複数のメモリセル（２）のそれぞれは，前記複数のワード線（３）のうちの一のワード線と，前記複数のビット線（４）のうちの一のビット線との間に介設されている。前記複数の参照セル（３１）のそれぞれは，前記複数のビット線（４）のうちの一のビット線と，前記参照ワード線（３３）との間に介設されている。前記読み出し回路（１６）は，前記選択ワード線と前記選択ビット線との間に電圧が印加されたときに前記選択ビット線を流れる検知電流（Ｉｓ）と，前記参照ワード線（３３）と前記選択ビット線との間に電圧が印加されたときに前記選択ビット線に流れる参照検知電流（Ｉｓｒｅｆ）とに基づいて，前記選択セルに記憶されている記憶データを判別する。このような構成は，選択セル（２ａ）と同一の選択ビット線に接続されているメモリセル（２）に記憶されているデータが検知電流（Ｉｓ）に及ぼす影響をキャンセルし，選択セル（２ａ）に記憶されている記憶データの判別の信頼性を効果的に向上する。
【００３４】
前記読み出し回路（１６）が電流電圧変換回路（１８）と，電位保持回路（１９）と，判別回路（２０）とを含む場合，以下の動作が好適である。第１読み出し動作期間において，前記電流電圧変換回路（１８）は，前記選択ビット線を流れる前記参照検知電流（Ｉｓｒｅｆ）に応答して第１出力電位（Ｖｐ１）を生成し前記電位保持回路（１９）は，前記第１出力電位（Ｖｐ１）を保持する。第２読み出し動作期間において，前記電流電圧変換回路（１８）は，前記選択ビット線を流れる前記検知電流（Ｉｓ）に応答して第２出力電位（Ｖｐ２）を生成し，前記判別回路（２０）は，前記電位保持回路（１９）によって保持されている前記第１出力電位（Ｖｐ１）と前記第２出力電位（Ｖｐ２）とを比較して選択セル（２ａ）に記憶されている前記記憶データを判別する。
【００３５】
前記読み出し回路（１６）が電流電圧変換回路（１８）と，電位保持回路（１９）と，判別回路（２０）とを含む場合，以下の他の動作も好適である。第１読み出し動作期間において，前記電流電圧変換回路（１８）は，前記選択ビット線を流れる前記検知電流（Ｉｓ）に応答して第２出力電位（Ｖｐ２）を生成し，前記電位保持回路（１９）は，前記第２出力電位（Ｖｐ２）を保持する。第２読み出し動作期間において，前記電流電圧変換回路（１８）は，前記選択ビット線を流れる前記参照検知電流（Ｉｓｒｅｆ）に応答して第１出力電位（Ｖｐ１）を生成し，前記判別回路（２０）は，前記第１出力電位（Ｖｐ１）と前記電位保持回路（１９）によって保持されている第２出力電位（Ｖｐ２）とを比較して選択セル（２ａ）に記憶されている前記記憶データを判別する。
【００３６】
当該磁気ランダムアクセスメモリは，更に，置換情報保持器（６１）を含む冗長設計処理回路（６０）を備え，前記複数の参照セル（６３）は，参照セルカラムを構成し，前記クロスポイントセルアレイは，一の冗長参照ワード線に接続された複数の冗長参照セル（６４）で構成されている冗長参照セルカラムを含む場合がある。この場合，前記置換情報保持器（６１）は，前記参照セルカラムが前記冗長参照セルカラムに置換されるか否かを示す置換情報を保持し，前記冗長設計処理回路（６０）は，前記置換情報に応答して，前記参照セルカラムを前記冗長参照セルカラムに置換することが好ましい。
【００３７】
上述の目的を達成するために，本発明によるＭＲＡＭは，反転可能な自発磁化を有し，且つ前記自発磁化の方向に応じて抵抗が異なる磁気抵抗素子で形成された複数のセル（７２，７５）と，読み出し回路（８３）とを備えている（図１４参照）。前記複数のセル（７２，７５）は，前記自発磁化の方向として，”１”又は”０”であるメモリセル記憶データを記憶するメモリセル（７２）と，所定のデータが記憶された参照セル（７５）とを含む。前記読み出し回路（８３）は，前記メモリセル（７２）からメモリセル電流（Ｉｓ）をとりだし，前記参照セルか参照セル電流（Ｉｒ）を取り出して，前記メモリセル電流（Ｉｓ）と前記参照セル電流（Ｉｒ）とに基づいて前記メモリセル記憶データを判別する読み出し動作を複数回行い，前記複数の読み出し動作によって得られた前記複数のメモリセル記憶データの判別結果から，最終的に前記メモリセル記憶データを判別する。前記メモリセル電流（Ｉｓ）と前記参照セル電流（Ｉｒ）とに基づいて前記メモリセル記憶データを判別する読み出し動作が複数回行われることにより，ノイズ電流の影響が抑制され，前記メモリセル（７２）に記憶されている前記メモリセル記憶データを判別の信頼性が効果的に向上する。
【００３８】
前記読み出し動作が行われる回数が奇数回であることは，多数決によって前記メモリセル記憶データを判別することを可能にする点で好適である。
【００３９】
即ち，前記読み出し回路（８３）は，前記読み出し動作において，前記メモリセル記憶データが”１”であると判別された回数が，前記メモリセル記憶データが”０”であると判別された回数を所定回数よりも上回るとき，前記メモリセル記憶データが”１”であると最終的に判別し，前記読み出し動作において前記メモリセル記憶データが”０”であると判別された回数が，前記メモリセル記憶データが”１”であると判別された回数を所定回数よりも上回るとき，前記メモリセル記憶データを最終的に”０”であると判別することが好ましい。該所定回数は，１以上の整数である。
【００４０】
前記読み出し回路（８３）が，更に，ｎビットのカウンタ（８７）を含み，前記読み出し動作が行われる回数が，２ｎ−１回であり，前記カウンタ（８７）が記憶する値は，前記読み出し動作において，前記メモリセル記憶データが”１”であると判別される毎に１だけ増加され，且つ，前記カウンタ（８７）は，前記読み出し動作が２ｎ−１回行われた後，その最上位ビットを最終的に判別された前記メモリセル記憶データとして出力することが好適である。このような構成は，前記読み出し回路（８３）の回路構成を簡略化する。
【００４１】
本発明によるＭＲＡＭは，反転可能な自発磁化を有し，且つ前記自発磁化の方向に応じて抵抗が異なる磁気抵抗素子で形成された複数のセル（７２，７５）と，読み出し回路（８３）とを備えている。（図１４参照）。前記複数のセル（７２，７５）は，前記自発磁化の方向に対応付けて，”１”又は”０”であるメモリセル記憶データを記憶するメモリセルフリー層を備えたメモリセル（７２）と，前記自発磁化の方向に対応付けて，所定のデータを記憶する参照セルフリー層を備えた参照セル（７５）とを含む。前記参照セルフリー層と前記メモリセルフリー層とは，面積が異なる。前記読み出し回路（８３）は，前記メモリセル（７２）からメモリセル電流（Ｉｓ）をとりだし，前記参照セル（７５）から参照セル電流（Ｉｒ）を取り出して，前記メモリセル電流（Ｉｓ）と前記参照セル電流（Ｉｒ）とに基づいて前記メモリセル記憶データを判別する。前記参照セルフリー層と前記メモリセルフリー層とが面積が異なることにより，読み出し回路（８３）を前記メモリセル電流（Ｉｓ）と前記参照セル電流（Ｉｒ）とに対して対称化することが可能である。読み出し回路（８３）の対称化は，前記メモリセル（７２）に記憶されているメモリセル記憶データの判別の信頼性の向上を可能にする。
【００４２】
前記参照セルフリー層は，前記メモリセルフリー層よりも面積が小さいことが好ましい。前記参照セルフリー層の面積の縮小化は，前記参照セルフリー層が有する自発分極の反転を阻害し，前記参照セル（７５）の抵抗を安定化する。これは，前記メモリセル（７２）に記憶されているメモリセル記憶データの判別の信頼性の向上を可能にする。
【００４３】
前記メモリセルフリー層の前記自発磁化の方向に一致する長さ方向の長さｂｃｅｌｌと，前記メモリセルフリー層の前記自発磁化に垂直な幅方向の幅ａｃｅｌｌと，前記参照セルフリー層の前記長さ方向の長さｂｒｅｆと，前記参照セルフリー層の前記幅方向の幅ａｒｅｆとは，下記式：
ａｒｅｆ／ｂｒｅｆ＜ａｃｅｌｌ／ｂｃｅｌｌ，
を満足することが好ましい。このような構造は，前記参照セルフリー層が有する自発分極の方向を長さ方向に安定化し，前記参照セル（７５）の抵抗を安定化する。これは，前記メモリセル（７２）に記憶されているメモリセル記憶データの判別の信頼性の向上を可能にする。
【００４４】
前記参照セルフリー層の面積は，前記参照セル（７２）の抵抗値が，前記メモリセルの抵抗値のうちの大きい方の高抵抗値と，小さい方の低抵抗値との間になるように選ばれる。
【００４５】
【発明の実施の形態】
以下，添付図面を参照しながら，本発明によるＭＲＡＭの実施の一形態を説明する。
【００４６】
（実施の第１形態）
本発明の実施の第１形態のＭＲＡＭは，図１に示されているように，クロスポイントセルアレイ１を備えている。クロスポイントセルアレイ１は，複数のメモリセル２と，ｘ方向（ワード線方向）に延設された複数のワード線３と，ｙ方向（ビット線方向）に延設された複数のビット線４とを含む。メモリセル２は，ワード線３とビット線４との交点に配置され，メモリセル２のそれぞれは，該メモリセル２において交差する一のワード線３と一のビット線４との間に介設されている。
【００４７】
図２に示されているように，メモリセル２のそれぞれは，ピン層５と，フリー層６と，ピン層５とフリー層６との間に介設されたトンネル障壁層７とから形成されるＭＴＪ（Ｍａｇｎｅｔｉｃ Ｔｕｎｎｅｌ Ｊｕｎｃｔｉｏｎ）を含む。ピン層５は，ワード線３のうちの一に接続され，フリー層６は，ビット線４のうちの一に接続される。ピン層５とフリー層６とは，いずれも，自発磁化を有する強磁性層を含む。ピン層５が有する自発磁化はｘ方向に向けて固定される。フリー層６が有する自発磁化は反転可能であり，ピン層５の自発磁化の向きと平行，又は反平行に向くことが許されている。トンネル障壁層７は，ピン層５とフリー層６との間にトンネル電流を流れるような薄い膜厚の絶縁体層で形成される。
【００４８】
メモリセル２のそれぞれは，１ビットのデータを，ピン層５とフリー層６との自発磁化の相対的な向きとして記憶する。メモリセル２は，ピン層５の自発磁化とフリー層６の自発磁化とが平行である”平行”状態と，ピン層５の自発磁化とフリー層６の自発磁化とが反平行である”反平行”状態との一方を”０”に，他方を”１”に対応付けることにより，１ビットのデータを記憶する。
【００４９】
メモリセル２の抵抗（即ち，メモリセル２が有するＭＴＪの抵抗）は，トンネル磁気抵抗効果（ＴＭＲ効果）により，ピン層５とフリー層６とが有する自発磁化の相対的な向きに応じて異なる。図２（ａ）に示されているように，ピン層５とフリー層６とが有する自発磁化の向きが平行である場合，メモリセル２の抵抗は，第１値Ｒとなる。図２（ｂ）に示されているように，ピン層５とフリー層６とが有する自発磁化の向きが反平行である場合，メモリセル２の抵抗は，第２値Ｒ＋ΔＲとなる。ＭＲ比ΔＲ／Ｒは，典型的なＭＴＪでは，１０％−３０％である。メモリセル２に記憶されているデータは，メモリセル２の抵抗に基づいて判別される。
【００５０】
図１に示されているように，クロスポイントセルアレイ１は，更に，ｙ方向に並んで配置されたダミーセル８と，ｙ方向に延設されたダミービット線９とを含む。ダミーセル８は，ワード線３とダミービット線９との交点に配置され，ダミーセル８のそれぞれは，該ダミーセル８において交差する一のワード線３とダミービット線９との間に介設されている。ダミーセル８の構造は，フリー層６がダミービット線９に接続されている点以外，図２に示されたメモリセル２の構造と同一であり，ダミーセル８は，固定されたピン層と，フリー層と，これらの間に介設されるトンネル障壁層とから形成されるＭＴＪを含む。
【００５１】
ダミーセル８は，”１”又は”０”のうちのいずれかのデータが書き込まれる。ダミーセル８は，その状態が一定であることが重要であり，データが書き込まれている必要は，必ずしもない。ダミーセル８は，メモリセル２に流れる電流のオフセット成分を除去するのに寄与し，読み出し時のＳＮ比を高める効果がある。ダミーセル８の役割の詳細は，後述される。
【００５２】
クロスポイントセルアレイ１は，更に，Ｘセレクタ１１，第１Ｙセレクタ１２，及び第２Ｙセレクタ１３を含む。Ｘセレクタ１１は，ワード線３に接続され，ワード線３のうちから選択ワード線を選択する。第１Ｙセレクタ１２，及び第２Ｙセレクタ１３は，ビット線４に接続され，ビット線４のうちから選択ビット線を選択する。メモリセル２のうちの選択ワード線と選択ビット線とに接続されているメモリセルが，選択セル２ａとして選択される。更に，ダミーセル８のうちの選択ワード線に接続されているダミーセルが，選択ダミーセル８ａとして選択される。後述されるように，選択ダミーセル８ａは，選択セル２ａに流れる電流のオフセット成分を除去するのに使用される。
【００５３】
より詳細には，Ｘセレクタ１１は，ワード線３のうちの選択ワード線を，電位Ｖ１を有する第１電源線１４に接続し，選択されない非選択ワード線を，第１電源線１４から切り離す。選択ワード線には，電位Ｖ１が供給される。非選択ワード線は，Ｘセレクタ１１により，フローティング状態（ハイインピーダンス（Ｈｉ−Ｚ）状態）にされる。第１Ｙセレクタ１２は，選択されない非選択ビット線を，電位Ｖ２を有する第２電源線１５に接続し，選択された選択ビット線とダミービット線９とを第２電源線１５から切り離す。非選択ビット線には，電位Ｖ２が供給される。第２Ｙセレクタ１３は，選択ビット線とダミービット線９とを読み出し回路１６に接続し，非選択ビット線を読み出し回路１６から切り離す。
【００５４】
選択セル２ａに記憶されている記憶データの判別は，読み出し回路１６によって行われる。読み出し回路１６は，選択セル２ａに記憶されている記憶データを判別するとき，選択ビット線とダミービット線９とに，第２電源線１５の電位Ｖ２に実質的に同一である電位Ｖ２’を供給する。選択ビット線への電位Ｖ２’の印加により，選択ビット線と選択ワード線との間には，電圧Ｖ２’−Ｖ１が印加され，選択ビット線には電流Ｉｓが流れる。更に，ダミービット線９への電位Ｖ２’の印加により，ダミービット線９と選択ワード線との間には，電圧Ｖ２’−Ｖ１が印加され，ダミービット線９には電流Ｉｃが流れる。非選択ビット線に印加される電位Ｖ２と，選択ビット線及びダミービット線９に印加される電位Ｖ２’とが実質的に一致されることにより，クロスポイントセルアレイ１を流れるスニークパス電流が減少されている。読み出し回路１６は，選択ビット線を流れる電流Ｉｓとダミービット線９を流れる電流Ｉｃとの差Ｉｓ−Ｉｃに基づいて選択セル２ａに記憶されている記憶データを判別する。
【００５５】
選択セル２ａに記憶されている記憶データの判別に使用される電流Ｉｓと，電流Ｉｃとは，以下に述べられるような成分を有する電流である。選択セル２ａの抵抗は，選択セル２ａが記憶しているデータに応じて変化するから，選択ビット線を流れる電流Ｉｓは，選択セル２ａに記憶されているデータに対応して変化するデータ対応成分を含んでいる。データ対応成分を含む電流Ｉｓは，以後，検知電流Ｉｓと記載される。
【００５６】
検知電流Ｉｓは，データ対応成分に加え，選択セル２ａに記憶されているデータに対応した電流成分でないオフセット成分を含む。オフセット成分は，主として，スニークパス電流に起因する電流成分と，選択セル２ａが有し得る２つの抵抗値Ｒ及びＲ＋ΔＲのうち，選択セル２ａに記憶されているデータに依存しない抵抗成分Ｒに起因して流れる電流成分とから構成される。
【００５７】
クロスポイントセルアレイ１は，スニークパス電流が通る経路を多数有しているため，このオフセット成分は，実際には，データ対応成分よりも極めて大きい。典型的には，オフセット成分は約３０μＡであり，選択セル２ａに記憶されているデータに対応した電流成分は，約１μＡである。したがって，検知電流Ｉｓ自体のＳＮ比は，それほど大きな値ではない。
【００５８】
一方，ダミービット線９を流れる電流Ｉｃは，検知電流Ｉｓに含まれるオフセット成分に近い大きさを有する。あるビット線４（又はダミービット線９）を流れる電流のうち，スニークパス電流に起因する電流成分の大きさは，主としてクロスポイントセルアレイ１の構造に依存し，ビット線４（又はダミービット線９）の位置に対する依存性は少ない。したがって，電流Ｉｃに含まれる電流のうちのスニークパス電流に起因する電流成分と，検知電流Ｉｓに含まれる電流のうちのスニークパス電流に起因する電流成分とは，概ね一致する。更に，選択ダミーセル８ａは，選択セル２ａと同一の構造を有するから，電流Ｉｃは，検知電流Ｉｓと同様に，自発磁化の方向に依存しない抵抗成分Ｒに起因して流れる電流成分を含む。電流Ｉｃは，更に，選択ダミーセル８ａの自発磁化の方向に対応した状態に対応したダミーセルデータ対応成分を含むが，このダミーセルデータ対応成分は，固定である上に，オフセット成分に比較すると極めて小さいため無視できる。従って，電流Ｉｃは，検知電流Ｉｓに含まれるオフセット成分に近い大きさを有する。このような電流Ｉｃは，以後，オフセット成分電流Ｉｃと呼ばれる。
【００５９】
検知電流Ｉｓとオフセット成分電流Ｉｃとの差Ｉｓ−Ｉｃは，検知電流Ｉｓからオフセット成分を除いた値に近く，即ち，選択セル２ａに記憶されているデータに対応したデータ対応成分に概ね一致する。従って，差Ｉｓ−Ｉｃは，ＳＮ比が大きい。ＳＮ比が大きい差Ｉｓ−Ｉｃに基づいて選択セルに記憶されているデータを判別することは，該データの判別の信頼性を向上することを可能にする。更に，スニークパス電流に起因する成分は，既述のオフセット成分として除去されるから，スニークパス電流による成分は，電流Ｉｓ−Ｉｃから除去されている。このような電流Ｉｓ−Ｉｃに基づいて選択セル２ａに記憶されているデータを判別することにより，スニークパス電流による影響を抑制して該データを判別することが可能である。
【００６０】
このような読み出し回路１６は，典型的には，減算回路１７と，Ｉ−Ｖ変換回路１８と，電圧保持回路１９と，比較器２０とにより実現される。減算回路１７は，第２Ｙセレクタ１４を介して，選択ビット線及びダミービット線９に接続される。減算回路１７は，選択ビット線を流れる検知電流Ｉｓから，ダミービット線９を流れるオフセット成分電流Ｉｃを減じた電流Ｉｓ−Ｉｃを生成する。
【００６１】
図３は，典型的な減算回路１７を示している。減算回路１７は，ＮＭＯＳトランジスタ２１，２２，ＰＭＯＳトランジスタ２３，２４を含む。ＮＭＯＳトランジスタ２１のソースは，選択ビット線に接続され，ＮＭＯＳトランジスタ２２のソースは，ダミービット線９に接続される。ＮＭＯＳトランジスタ２１，２２のゲートには，電位Ｖｂｉａｓが供給される。電位Ｖｂｉａｓを適切に制御することにより，ＮＭＯＳトランジスタ２１，２２のソースの電位は，電位Ｖ２’に維持され，従って，選択ビット線とダミービット線９とが，電位Ｖ２’に維持される。ＮＭＯＳトランジスタ２１のドレインは，ＰＭＯＳトランジスタ２３のドレインに接続され，ＮＭＯＳトランジスタ２２のドレインは，ＰＭＯＳトランジスタ２４のドレインに接続されている。ＰＭＯＳトランジスタ２３，２４のソースは，それぞれ，電源電位ＶＣＣを有する電源端子２５，２６に接続されている。ＰＭＯＳトランジスタ２３のドレインは，ＰＭＯＳトランジスタ２３，２４のゲートに接続されている。ＰＭＯＳトランジスタ２４のドレインとＮＭＯＳトランジスタ２２のドレインとを結ぶ信号線には，出力ノード２７が設けられ，出力ノード２７は，Ｉ−Ｖ変換回路１８に接続される。
【００６２】
減算回路１７の電源端子２５からＮＭＯＳトランジスタ２１とＰＭＯＳトランジスタ２３とを介して，選択ビット線に検知電流Ｉｓが流れると，ＰＭＯＳトランジスタ２３には，電源端子２６から検知電流Ｉｓと同一の大きさの電流が流れ，出力ノード２７には，検知電流Ｉｓと同一の大きさの電流が流れ込む。一方，出力ノード２７から，ＮＭＯＳトランジスタ２１を介して，ダミービット線９に流れるオフセット成分電流Ｉｃが引き出され，Ｉ−Ｖ変換回路１８には，出力ノード２７を介して，検知電流Ｉｓとオフセット成分電流Ｉｃとの差に対応する電流Ｉｓ−Ｉｃが供給される。
【００６３】
Ｉ−Ｖ変換回路１８は，減算回路１７が出力する電流Ｉｓ−Ｉｃを電圧に変換して出力する電流−電圧増幅器である。Ｉ−Ｖ変換回路１８が出力する電圧は，選択セル２ａの抵抗，即ち，選択セル２ａに記憶されている記憶データに応じて変化する。
【００６４】
既述の通り，電流Ｉｓ−Ｉｃは，検知電流Ｉｓからオフセット成分を除いた電流に対応するが，検知電流Ｉｓからのオフセット成分の除去は，Ｉ−Ｖ変換回路１８のゲインの増大を可能にする。Ｉ−Ｖ変換回路１８が出力する最大電圧には制限があるから，オフセット電流成分を除かずに検知電流Ｉｓを電圧に変換しようとする場合，Ｉ−Ｖ変換回路１８のゲインは，比較的小さい値に制限される。これは，Ｉ−Ｖ変換回路１８が出力する電圧が選択セル２ａに記憶されているデータに対応して変化する変化幅を大きくすることが出来ないことを意味する。検知電流Ｉｓからオフセット成分を除去することにより，Ｉ−Ｖ変換回路１８のゲインの増大が可能であり，従って，Ｉ−Ｖ変換回路１８が出力する電圧が選択セル２ａに記憶されているデータに対応して変化する変化幅を大きくすることが可能である。
【００６５】
Ｉ−Ｖ変換回路１８の出力は，電圧保持回路１９と比較器２０との入力に接続される。電圧保持回路１９は，Ｉ−Ｖ変換回路１８が出力する電圧を取り込んで保持し，保持している電圧を出力する機能を有する。電圧保持回路１９は，十分に大きな大きさの容量素子（図示されない）を含み，該容量素子に，Ｉ−Ｖ変換回路１８が出力する電圧を取り込んで保持する。比較器２０は，Ｉ−Ｖ変換回路１８の出力と，電圧保持回路１９の出力とに接続される。比較器２０は，Ｉ−Ｖ変換回路１８が出力する電圧と，電圧保持回路１９が出力する電圧とを比較して，選択セル２ａに記憶されている記憶データを判別する。Ｉ−Ｖ変換回路１８が出力する電圧が選択セル２ａに記憶されているデータに応答して大きく変化することは，該記憶データを判別する信頼性を向上する。比較器２０は，選択セル２ａに記憶されているデータに対応したデータ信号ＳＡＯＵＴを生成する。
【００６６】
実施の第１形態のＭＲＡＭの読み出し動作には，自己リファレンス方式が採用されている。図４は，実施の第１形態のＭＲＡＭの読み出し動作を示すフローチャートである。
【００６７】
（ステップＳ０１）
選択セル２ａに対する読み出し動作が行われる。該読み出し動作は，以下の過程により行われる。Ｘセレクタ１１により選択ワード線が選択され，第１Ｙセレクタ１２及び第２Ｙセレクタ１３により選択ビット線が選択される。続いて，選択ワード線に電位Ｖ１が供給され，選択ビット線とダミービット線９とに電位Ｖ２’が供給される。これにより，選択セル２ａ及び選択ダミーセル８ａに電圧Ｖ２’−Ｖ１が印加され，選択ビット線に検知電流Ｉｓが，ダミービット線９にオフセット成分電流Ｉｃが流される。減算回路１７により，検知電流Ｉｓからオフセット成分電流Ｉｃを減じた電流Ｉｓ−Ｉｃが生成され，Ｉ−Ｖ変換回路１８により電流Ｉｓ−Ｉｃが電圧に変換され，電流Ｉｓ−Ｉｃに対応した第１読み出し電圧Ｖｐ１が生成される。第１読み出し電圧Ｖｐ１は，選択セル２ａに記憶されている記憶データに対応した大きさを有する。第１読み出し電圧Ｖｐ１は，電圧保持回路１９に入力され，電圧保持回路１９は，第１読み出し電圧Ｖｐ１を取り込んで保持する。電圧第１読み出し電圧Ｖｐ１を取り込んだ後，電圧保持回路１９は，Ｉ−Ｖ変換回路１８から切り離される。
【００６８】
（ステップＳ０２）
選択セル２ａに”０”が書き込まれる。選択ワード線及び選択ビット線とのそれぞれに書き込み電流が供給され，該書き込み電流が発生する磁界により，選択セル２ａが有する自発磁化が”０”に対応する状態に向けられる。
【００６９】
（ステップＳ０３）
選択セル２ａに対する読み出し動作が再度行われる。ステップＳ０１と同様にして，選択ビット線に検知電流Ｉｓが，ダミービット線９にオフセット成分電流Ｉｃが流される。Ｉ−Ｖ変換回路１８により電流Ｉｓ−Ｉｃが電圧に変換され，電流Ｉｓ−Ｉｃに対応した第２読み出し電圧Ｖｐ２が生成される。第２読み出し電圧Ｖｐ２は，選択セル２ａに記憶されているデータ”０”に対応した大きさを有する。第２読み出し電圧Ｖｐ２は，後述されるように，リファレンス電圧として使用される。
【００７０】
（ステップＳ０４）
比較器２０により，選択セル２ａに記憶されていた記憶データ（即ち，選択２ａに”０”が書き込まれる前に書き込まれていたデータ）の判別が行われ，該記憶データを示すデータ信号ＳＡＯＵＴが生成される。記憶データの判別は，以下のようにして行われる。電圧保持回路１９によって保持されている第１読み出し電圧Ｖｐ１と，Ｉ−Ｖ変換回路１８によって生成された第２読み出し電圧Ｖｐ２とが，比較器２０に入力され，比較器２０が活性化される。比較器２０が活性化されると，比較器２０は，第１読み出し電圧Ｖｐ１と第２読み出し電圧Ｖｐ２とを比較して，選択セル２ａに書き込まれていたデータを判別する。第１読み出し電圧Ｖｐ１と第２読み出し電圧Ｖｐ２とが概ね一致する場合，比較器２０は，選択セル２ａに記憶されていた記憶データを”０”であると判別し，データ信号ＳＡＯＵＴを”０”にして出力する。第１読み出し電圧Ｖｐ１と第２読み出し電圧Ｖｐ２とが大きく離れている場合，比較器２０は，選択セル２ａに記憶されていた記憶データを”１”であると判別し，データ信号ＳＡＯＵＴを”１”にして出力する。
【００７１】
（ステップＳ０５）
ステップＳ０４において，選択セル２ａに記憶されていた記憶データが”１”であると判断された場合，選択セル２ａに対して”１”を書き込む再書き込みが行われる。既述のとおり，記憶データの判別の過程で，選択セル２ａには”０”が書き込まれるから，再書き込みにより選択セル２ａは，正しいデータを保持する状態に戻される。再書き込みにより，実施の第１形態のＭＲＡＭの読み出し動作が完了する。
【００７２】
以上に説明されているように，実施の第１形態のＭＲＡＭでは，ダミーセル８を用いてオフセット成分電流Ｉｃが生成される。更に，選択ビット線を流れる検知電流Ｉｓと，オフセット成分電流Ｉｃとの差に対応する電流Ｉｓ−Ｉｃが生成され，電流Ｉｓ−Ｉｃに基づいて，選択セル２ａに記憶されている記憶データの判別が行われる。電流Ｉｓ−Ｉｃは，検知電流Ｉｓからオフセット成分が除去された電流に相当し，電流Ｉｓ−ＩｃのＳＮ比は大きい。ＳＮ比が大きい電流Ｉｓ−Ｉｃに基づいてデータの判別が行われることにより，データの判別の信頼性が高められている。
【００７３】
除去されるオフセット成分には，スニークパス電流に起因する成分が含まれるから，スニークパス電流に起因する成分は，電流Ｉｓ−Ｉｃから除去されている。従って，電流Ｉｓ−Ｉｃに基づいて，選択セル２ａに記憶されている記憶データの判別を行うことにより，記憶データの判別に対するスニークパス電流の影響を効果的に抑制することができる。
【００７４】
更に，検知電流Ｉｓからオフセット成分を除去することは，Ｉ−Ｖ変換回路１８のゲインを増加することを可能にする。Ｉ−Ｖ変換回路１８のゲインの増加は，Ｉ−Ｖ変換回路１８が生成する第１読み出し電圧Ｖｐ１の，選択セル２ａに記憶されているデータに対応して変化する変化幅を大きくし，データの判別の信頼性を一層効果的に増加させる。
【００７５】
電流Ｉｓ−Ｉｃに基づいて選択セル２ａに記憶されている記憶データを判別することは，クロスポイントセルアレイ１の製造バラツキに対する許容性を高くする点でも好ましい。本実施の形態のＭＲＡＭを多数製造した場合，クロスポイントセルアレイ１の製造バラツキに起因して，検知電流Ｉｓに含まれるオフセット成分は，製造されたＭＲＡＭ毎に異なる。しかし，一のＭＲＡＭでは，オフセット成分の変動は，検知電流Ｉｓとオフセット成分電流Ｉｃとで共通である。従って，クロスポイントセルアレイ１の製造バラツキは，電流Ｉｓ−Ｉｃには反映されにくく，電流Ｉｓ−Ｉｃは安定化される。安定化された電流Ｉｓ−Ｉｃに基づいて選択セル２ａに記憶されている記憶データを判別することは，記憶データの判別の信頼性を向上する。このように，本実施の形態のＭＲＡＭは，クロスポイントセルアレイ１の製造バラツキに対する許容性が高い。
【００７６】
更に，上述のＭＲＡＭは，ショート不良を有するメモリセル（以下，「ショートセル」という。）が存在する場合に，該ショートセルの存在によって読み出し不能になるメモリセルの数を減少することができる。図５（ａ）に示されているように，従来のＭＲＡＭでは，メモリセルセルアレイにショートセル２８’が存在する場合，ショートセル２８’と同一のワード線に接続されているメモリセルと，ショートセル２８’と同一のビット線に接続されているメモリセルとは，いずれも，読み出し不能である。ショートセル２８’が存在すると，ショートセル２８’を流れるスニークパス電流は著しく大きくなる。このスニークパス電流により，データを判別する回路にその入力レンジを超える電流が流れ，このためにデータを判別する回路の機能が失われる。
【００７７】
本実施の形態のＭＲＡＭでは，図５（ｂ）に示されているように，ショートセル２８がクロスポイントセルアレイ１に存在しても，ショートセル２８と同一のワード線に接続されているメモリセル２の読み出しは可能である（但し，ショートセル２８と同一のビット線に接続されているメモリセル２は，読み出し不能である）。これは，検知電流Ｉｓとオフセット成分電流Ｉｃとは，ショートセル２８の存在によって増加するオフセット成分を共通に含み，該オフセット成分は，減算回路１７によって除去されるからである。本実施の形態のＭＲＡＭでは，ショートセル２８の存在によって読み出し不能になるメモリセルは，ショートセル２８と同一のビット線に接続されているメモリセルのみであり，読み出し不能になるメモリセルの数が減少されている。
【００７８】
このように，ショートセル２８と同一のワード線に接続されているメモリセルの読み出しが可能であることは，不良メモリセルを救済するための冗長設計を容易にする。本実施の形態のＭＲＡＭでは，ショートセル２８が存在する場合，ショートセル２８を含む不良カラムを冗長カラムに置換することにより，不良カラムの救済が可能である。
【００７９】
実施の第１形態において，図６に示されているように，図１に示されているＭＲＡＭから，第１Ｙセレクタ１２と第２電源線１５とが除去されることが可能である。この場合，非選択ビット線は，電位Ｖ２に固定されるのではなく，フローティング状態にされる。第１Ｙセレクタ１２と第２電源線１５とが除去されることは，ＭＲＡＭが形成されるチップの面積を減少できる点で好適である。
【００８０】
その一方で，第１Ｙセレクタ１２と第２電源線１５とを除去することは，クロスポイントセル１を流れるスニークパス電流を増加させるが，スニークパス電流の増加は，許容される。既述のように，第１Ｙセレクタ１２と第２電源線１５とを除去すると，非選択ビット線がフローティング状態になるため，スニークパス電流が増加する。しかし，実施の第１形態のＭＲＡＭは，検知電流Ｉｓとオフセット成分電流Ｉｃとの差に基づいて選択セル２ａのデータを検知するため，読み出し動作に対するスニークパス電流の影響は小さい。従って，スニークパス電流の増加は読み出し動作を阻害しない。
【００８１】
（実施の第２形態）
図７は，実施の第２形態のＭＲＡＭを示す。実施の第２形態では，図１のクロスポイントセルアレイ１に，ｘ方向（ワード線方向）に並んで配置された参照セル３１と，参照用ダミーセル３２と，ｘ方向（ワード線方向）に延設された参照ワード線３３とが追加される。参照セル３１と参照用ダミーセル３２と参照ワード線３３とが追加されたクロスポイントセルアレイ１は，以下，クロスポイントセルアレイ１’と記載される。
【００８２】
参照セル３１と参照用ダミーセル３２とは，いずれも，メモリセル２と同一の構造を有する。参照セル３１と参照用ダミーセル３２とは，ピン層と，フリー層と，該ピン層と該フリー層との間に介設されたトンネル障壁層とから形成されるＭＴＪを含んで構成されている。
【００８３】
参照セル３１には，所定のデータ，典型的には”０”が記憶され，読み出し動作時のデータの判別に使用される。但し，参照セル３１の役割は，ダミーセル８の役割と異なる。上述されているように，ダミーセル８は，検知電流Ｉｓからオフセット成分を除去するために使用されるオフセット成分電流Ｉｃの生成に使用される。一方，参照セル３１は，リファレンス電圧の生成に使用される。参照セル３１を用いて生成されるリファレンス電圧と，メモリセル２に記憶されている記憶データに応じて生成される読み出し電圧との対比により，該記憶データが判別される。本明細書では，その役割の違いから，”参照セル”と”ダミーセル”とが使い分けられていることに注意されたい。
【００８４】
参照セル３１は，ビット線４と同じ数だけ用意される。参照セル３１は，ビット線４と参照ワード線３３とが交差する位置に配置され，参照セル３１のそれぞれは，一のビット線４と参照ワード線３３との間に介設される。
【００８５】
一方，参照用ダミーセル３２は，参照ワード線３３とダミービット線９とが交差する位置に配置され，参照ワード線３３とダミービット線９との間に介設される。参照ワード線３３は，Ｘセレクタ１１に接続される。
【００８６】
図８は，実施の第２形態のＭＲＡＭの読み出し動作を示すフローチャートである。
【００８７】
（ステップＳ１１）
参照セル３１のうちから，選択セル２ａと同一のビット線（選択ビット線）上にある選択参照セル３１ａが選択され，選択参照セル３１ａからデータが読み出される。選択参照セル３１ａからのデータの読み出しは，以下の過程で行われる。
【００８８】
選択ビット線とダミービット線９とが，第２Ｙセレクタ１３によって読み出し回路１６に接続され，非選択ビット線が，第１Ｙセレクタ１２によって，第２電源線１５に接続される。これにより，非選択ビット線には，電位Ｖ２が供給され，選択ビット線とダミービット線９とには，電位Ｖ２と実質的に同一な電位Ｖ２’が供給される。選択ビット線とダミービット線９とは，非選択ビット線から電気的に切り離される。
【００８９】
更に，参照ワード線３３がＸセレクタ１１によって第１電源線１４に接続され，図９（ａ）に示されているように，参照ワード線３３に電位Ｖ１が供給される。ワード線４は，いずれも第１電源線１４から切り離され，フローティング状態（Ｈｉ−Ｚ状態）にされる。
【００９０】
電位Ｖ２’と電位Ｖ１との供給により，選択参照セル３１ａ及び参照用ダミーセル３３には，電圧Ｖ２’−Ｖ１が印加される。電圧Ｖ２’−Ｖ１の印加により，図７に示されているように，選択ビット線には電流Ｉｓｒｅｆが流れ，ダミービット線９には電流Ｉｃ ｒｅｆが流れる。実施の第１形態でなされた電流Ｉｓと電流Ｉｃとについての議論は，電流Ｉｓｒｅｆと電流Ｉｃｒｅｆとについても成立する。電流Ｉｓｒｅｆは，選択参照セル３１ａの自発分極の状態，即ち，選択参照セル３１ａに記憶されているデータに依存するデータ依存成分を含む電流であり，以下では，電流Ｉｓｒｅｆは，参照検知電流Ｉｓｒｅｆと記載される。電流Ｉｃ ｒｅｆは，参照検知電流Ｉｓｒｅｆのうち，選択参照セル３１ａに記憶されているデータに依存しないオフセット成分に相当する大きさを有しており，以下では，オフセット成分電流Ｉｃｒｅｆと記載される。
【００９１】
減算回路１７により，検知電流Ｉｓｒｅｆからオフセット成分電流Ｉｃｒｅｆを減じた電流Ｉｓｒｅｆ−Ｉｃｒｅｆが生成され，Ｉ−Ｖ変換回路１８により電流Ｉｓｒｅｆ−Ｉｃｒｅｆが電圧に変換され，電流Ｉｓｒｅｆ−Ｉｃｒｅｆに対応した第１読み出し電圧Ｖｐ１が生成される。後述されるように，第１読み出し電圧Ｖｐ１は，選択セル２ａのデータを判別するためのリファレンス電圧として使用される。このため，以下では，第１読み出し電圧Ｖｐ１は，リファレンス電圧Ｖｐ１と記載される。
【００９２】
（ステップＳ１２）
リファレンス電圧Ｖｐ１が，電圧保持回路１９に入力される。電圧保持回路１９は，リファレンス電圧Ｖｐ１を取り込んで保持する。リファレンス電圧Ｖｐ１を取り込んだ後，電圧保持回路１９は，Ｉ−Ｖ変換回路１８から切り離される。
【００９３】
（ステップＳ１３）
選択セル２ａに対する読み出し動作が行われる。該読み出し動作は，以下の過程で行われる。Ｘセレクタ１１により選択ワード線が選択され，第１Ｙセレクタ１２及び第２Ｙセレクタ１３により選択ビット線が選択される。図９（ｂ）に示されているように，選択ワード線には電位Ｖ１が供給され，選択ビット線とダミービット線９とに電位Ｖ２’が供給される。これにより，選択セル２ａ及び選択ダミーセル８ａに電圧Ｖ２’−Ｖ１が印加され，図７に示されているように，選択ビット線に検知電流Ｉｓが，ダミービット線９にオフセット成分電流Ｉｃが流される。減算回路１７により，検知電流Ｉｓからオフセット成分電流Ｉｃを減じた電流Ｉｓ−Ｉｃが生成され，Ｉ−Ｖ変換回路１８により電流Ｉｓ−Ｉｃが電圧に変換され，電流Ｉｓ−Ｉｃに対応した第２読み出し電圧Ｖｐ２が生成される。
【００９４】
Ｉ−Ｖ変換回路１８は，第２読み出し電圧Ｖｐ２を生成するときと，リファレンス電圧Ｖｐ１（第１読み出し電圧Ｖｐ１）を生成するときとで，そのゲインを変更する。ゲインの変更は，下記式：
Ｖｐ２（０）＜Ｖｐ１＜Ｖｐ２（１）， …（１）
が成立するように行われる。ここで，Ｖｐ２（０）は，選択セル２ａに”０”が記憶されているときにＩ−Ｖ変換回路１８が出力する第２読み出し電圧Ｖｐ２であり，Ｖｐ２（１）は，選択セル２ａに”１”が記憶されているときにＩ−Ｖ変換回路１８が出力する第２読み出し電圧Ｖｐ２である。
【００９５】
（ステップＳ１４）
比較器２０により，選択セル２ａに記憶されている記憶データが判別され，記憶データを示すデータ信号ＳＡＯＵＴが生成される。記憶データの判別は，以下のようにして行われる。電圧保持回路１９によって保持されているリファレンス電圧Ｖｐ１と，Ｉ−Ｖ変換回路１８によって生成された第２読み出し電圧Ｖｐ２とが，比較器２０に入力され，比較器２０が活性化される。比較器２０が活性化されると，比較器２０は，リファレンス電圧Ｖｐ１と第２読み出し電圧Ｖｐ２とを比較して，選択セル２ａに書き込まれていたデータを判別する。リファレンス電圧Ｖｐ１が第２読み出し電圧Ｖｐ２より大きいとき，比較器２０は，選択セル２ａに記憶されていた記憶データを”０”であると判別し，データ信号ＳＡＯＵＴを”０”にして出力する。リファレンス電圧Ｖｐ１が第２読み出し電圧Ｖｐ２より小さいとき，比較器２０は，選択セル２ａに記憶されていた記憶データを”１”であると判別し，データ信号ＳＡＯＵＴを”１”にして出力する。データ信号ＳＡＯＵＴの生成により，実施の第２形態のＭＲＡＭの読み出し動作が完了する。
【００９６】
以上に説明された実施の第２形態のＭＲＡＭは，実施の第１形態のＭＲＡＭと同様の利点を有している。電流Ｉｓ−Ｉｃに基づいて選択セル２ａに記憶されている記憶データを判別することにより，ＳＮ比が増大され，記憶データの判別に対するスニークパス電流の影響が抑制されている。更に，電流Ｉｓ−Ｉｃに基づいて選択セル２ａに記憶されている記憶データを判別することにより，当該クロスポイントセルアレイ１の製造バラツキに対する許容性が高められている。更に，実施の第２形態のＭＲＡＭは，ショート不良を有する不良メモリセルが存在する場合でも，不良メモリセルと同一のワード線に接続されているメモリセルの読み出しが可能であり，該不良メモリセルの存在によって読み出し不能になるメモリセルの数が減少されている。
【００９７】
更に，実施の第２形態のＭＲＡＭは，以下に述べられているような他の利点を有している。第１に，参照セル３１が選択セル２ａに記憶されている記憶データの判別に使用されることにより，自己リファレンス方式を使用しない読み出し動作の採用が可能である。これは，メモリセル２に記憶されているデータの非破壊読み出しを可能にする点で好ましい。
【００９８】
第２に，選択セル２ａと同一のビット線に接続されている選択参照セル３１ａが選択セル２ａに記憶されている記憶データの判別に使用されることにより，記憶データの判別の信頼性が一層に向上されている。上述されているように，実施の第２形態では，非選択ワード線は，フローティング状態（Ｈｉ−Ｚ状態）にされる。非選択ワード線をフローティング状態に設定することは，選択ビット線に接続されている非選択メモリセルを介して流れるスニークパス電流を増大させる。このスニークパス電流の大きさは，選択ビット線に接続されている非選択メモリセルのそれぞれに記憶されているデータに応じて変化する。より詳細には，選択ビット線に接続されている非選択メモリセルのうちの”０”を記憶するセルの数と，”１”を記憶するセルの数との比に応じて，このスニークパス電流の大きさは変化する。
【００９９】
選択セル２ａと同一のビット線に接続されている選択参照セル３１ａを，選択セル２ａに記憶されている記憶データの判別に使用することにより，選択ビット線に接続されている非選択メモリセルを介して流れるスニークパス電流の大きさの変化による影響はキャンセルされている。選択参照セル３１ａに対して読み出し動作が行われたときに選択ビット線を流れる参照検知電流Ｉｓｒｅｆが，該スニークパス電流から受ける影響は，選択セル２ａに対して読み出し動作が行われたときに選択ビット線を流れる参照検知電流Ｉｓが，該スニークパス電流から受ける影響と，実質的に同一である。従って，該スニークパス電流の変化の影響はキャンセルされ，選択セル２ａに記憶されている記憶データの判別の信頼性の劣化は生じない。
【０１００】
上述の実施の第２形態では，選択参照セル３１ａに対して読み出し動作が行われた後，選択セル２ａに対して読み出し動作が行われるが，選択セル２ａに対して読み出し動作が行われた後，選択参照セル３１ａに対して読み出し動作が行われることが可能である。この場合，電流Ｉｓ−Ｉｃから生成される第２読み出しＶｐ２が電圧保持回路１９に保持される。更に，電流Ｉｓｒｅｆ−Ｉｃｒｅｆからリファレンス電圧Ｖｐ１が生成され，電圧保持回路１９に保持される第２読み出しＶｐ２と，リファレンス電圧Ｖｐ１とが比較されて，データ信号ＳＡＯＵＴが生成される。
【０１０１】
また，実施の第２形態において，図１０に示されているように，図７に示されているＭＲＡＭから，第１Ｙセレクタ１２と第２電源線１５とが除去されることが可能である。この場合，非選択ビット線は，電位Ｖ２に固定されるのではなく，フローティング状態にされる。第１Ｙセレクタ１２と第２電源線１５とが除去されることは，ＭＲＡＭが形成されるチップの面積を減少できる点で好適である。実施の第１形態において説明されているように，非選択ビット線がフローティング状態にされることによるスニークパス電流の増加の影響は，検知電流Ｉｓからオフセット成分が除かれることにより効果的にキャンセルされる。
【０１０２】
（実施の第３形態）
上述されているように，図１，図６，図７，及び図１０に示されているＭＲＡＭは，ショートセルがクロスポイントセルアレイ１（又は１’）に存在することによってショートセルと同一のビット線に接続されているメモリセル２の読み出しは不能になるが，ショートセルの存在は，ショートセルと同一のワード線に接続されているメモリセル２の読み出しに影響を与えない。このような特性は，ショートセルを含む一列のメモリセルで構成される不良セルカラムを，一列の冗長メモリセルで構成される冗長セルカラムで置換する冗長設計を可能にする。実施の第３形態のＭＲＡＭには，冗長設計が採用される。
【０１０３】
図１１は，実施の第３形態のＭＲＡＭを示す。実施の第３形態のＭＲＡＭは，行列をなして配列されている複数のクロスポイントセルアレイ４１と読み出し回路４２とを備えている。１列のクロスポイントセルアレイ４１に対して，一の読み出し回路４２が設けられている。読み出し回路４２は，それぞれ，実施の第１形態の読み出し回路１６と同一の構成を有しており，選択セルのデータを判別するために使用される。
【０１０４】
クロスポイントセルアレイ４１のそれぞれは，行列をなして配置されたメモリセル４３，複数のワード線，及び複数のビット線を備えている。但し，図を見やすくするために，ワード線，ビット線とは図示されず，メモリセル４３は，概念的に正方形で示されている。メモリセル４３は，ワード線とビット線とが交差する位置に設けられている。メモリセル４３は，図２に示されているメモリセル２と同一の構成を有し，ピン層と，フリー層と，該ピン層と該フリー層との間に介設されたトンネル障壁層とから形成されるＭＴＪを含む。ｙ方向に並ぶ一列のメモリセル４３は，同一のビット線に接続されており，一のビット線に接続されているメモリセル４３により，一のメモリセルカラムが構成されている。
【０１０５】
クロスポイントセルアレイ４１は，更に，ｙ方向（ビット線）方向に一列に並んで配置されているダミーセル４４から構成されるダミーセルカラム４６と，ｙ方向（ビット線）方向に一列に並んで配置されている冗長ダミーセル４５から構成される冗長ダミーセルカラム４７とを備えている。全てのダミーセル４４は，ｙ方向に延設されたダミービット線（図示されない）に接続され，全ての冗長ダミーセル４５は，ｙ方向に延設された冗長ダミービット線（図示されない）に接続されている。ダミーセルカラム４６と冗長ダミーセルカラム４７とは，いずれも，クロスポイントセルアレイ４１の端ではなく，中間に配置されている。即ち，ダミーセルカラム４６と冗長ダミーセルカラム４７とは，いずれも，メモリセルカラムの間に挿入されている。
【０１０６】
実施の第１形態及び第２形態と同様に，ダミーセルカラム４６に含まれるダミーセル４４は，選択ビット線を流れる検知電流Ｉｓからオフセット成分を除去するために使用されるオフセット成分電流Ｉｃを生成するために使用される。実施の第１形態及び第２形態と同様に，検知電流Ｉｓからオフセット成分電流Ｉｃを減じた電流に相当する電流Ｉｓ−Ｉｃが生成され，電流Ｉｓ−Ｉｃに基づいて，選択セルに記憶されているデータの判別が行われる。
【０１０７】
冗長ダミーセルカラム４７は，ダミーセルカラム４６が不良セル（典型的には，ショートセル）を含む不良ダミーセルカラムであるときに，ダミーセルカラム４６を置換するために用意されている。ダミーセルカラム４６が不良セルを含む場合，ダミーセルカラム４６は，その機能を発揮しない。このような場合に，ダミーセルカラム４６の代わりに冗長ダミーセルカラム４７が使用され，冗長ダミーセルカラム４７に含まれる冗長ダミーセル４５を用いて，オフセット成分電流Ｉｃが生成される。
【０１０８】
クロスポイントセルアレイ４１のそれぞれに冗長ダミーセルカラム４７が用意されているのは，ダミーセルカラム４６が不良セルを含む場合でも，クロスポイントセルアレイ４１に含まれるメモリセル４３の読み出しを可能にするためである。冗長ダミーセルカラム４７がない場合に，ある一のクロスポイントセルアレイ４１のダミーセルカラム４６が不良セルを含むと，該一のクロスポイントセルアレイ４１に含まれる全てのメモリセル４３は読み出し不能になる。なぜなら，該一のクロスポイントセルアレイ４１に含まれる全てのメモリセル４３の読み出しに，ダミーセルカラム４６が使用されるからである。クロスポイントセルアレイ４１のそれぞれに冗長ダミーセルカラム４７を用意することにより，ダミーセルカラム４６が不良セルを含むことによって全てのメモリセル４３は読み出し不能になるという事態が避けられる。
【０１０９】
クロスポイントセルアレイ４１は，更に，選択ワード線を選択するＸセレクタ４８と，選択ビット線を選択するＹセレクタ４９とを備えている。Ｙセレクタ４９は，選択ビット線とダミービット線とを読み出し回路４２に接続する。但し，ダミーセルカラム４６が冗長ダミーセルカラム４７に置換される場合には，Ｙセレクタ４９は，ダミーセル４４が接続されるダミービット線の代わりに冗長ダミーセル４５が接続される冗長ダミービット線を読み出し回路４２に接続する。
【０１１０】
実施の第３形態のＭＲＡＭは，クロスポイントセルアレイ４１に含まれるメモリセル４３の冗長救済を行うために，複数のリダンダンシセルアレイ５１と，冗長読み出し回路５２とを備えている。リダンダンシセルアレイ５１は，行列をなして配置された冗長メモリセル５３と，ｘ方向に延設されている複数の冗長ワード線と，ｙ方向に延設されている複数の冗長ビット線とを備えている。但し，図を見やすくするために，冗長ワード線と冗長ビット線とは図示されていない。冗長メモリセル５３は，冗長ワード線と冗長ビット線とが交差する位置に設けられている。冗長メモリセル５３は，図２に示されているメモリセル２と同一の構成を有し，ピン層と，フリー層と，該ピン層と該フリー層との間に介設されたトンネル障壁層とから形成されるＭＴＪを含む。ｙ方向に並ぶ一列の冗長メモリセル５３は，同一の冗長ビット線に接続されており，一の冗長ビット線に接続されている冗長メモリセル５３により，一の冗長メモリセルカラムが構成されている。複数の冗長メモリセルカラムが，一のリダンダンシセルアレイ５１に含まれる。
【０１１１】
リダンダンシセルアレイ５１に含まれる冗長メモリセルカラムは，不良セルを含むメモリセルカラムがクロスポイントセルアレイ４１に存在する場合に，該メモリセルカラムを置換するために使用される。あるメモリセルカラムが不良セルを含む不良セルカラムである場合，該不良セルカラムに含まれる全てのメモリセルは，読み出し不能である。このような場合に，該不良セルカラムの代わりに，一の冗長メモリセルカラムが使用される。
【０１１２】
リダンダンシセルアレイ５１は，更に，ｙ方向に並んで配置されているリダンダンシセルアレイダミーセル５４と，ｙ方向に延設されている冗長ダミービット線（図示されない）とを備えている。リダンダンシセルアレイダミーセル５４により，リダンダンシセルアレイダミーセルカラム５５が構成されている。リダンダンシセルアレイダミーセル５４は，図２に示されているメモリセル２と同一の構成を有し，ピン層と，フリー層と，該ピン層と該フリー層との間に介設されたトンネル障壁層とから形成されるＭＴＪを含む。リダンダンシセルアレイダミーセル５４は，冗長ワード線と冗長ダミービット線とが交差する位置に設けられ，全てのリダンダンシセルアレイダミーセル５４は，冗長ダミービット線に接続されている。リダンダンシセルアレイダミーセル５４は，冗長メモリセル５３のうちの一が選択セルとして選択されたとき，該選択セルに接続する選択ビット線を流れる検知電流Ｉｓからオフセット成分を除去するために使用される。リダンダンシセルアレイダミーセルカラム５５は，冗長ダミーセルカラム４７とは異なり，ダミーセルカラム４６を置換するために設けられているのではない。リダンダンシセルアレイダミーセルカラム５５は，リダンダンシセルアレイ５１の端ではなく，中間に配置されている。即ち，リダンダンシセルアレイダミーセルカラム５５は，いずれも，冗長メモリセルカラムの間に挿入されている。
【０１１３】
リダンダンシセルアレイ５１は，更に，冗長ワード線のうちから選択ワード線を選択するＸセレクタ５６と，冗長ビット線のうちから選択ビット線を選択するＹセレクタ５７とを備えている。Ｙセレクタ５７は，選択ビット線と，リダンダンシセルアレイダミーセル５４が接続されている冗長ダミービット線とを冗長読み出し回路５２に接続する。
【０１１４】
不良セルカラムを冗長メモリセルカラムに置換しながら，読み出しが行われる選択セルと，オフセット成分電流の生成に使用される選択ダミーセルとを決定するために，実施の第３形態のＭＲＡＭには，デコーダ５８，冗長デコーダ５９，及びリダンダンシ回路６０が設けられている。
【０１１５】
リダンダンシ回路６０は，クロスポイントセルアレイ４１に含まれている不良セルカラムを冗長メモリセルカラムに置換するための処理を行う。リダンダンシ回路６０は，ヒューズ回路６１と不良アドレス検出回路６２とを含む。
【０１１６】
ヒューズ回路６１は，ヒューズ群（図示されない）を含む。該ヒューズ群には，不良アレイアドレス，不良Ｙアドレス，及び不良ダミーセルカラムアドレスを示す情報が記録される。不良アレイアドレスとは，不良セルカラム又は不良ダミーセルカラムを含むクロスポイントセルアレイ４１を示すアドレスである。不良Ｙアドレスとは，不良セルカラムのＹアドレスである。不良ダミーセルカラムアドレスは，不良ダミーセルカラムを示すアドレスである。不良アレイアドレスと不良Ｙアドレスとは，どのメモリセルカラムをどの冗長セルカラムに置換するかを示す置換情報を構成し，不良アレイアドレスと不良ダミーセルカラムアドレスは，どのダミーセルカラム４６が冗長ダミーセルカラム４７に置換されるかを示す置換情報を構成する。
【０１１７】
不良アドレス検出回路６２は，ヒューズ回路６１に含まれるヒューズ群の状態から，不良アレイアドレス，不良Ｙアドレス，及び不良ダミーセルカラムアドレスを認識する。更に不良アドレス検出回路６２は，不良アレイアドレスと不良ダミーセルカラムアドレスとをデコーダ５８に出力する。更に不良アドレス検出回路６２は，アレイアドレスとＹアドレスとから，デコーダ５８と冗長デコーダ５９とのいずれを活性化するかの判断を行う。不良アドレス検出回路６２は，該判断に基づいて，デコーダ５８を活性化するデコーダ活性化信号をデコーダ５８に出力し，冗長デコーダ５９を活性化する冗長デコーダ活性化信号を冗長デコーダ５９に出力する。
【０１１８】
デコーダ５８は，クロスポイントセルアレイ４１に含まれるＸセレクタ４８及びＹセレクタ４９を制御して，選択セルへの読み出し動作を可能にする。デコーダ５８は，アレイアドレスと，Ｘアドレスと，Ｙアドレスと，不良アレイアドレスと，不良ダミーセルカラムアドレスと，デコーダ活性化信号とを受け取る。デコーダ５８は，デコーダ活性化信号によって活性化されると，該アレイアドレスに基づいて，複数のクロスポイントセルアレイ４１のうちから選択セルアレイを選択し，選択セルアレイに含まれるＸセレクタ４８，及びＹセレクタ４９を活性化する。更にデコーダ５８は，活性化されたＸセレクタ４８をＸアドレスに基づいて制御して，Ｘセレクタ４８に選択ワード線を選択させる。更に，デコーダ５８は，活性化されたＹセレクタ４９をＹアドレスに基づいて制御して，Ｙセレクタ４９に選択ワード線を選択させる。更にデコーダ５８は，不良ダミーセルカラムアドレスに基づいて，活性化されたＹセレクタ４９に，ダミーセル４４が接続されているダミービット線と，冗長ダミーセル４５が接続されている冗長ダミービット線とのいずれを読み出し回路４２に接続するかを指示する。
【０１１９】
冗長デコーダ５９は，リダンダンシセルアレイ５１に含まれるＸセレクタ５６とＹセレクタ５７とを制御して，選択セルへの読み出し動作を可能にする。冗長デコーダ５９は，不良アレイアドレスと，不良Ｙアドレスと，Ｘアドレスと，冗長デコーダ活性化信号とを受け取る。冗長デコーダ５８は，冗長デコーダ活性化信号によって活性化されると，不良アレイアドレスと不良Ｙアドレスとに基づいて，複数のリダンダンシセルアレイ５１のうちから選択冗長セルアレイを選択し，該選択冗長セルアレイに含まれるＸセレクタ５６，及びＹセレクタ５９を活性化する。更に冗長デコーダ５９は，活性化されたＸセレクタ５６をＸアドレスに基づいて制御して，Ｘセレクタ５６に選択ワード線を選択させる。更に，冗長デコーダ５９は，活性化されたＹセレクタ５７を不良アレイアドレスと不良Ｙアドレスとに基づいて制御して，Ｙセレクタ５７に選択ワード線を選択させる。
【０１２０】
実施の第３形態のＭＲＡＭの読み出し動作は，以下の過程によって行われる。不良アドレス検出回路６２により，不良ダミーセルカラムアドレス，不良アレイアドレス，及び不良Ｙアドレスが，ヒューズ回路６１に含まれるヒューズ群の状態に応答して生成される。更に，デコーダ５８と冗長デコーダ５９とのうちのいずれを活性化するかの判断が不良アドレス検出回路６２によって行われ，デコーダ活性化信号と冗長デコーダ活性化信号とが生成される。
【０１２１】
アレイアドレスとＹアドレスとが，不良セルを含まないメモリセルカラムに含まれるメモリセル４３を選択セルとして指定する場合，デコーダ５８がデコーダ活性化信号によって活性化される。更に，アレイアドレスに基づいて，クロスポイントセルアレイ４１のうちのいずれかが選択セルアレイとして選択される。更に，Ｘアドレスに基づいて，該選択セルアレイに含まれるワード線のうちから選択ワード線が選択され，Ｙアドレスに基づいて，該選択セルアレイに含まれるビット線のうちから選択ビット線が選択される。選択ワード線と選択ビット線とに接続されているメモリセル４３が選択セルとして選択される。更に，該選択セルと同一のクロスポイントセルアレイ４１に含まれるダミーセルカラム４６と冗長ダミーセルカラム４７とのうちの一方が選択される。ヒューズ回路６１にダミーセルカラム４６が不良セルを含む旨の情報が書き込まれている場合，ダミーセルカラム４６は冗長ダミーセルカラム４７に置換され，冗長ダミーセルカラム４７が選択される。選択されたカラムに含まれるダミーセル４４（又は，冗長ダミーセル４５）のうち，選択ワード線に接続されているセルが，選択ダミーセルとして選択される。
【０１２２】
選択セルが接続されている選択ビット線と，選択ダミーセルが接続されているダミービット線（又は冗長ダミービット線）とが，Ｙセレクタ４９を介して読み出し回路４９に接続される。読み出し回路４９により，選択ビット線とダミービット線（又は冗長ダミービット線）とに電位Ｖ２’が供給される。更に，Ｘセレクタ４８により，選択ワード線に電位Ｖ１が供給される。このとき，非選択ビット線に，読み出し回路４９から電気的に切り離された電源線（図示されない）から電位Ｖ２’と同一の電位Ｖ２が供給されることは，スニークパス電流を減少する点で好ましい。
【０１２３】
電位Ｖ２’と電位Ｖ１との印加により，選択ビット線には検知電流Ｉｓが，ダミービット線（又は冗長ダミービット線）には，オフセット成分電流Ｉｃが流れる。読み出し回路４９は，検知電流Ｉｓとオフセット成分電流Ｉｃとの差に対応する電流Ｉｓ−Ｉｃに基づいて，選択セルに記憶されている記憶データを判別する。該記憶データの判別は，実施の第１形態と同一の過程によって行われる。既述の通り，電流Ｉｓ−Ｉｃに基づいて記憶データを判別することにより，ショートセルによるオフセット成分はキャンセルされ，ショートセルと同一のワード線に接続されるメモリセル４３からの読み出しが可能である。
【０１２４】
一方，アレイアドレスとＹアドレスとが，不良セルカラム４３ａに含まれるメモリセル４３を選択セルとして指定する場合，不良セルカラム４３ａを置換する冗長セルカラム５３ａに含まれる冗長メモリセル５３から，選択セルが選択される。この場合，冗長デコーダ５９が，冗長デコーダ活性化信号によって活性化される。更に，不良アドレス検出回路６２によって生成された不良アレイアドレスと不良Ｙアドレスとに基づいて，冗長セルカラム５３ａを含むリダンダンシセルアレイ５１が選択セルアレイとして選択される。更に，Ｘアドレスに基づいて，該選択セルアレイに含まれる冗長ワード線のうちから選択ワード線が選択される。更に，該不良アレイアドレスと該不良Ｙアドレスとに基づいて，該冗長セルカラム５３ａに対応した冗長ビット線が選択ビット線として選択される。該冗長セルカラム５３ａに含まれる冗長メモリセル５３のうち，選択ワード線と選択ビット線とに接続される冗長メモリセル５３が選択セルとして選択される。更に，該選択セルアレイに含まれるリダンダンシセルアレイダミーセル５４のうち，選択ワード線に接続されている冗長ダミーセルが，選択ダミーセルとして選択される。
【０１２５】
選択セルと選択ダミーセルとの選択以後の動作は，上述と同様である。選択セルが接続されている選択ビット線と，選択ダミーセルが接続されている冗長ダミービット線とが，Ｙセレクタ５７を介して冗長読み出し回路５２に接続される。読み出し回路５２により，選択ビット線と冗長ダミービット線とに電位Ｖ２’が供給される。更に，Ｘセレクタ５６により，選択ワード線に電位Ｖ１が供給される。このとき，非選択ビット線に，読み出し回路５２から電気的に切り離された電源線（図示されない）から電位Ｖ２’と同一の電位Ｖ２が供給されることは，スニークパス電流を減少する点で好ましい。
【０１２６】
電位Ｖ２’と電位Ｖ１との印加により，選択ビット線には検知電流Ｉｓが，冗長ダミービット線には，オフセット成分電流Ｉｃが流れる。読み出し回路５２は，検知電流Ｉｓとオフセット成分電流Ｉｃとの差に対応する電流Ｉｓ−Ｉｃに基づいて，選択セルに記憶されている記憶データを判別する。該記憶データの判別は，実施の第１形態と同一の過程によって行われる。
【０１２７】
以上に説明された実施の第３形態のＭＲＡＭでは，電流Ｉｓ−Ｉｃに基づいて記憶データの判別することにより，ショートセルと同一のワード線に接続されている正常なメモリセルからの読み出しが可能であるとことを利用して，不良セルカラムを冗長セルカラムで置換する冗長設計が行われている。更に，クロスポイントセルアレイ４１に，ダミーセルカラム４６に加えて冗長ダミーセルカラム４７が用意されていることにより，ダミーセルカラム４６がショートセルを含む場合でも，クロスポイントセルアレイ４１に含まれる全てのメモリセル４３の読み出しが不能になるという事態が避けられている。
【０１２８】
実施の第３形態のＭＲＡＭにおいて，ダミーセルカラム４６と冗長ダミーセルカラム４７との配置は，変更され得る。例えば，図１２に示されているように，ダミーセルカラム４６と冗長ダミーセルカラム４７とは，それらが隣接するように，且つ，ダミーセルカラム４６と冗長ダミーセルカラム４７との一の側にあるメモリセルカラムの数と，他の側にあるメモリセルカラムの数とが同一であるように配置され得る。このような配置は，選択ビット線とダミービット線（又は冗長ダミービット線）との間の距離を最小化し，検知電流Ｉｓに含まれるオフセット成分の真値と，オフセット成分電流Ｉｃとの差を小さくできる点で好ましい。
【０１２９】
更に実施の第３形態のＭＲＡＭにおいて，ヒューズ回路６１の代わりに，不揮発性メモリが使用されることが可能である。この場合，該不揮発性メモリに，不良アレイアドレス，不良Ｙアドレス，及び不良ダミーセルカラムアドレスを示す情報が記録される。
【０１３０】
更に，実施の第３形態のＭＲＡＭにおいて，実施の第２形態と同様に，各クロスポイントセルアレイ４１とリダンダンシセルアレイ５１に，参照セルと参照用ダミーセルとが追加される構成が可能である。参照セルと参照用ダミーセルとは，ｘ方向（ワード線方向）に一列に並んで配置され，更に，参照ワード線に接続される。
【０１３１】
この場合，追加された参照セルのうちから選択された選択参照セルを用いて，参照検知電流Ｉｓｒｅｆが生成され，参照用ダミーセルを用いてオフセット成分電流Ｉｃｒｅｆが生成される。更に，電流Ｉｓ−Ｉｃに加え，参照検知電流Ｉｓｒｅｆとオフセット成分電流Ｉｃｒｅｆとの差に対応する電流Ｉｓｒｅｆ−Ｉｃｒｅｆを使用して，実施の第２形態と同一の過程により，選択セルに記憶されている記憶データの判別が行われる。
【０１３２】
参照セルと参照用ダミーセルとが追加される場合，図１３に示されているように，参照セル６３を置換するために，ｘ方向（ワード線方向）に一列に並んで配置された冗長参照セル６４が追加されることが可能である。冗長参照セル６４は，冗長参照ワード線に接続される。この場合，既述のヒューズ回路６１には，参照セル６３から構成される参照セルカラムが，冗長参照セル６４から構成される冗長参照セルカラムに置換されるか否かを示す置換情報が記憶され，リダンダンシー回路６０は，該置換情報に応答して，参照セルカラムが冗長セルカラムに置換するように，デコーダ５８と冗長デコーダ５９とを制御する。一の参照セル６３が不良セルである場合，該一の参照セル６３と同一のビット線に接続されている冗長参照セル６４が，該一の参照セル６３の代わりに使用されて参照検知電流Ｉｓｒｅｆが生成される。この場合，参照セル６３の列と冗長参照セル６４の列とは，クロスポイントセルアレイ４１（又はリダンダンシセルアレイ５１）の中央に位置することが好ましい。
【０１３３】
（実施の第４形態）
図１４は，実施の第４形態のＭＲＡＭを示す。実施の第４形態のＭＲＡＭは，実施の第１〜第３形態に開示されている技術と異なる技術により，メモリセルに記憶されているデータの判別の信頼性を向上する。
【０１３４】
実施の第４形態のＭＲＡＭは，クロスポイントセルアレイ７１を備えている。クロスポイントセルアレイ７１は，複数のメモリセル７２と，ｘ方向（ワード線方向）に延設された複数のワード線７３と，ｙ方向（ビット線方向）に延設された複数のビット線７４とを含む。
【０１３５】
メモリセル７２の構造は，図２に示されているメモリセル２と同一であり，ピン層と，フリー層と，該ピン層とフリー層との間に介設されたトンネル障壁層とから形成されるＭＴＪを含む。メモリセル７２のピン層が有する自発磁化は，ｘ方向（ワード線方向）に固定されている。メモリセル７２のフリー層が有する自発磁化は，反転可能であり，ピン層の自発磁化と平行な方向と反平行な方向とに向くことが許されている。メモリセル７２は，ワード線７３とビット線７４との交点に配置され，メモリセル７２のそれぞれは，該メモリセル７２において交差する一のワード線７３と一のビット線７４との間に介設されている。
【０１３６】
クロスポイントセルアレイ７１は，更に，ｙ方向（ビット線方向）に並んで配置された参照セル７５と，ｙ方向に延設された参照ビット線７６とを含む。参照セル７５には，実施の第２形態で説明された参照セル３１と同様に，”１”又は”０”のうちのいずれかが固定的に書き込まれ，参照セル７５は，リファレンス電圧の生成に使用される。但し，参照セル７５の配置は，参照セル３１とは異なり，ｙ方向（ビット線）に並んで配置されていることに注意されるべきである。参照セル７５は，ワード線３と参照ビット線７６とが交差する位置に配置され，参照セル７５のそれぞれは，一のワード線７３と参照ビット線７６との間に介設されている。
【０１３７】
参照セル７５は，図１５に示されているように，そのフリー層の面積がメモリセル７２のフリー層の面積とは異なり，参照セル７５のフリー層の面積がメモリセル７２のフリー層の面積よりも小さくなるように形成されている。これにより，参照セル７５の抵抗Ｒｒｅｆは，メモリセル７２が取り得る２つの抵抗値Ｒ及びＲ＋ΔＲの間になるように調節されている。
【０１３８】
参照セル７５のフリー層の面積が小さいことは，参照セル７５に記憶されているデータが偶発的に反転されることを防止する上でも好ましい。参照セル７５に含まれるフリー層は，バルク的な性質を示す中央領域と，バルク的な性質が失われている周辺領域とを含む。フリー層の自発磁化は，主として，中央領域に由来する。参照セル７５のフリー層の面積が小さいと，周辺領域が中央領域に及ぼす影響が大きくなり，フリー層の自発磁化が反転しにくくなる。リファンレンス電圧の生成に使用される参照セル７５の自発磁化が反転しにくいことは，安定したリファンレンス電圧の生成を可能にする点で好ましい。
【０１３９】
メモリセル７２のフリー層と参照セル７５のフリー層とは，いずれも，ｘ方向（ワード線方向）に自発磁化が向きやすいようにｘ方向に細長い形状を有しているが，参照セル７５のフリー層は，メモリセル７２のフリー層よりも一層にｘ方向に細長い形状を有している。即ち，参照セル７５のフリー層のｘ方向の長さをｂｒｅｆ，参照セル７５のフリー層のｙ方向の幅をａｒｅｆ，メモリセル７２のフリー層のｘ方向の長さをｂｃｅｌｌ，メモリセル７２のフリー層のｙ方向の幅をａｃｅｌｌとして，下記式：
ａｒｅｆ／ｂｒｅｆ＜ａｃｅｌｌ／ｂｃｅｌｌ， …（２）
が成立している。より詳細には，メモリセル７２のフリー層と参照セル７５のフリー層とは，メモリセル７２のフリー層のｘ方向の長さｂｃｅｌｌと参照セル７５のフリー層のｘ方向の長さｂｒｅｆとが，実質的に同一であり，且つ，参照セル７５のフリー層のｙ方向の幅ａｒｅｆがメモリセル７２のフリー層のｙ方向の幅ａｃｅｌｌよりも小さくなるように形成されている。このように，参照セル７５のフリー層がメモリセル７２のフリー層よりも一層にｘ方向に細長い形状を有していることは，参照セル７５が有する自発磁化の向きを一層に強くｘ方向に拘束し，これにより，参照セル７５の状態を安定化する。参照セル７５の状態の安定化は，安定したリファンレンス電圧の生成を可能にする点で好ましい。
【０１４０】
クロスポイントセルアレイ７１は，更に，第１Ｘセレクタ７７，第２Ｘセレクタ７８，第１Ｙセレクタ７９，及び第２Ｙセレクタ８０を含む。第１Ｘセレクタ７７及び第２Ｘセレクタ７８は，ワード線７３に接続され，複数のワード線７３のうちから選択ワード線を選択する。第１Ｙセレクタ７９，及び第２Ｙセレクタ８０は，ビット線７４に接続され，複数のビット線７４のうちから選択ビット線を選択する。メモリセル７２のうちの選択ワード線と選択ビット線とに接続されているメモリセルが，選択セル７２ａとして選択される。更に，参照セル７５のうちの選択ワード線に接続されているセルが，選択参照セル７５ａとして選択される。後述されるように，選択参照セル７５ａは，選択セル７２ａに記憶されている記憶データの判別のために使用される。
【０１４１】
より詳細には，第１Ｘセレクタ７７は，ワード線７３のうちの選択ワード線を，電位Ｖ１を有する第１電源線８１に接続し，選択されない非選択ワード線を，第１電源線８１から切り離す。第２Ｘセレクタ７８は，非選択ワード線を，電位Ｖ２を有する第２電源線８２に接続し，選択ワード線を，第２電源線８２から切り離す。これにより，選択ワード線には電位Ｖ１が，非選択ワード線には電位Ｖ２が供給される。
【０１４２】
第１Ｙセレクタ７９は，ビット線のうちの，選択されない非選択ビット線を上述の第２電源線８２に接続し，選択ビット線を，第２電源線８２から切り離す。これにより，非選択ビット線には，非選択ワード線と同一の電位Ｖ２が供給される。非選択ビット線と非選択ワード線とに同一の電位Ｖ２を供給することは，スニークパス電流を効果的に抑制する。非選択ビット線と非選択ワード線とに電位Ｖ２を供給する電圧源として，第２電源線８２が共通に使用されることは，非選択ビット線と非選択ワード線とに供給される電位の同一性を高める点で好ましい。第２Ｙセレクタ８０は，選択ビット線と参照ビット線７６とを読み出し回路８３に接続し，非選択ビット線を読み出し回路８３から切り離す。
【０１４３】
選択セル７２ａに記憶されている記憶データの判別は，読み出し回路８３によって行われる。読み出し回路８３は，選択セル７２ａに記憶されている記憶データの判別するとき，選択ビット線と参照ビット線７６とを，第２電源線８２の電位Ｖ２に実質的に同一である電位Ｖ２’に維持する。選択ビット線への電位Ｖ２’の印加により，選択ビット線と選択ワード線との間には，電圧Ｖ２’−Ｖ１が印加され，選択ビット線には検知電流Ｉｓが流れる。更に，参照ビット線７６への電位Ｖ２’の印加により，参照ビット線７６と選択ワード線との間には，電圧Ｖ２’−Ｖ１が印加され，参照ビット線７６には参照電流Ｉｒが流れる。非選択ビット線に印加される電位Ｖ２と，選択ビット線及び参照ビット線７６に印加される電位Ｖ２’とが実質的に一致されることにより，クロスポイントセルアレイ７１を流れるスニークパス電流は，効果的に減少されている。
【０１４４】
読み出し回路８３は，選択ビット線を流れる検知電流Ｉｓと，参照ビット線７６を流れる参照電流Ｉｒとを比較して，選択セル７２ａに記憶されている記憶データを判別する。選択セル７２ａの抵抗値は，選択セル７２ａに記憶されている記憶データに応じて変化するから，検知電流Ｉｓは，該記憶データに応じて変化する。読み出し回路８３は，検知電流Ｉｓと参照電流Ｉｒとの比較の結果から選択セル７２ａに記憶されている記憶データを判別し，該記憶データの内容を示すデータ信号ＳＡＯＵＴを出力する。
【０１４５】
読み出し回路８３は，典型的には，Ｉ−Ｖ変換回路８４，８５と，比較器８６と，カウンタ８７とを含む。Ｉ−Ｖ変換回路８４は，第２Ｙセレクタ８０を介して選択ビット線に接続され，Ｉ−Ｖ変換回路８５は，第２Ｙセレクタ８０を介して参照ビット線７６に接続される。Ｉ−Ｖ変換回路８４は，検知電流Ｉｓを，検知電位Ｖｐに変換し，Ｉ−Ｖ変換回路８５は，参照電流Ｉｒをリファレンス電位Ｖｐ（ｒｅｆ）に変換する。
【０１４６】
図３は，典型的なＩ−Ｖ変換回路８４，８５を示している。Ｉ−Ｖ変換回路８４は，ＮＭＯＳトランジスタ８８と抵抗器９２とを含む。ＮＭＯＳトランジスタ８８のソースは，第２Ｙセレクタ８０を介して選択ビット線に接続される。ＮＭＯＳトランジスタ８８のゲートには，電位Ｖｂｉａｓが供給される。電位Ｖｂｉａｓを適切に制御することにより，選択ビット線が電位Ｖ２’に維持される。ＮＭＯＳトランジスタ８８のドレインは，出力ノード９０に接続されている。出力ノード９０は，抵抗器９２を介して，電源電位Ｖｃｃを有する電源端子９３に接続されている。検知電流Ｉｓは，電圧端子９３から抵抗器９２及びＮＭＯＳトランジスタ８８を介して選択ビット線に流れる。抵抗器９２において発生する電圧降下は，検知電流Ｉｓに応答して変化するため，出力ノード９０の電位は，検知電流Ｉｓに応答して変化する。出力ノード９０の電位が，検知電圧Ｖｐとして比較器８６に出力される。
【０１４７】
Ｉ−Ｖ変換回路８５は，Ｉ−Ｖ変換回路８４と同様の構成を有しており，ＮＭＯＳトランジスタ８９と抵抗器９４とを含む。ＮＭＯＳトランジスタ８９のソースは，第２Ｙセレクタ８０を介して参照ビット線７６に接続される。ＮＭＯＳトランジスタ８９のゲートには，電位Ｖｂｉａｓが供給され，電位Ｖｂｉａｓを適切に制御することにより，参照ビット線７６が電位Ｖ２’に維持される。ＮＭＯＳトランジスタ８９のドレインは，出力ノード９１に接続されている。出力ノード９１は，抵抗器９４を介して，電源電位Ｖｃｃを有する電源端子９５に接続されている。参照電流Ｉｒは，電圧端子９５から抵抗器９４及びＮＭＯＳトランジスタ８９を介して参照ビット線７６に流れる。抵抗器９４の電圧降下は，参照電流Ｉｒに応答して変化するため，出力ノード９１の電位は，参照電流Ｉｒに応答して変化する。出力ノード９１の電位が，リファレンス電圧Ｖｐ（ｒｅｆ）として比較器８６に出力される。
【０１４８】
比較器８６は，検知電圧Ｖｐとリファレンス電圧Ｖｐ（ｒｅｆ）とを比較する。比較器８６は，検知電圧Ｖｐとリファレンス電圧Ｖｐ（ｒｅｆ）とを比較して，選択セル７２ａに記憶されているデータを判別する。比較器８６は，検知電圧Ｖｐがリファレンス電圧Ｖｐ（ｒｅｆ）よりも高い場合に”１”を，検知電圧Ｖｐがリファレンス電圧Ｖｐ（ｒｅｆ）よりも低い場合に”０”を出力する。但し，後述されるように，比較器８６が判別したデータは，読み出し回路８３が選択セル７２ａに記憶されていると判別したデータとは，必ずしも一致しないことに留意されるべきである。
【０１４９】
カウンタ８７は，ｎビット（ｎは，２以上の整数）の値を保持するカウンタである。カウンタ８７は，比較器８６から”１”を受け取るごとに，それが保持する値を１だけ増加する。カウンタ８７が保持する値の最上位ビット（ＭＳＢ）が，データ信号ＳＡＯＵＴとして出力される。
【０１５０】
続いて，実施の第４形態のＭＲＡＭの読み出し動作が説明される。図１７に示されているように，実施の第４形態では，スニークパス電流によるデータの誤読み出しを防ぐために，選択セル７２ａに対する読み出しが２ｎ−１回行われる。図１７には，ｎ＝４であり，１５回の読み出しが行われる例が示されている。各読み出し動作において，選択セル７２ａから検知電流Ｉｓが取り出され，選択参照セル７５ａから参照電流Ｉｒが取り出される。更に，検知電流Ｉｓから検知電圧Ｖｐが生成され，参照電流Ｉｒからリファレンス電圧Ｖｐ（ｒｅｆ）が生成される。比較器８６は，検知電圧Ｖｐがリファレンス電圧Ｖｐ（ｒｅｆ）よりも高い場合に選択セル７２ａに記憶されている記憶データが”１”であると判断し，”１”をカウンタ８７に出力する。一方，比較器８６は，検知電圧Ｖｐがリファレンス電圧Ｖｐ（ｒｅｆ）よりも低い場合，選択セル７２ａに記憶されている記憶データが”０”であると判断し，”０”をカウンタ８７に出力する。”０”を出力する。
【０１５１】
選択セル７２ａに対する２ｎ−１回の読み出しにおいて，比較器８６が”０”を出力する回数が多ければ，ｎビットのカウンタ８７が保持する値の最上位ビット（ＭＳＢ）は”０”となり，データ信号ＳＡＯＵＴは，”０”に設定されて出力される。読み出し回路８３は，選択セル７２ａに記憶されている記憶データが”０”であると判別したことになる。一方，比較器８６が”１”を出力する回数が多ければ，カウンタ８７が保持する値の最上位ビット（ＭＳＢ）は”１”となり，データ信号ＳＡＯＵＴは，”１”に設定されて出力される。読み出し回路８３は，選択セル７２ａに記憶されている記憶データが”１”であると判別したことになる。
【０１５２】
以上に説明されているように，本実施の形態では，選択セル７２ａに対する読み出しが複数回行われることにより，選択セル７２ａに記憶されている記憶データの判別の確実性が向上されている。よって，ＭＴＪのＭＲ比が数％程度と充分大きくないメモリセルに対しても読み出しが可能である。選択セル７２ａに対する読み出しの回数が，奇数回であることは，多数決による選択セル７２ａに記憶されている記憶データの判別を可能にする点で好ましい。
【０１５３】
本実施の形態において，ＥＣＣ（Ｅｒｒｏｒ Ｃｈｅｃｋｉｎｇ ａｎｄ Ｃｏｒｒｅｃｔｉｎｇ）技術を併用して読み出し結果を補償することが可能である。ＥＣＣ技術による読み出し結果の補償は，記憶データの判別の確実性をより向上できる点で好適である。
【０１５４】
更に，選択セル７２ａに対して行われる読み出しの回数は，２ｎ−１回以外であることも可能である。この場合，カウンタ８７は，比較器８６が”０”を出力する回数が，”１”を出力する回数よりも多ければ，データ信号ＳＡＯＵＴを”０”として出力し，カウンタ８７は，比較器８６が”１”を出力する回数が，”０”を出力する回数よりも多ければ，データ信号ＳＡＯＵＴを”１”として出力する。
【０１５５】
しかし，カウンタ８７がｎビットのカウンタであり，選択セル７２ａに対して行われる読み出しの回数が２ｎ−１回である場合には，カウンタ８７が保持する値の最上位ビットＭＳＢをデータ信号ＳＡＯＵＴとして出力する動作が，比較器８６が”１”を出力する回数と”０”を出力する回数とを比較する動作と等価になる。これは，読み出し回路８３の回路構成を簡略化する点で好適である。
【０１５６】
実施の第４形態において，参照セル７５が，メモリセル７２と同一の構造を有することも可能である。この場合，Ｉ−Ｖ変換回路８４に含まれる抵抗器９２の抵抗値Ｒｓと，Ｉ−Ｖ変換回路８５に含まれる抵抗器９４の抵抗値Ｒｒとは，下記式：
Ｖｐ（０）＜Ｖｐ（ｒｅｆ）＜Ｖｐ（１）， …（３）
を満足するように調整される。抵抗値Ｒｒを抵抗Ｒｓよりも小さくすることにより，式（３）を満足することが可能である。
【０１５７】
但し，本実施の形態のように，参照セル７５とメモリセル７２との面積が異なり，参照セル７５の面積が，メモリセル７２の面積よりも小さいことが好適である。参照セル７５とメモリセル７２との面積が異なることにより，Ｉ−Ｖ変換回路８４，８５を同一の構成にし，対称性を高めることが可能である。Ｉ−Ｖ変換回路８４，８５の対称性が保たれていることは，検知電流Ｉｓと参照電流Ｉｒとの比較の感度を向上し，従って，選択セル７２ａに記憶されているデータの判別の信頼性を向上する。
【０１５８】
【発明の効果】
本発明により，ＭＲＡＭのメモリセルに記憶されているデータを高い信頼性で決定するための技術が提供される。
【０１５９】
また，本発明により，スニークパス電流の影響を抑制し，これによりＭＲＡＭのメモリセルに記憶されているデータを高い信頼性で決定するための技術が提供される。
【図面の簡単な説明】
【図１】図１は，本発明によるＭＲＡＭの実施の第１形態を示す。
【図２】図２は，メモリセル２の構成を示す。
【図３】図３は，減算回路１７の構成を示す。
【図４】図４は，実施の第１形態のＭＲＡＭの読み出し動作を示す。
【図５】図５（ａ）は，従来のＭＲＡＭにおいてショートセルの存在によって読み出し不能になるメモリセルを示し，図５（ｂ）は，実施の第１形態のＭＲＡＭにおいてショートセルの存在によって読み出し不能になるメモリセルを示す。
【図６】図６は，本発明によるＭＲＡＭの実施の第１形態の変形例を示す。
【図７】図７は，本発明によるＭＲＡＭの実施の第２形態を示す。
【図８】図８は，実施の第２形態のＭＲＡＭの読み出し動作を示す。
【図９】図９（ａ）は，選択参照セル３１ａが読み出される１回目の読み出しにおいて，各ワード線（参照ワード線）に印加される電圧と，各ビット線（ダミービット線）に印加される電圧とを示す。図９（ｂ）は，選択セル２ａが読み出される２回目の読み出しにおいて，各ワード線（参照ワード線）に印加される電圧と，各ビット線（ダミービット線）に印加される電圧とを示す。
【図１０】図１０は，本発明によるＭＲＡＭの実施の第２形態の変形例を示す。
【図１１】図１１は，本発明による実施の第３形態のＭＲＡＭを示す。
【図１２】図１２は，本発明による実施の第３形態のＭＲＡＭの変形例を示す。
【図１３】図１３は，本発明による実施の第３形態のＭＲＡＭの他の変形例を示す。
【図１４】図１４は，本発明による実施の第４形態のＭＲＡＭを示す。
【図１５】図１５は，メモリセル７２と参照セル７５の構造を示す。
【図１６】図１６は，Ｉ−Ｖ変換回路８４，８５を示す。
【図１７】図１７は，本発明による実施の第４形態のＭＲＡＭの動作を示す。
【図１８】図１８は，公知のＭＲＡＭを示す。
【図１９】図１９は，公知のＭＲＡＭの動作を示す。
【図２０】図２０は，公知のＭＲＡＭの他の動作を示す。
【符号の説明】
１：クロスポイントセルアレイ
２：メモリセル
２ａ：選択セル
３：ワード線
４：ビット線
５：ピン層
６：フリー層
７：トンネル障壁層
８：ダミーセル
８ａ：選択ダミーセル
９：ダミービット線
１１：Ｘセレクタ
１２：第１Ｙセレクタ
１３：第２Ｙセレクタ
１４：第１電源線
１５：第２電源線
１６：読み出し回路
１７：減算回路
１８：Ｉ−Ｖ変換回路
１９：電圧保持回路
２０：比較器
２１，２２：ＮＭＯＳトランジスタ
２３，２４：ＰＭＯＳトランジスタ
２５，２６：電源端子
２７：出力ノード
３１：参照セル
３１ａ：選択参照セル
３２：参照用ダミーセル
３３：参照ワード線
４１：クロスポイントセルアレイ
４２：読み出し回路
４３：メモリセル
４３ａ：不良セルカラム
４４：ダミーセル
４５：ダミーセルカラム
４６：冗長ダミーセル
４７：冗長ダミーセルカラム
４８：Ｘセレクタ
４９：Ｙセレクタ
５１：リダンダンシセルアレイ
５２：冗長読み出し回路
５３：冗長メモリセル
５３ａ：冗長セルカラム
５４：リダンダンシセルアレイダミーセル
５５：リダンダンシセルアレイダミーセルカラム
５６：Ｘセレクタ
５７：Ｙセレクタ
５８：デコーダ
５９：冗長デコーダ
６０：リダンダンシ回路
６１：ヒューズ回路
６２：不良アドレス検出回路
６３：参照セル
６４：冗長参照セル
７１：クロスポイントセルアレイ
７２：メモリセル
７３：ワード線
７４：ビット線
７５：参照セル
７６：参照ビット線
７７：第１Ｘセレクタ
７８：第２Ｘセレクタ
７９：第１Ｙセレクタ
８０：第２Ｙセレクタ
８１：第１電源線
８２：第２電源線
８３：読み出し回路
８４，８５：Ｉ−Ｖ変換回路
８６：比較器
８７：カウンタ
８８，８９：ＮＭＯＳトランジスタ
９０，９１：出力ノード
９２，９４：抵抗器
９３，９５：電源端子
Claims (31)
- クロスポイントセルアレイと，
第１方向に延設されている複数のワード線と，
前記第１方向と異なる第２方向に延設されている複数のビット線と，
前記第２方向に延設されているダミービット線と，
前記複数のワード線のうちから選択ワード線を選択する第１セレクタと，
前記複数のビット線のうちから選択ビット線を選択する第２セレクタと，
読み出し回路
とを備え，
前記クロスポイントセルアレイは，反転可能な自発磁化を有し，且つ前記自発磁化の方向に応じて抵抗が異なる磁気抵抗素子を含んで構成されている複数のセルを含み，
前記複数のセルは，
前記自発磁化の方向に応じてデータを記憶する複数のメモリセルと，
複数のダミーセル
とを備え，
前記複数のメモリセルのそれぞれは，前記複数のワード線のうちの一のワード線と，前記複数のビット線のうちの一のビット線との間に介設され，
前記ダミーセルのそれぞれは，前記複数のワード線のうちの一のワード線と，前記ダミービット線との間に介設され，
前記読み出し回路は，
前記選択ワード線と前記選択ビット線との間に電圧が印加されることによって前記選択ビット線に流れる検知電流と，前記選択ワード線と前記ダミービット線との間に電圧が印加されることによって前記ダミービット線に流れるオフセット成分電流との差に対応する電流差信号を生成するオフセット除去回路と，
前記電流差信号に基づいて，前記選択ワード線と前記選択ビット線との間に介設された選択セルに記憶されている記憶データを判別するデータ判別回路
とを含む
磁気ランダムアクセスメモリ。 - 請求項１に記載の磁気ランダムアクセスメモリにおいて，
前記データ判別回路は，
前記電流差信号の電流に対応した出力電圧を出力する電流電圧変換回路と，
前記出力電位に基づいて前記メモリセル記憶データを判別する判別回路
とを備えた
磁気ランダムアクセスメモリ。 - 請求項１に記載の磁気ランダムアクセスメモリにおいて，
前記選択セルに記憶されている前記記憶データの読み出しのとき，前記第１セレクタは，前記選択ワード線に第１電位を印加し，前記複数のワード線のうち前記選択ワード線以外の非選択ワード線を開放し，
前記記憶データの読み出しのとき，前記第２セレクタは，前記選択ビット線と前記ダミービット線とを前記読み出し回路に接続し，
前記記憶データの読み出しのとき，前記読み出し回路は，前記選択ビット線と前記ダミービット線とに前記第１電位と異なる第２電位を印加する
磁気ランダムアクセスメモリ。 - 請求項３に記載の磁気ランダムアクセスメモリにおいて，
更に，
前記複数のビット線のうち前記選択ビット線以外の非選択ビット線を，前記第２電位と実質的に同一の電位を有する電位線に接続する第３セレクタを備える
磁気ランダムアクセスメモリ。 - 請求項３に記載の磁気ランダムアクセスメモリにおいて，
前記第２セレクタは，前記複数のビット線のうち前記選択ビット線以外の非選択ビット線を開放する
磁気ランダムアクセスメモリ。 - 請求項１に記載の磁気ランダムアクセスメモリにおいて，
更に，
一の冗長ビット線に接続された複数の冗長メモリセルで構成されている冗長セルカラムを含む冗長メモリセルアレイと，
置換情報保持器を含む冗長設計処理回路
とを備え，
前記クロスポイントセルアレイは，前記複数のビット線にそれぞれ対応する複数のメモリセルカラムを含み，
前記メモリセルカラムのそれぞれは，前記複数のメモリセルのうち，それぞれが対応するビット線に接続されているメモリセルで構成され，
前記置換情報保持器は，前記メモリセルカラムのうち，前記冗長メモリセルカラムに置換される置換対象メモリセルカラムを示す置換情報を保持し，
前記冗長設計処理回路は，前記置換情報に応答して，前記置換対象メモリセルカラムを前記冗長メモリセルカラムに置換する
磁気ランダムアクセスメモリ。 - 請求項１に記載の磁気ランダムアクセスメモリにおいて，
更に，
置換情報保持器を含む冗長設計処理回路
とを備え，
前記複数のダミーセルは，ダミーセルカラムを構成し，
前記クロスポイントセルアレイは，更に，
冗長ダミービット線と，
前記冗長ダミービット線と，前記複数のワード線のうちの一のワード線との間に介設された複数の冗長ダミーセルから構成されている冗長ダミーセルカラム
とを含み，
前記置換情報保持器は，前記ダミーセルカラムが前記冗長ダミーセルカラムに置換されるか否かを示す置換情報を保持し，
前記冗長設計処理回路は，前記置換情報に応答して，前記ダミーセルカラムを前記冗長ダミーセルカラムに置換する
磁気ランダムアクセスメモリ。 - 請求項１に記載の磁気ランダムアクセスメモリにおいて，
更に，
前記第１方向に延設された参照ワード線を備え，
前記複数のセルは，更に，
前記自発磁化の方向として所定のデータを記憶する複数の参照セルと，
データの記憶に使用されない他のダミーセル
とを含み，
前記複数の参照セルのそれぞれは，前記複数のビット線のうちの一のビット線と，前記参照ワード線との間に介設され，
前記他のダミーセルは，前記ダミービット線と前記参照ワード線との間に介設され，
前記オフセット除去回路は，前記選択ビット線と前記参照ワード線との間に電圧を印加することによって流れる参照検知電流と，前記ダミービット線と前記参照ワード線との間に電圧を印加することによって流れる他のオフセット成分電流との差に対応する他の電流差信号を生成し，
前記データ判別回路は，前記電流差信号と前記他の電流差信号に基づいて前記記憶データを判別する
磁気ランダムアクセスメモリ。 - 請求項８に記載の磁気ランダムアクセスメモリにおいて，
前記データ判別回路は，
前記他の電流差信号の電流に対応する第１出力電位を出力し，前記電流差信号の電流に対応する第２出力電位を出力する電流電圧変換回路と，
前記第１出力電位と前記第２出力電位とに基づいて前記記憶データを判別する判別回路
とを備えた
磁気ランダムアクセスメモリ。 - 請求項９に記載の磁気ランダムアクセスメモリにおいて，
前記データ判別回路は，更に，電位保持回路を有し，
第１読み出し動作期間において，前記オフセット除去回路は，前記選択ビット線を流れる前記参照検知電流と，前記ダミービット線を流れる前記他のオフセット成分電流とから前記他の電流差信号を生成し，前記電流電圧変換回路は，前記他の電流差信号を受けて前記第１出力電位を出力し，前記電位保持回路は，前記第１出力電位を保持し，
前記第１読み出し動作期間に時間的に遅れる第２読み出し動作期間において，前記オフセット除去回路は，前記選択ビット線を流れる前記検知電流と，前記ダミービット線を流れる前記オフセット成分電流から前記電流差信号を生成し，前記電流電圧変換回路は，前記電流差信号を受けて前記第２出力電位を出力し，且つ，前記判別回路は，前記電位保持回路によって保持されている前記第１出力電位と前記第２出力電位とを比較して前記記憶データを判別する
磁気ランダムアクセスメモリ。 - 請求項１０に記載の磁気ランダムアクセスメモリにおいて，
前記第１セレクタは，前記第１読み出し動作期間の間，前記参照ワード線に第１電位を印加し，前記複数のワード線の全てを開放し，前記第２読み出し動作期間の間，前記選択ワード線に前記第１電位を印加し，前記参照ワード線と前記複数のワード線のうちの前記選択ワード線以外の非選択ワード線とを開放し，
前記第２セレクタは，前記選択ビット線と前記ダミービット線とを前記読み出し回路に接続し，
前記読み出し回路は，前記第１読み出し動作期間と前記第２読み出し動作期間との間，前記選択ビット線と前記ダミービット線とを前記第１電位と異なる第２電位に維持する
磁気ランダムアクセスメモリ。 - 請求項９に記載の磁気ランダムアクセスメモリにおいて，
前記データ判別回路は，更に，電位保持回路を有し，
第１読み出し動作期間において，前記オフセット除去回路は，前記選択ビット線を流れる前記検知電流と，前記ダミービット線を流れる前記オフセット成分電流とから前記電流差信号を生成し，前記電流電圧変換回路は，前記電流差信号を受けて前記第２出力電位を出力し，且つ，前記電位保持回路は，前記第２出力電位を保持し，
前記第１読み出し動作期間に時間的に遅れる第２読み出し動作期間において，前記オフセット除去回路は，前記選択ビット線を流れる前記参照検知電流と，前記ダミービット線を流れる前記他のオフセット成分電流とから前記他の電流差信号を生成し，前記電流電圧変換回路は，前記他の電流差信号を受けて前記第１出力電位を出力し，前記判別回路は，前記第１出力電位と前記電位保持回路に保持されている前記第２出力電位とを比較して前記記憶データを判別する
磁気ランダムアクセスメモリ。 - 請求項１２に記載の磁気ランダムアクセスメモリにおいて，
前記第１セレクタは，前記第１読み出し動作期間の間，前記選択ワード線に第１電位を印加し，前記参照ワード線と前記複数のワード線のうちの前記選択ワード線以外の非選択ワード線とを開放し，前記第２読み出し動作期間の間，前記参照ワード線に前記第１電位を印加し，前記複数のワード線の全てを開放し，
前記第２セレクタは，前記選択ビット線と前記ダミービット線とを前記読み出し回路に接続し，
前記読み出し回路は，前記第１読み出し動作期間と前記第２読み出し動作期間との間，前記選択ビット線と前記ダミービット線とを前記第１電位と異なる第２電位に維持する
磁気ランダムアクセスメモリ。 - 請求項１１又は請求項１３に記載の磁気ランダムアクセスメモリにおいて，
前記第２セレクタは，前記複数のビット線のうち前記選択ビット線以外の非選択ビット線を，前記第２電位と実質的に同一電位を有する電位線に接続する
磁気ランダムアクセスメモリ。 - 請求項１１又は請求項１３のいずれか一に記載の磁気ランダムアクセスメモリにおいて，
前記第２セレクタは，前記複数のビット線のうち前記選択ビット線以外の非選択ビット線を開放する
磁気ランダムアクセスメモリ。 - クロスポイントセルアレイと，
第１方向に延設されている複数のワード線と，
前記第１方向と異なる第２方向に延設されている複数のビット線と，
前記第１方向に延設されている参照ワード線と，
前記複数のワード線のうちから選択ワード線を選択する第１セレクタと，
前記複数のビット線のうちから選択ビット線を選択する第２セレクタと，
読み出し回路
とを備え，
前記クロスポイントセルアレイは，反転可能な自発磁化を有し，且つ前記自発磁化の方向に応じて抵抗が異なる磁気抵抗素子で形成された複数のセルを含み，
前記複数のセルは，
前記自発磁化の方向に応じてデータを記憶する複数のメモリセルと，
所定のデータが，前記自発磁化の方向に応じて記憶されている複数の参照セルとを含み，
前記複数のメモリセルのそれぞれは，前記複数のワード線のうちの一のワード線と，前記複数のビット線のうちの一のビット線との間に介設され，
前記複数の参照セルのそれぞれは，前記複数のビット線のうちの一のビット線と，前記参照ワード線との間に介設され，
前記読み出し回路は，前記選択ワード線と前記選択ビット線との間に電圧が印加されたときに前記選択ビット線を流れる検知電流と，前記参照ワード線と前記選択ビット線との間に電圧が印加されたときに前記選択ビット線に流れる参照検知電流とに基づいて，前記選択セルに記憶されている記憶データを判別する
磁気ランダムアクセスメモリ。 - 請求項１６に記載の磁気ランダムアクセスメモリにおいて，
前記読み出し回路は，
電流電圧変換回路と，
電位保持回路と，
判別回路
とを含み，
第１読み出し動作期間において，前記電流電圧変換回路は，前記選択ビット線から前記参照検知電流に応答して第１出力電位を生成し，前記電位保持回路は，前記第１出力電位を保持し，
前記第１読み出し動作期間に時間的に遅れる第２読み出し動作期間において，前記電流電圧変換回路は，前記選択ビット線を流れる前記検知電流に応答して第２出力電位を生成し，前記判別回路は，前記電位保持回路によって保持されている前記第１出力電位と前記第２出力電位とを比較して前記記憶データを判別する
磁気ランダムアクセスメモリ。 - 請求項１６に記載の磁気ランダムアクセスメモリにおいて，
前記読み出し回路は，
電流電圧変換回路と，
電位保持回路と，
判別回路
とを含み，
第１読み出し動作期間において，前記電流電圧変換回路は，前記選択ビット線を流れる前記検知電流に応答して第２出力電位を生成し，前記電位保持回路は，前記第２出力電位を保持電位として保持し，
前記第１読み出し動作期間に時間的に遅れる第２読み出し動作期間において，前記電流電圧変換回路は，前記選択ビット線を流れる前記参照検知電流に応答して第１出力電位を生成し，前記判別回路は，前記保持電位と前記第１出力電位とを比較して前記記憶データを判別する
磁気ランダムアクセスメモリ。 - 請求項１６に記載の磁気ランダムアクセスメモリにおいて，
更に，
置換情報保持器を含む冗長設計処理回路
を備え，
前記複数の参照セルは，参照セルカラムを構成し，
前記クロスポイントセルアレイは，一の冗長参照ワード線に接続された複数の冗長参照セルで構成されている冗長参照セルカラムを含み，
前記置換情報保持器は，前記参照セルカラムが前記冗長参照セルカラムに置換されるか否かを示す置換情報を保持し，
前記冗長設計処理回路は，前記置換情報に応答して，前記参照セルカラムを前記冗長参照セルカラムに置換する
磁気ランダムアクセスメモリ。 - 反転可能な自発磁化を有し，且つ前記自発磁化の方向に応じて抵抗が異なる磁気抵抗素子で形成された複数のセルと，
読み出し回路
とを備え，
前記複数のセルは，
前記自発磁化の方向として，”１”又は”０”であるメモリセル記憶データを記憶するメモリセルと，
所定のデータが記憶された参照セル
とを含み，
前記読み出し回路は，前記メモリセルからメモリセル電流をとりだし，前記参照セルか参照セル電流を取り出して，前記メモリセル電流と前記参照セル電流とに基づいて前記メモリセル記憶データを判別する読み出し動作を複数回行い，前記複数の読み出し動作によって得られた前記複数のメモリセル記憶データの判別結果から，最終的に前記メモリセル記憶データを判別する
磁気ランダムアクセスメモリ。 - 請求項２０に記載の磁気ランダムアクセスメモリにおいて，
前記読み出し動作が行われる回数は，奇数回である
磁気ランダムアクセスメモリ。 - 請求項２０に記載の磁気ランダムアクセスメモリにおいて，
前記読み出し回路は，前記読み出し動作において，前記メモリセル記憶データが”１”であると判別された回数が，前記メモリセル記憶データが”０”であると判別された回数を所定回数よりも上回るとき，前記メモリセル記憶データが”１”であると最終的に判別し，前記読み出し動作において前記メモリセル記憶データが”０”であると判別された回数が，前記メモリセル記憶データが”１”であると判別された回数を所定回数よりも上回るとき，前記メモリセル記憶データを最終的に”０”であると判別する
磁気ランダムアクセスメモリ。 - 請求項２２に記載の磁気ランダムアクセスメモリにおいて，
前記読み出し回路は，更に，ｎビットのカウンタを含み，
前記読み出し動作が行われる回数は，２ｎ−１回であり，
前記カウンタが記憶する値は，前記読み出し動作において，前記メモリセル記憶データが”１”であると判別される毎に１だけ増加され，且つ，
前記カウンタは，前記読み出し動作が２ｎ−１回行われた後，その最上位ビットを最終的に判別された前記メモリセル記憶データとして出力する
磁気ランダムアクセスメモリ。 - 請求項２０に記載の磁気ランダムアクセスメモリにおいて，
前記参照セルは，前記所定のデータを前記自発磁化の向きに対応させて保持する参照セルフリー層を備え，
前記メモリセルは，前記メモリセル記憶データを前記自発磁化の向きに対応させて保持するメモリセルフリー層を備え，
前記参照セルフリー層と前記メモリセルフリー層とは，面積が異なる
磁気ランダムアクセスメモリ。 - 請求項２４に記載の磁気ランダムアクセスメモリにおいて，
前記参照セルフリー層は，前記メモリセルフリー層よりも面積が小さい
磁気ランダムアクセスメモリ。 - 請求項２５に記載の磁気ランダムアクセスメモリにおいて，
前記メモリセルフリー層の前記自発磁化の方向に一致する長さ方向の長さｂｃｅｌｌと，前記メモリセルフリー層の前記自発磁化に垂直な幅方向の幅ａｃｅｌｌと，前記参照セルフリー層の前記長さ方向の長さｂｒｅｆと，前記参照セルフリー層の前記幅方向の幅ａｒｅｆとは，下記式：
ａｒｅｆ／ｂｒｅｆ＜ａｃｅｌｌ／ｂｃｅｌｌ，
を満足する
磁気ランダムアクセスメモリ。 - 請求項２５に記載の磁気ランダムアクセスメモリにおいて，
前記参照セルの抵抗値は，前記メモリセルの抵抗値のうちの大きい方の高抵抗値と，小さい方の低抵抗値との間に選ばれた
磁気ランダムアクセスメモリ。 - 反転可能な自発磁化を有し，且つ前記自発磁化の方向に応じて抵抗が異なる磁気抵抗素子で形成された複数のセルと，
読み出し回路
とを備え，
前記複数のセルは，
前記自発磁化の方向に対応させて，”１”又は”０”であるメモリセル記憶データを記憶するメモリセルフリー層を備えたメモリセルと，
前記自発磁化の方向に対応させて，所定のデータを記憶する参照セルフリー層を備えた参照セル
とを含み，
前記参照セルフリー層と前記メモリセルフリー層とは，面積が異なっており，前記読み出し回路は，前記メモリセルからメモリセル電流をとりだし，前記参照セルから参照セル電流を取り出して，前記メモリセル電流と前記参照セル電流とに基づいて前記メモリセル記憶データを判別する
磁気ランダムアクセスメモリ。 - 請求項２８に記載の磁気ランダムアクセスメモリにおいて，
前記参照セルフリー層は，前記メモリセルフリー層よりも面積が小さい
磁気ランダムアクセスメモリ。 - 請求項２９に記載の磁気ランダムアクセスメモリにおいて，
前記メモリセルフリー層の前記自発磁化の方向に一致する長さ方向の長さｂｃｅｌｌと，前記メモリセルフリー層の前記自発磁化に垂直な幅方向の幅ａｃｅｌｌと，前記参照セルフリー層の前記長さ方向の長さｂｒｅｆと，前記参照セルフリー層の前記幅方向の幅ａｒｅｆとは，下記式：
ａｒｅｆ／ｂｒｅｆ＜ａｃｅｌｌ／ｂｃｅｌｌ，
を満足する
磁気ランダムアクセスメモリ。 - 請求項２９に記載の磁気ランダムアクセスメモリにおいて，
前記参照セルフリー層の面積は，前記参照セルの抵抗値が，前記メモリセルの抵抗値のうちの大きい方の高抵抗値と，小さい方の低抵抗値との間になるように定められた
磁気ランダムアクセスメモリ。
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