JP5867315B2 - 判定装置、および判定方法 - Google Patents

Description

本発明は、判定装置、および判定方法に関する。

従来、磁気抵抗素子を用いて２値を１つのメモリ素子が記憶するＭＲＡＭ（Ｍａｇｎｅｔｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）が知られている。さらに、積層された複数の磁気抵抗素子を１つのメモリ素子が有することにより、１つのメモリ素子が２値以上の値を記憶する技術が知られている（たとえば、下記特許文献１，２を参照。）。たとえば、メモリ素子に記憶されたデータを読み出す場合には、参照素子の抵抗値とメモリ素子とに読み出し電圧が印加され、各電流量を比較することにより、メモリ素子にいずれのデータが記憶されているかが判定される（たとえば、下記非特許文献１を参照。）。

また、フラッシュメモリにおいて、メモリ素子の物理量が規定範囲外の場合に、当該メモリ素子の物理量を補正することにより、メモリ素子に記憶されたデータの誤判定や当該データへのアクセスタイムの遅延を防ぐ技術が知られている（たとえば、下記特許文献３を参照。）。

特開２００６−２０３０６４号公報 特表２００７−５０４６５１号公報 特開２００４−１８５７５３号公報

Ｔ．Ｉｓｈｉｇａｋｉ，他６名，"Ａ Ｍｕｌｔｉ−Ｌｅｖｅｌ−Ｃｅｌｌ Ｓｐｉｎ−Ｔｒａｎｓｆｅｒ Ｔｏｒｑｕｅ Ｍｅｍｏｒｙ ｗｉｔｈ Ｓｅｒｉｅｓ−Ｓｔａｃｋｅｄ Ｍａｇｎｅｔｏｔｕｎｎｅｌ Ｊｕｎｃｔｉｏｎｓ"，２０１０ Ｓｙｍｐｏｓｉｕｍ ｏｎ ＶＬＳＩ Ｔｅｃｈｎｏｌｏｇｙ Ｄｉｇｅｓｔ ｏｆ Ｔｅｃｈｎｉｃａｌ Ｐａｐｅｒｓ，ｐ．４７−４８

しかしながら、参照素子の抵抗値が高い場合、参照素子とメモリ素子の電流差が小さいため、データを誤判定する可能性が高い。また、読み出し電圧が高いと書き換え電圧に近づくため、メモリ素子に記憶されたデータが書き換わる可能性がある。

１つの側面では、本発明は、データの誤判定を防止することができる判定装置、および判定方法を提供することを目的とする。また、別の側面では、データの意図しない書き換えを抑止することができる判定装置、および判定方法を提供することを目的とする。

本発明の一側面によれば、積層された磁気抵抗素子を有するメモリ素子に記憶されたデータを判定する判定装置であって、各々が異なる抵抗値を有する複数の参照素子と、前記複数の参照素子の中から、いずれかの参照素子を選択する選択部と、異なる複数の読み出し電圧の中で、前記複数の参照素子の中から選択された参照素子の抵抗値が高いほど高い読み出し電圧を、前記選択部によって選択された参照素子および前記メモリ素子に印加する印加部と、前記印加部によって前記読み出し電圧が印加された前記選択された参照素子を流れる電流量と、前記印加部によって前記読み出し電圧が印加された前記メモリ素子を流れる電流量と、を比較する比較部と、前記比較部による比較結果に基づいて、前記メモリ素子に記憶されたデータを判定する判定部と、を有する判定装置、および判定方法が提案される。

本発明の１つの側面によれば、データの誤判定を防止することができる。また、本発明の別の側面によれば、データの意図しない書き換えを抑止することができる。

図１は、本発明にかかる判定装置例を示す説明図である。 図２は、水平型のＭＴＪ素子の構造例を示す説明図である。 図３は、垂直型のＭＴＪ素子の構造例２を示す説明図である。 図４は、電気特性例を示す説明図である。 図５は、積層されたＭＴＪ素子の例を示す説明図である。 図６は、メモリ素子の作成工程例を示す説明図（その１）である。 図７は、メモリ素子の作成工程例を示す説明図（その２）である。 図８は、メモリ素子の作成工程例を示す説明図（その３）である。 図９は、ＭＴＪ素子の構成例を示す図表である。 図１０は、複数のメモリ素子の回路図例を示す説明図である。 図１１は、判定装置の具体例を示す説明図である。 図１２は、４値を記憶可能な場合の抵抗分布例を示す説明図である。 図１３は、読み出し電圧が同一の場合における各ＲＥＦ素子とメモリ素子とに流れる電流量を示す説明図である。 図１４は、読み出し電圧と参照素子との関係を示す図表である。 図１５は、第１参照素子が選択された場合の各電流量を示す説明図である。 図１６は、第２参照素子が選択された場合の各電流量を示す説明図である。 図１７は、第３参照素子が選択された場合の各電流量を示す説明図である。 図１８は、実施例１にかかる判定装置による判定処理手順の一例を示すフローチャートである。 図１９は、３値を記憶可能な場合の抵抗分布例を示す説明図である。 図２０は、実施例２にかかる判定装置による判定処理手順の一例を示すフローチャートである。 図２１は、判定装置による設定処理手順の一例を示すフローチャート（その１）である。 図２２は、判定装置による設定処理手順の一例を示すフローチャート（その２）である。

以下に添付図面を参照して、本発明にかかる判定装置、および判定方法の実施の形態を詳細に説明する。

図１は、本発明にかかる判定装置例を示す説明図である。判定装置１００は、積層された磁気抵抗素子を有するメモリ素子ｃに記憶されたデータを判定する。判定装置１００は、各々が異なる抵抗値を有する複数の参照素子ｒｅｆ１〜Ｎと、選択部１０１と、印加部１０２と、比較部１０３と、判定部１０４と、を有する。選択部１０１と、印加部１０２と、比較部１０３と、判定部１０４と、は、たとえば、抵抗、容量、トランジスタなどの素子、トランジスタを組み合わせた論理和素子、論理積素子、否定素子、バッファ素子などの素子によって形成される。

選択部１０１は、複数の参照素子ｒｅｆ１〜Ｎの中から、いずれかの参照素子ｒｅｆｉ（ｉ＝１〜Ｎ）を選択する。印加部１０２は、異なる複数の読み出し電圧の中で、複数の参照素子ｒｅｆ１〜Ｎの中から選択された参照素子ｒｅｆｉの抵抗値が高いほど高い読み出し電圧を、選択部１０１によって選択された参照素子ｒｅｆｉおよびメモリ素子ｃに印加する。ここで、印加部１０２によって当該読み出し電圧が印加されるメモリ素子ｃは、複数のメモリ素子を含むメモリアレイの中からアドレス指定によって選択されたメモリ素子ｃである。異なる複数の読み出し電圧は、読み出し可能な電圧の中で、書き換え電圧よりも低い電圧である。

比較部１０３は、印加部１０２によって読み出し電圧が印加された参照素子ｒｅｆｉを流れる電流量と、印加部１０２によって読み出し電圧が印加されたメモリ素子ｃを流れる電流量と、を比較する。判定部１０４は、比較部１０３による比較結果に基づいて、メモリ素子ｃに記憶されたデータを判定する。

参照素子ｒｅｆｉの抵抗値が高い場合、参照素子ｒｅｆｉとメモリ素子ｃの電流差が小さいため、誤判定率が高い。詳細な説明については、後述する。そこで、参照素子ｒｅｆｉの抵抗値が高いほど、読み出し電圧を高くすることにより、参照素子ｒｅｆｉとメモリ素子ｃの電流差を広げることができ、誤判定を防止することができる。一方、参照素子ｒｅｆｉの抵抗値が低い場合、参照素子ｒｅｆｉとメモリ素子ｃの電流差が小さいため、参照素子ｒｅｆｉの抵抗値が高い場合よりも誤判定率が低い。そこで、参照素子ｒｅｆｉの抵抗値が低いほど、読み出し電圧を低くすることにより、意図しない書き換えが発生するのを抑止することができる。

また、選択部１０１は、判定部１０４によってメモリ素子ｃに記憶されたデータが一意に判定できない場合、複数の参照素子ｒｅｆ１〜Ｎの中から、選択された参照素子ｒｅｆｉと異なる参照素子ｒｅｆｊ（ｊ＝１〜Ｎ，ｊ≠ｉ）を選択する。これにより、メモリ素子ｃに記憶されたデータを一意に判定することができる。

メモリ素子ｃに記憶されたデータを判定する場合に、初めに、選択部１０１は、複数の参照素子ｒｅｆ１〜Ｎの中から、最も低い参照素子を選択してもよい。書き込み電圧よりも低い読み出し電圧であっても、電圧が高いほどメモリ素子ｃに記憶されたデータが書き換わる可能性がある。さらに、メモリ素子ｃに電流は流れていない状態から、高い書き込み電圧が加わることにより、データが書き換わる可能性がある。そこで、最も低い読み出し電圧から判定が行われることにより、メモリ素子ｃに記憶されたデータの意図しない書き換わりを抑止することができる。

また、選択部１０１は、判定部１０４によってメモリ素子ｃに記憶されたデータが一意に判定できない場合、複数の参照素子ｒｅｆ１〜Ｎの中ですでに選択された参照素子ｒｅｆｉと異なる参照素子から、最も抵抗値が低い参照素子ｒｅｆｊを選択する。突如大きな読み出し電圧が印加されると、メモリ素子ｃに記憶されたデータが書き換わる可能性がある。そこで、読み出し電圧が低い順に判定が行われることにより、メモリ素子ｃに記憶されたデータの意図しない書き換わりを抑止することができる。つぎに、判定装置１００の詳細な説明を行う前に、ＭＴＪ（Ｍａｇｎｅｔｉｃ Ｔｕｎｎｅｌ Ｊｕｎｃｔｉｏｎ）素子とＭＲＡＭについて簡単に説明する。

図２は、水平型のＭＴＪ素子の構造例を示す説明図である。ＭＴＪ素子は、自由層２０１と、固定層２０２と、固定層２０２と自由層２０１との間に絶縁層２０３と、固定層２０２の下層に反強磁性層２０４と、を有している。図２に示すＭＴＪ素子では、各層の磁化方向は、層の重なりに対して水平方向である。固定層２０２の磁性の向きは、固定である。自由層２０１の磁化方向が、固定層２０２の磁性の向きと同一であるか逆であるかによって、ＭＴＪ素子が高抵抗状態であるか低抵抗状態であるかが定まる。ＭＴＪ素子が高抵抗状態であるか低抵抗状態であるかによって、２値の情報を記憶することができる。磁性の向きによって高抵抗状態と低抵抗状態とが定まることをＴＭＲ（Ｔｕｎｎｅｌ Ｍａｇｎｅｔｏ−Ｒｅｇｉｓｔａｎｃｅ）効果と称する。自由層２０１の磁化方向が固定層２０２の磁化方向と同一の向きの場合、ＭＴＪ素子は低抵抗状態であり、自由層２０１の磁化方向が固定層２０２の磁化方向と逆向きの場合、ＭＴＪ素子は、高抵抗状態である。さらに、反強磁性層２０４は、固定層２０２の磁化方向と逆向きの磁化方向の層と、固定層２０２の磁化方向と同一向きの磁化方向の層と、の両方の層を有する。これにより、反強磁性層２０４の全体としての磁化方向は０となる。反強磁性層２０４のうちの固定層２０２の直下の磁化方向は、固定層２０２の磁化方向と逆向きである。

図３は、垂直型のＭＴＪ素子の構造例２を示す説明図である。ＭＴＪ素子は、自由層３０１と、固定層３０２と、固定層３０２と自由層３０１との間に絶縁層３０３と、固定層３０２の下層に反強磁性層３０４と、を有している。ＭＴＪ素子では、各層の磁化方向は、層の重なりに対して垂直方向である。図３に示すＭＴＪ素子は、図２に示すＭＴＪ素子と同様に、自由層３０１の磁化方向に応じて低抵抗状態と高抵抗状態との２つの状態がある。これにより、ＭＴＪ素子は２値を記憶することができる。さらに、反強磁性層３０４は、層を合成して作成されるため、合成反強磁性層（ＳＡＦ（Ｓｙｎｔｈｅｔｉｃ Ａｎｔｉｆｅｒｒｏｍａｇｎｅｔｉｃ））と呼ばれる。たとえば、反強磁性層３０４は、垂直磁性材料であるＲｕによって形成されるＲｕ層を介して相反する磁化方向の２つの層が結合されることにより形成される。Ｔａ層は、反強磁性層３０４が固定層３０２からの磁化影響を切るための層である。反強磁性層３０４のうちのＴａ層の直下の層の磁化方向は、固定層３０２の磁化方向と逆方向である。

図４は、電気特性例を示す説明図である。グラフ４００では、横軸が電圧値であり、縦軸が電流の絶対値であるＭＴＪ素子の電気特性を示している。ＭＴＪ素子は、高抵抗状態から正電流が流されると低抵抗化（Ａ）するが、高抵抗状態から負電流が流されても高抵抗状態のままである。一方、ＭＴＪ素子は、低抵抗状態から正電流が流されると低抵抗状態のままであるが、低抵抗状態から負電流が流されると高抵抗化（Ｂ）する。

メモリ素子が高抵抗状態であるか低抵抗状態であるか否かは参照素子によって判定される。たとえば、参照素子も、ＭＴＪ素子であってもよい。磁化方向が平行または反平行状態の時にＭＴＪ素子が低抵抗状態と高抵抗状態となることを利用して２値の情報を記憶しているが、１つのＭＴＪ素子では、中間の抵抗値を取ることができない。そこで、ＭＴＪ素子を積層することにより、３つ以上の抵抗状態が実現される。

図５は、積層されたＭＴＪ素子の例を示す説明図である。たとえば、積層されたＭＴＪ全体の抵抗状態を第２ＭＴＪ素子の抵抗状態／第１ＭＴＪ素子の抵抗状態で表す。たとえば、Ｌ／Ｌは第２ＭＴＪ素子が低抵抗状態であり、第１ＭＴＪ素子が低抵抗状態であることを示す。Ｌ／Ｈは第２ＭＴＪ素子が低抵抗状態であり、第１ＭＴＪ素子が高抵抗状態であることを示す。Ｈ／Ｌは第２ＭＴＪ素子が高抵抗状態であり、第１ＭＴＪ素子が低抵抗状態であることを示す。Ｈ／Ｈは第２ＭＴＪ素子が高抵抗状態であり、第１ＭＴＪ素子が高抵抗状態であることを示す。２つのＭＴＪ素子が積層されることにより、メモリ素子は、４値の情報を記憶することができる。

図６〜図８は、メモリ素子の作成工程例を示す説明図である。（１）シリコン基板上にＳＴＩ（Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ）が形成される。通常のＭＯＳトランジスタ形成法にてトランジスタが形成される。

（２）トランジスタ上に、たとえば、ＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）層にてシリコン酸化膜(層間絶縁膜)が堆積される。フォトリソグラフィーおよびドライエッチングにより、層間絶縁膜のソース(ドレイン)領域に達するコンタクトホールが形成される。つぎに、スパッタ法やＣＶＤ法により、バリヤメタルとしての窒化チタン（ＴｉＮ）膜及びタングステン（Ｗ）膜とが堆積された後、これら導電膜をＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）法にて、コンタクトホールに埋め込まれ、ソース(ドレイン)領域に電気的に接続されたコンタクトプラグが形成される。

（３）コンタクトプラグが埋め込まれた層間絶縁膜上に導電膜（たとえば、アルミウムＡｌや銅Ｃｕ)を堆積してフォトリソグラフィーおよびドライエッチングにより、コンタクトプラグを介してソース(ドレイン)領域に電気的に接続する（ＳＬ（Ｓｏｕｒｃｅ Ｌｉｎｅ）形成）。

（４）ＳＬ上に、たとえば、ＣＶＤ層にてシリコン酸化膜(層間絶縁膜)が堆積される。フォトリソグラフィーおよびドライエッチングにより、層間絶縁膜のソース(ドレイン)領域に達するコンタクトホールが形成される。つぎに、スパッタ法やＣＶＤ法により、バリヤメタルとしての窒化チタン（ＴｉＮ）膜及びタングステン（Ｗ）膜とが堆積された後、これら導電膜をＣＭＰ法にて、コンタクトホールに埋め込み、電気的に接続されたコンタクトプラグが形成される。

つぎに、ＭＲＡＭ素子作成工程に移る。（５）下部電極から上部電極までスパッタ法にて成膜が行われる。

図９は、ＭＴＪ素子の構成例を示す図表である。表９００には、成膜順と、形成層名と、材料と、膜厚と、が記述されている。中間電極は各ＭＴＪの磁化の影響を防ぐ(磁場遮断)ために設けられている。成膜後に磁場中（たとえば、１Ｔ）で熱処理（３００〜３５０℃）が行われることにより、メモリ素子の磁化方向が揃えられる。

（６）パターニング（露光）およびドライエッチングを用いて加工することにより素子が形成される。積層されたＭＴＪ素子が一括して加工されても、それぞれ分けて、ひな段状に加工されてもよい。

（７）メモリ素子は鉄（Ｆｅ）などの磁性材料が利用されており層間絶縁膜形成時の酸化(＝さび)に弱いために、それを保護する目的でシリコン窒化（ＳｉＮ）膜のカバー膜がＣＶＤ法やスパッタ法などにより形成される。その膜厚は２０〜５０［ｎｍ］程度である。

（８）層間絶縁膜を堆積し、（９）ＣＭＰ法にて、平坦化が行われる。（１０）つぎに、スパッタ法やＣＶＤ法により、バリヤメタルとしての窒化チタン（ＴｉＮ）膜およびタングステン（Ｗ）膜が堆積され、パターニング(露光)及びドライエッチングを用いて配線層（ＢＬ（Ｂｉｔ Ｌｉｎｅ）)が形成される。

図１０は、複数のメモリ素子の回路図例を示す説明図である。図１０中、抵抗に矢印が付されているのがＭＴＪ素子である。図１０に示すメモリ素子ｃは、点線枠で囲ったように、２つのＭＴＪ素子と、トランジスタと、を有する。図１０に示すメモリ素子ｃは、最大で４値が記憶可能である。トランジスタは、各ＭＴＪを選択するために設けられている。２つのＭＴＪ素子は、積層されていることを示している。

（判定装置１００の詳細例）
図１１は、判定装置の具体例を示す説明図である。判定装置１００は、ＣＰＵ１１０１と、ＭＲＡＭ１１００と、を有する。たとえば、ＭＲＡＭ１１００は、入出力インターフェース回路１１１１と、行デコーダ１１１２と、列デコーダ１１１３と、メモリアレイ１１１４と、複数の参照素子ｒｅｆ１〜Ｎと、電圧発生回路１１１５と、比較回路１１１６と、がある。

複数の参照素子ｒｅｆ１〜Ｎは、それぞれ異なる抵抗値を有しており、たとえば、それぞれＭＴＪ素子である。入出力インターフェース回路１１１１は、ＣＰＵ１１０１からの読み出し要求や書き込み要求などのデータを受け付け、またはＣＰＵ１１０１へデータを出力する。ＣＰＵ１１０１は、入出力インターフェース回路１１１１へ読み出し要求または書き込み要求を入力する。読み出し要求時には、ＣＰＵ１１０１は、アドレスの指定と、参照素子の選択を行う。上述した選択部１０１と判定部１０４とは、たとえば、ＣＰＵ１１０１によって実現される。

行デコーダ１１１２は、ＣＰＵ１１０１から指定されたロウアドレスに基づいて、ワードラインを選択する。列デコーダ１１１３は、ＣＰＵ１１０１から指定されたカラムアドレスに基づいて、ビットラインを選択する。

読み出し要求時に、電圧発生回路１１１５は、ＣＰＵ１１０１によって選択された参照素子ｒｅｆに対応する読み出し電圧を発生させ、ＣＰＵ１１０１によって選択された参照素子ｒｅｆと、列デコーダ１１１３によって選択されたメモリ素子ｃと、に印加する。上述した印加部１０２は、たとえば、電圧発生回路１１１５によって実現される。

比較回路１１１６は、読み出し電圧が印加された参照素子ｒｅｆを流れる電流量と、読み出し電圧が印加されたメモリ素子ｃを流れる電流量と、を比較する。上述した比較部１０３は、たとえば、比較回路１１１６によって実現される。入出力インターフェース回路１１１１は、比較結果をＣＰＵ１１０１へ出力する。

ＣＰＵ１１０１は、ＭＲＡＭ１１００から比較回路１１１６による比較結果に基づいて、メモリ素子ｃのデータを判定する。そして、ＣＰＵ１１０１は、メモリ素子ｃのデータを一意に判定できない場合、すでに選択済の参照素子と異なる参照素子を選択する指示を入力インターフェースに入力する。

また、選択部１０１と判定部１０４とは、たとえば、ＣＰＵ１１０１によって実現されているが、これに限らず、たとえば、選択部１０１と判定部１０４の機能を有する回路をＭＲＡＭ１１００内に設けてもよい。

つぎに、２個のＭＴＪ素子が積層されたメモリ素子ｃについて、実施例１では、４値を記憶する場合についての判定例を示し、実施例２では、３値を記憶する場合についての判定例を示す。

（実施例１）
実施例１では、メモリ素子ｃが４値を記憶する場合におけるメモリ素子ｃに記憶されたデータの判定について説明する。

図１２は、４値を記憶可能な場合の抵抗分布例を示す説明図である。メモリ素子ｃが４値を記憶可能な場合、参照素子は３つであり、ここでは、第１参照素子ｒｅｆ１〜第３参照素子ｒｅｆ３とする。抵抗分布ｄ００〜ｄ０３は、横軸が抵抗値であり、縦軸が当該抵抗値である場合のメモリアレイ内のメモリ素子ｃの数である。図１２中に記載の抵抗値は、各抵抗分布の最も高い位置における抵抗値である。

Ｌ／Ｌの場合、抵抗分布ｄ００によれば、メモリ素子ｃの抵抗値は３．６［ｋΩ］であり、Ｌ／Ｈの場合、抵抗分布ｄ０１によれば、メモリ素子ｃの抵抗値は４．８［ｋΩ］である。Ｈ／Ｌの場合、抵抗分布ｄ０２によれば、メモリ素子ｃの抵抗値は６［ｋΩ］であり、Ｈ／Ｈの場合、抵抗分布ｄ０３によれば、メモリ素子ｃの抵抗値は７．２［ｋΩ］である。第１参照素子ｒｅｆ１の抵抗値は４．２［ｋΩ］であり、第２参照素子ｒｅｆ２の抵抗値は５．４［ｋΩ］であり、第３参照素子ｒｅｆ３の抵抗値は６．６［ｋΩ］である。

図１３は、読み出し電圧が同一の場合における各ＲＥＦ素子とメモリ素子とに流れる電流量を示す説明図である。図１３では、たとえば、各抵抗状態におけるメモリ素子ｃと参照素子に対して０．２［Ｖ］の読み出し電圧が印加された場合における、各素子を流れる電流量を示している。

たとえば、メモリ素子ｃの抵抗状態がＬ／Ｌの場合に流れる電流量は５６［μＡ］であり、第１参照素子ｒｅｆ１を流れる電流量が４８［μＡ］であり、メモリ素子ｃの抵抗状態がＬ／Ｈの場合に流れる電流量は４２［μＡ］である。第１参照素子ｒｅｆ１を流れる電流量とメモリ素子ｃの抵抗状態がＬ／Ｌの場合に流れる電流量との差分値は８［μＡ］であり、第１参照素子ｒｅｆ１を流れる電流量とメモリ素子ｃの抵抗状態がＬ／Ｈの場合に流れる電流量との差分値は６［μＡ］である。

たとえば、メモリ素子ｃの抵抗状態がＬ／Ｈの場合に流れる電流量は４２［μＡ］であり、第２参照素子ｒｅｆ２を流れる電流量が３７［μＡ］であり、メモリ素子ｃの抵抗状態がＨ／Ｌの場合に流れる電流量は３３［μＡ］である。第２参照素子ｒｅｆ２を流れる電流量とメモリ素子ｃの抵抗状態がＬ／Ｈの場合に流れる電流量との差分値は５［μＡ］であり、第２参照素子ｒｅｆ２を流れる電流量とメモリ素子ｃの抵抗状態がＨ／Ｌの場合に流れる電流量との差分値は４［μＡ］である。

たとえば、メモリ素子ｃの抵抗状態がＨ／Ｌの場合に流れる電流量は３３［μＡ］であり、第３参照素子ｒｅｆ３を流れる電流量が３０［μＡ］であり、メモリ素子ｃの抵抗状態がＨ／Ｈの場合に流れる電流量は２８［μＡ］である。第３参照素子ｒｅｆ３を流れる電流量とメモリ素子ｃの抵抗状態がＨ／Ｌの場合に流れる電流量との差分値は３［μＡ］であり、第３参照素子ｒｅｆ３を流れる電流量とメモリ素子ｃの抵抗状態がＨ／Ｈの場合に流れる電流量との差分値は２［μＡ］である。

参照素子の抵抗値が低いと、メモリ素子ｃを流れる電流量と参照素子を流れる電流量との差が小さいため、誤判定の可能性が低い。一方、参照素子の抵抗値が高いと、メモリ素子ｃを流れる電流量と参照素子を流れる電流量との差が大きいため、誤判定の可能性が高い。そこで、図１で説明したように、判定装置１００は、選択された参照素子の抵抗値が高いほど読み出し電圧を高くする。

図１４は、読み出し電圧と参照素子との関係を示す図表である。表では、選択された参照素子に応じて、選択された参照素子と読み出し対象のメモリ素子ｃとに印加される読み出し電圧が記述されている。第１参照素子ｒｅｆ１は第２参照素子ｒｅｆ２よりも抵抗値が低く、第２参照素子ｒｅｆ２は第３参照素子ｒｅｆ３よりも抵抗値が低い。そのため、たとえば、第１参照素子ｒｅｆ１が選択される場合、読み出し電圧は０．１５［Ｖ］である。たとえば、第２参照素子ｒｅｆ２が選択される場合、読み出し電圧は０．２０［Ｖ］であり、第３参照素子ｒｅｆ３が選択される場合、読み出し電圧は０．２６［Ｖ］である。これにより、選択された参照素子の抵抗値が高いほど読み出し電圧が高くなる。

参照素子の抵抗値が高いほど読み出し電圧が高くなれば、図１４のように参照素子ごとに読み出し電圧が異なっていなくてもよい。たとえば、第１参照素子ｒｅｆ１と第２参照素子ｒｅｆ２に対応する読み出し電圧を同一にし、第３参照素子ｒｅｆ３に対応する読み出し電圧を、第１参照素子ｒｅｆ１と第２参照素子ｒｅｆ２に対応する読み出し電圧よりも高い電圧にしてもよい。または、たとえば、第２参照素子ｒｅｆ２と第３参照素子ｒｅｆ３に対応する読み出し電圧を同一にし、第１参照素子ｒｅｆ１に対応する読み出し電圧を、第２参照素子ｒｅｆ２と第３参照素子ｒｅｆ３に対応する読み出し電圧よりも低い電圧にしてもよい。

図１５は、第１参照素子が選択された場合の各電流量を示す説明図である。判定装置１００は、複数の参照素子ｒｅｆ１〜Ｎから最も抵抗値が低い参照素子を選択部１０１によって選択する。まずは、第１参照素子ｒｅｆ１が選択される。ここで、最も低い抵抗値である参照素子が選択されることにより、複数の読み出し電圧の中で、最も低い読み出し電圧がメモリ素子ｃに印加される。これにより、メモリ素子ｃの磁化方向が変化したり、メモリ素子ｃが焼き切れるのを防止することができる。

判定装置１００は、印加部１０２によって、０．１５［Ｖ］の読み出し電圧を、第１参照素子ｒｅｆ１と、読み出し対象のメモリ素子ｃと、に印加する。第１参照素子ｒｅｆ１を流れる電流量は３６［μＡ］である。判定装置１００は、比較部１０３によって、第１参照素子ｒｅｆ１を流れる電流量と、メモリ素子ｃを流れる電流量と、を比較する。たとえば、メモリ素子ｃにＬ／Ｌが記憶されている場合には、メモリ素子ｃに流れる電流量は、４２［μＡ］程度となる。

判定装置１００は、メモリ素子ｃを流れる電流量が第１参照素子ｒｅｆ１を流れる電流量以上である場合、メモリ素子ｃに記憶されたデータはＬ／Ｌであると判定する。一方、判定装置１００は、メモリ素子ｃを流れる電流量が第１参照素子ｒｅｆ１を流れる電流量以上でない場合、メモリ素子ｃに記憶されたデータはＬ／Ｌでないと判定する。

図１６は、第２参照素子が選択された場合の各電流量を示す説明図である。メモリ素子ｃに記憶されたデータがＬ／Ｌでないと判定された場合、判定装置１００は、選択部１０１によって、未選択な参照素子の中から、抵抗値が最も低い第２参照素子ｒｅｆ２を選択する。

判定装置１００は、印加部１０２によって、０．２０［Ｖ］の読み出し電圧を、第２参照素子ｒｅｆ２と、読み出し対象のメモリ素子ｃと、に印加する。第２参照素子ｒｅｆ２を流れる電流量は３７［μＡ］である。判定装置１００は、比較部１０３によって、第２参照素子ｒｅｆ２を流れる電流量と、メモリ素子ｃを流れる電流量と、を比較する。たとえば、メモリ素子ｃにＬ／Ｈが記憶されている場合には、メモリ素子ｃに流れる電流量は、４２［μＡ］程度となる。

判定装置１００は、メモリ素子ｃを流れる電流量が第２参照素子ｒｅｆ２を流れる電流量以上である場合、メモリ素子ｃに記憶されたデータはＬ／Ｈであると判定する。一方、判定装置１００は、メモリ素子ｃを流れる電流量が第２参照素子ｒｅｆ２を流れる電流量以上でない場合、メモリ素子ｃに記憶されたデータは、Ｌ／Ｌでなく、かつＬ／Ｈでないと判定する。

図１７は、第３参照素子が選択された場合の各電流量を示す説明図である。メモリ素子ｃに記憶されたデータがＬ／ＬでなくかつＬ／Ｈでないと判定された場合、判定装置１００は、選択部１０１によって、未選択な参照素子の中から、抵抗値が最も低い第３参照素子ｒｅｆ３を選択する。

判定装置１００は、印加部１０２によって、０．２６［Ｖ］の読み出し電圧を、第３参照素子ｒｅｆ３と、読み出し対象のメモリ素子ｃと、に印加する。第３参照素子ｒｅｆ３を流れる電流量は３９［μＡ］である。判定装置１００は、比較部１０３によって、第３参照素子ｒｅｆ３を流れる電流量と、メモリ素子ｃを流れる電流量と、を比較する。たとえば、メモリ素子ｃにＨ／Ｌが記憶されている場合には、メモリ素子ｃに流れる電流量は、４３［μＡ］程度となる。

判定装置１００は、メモリ素子ｃを流れる電流量が第３参照素子ｒｅｆ３を流れる電流量以上である場合、メモリ素子ｃに記憶されたデータはＨ／Ｌであると判定する。一方、判定装置１００は、メモリ素子ｃを流れる電流量が第３参照素子ｒｅｆ３を流れる電流量以上でない場合、メモリ素子ｃに記憶されたデータは、Ｈ／Ｈであると判定する。

（実施例１にかかる判定処理手順例）
図１８は、実施例１にかかる判定装置による判定処理手順の一例を示すフローチャートである。判定装置１００は、メモリアレイから、読み出し対象であるメモリ素子ｃを選択する（ステップＳ１８０１）。ここでは、選択されたメモリ素子ｃを選択メモリ素子ｃと称する。判定装置１００は、第１参照素子ｒｅｆ１を選択し（ステップＳ１８０２）、第１参照素子ｒｅｆ１と選択メモリ素子ｃとに第１参照素子ｒｅｆ１に対応する読み出し電圧を印加する（ステップＳ１８０３）。

判定装置１００は、選択メモリ素子ｃを流れる電流量が第１参照素子ｒｅｆ１を流れる電流量以上であるか否かを判断する（ステップＳ１８０４）。選択メモリ素子ｃを流れる電流量が第１参照素子ｒｅｆ１を流れる電流量以上である場合（ステップＳ１８０４：Ｙｅｓ）、判定装置１００は、Ｌ／Ｌであると判定し（ステップＳ１８０５）、一連の処理を終了する。

選択メモリ素子ｃを流れる電流量が第１参照素子ｒｅｆ１を流れる電流量以上でない場合（ステップＳ１８０４：Ｎｏ）、判定装置１００は、第２参照素子ｒｅｆ２を選択する（ステップＳ１８０６）。判定装置１００は、第２参照素子ｒｅｆ２と選択メモリ素子ｃとに第２参照素子ｒｅｆ２に対応する読み出し電圧を印加する（ステップＳ１８０７）。

判定装置１００は、選択メモリ素子ｃを流れる電流量が第２参照素子ｒｅｆ２を流れる電流量以上であるか否かを判断する（ステップＳ１８０８）。選択メモリ素子ｃを流れる電流量が第２参照素子ｒｅｆ２を流れる電流量以上である場合（ステップＳ１８０８：Ｙｅｓ）、判定装置１００は、Ｌ／Ｈであると判定し（ステップＳ１８０９）、一連の処理を終了する。選択メモリ素子ｃを流れる電流量が第２参照素子ｒｅｆ２を流れる電流量以上でない場合（ステップＳ１８０８：Ｎｏ）、判定装置１００は、第３参照素子ｒｅｆ３を選択する（ステップＳ１８１０）。

判定装置１００は、第３参照素子ｒｅｆ３と選択メモリ素子ｃとに第３参照素子ｒｅｆ３に対応する読み出し電圧を印加し（ステップＳ１８１１）、選択メモリ素子ｃを流れる電流量が第３参照素子ｒｅｆ３を流れる電流量以上であるか否かを判断する（ステップＳ１８１２）。選択メモリ素子ｃを流れる電流量が第３参照素子ｒｅｆ３を流れる電流量以上である場合（ステップＳ１８１２：Ｙｅｓ）、判定装置１００は、Ｈ／Ｌであると判定し（ステップＳ１８１３）、一連の処理を終了する。選択メモリ素子ｃを流れる電流量が第３参照素子ｒｅｆ３を流れる電流量以上でない場合（ステップＳ１８１２：Ｎｏ）、判定装置１００は、Ｈ／Ｈであると判定し（ステップＳ１８１４）、一連の処理を終了する。

（実施例２）
実施例２では、メモリ素子ｃが３値を記憶する場合におけるメモリ素子ｃに記憶されたデータの判定について説明する。

図１９は、３値を記憶可能な場合の抵抗分布例を示す説明図である。メモリ素子ｃが３値を記憶可能な場合、参照素子は２つであり、ここでは、第１参照素子ｒｅｆ１〜第２参照素子ｒｅｆ２とする。抵抗分布ｄ１０〜ｄ１２は、横軸が抵抗値であり、縦軸が当該抵抗値である場合のメモリアレイ内のメモリ素子ｃの数である。図１９中に記載の抵抗値は、分布の最も高い位置における抵抗値である。

Ｌ／Ｌの場合、抵抗分布ｄ１０によれば、メモリ素子ｃの抵抗値は２．４［ｋΩ］であり、Ｌ／ＨまたはＨ／Ｌの場合、抵抗分布ｄ１１によれば、メモリ素子ｃの抵抗値は３．６［ｋΩ］である。Ｈ／Ｈの場合、抵抗分布ｄ１２によれば、メモリ素子ｃの抵抗値は４．８［ｋΩ］である。第１参照素子ｒｅｆ１の抵抗値は３．０［ｋΩ］であり、第２参照素子ｒｅｆ２の抵抗値は４．２［ｋΩ］である。判定例については、図２０に示すフローチャートによって説明する。

（実施例２にかかる判定処理手順例）
図２０は、実施例２にかかる判定装置による判定処理手順の一例を示すフローチャートである。判定装置１００は、メモリアレイから、読み出し対象であるメモリ素子ｃを選択する（ステップＳ２００１）。ここでは、選択されたメモリ素子ｃを選択メモリ素子ｃと称する。判定装置１００は、第１参照素子ｒｅｆ１を選択し（ステップＳ２００２）、第１参照素子ｒｅｆ１と選択メモリ素子ｃとに第１参照素子ｒｅｆ１に対応する読み出し電圧を印加する（ステップＳ２００３）。

判定装置１００は、選択メモリ素子ｃを流れる電流量が第１参照素子ｒｅｆ１を流れる電流量以上であるか否かを判断する（ステップＳ２００４）。選択メモリ素子ｃを流れる電流量が第１参照素子ｒｅｆ１を流れる電流量以上である場合（ステップＳ２００４：Ｙｅｓ）、判定装置１００は、Ｌ／Ｌであると判定し（ステップＳ２００５）、一連の処理を終了する。

選択メモリ素子ｃを流れる電流量が第１参照素子ｒｅｆ１を流れる電流量以上でない場合（ステップＳ２００４：Ｎｏ）、判定装置１００は、第２参照素子ｒｅｆ２を選択する（ステップＳ２００６）。判定装置１００は、第２参照素子ｒｅｆ２と選択メモリ素子ｃとに第２参照素子ｒｅｆ２に対応する読み出し電圧を印加する（ステップＳ２００７）。

判定装置１００は、選択メモリ素子ｃを流れる電流量が第２参照素子ｒｅｆ２を流れる電流量以上であるか否かを判断する（ステップＳ２００８）。選択メモリ素子ｃを流れる電流量が第２参照素子ｒｅｆ２を流れる電流量以上である場合（ステップＳ２００８：Ｙｅｓ）、判定装置１００は、Ｌ／ＨまたはＨ／Ｌであると判定し（ステップＳ２００９）、一連の処理を終了する。選択メモリ素子ｃを流れる電流量が第２参照素子ｒｅｆ２を流れる電流量以上でない場合（ステップＳ２００８：Ｎｏ）、判定装置１００は、Ｈ／Ｈであると判定し（ステップＳ２０１０）、一連の処理を終了する。

（実施例３）
抵抗分布にばらつきが発生する可能性がある。そこで、実施例３では、事前に抵抗分布が計測され、抵抗分布に基づいて各読み出し電圧が設定される例を説明する。

たとえば、メモリ素子ｃがＬ／Ｌ、Ｌ／Ｈ、Ｈ／Ｌ、Ｈ／Ｈのそれぞれの状態に書き換えられて、それぞれの状態における抵抗分布が計測される。つぎに、各参照素子に対応する読み出し電圧が、得られた分布に基づいて、書き換え電流を超えない電流量となる読み出し電圧に更新される。詳細な例については、フローチャートを用いて説明する。

（設定処理手順例）
図２１および図２２は、判定装置による設定処理手順の一例を示すフローチャートである。まず、判定装置１００は、すべてのメモリ素子ｃをＬ／Ｌに書き換え（ステップＳ２１０１）、各メモリ素子ｃの電流量の測定により、各メモリ素子ｃの抵抗値を測定する（ステップＳ２１０２）。

判定装置１００は、基準外抵抗値があるか否かを判断する（ステップＳ２１０３）。基準外抵抗値とは、たとえば、極端に低い抵抗値や極端に高い抵抗値である。基準外抵抗値であるメモリ素子ｃは不良であるため、基準外抵抗値がある場合（ステップＳ２１０３：Ｙｅｓ）、判定装置１００は、冗長置換を行うか否かを判断する（ステップＳ２１０４）。たとえば、基準外抵抗値であるメモリ素子数が、冗長置換可能なメモリ素子数よりも多い場合、冗長置換が行えないと判断され（ステップＳ２１０４：Ｎｏ）、判定装置１００は、メモリチップが不合格であると判定し（ステップＳ２１０５）、一連の処理を終了する。

たとえば、基準外抵抗値であるメモリ素子数が、冗長置換可能なメモリ素子数以下であり、冗長救済が可能な場合、冗長置換が行えると判断され（ステップＳ２１０４：Ｙｅｓ）、判定装置１００は、冗長置換を行い（ステップＳ２１０６）、ステップＳ２１０２へ戻る。基準外抵抗値がない場合（ステップＳ２１０３：Ｎｏ）、判定装置１００は、Ｌ／Ｌにおける最小値と最大値を出力する（ステップＳ２１０７）。

つぎに、判定装置１００は、すべてのメモリ素子ｃをＬ／Ｈに書き換え（ステップＳ２１０８）、各メモリ素子ｃの電流量の測定により各メモリ素子ｃの抵抗値を測定する（ステップＳ２１０９）。判定装置１００は、基準外抵抗値があるか否かを判断する（ステップＳ２１１０）。

基準外抵抗値がある場合（ステップＳ２１１０：Ｙｅｓ）、判定装置１００は、冗長置換を行うか否かを判断する（ステップＳ２１１１）。たとえば、基準外抵抗値であるメモリ素子数が、冗長置換可能なメモリ素子数よりも多い場合、冗長置換が行えないと判断され（ステップＳ２１１１：Ｎｏ）、判定装置１００は、メモリチップが不合格であると判定し（ステップＳ２１１２）、一連の処理を終了する。

冗長置換が行えると判断された場合（ステップＳ２１１１：Ｙｅｓ）、判定装置１００は、冗長置換を行い（ステップＳ２１１３）、ステップＳ２１０９へ戻る。基準外抵抗値がない場合（ステップＳ２１１０：Ｎｏ）、判定装置１００は、Ｌ／Ｈにおける最小値と最大値を出力し（ステップＳ２１１４）、ステップＳ２２０１へ移行する。出力形式としては、たとえば、設定処理対象であるＭＲＡＭ以外の判定装置１００に含まれるＣＰＵ１１０１がアクセス可能な記憶装置に出力してもよい。

判定装置１００は、すべてのメモリ素子ｃをＨ／Ｌに書き換え（ステップＳ２２０１）、各メモリ素子ｃの電流量の測定により、各メモリ素子ｃの抵抗値を測定する（ステップＳ２２０２）。

判定装置１００は、基準外抵抗値があるか否かを判断する（ステップＳ２２０３）。基準外抵抗値がある場合（ステップＳ２２０３：Ｙｅｓ）、判定装置１００は、冗長置換を行うか否かを判断する（ステップＳ２２０４）。冗長置換が行えないと判断された場合（ステップＳ２２０４：Ｎｏ）、判定装置１００は、メモリチップが不合格であると判定し（ステップＳ２２０５）、一連の処理を終了する。

冗長置換が行えると判断された場合（ステップＳ２２０４：Ｙｅｓ）、判定装置１００は、冗長置換を行い（ステップＳ２２０６）、ステップＳ２２０２へ戻る。基準外抵抗値がない場合（ステップＳ２２０３：Ｎｏ）、判定装置１００は、Ｈ／Ｌにおける最小値と最大値を出力する（ステップＳ２２０７）。

つぎに、判定装置１００は、すべてのメモリ素子ｃをＨ／Ｈに書き換え（ステップＳ２２０８）、各メモリ素子ｃの電流量の測定により各メモリ素子ｃの抵抗値を測定する（ステップＳ２２０９）。判定装置１００は、基準外抵抗値があるか否かを判断する（ステップＳ２２１０）。

基準外抵抗値がある場合（ステップＳ２２１０：Ｙｅｓ）、判定装置１００は、冗長置換を行うか否かを判断する（ステップＳ２２１１）。たとえば、基準外抵抗値であるメモリ素子数が、冗長置換可能なメモリ素子数よりも多い場合、冗長置換が行えないと判断され（ステップＳ２２１１：Ｎｏ）、判定装置１００は、メモリチップが不合格であると判定し（ステップＳ２２１２）、一連の処理を終了する。

冗長置換が行えると判断された場合（ステップＳ２２１１：Ｙｅｓ）、判定装置１００は、冗長置換を行い（ステップＳ２２１３）、ステップＳ２２０９へ戻る。基準外抵抗値がない場合（ステップＳ２２１０：Ｎｏ）、判定装置１００は、Ｈ／Ｈにおける最小値と最大値を出力する（ステップＳ２２１４）。そして、判定装置１００は、各抵抗状態の最小値および最大値に基づき、書き込み電圧より低い電圧の中で、各読み出し電圧を更新し（ステップＳ２２１５）、一連の処理を終了する。

また、実施例１〜実施例３では、ＭＴＪ素子を２個積層しているメモリ素子を例に挙げているが、これに限らず、積層可能であれば、３個以上積層されていてもよい。たとえば、ＭＴＪ素子がｎ個積層されている場合、メモリ素子は２ⁿ値の情報を記憶でき、参照素子は、２ⁿ−１個設けられる。

以上説明したように、判定装置、および判定方法によれば、選択された参照素子の抵抗値が高いほど読み出し電圧を高くする。これにより、誤判定の可能性が高い高抵抗の場合に、参照素子とメモリ素子の電流差を広げることができ、データの誤判定を防止することができる。また、誤判定の可能性が低い低抵抗の場合に、メモリ素子に記憶されたデータの意図しない書き換わりを抑止することができる。

また、メモリ素子に記憶されたデータを判定する場合に、初めに、判定装置は、複数の参照素子の中から、最も低い参照素子を選択してもよい。書き込み電圧よりも低い読み出し電圧であっても、電圧が高いほどメモリ素子に記憶されたデータが書き換わる可能性がある。さらに、メモリ素子に電流が流れていない状態において、高い書き込み電圧が加わると、データが書き換わる可能性がある。したがって、最も低い読み出し電圧から判定が行われることにより、メモリ素子に記憶されたデータの意図しない書き換わりを抑止することができる。

また、判定装置は、メモリ素子に記憶されたデータが一意に判定できない場合、複数の参照素子の中から、選択された参照素子と異なる参照素子を選択する。これにより、メモリ素子に記憶されたデータを一意に判定することができる。

また、判定装置は、メモリ素子に記憶されたデータが一意に判定できない場合、複数の参照素子の中ですでに選択された参照素子と異なる参照素子から、最も抵抗値が低い参照素子を選択する。突如大きな読み出し電圧が印加されると、メモリ素子に記憶されたデータが書き換わる可能性がある。したがって、読み出し電圧が低い順に判定が行われることにより、メモリ素子に記憶されたデータの意図しない書き換わりを抑止することができる。

また、判定装置は、メモリ素子を所定データに書き換えて、電流量を計測することにより、参照素子に対応する読み出し電圧を決定してもよい。たとえば、ＭＲＡＭを使用中に適宜読み出し電圧を行う場合、ＭＲＡＭの製造時におけるデバイスの形状変化に対応でき、長寿命化を図ることができる。

上述した実施の形態に関し、さらに以下の付記を開示する。

（付記１）積層された磁気抵抗素子を有するメモリ素子に記憶されたデータを判定する判定装置であって、
各々が異なる抵抗値を有する複数の参照素子と、
前記複数の参照素子の中から、いずれかの参照素子を選択する選択部と、
異なる複数の読み出し電圧の中で、前記複数の参照素子の中から選択された参照素子の抵抗値が高いほど高い読み出し電圧を、前記選択部によって選択された参照素子および前記メモリ素子に印加する印加部と、
前記印加部によって前記読み出し電圧が印加された前記選択された参照素子を流れる電流量と、前記印加部によって前記読み出し電圧が印加された前記メモリ素子を流れる電流量と、を比較する比較部と、
前記比較部による比較結果に基づいて、前記メモリ素子に記憶されたデータを判定する判定部と、
を有することを特徴とする判定装置。

（付記２）前記選択部は、
前記複数の参照素子の中から、最も抵抗値が低い参照素子を選択することを特徴とする付記１に記載の判定装置。

（付記３）前記選択部は、
前記判定部によって前記メモリ素子に記憶されたデータが一意に判定できない場合、前記複数の参照素子の中から、前記選択された参照素子と異なる参照素子を選択することを特徴とする付記１または２に記載の判定装置。

（付記４）前記選択部は、
前記複数の参照素子の中で前記選択された参照素子と異なる参照素子から、最も抵抗値が低い参照素子を選択することを特徴とする付記３に記載の判定装置。

（付記５）積層された磁気抵抗素子を有するメモリ素子に記憶されたデータを判定する判定装置が、
各々が異なる抵抗値を有する複数の参照素子の中から、いずれかの参照素子を選択し、
選択した前記参照素子の抵抗値が高いほど、異なる複数の読み出し電圧の中で高い読み出し電圧を、選択した前記参照素子と、前記メモリ素子に印加し、
前記読み出し電圧を印加した選択した前記参照素子を流れる電流量と、前記読み出し電圧を印加した前記メモリ素子を流れる電流量と、を比較し、
比較結果に基づいて、前記メモリ素子に記憶されたデータを判定する、
ことを特徴とする判定方法。

（付記６）前記判定装置が、
前記メモリ素子に所定データを書き込み、
前記メモリ素子に所定読み出し電圧を印加し、
前記所定読み出し電圧が印加された前記メモリ素子を流れる電流量に基づいて前記読み出し電圧を更新する、
ことを特徴とする付記５に記載の判定方法。

１００ 判定装置
１０１ 選択部
１０２ 印加部
１０３ 比較部
１０４ 判定部
ｃ メモリ素子
ｒｅｆ１〜Ｎ 参照素子

Claims (5)

1. 積層された磁気抵抗素子を有するメモリ素子に記憶されたデータを判定する判定装置であって、
   各々が異なる抵抗値を有する複数の参照素子と、
   前記複数の参照素子の中から、いずれかの参照素子を選択する選択部と、
   異なる複数の読み出し電圧の中で、前記複数の参照素子の中から選択された参照素子の抵抗値が高いほど高い読み出し電圧を、前記選択部によって選択された参照素子および前記メモリ素子に印加する印加部と、
   前記印加部によって前記読み出し電圧が印加された前記選択された参照素子を流れる電流量と、前記印加部によって前記読み出し電圧が印加された前記メモリ素子を流れる電流量と、を比較する比較部と、
   前記比較部による比較結果に基づいて、前記メモリ素子に記憶されたデータを判定する判定部と、
   を有することを特徴とする判定装置。
2. 前記選択部は、
   前記複数の参照素子の中から、最も抵抗値が低い参照素子を選択することを特徴とする請求項１に記載の判定装置。
3. 前記選択部は、
   前記判定部によって前記メモリ素子に記憶されたデータが一意に判定できない場合、前記複数の参照素子の中から、前記選択された参照素子と異なる参照素子を選択することを特徴とする請求項１または２に記載の判定装置。
4. 前記選択部は、
   前記複数の参照素子の中で前記選択された参照素子と異なる参照素子から、最も抵抗値が低い参照素子を選択することを特徴とする請求項３に記載の判定装置。
5. 積層された磁気抵抗素子を有するメモリ素子に記憶されたデータを判定する判定装置が、
   各々が異なる抵抗値を有する複数の参照素子の中から、いずれかの参照素子を選択し、
   選択した前記参照素子の抵抗値が高いほど、異なる複数の読み出し電圧の中で高い読み出し電圧を、選択した前記参照素子と、前記メモリ素子に印加し、
   前記読み出し電圧を印加した選択した前記参照素子を流れる電流量と、前記読み出し電圧を印加した前記メモリ素子を流れる電流量と、を比較し、
   比較結果に基づいて、前記メモリ素子に記憶されたデータを判定する、
   ことを特徴とする判定方法。

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