JP2012253129A - 磁気記憶装置及び磁気記憶装置の製造方法 - Google Patents
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Abstract
【課題】 基準素子の抵抗値のばらつきを抑制することが望まれている。
【解決手段】 基板上に磁気抵抗素子及び基準素子が形成されている。磁気抵抗素子は、トンネル絶縁層を自由磁化層と固定磁化層とで挟んだ構造を有し、自由磁化層の磁化方向によって低抵抗状態と高抵抗状態との間で抵抗が変化し、第１の方向に長い平面形状を有する。基準素子は、トンネル絶縁層を自由磁化層と固定磁化層とで挟んだ構造を有し、磁気抵抗素子の低抵抗状態の抵抗と高抵抗状態の抵抗との間の抵抗を有し、第１の方向と直交する第２の方向に長い平面形状を有する。
【選択図】 図２
【解決手段】 基板上に磁気抵抗素子及び基準素子が形成されている。磁気抵抗素子は、トンネル絶縁層を自由磁化層と固定磁化層とで挟んだ構造を有し、自由磁化層の磁化方向によって低抵抗状態と高抵抗状態との間で抵抗が変化し、第１の方向に長い平面形状を有する。基準素子は、トンネル絶縁層を自由磁化層と固定磁化層とで挟んだ構造を有し、磁気抵抗素子の低抵抗状態の抵抗と高抵抗状態の抵抗との間の抵抗を有し、第１の方向と直交する第２の方向に長い平面形状を有する。
【選択図】 図２
Description
本発明は、自由磁化層と固定磁化層とで絶縁膜を挟んだトンネル磁気抵抗（ＴＭＲ）素子を含む磁気記憶装置（ＭＲＡＭ）及びその製造方法に関する。
ＭＲＡＭに用いられるＴＭＲ素子は、磁化方向が固定された固定磁化層、磁化方向が可変の自由磁化層、及び両者の間に配置されたトンネル絶縁膜を含む。ＴＭＲ素子の抵抗は、自由磁化層の磁化方向と固定磁化層の磁化方向とが平行のとき低くなり、反平行のとき高くなる。平行状態と反平行状態とを、０と１とに対応させる。ＭＲＡＭは、書込み方法の観点から、書込み配線型とスピン注入型とに分類される。書き込み配線型においては、書き込み用ワード線に流れる電流によって発生する磁場により、自由磁化層の磁化方向が制御される。スピン注入型においては、ＴＭＲ素子に電流を流したときに発生するスピントランスファー効果により自由磁化層の磁化方向が制御される。
ＴＭＲ素子が平行状態か反平行状態かを判定するために、基準素子が用いられる。基準素子は、平行状態のＴＭＲ素子の抵抗値と、反平行状態のＴＭＲ素子の抵抗値との中間の抵抗値を有する。読み出すべきメモリセルのＴＭＲ素子の抵抗値と、基準素子の抵抗値との大小関係を判定することにより、ＴＭＲ素子が平行状態であるか反平行状態であるかを検知することができる。
メモリセルに用いられているＴＭＲ素子の平行状態のときの抵抗値をもつＴＭＲ素子と、反平行状態のときの抵抗値を持つＴＭＲ素子とを直列に接続した回路を、さらに並列に接続して基準素子として用いる方法が知られている。また、ＴＭＲ素子の平行状態のときの抵抗値をもつＴＭＲ素子と、反平行状態のときの抵抗値を持つＴＭＲ素子とを並列に接続して基準素子として用いる方法が知られている。
M. Durlam et al., "A low power 1 Mbit MRAM based on 1T1MTJ bit cell integrated with Copper Interconnects", 2002 Symposium on VLSI circuit Digest of Technical Papers
ＴＭＲ素子の平行状態のときの抵抗値、及び反平行状態のときの抵抗値は、ある範囲内でばらつく。
図６Ａに、１０２４個のＴＭＲ素子の抵抗値の分布の一例を示す。平行状態のときの抵抗値は、９４０Ω〜１１２０Ωの範囲内でばらついており、反平行状態のときの抵抗値は、１４２０Ω〜１８６０Ωの範囲内でばらついている。特に、反平行状態のときの抵抗値のばらつきが大きい。これは、自由磁化層の磁化方向と固定磁化層の磁化方向とが反平行の状態の方が、平行の状態に比べて、自由磁化層の磁化方向が揃う度合いが低いためである。
平行状態のＴＭＲ素子と反平行状態のＴＭＲ素子との直列回路を、並列に接続した基準素子の抵抗値も、各ＴＭＲ素子の抵抗値のばらつきを反映してばらつく。
図６Ｂに、１００個の基準素子の抵抗値の分布の一例を示す。１２８０Ω〜１４００Ωの範囲内でばらついていることがわかる。反平行状態のＴＭＲ素子の抵抗値の分布の下限値である１４２０Ωと、基準素子の抵抗値の分布の上限値である１４００Ωとの差は、２０Ωまで小さくなってしまう。このため、特にメモリセルが反平行状態であることを検知するときの動作マージンが狭くなり、誤判定につながる危険性が高い。
以下に説明する実施例では、基準素子の抵抗値のばらつきを抑制することが可能である。
本発明の一観点によると、
基板上に形成され、トンネル絶縁層を自由磁化層と固定磁化層とで挟んだ構造を有し、自由磁化層の磁化方向によって低抵抗状態と高抵抗状態との間で抵抗が変化し、第１の方向に長い平面形状を有する磁気抵抗素子と、
前記基板上に形成され、トンネル絶縁層を自由磁化層と固定磁化層とで挟んだ構造を有し、前記磁気抵抗素子の低抵抗状態の抵抗と高抵抗状態の抵抗との間の抵抗を有し、前記第１の方向と直交する第２の方向に長い平面形状を有する基準素子と
を有する磁気記憶装置が提供される。
基板上に形成され、トンネル絶縁層を自由磁化層と固定磁化層とで挟んだ構造を有し、自由磁化層の磁化方向によって低抵抗状態と高抵抗状態との間で抵抗が変化し、第１の方向に長い平面形状を有する磁気抵抗素子と、
前記基板上に形成され、トンネル絶縁層を自由磁化層と固定磁化層とで挟んだ構造を有し、前記磁気抵抗素子の低抵抗状態の抵抗と高抵抗状態の抵抗との間の抵抗を有し、前記第１の方向と直交する第２の方向に長い平面形状を有する基準素子と
を有する磁気記憶装置が提供される。
本発明の他の観点によると、
トンネル絶縁層を自由磁化層と固定磁化層とで挟んだ構造を有し、第１の方向に長い平面形状を有する磁気抵抗素子、及びトンネル絶縁層を自由磁化層と固定磁化層とで挟んだ構造を有し、前記第１の方向とは直交する第２の方向に長い平面形状を有する基準素子とを、基板上に形成する工程と、
前記第１の方向の外部磁場中で熱処理を行うことにより、前記磁気抵抗素子の前記固定磁化層と前記自由磁化層、及び前記基準素子の前記固定磁化層と前記自由磁化層を、前記第１の方向に磁化する工程と、
前記基準素子に電流を流すことにより、前記基準素子の前記自由磁化層の磁化方向を前記第２の方向と平行にする工程と
を有する磁気記憶装置の製造方法が提供される。
トンネル絶縁層を自由磁化層と固定磁化層とで挟んだ構造を有し、第１の方向に長い平面形状を有する磁気抵抗素子、及びトンネル絶縁層を自由磁化層と固定磁化層とで挟んだ構造を有し、前記第１の方向とは直交する第２の方向に長い平面形状を有する基準素子とを、基板上に形成する工程と、
前記第１の方向の外部磁場中で熱処理を行うことにより、前記磁気抵抗素子の前記固定磁化層と前記自由磁化層、及び前記基準素子の前記固定磁化層と前記自由磁化層を、前記第１の方向に磁化する工程と、
前記基準素子に電流を流すことにより、前記基準素子の前記自由磁化層の磁化方向を前記第２の方向と平行にする工程と
を有する磁気記憶装置の製造方法が提供される。
基準素子を、第２の方向に長い平面形状とすることにより、形状異方性を発現させ、基準素子の自由磁化層の磁化方向を第２の方向に平行にすることができる。これにより、基準素子の抵抗を、磁気抵抗素子の低抵抗状態のときの抵抗値と、高抵抗状態の抵抗値との間の抵抗値とすることができる。これにより、基準素子の抵抗値のばらつきを抑制することができる。
図１に、実施例による磁気記憶装置の等価回路図を示す。メモリセル領域１０内に、複数のワード線ＷＬ、ビット線ＢＬ、ソース線ＳＬが配置されている。ワード線ＷＬとビット線ＢＬとは、相互に交差する。ワード線ＷＬとビット線ＢＬとの交差箇所に対応して、メモリセル１１が配置されている。
メモリセル１１は、メモリセルトランジスタ１２とＴＭＲ素子１３とを含む。メモリセルトランジスタ１２のゲート電極が、対応するワード線ＷＬに接続されている。メモリセルトランジスタ１２のドレインが、ＴＭＲ素子１３を介して、対応するビット線ＢＬに接続され、ソースがソース線ＳＬに接続されている。
基準セル領域２０内に、基準セル２１が配置されている。基準セル２１は、基準セルトランジスタ２２と基準素子２３とを含む。基準素子２３は、メモリセル１１のＴＭＲ素子１３と同一の積層構造を有する。基準セルトランジスタ２２のゲート電極が、基準セルワード線ＷＬｒに接続されている。基準セルトランジスタ２２のドレインが、基準素子２３を介して基準セルビット線ＢＬｒに接続され、ドレインが基準セルソース線ＳＬｒに接続されている。
メモリセル制御回路１５が、読出しまたは書込みを行うべきメモリセル１１を選択し、選択されたメモリセル１１に読出し及び書込み電流を供給する。基準セル制御回路２５が、基準セル２１に読出し電流を供給する。読出し時には、選択されたメモリセル１１と基準セル２１とに読出電流を流す。メモリセル１１のＴＭＲ素子１３の抵抗値、及び基準素子２３の抵抗値に依存する物理量を、比較回路３０が比較し、比較結果を電気信号として出力する。例えば、ＴＭＲ素子１３の抵抗値、及び基準素子２３の抵抗値に応じて、評価点に電圧が発生する。評価点の電圧が比較回路３０に印加される。比較回路３０は、メモリセル１１及び基準セル２１内の評価点の電圧を比較し、比較結果を電気信号として出力する。
図２Ａに、メモリセル領域１０及び基準セル領域２０の概略平面図を示す。ワード線ＷＬとビット線ＢＬとの交差箇所に対応して、ＴＭＲ素子１３が配置されている。基準セルワード線ＷＬｒと基準セルビット線ＢＬｒとの交差箇所に、基準素子２３が配置されている。
ＴＭＲ素子１３の平面形状は、例えばワード線ＷＬの延在する方向（図２Ａにおいて横方向）に長い長方形であり、基準素子２３の平面形状は、ＴＭＲ素子１３の長手方向と直交する方向（図２Ａにおいて縦方向）に長い長方形である。
図２Ｂに、ＴＭＲ素子１３の固定磁化層９２Ｓと自由磁化層９４Ｓとの磁化方向を示し、図２Ｃに、基準素子２３の固定磁化層９２ｒと自由磁化層９４ｒとの磁化方向を示す。ＴＭＲ素子１３の固定磁化層９２ｓ及び基準素子２３の固定磁化層９２ｒは、共にＴＭＲ素子１３の長手方向に磁化されている。ＴＭＲ素子１３の自由磁化層９４ｓの磁化方向は、固定磁化層９２ｓの磁化方向に対して平行、または反平行になる。
基準素子２３の自由磁化層９４ｒの磁化方向は、その形状異方性により、基準素子２３の長手方向に平行になる。すなわち、基準素子２３においては、固定磁化層９２ｒの磁化方向と、自由磁化層９４ｒの磁化方向とが、相互に直交する。なお、基準素子２３は、自由磁化層９４ｒが単一磁区になる程度の大きさである。形状異方性によって磁化方向を長手方向に拘束する十分な効果を発現させるために、基準素子２３の長手方向の寸法を幅方向の寸法の２倍以上にすることが好ましい。
なお、ＴＭＲ素子１３においても、形状異方性による効果を発現させるために、長手方向の寸法を、幅方向の寸法の２倍以上にすることが好ましい。また、縦横比を大きくし過ぎると、ＴＭＲ素子１３の面積が大きくなり、書込み電流増大に繋がる。従って、ＴＭＲ素子１３及び基準素子２３の長手方向の寸法は、幅方向の寸法の４倍以下とすることが好ましい。
ＴＭＲ素子１３の面積と、基準素子２３の面積とが等しい場合、基準素子２３の抵抗値は、ＴＭＲ素子１３の平行状態のときの抵抗値と反平行状態のときの抵抗値との中間の値になる。このため、ＴＭＲ素子１３と基準素子２３とに同一の大きさの電流を流したときに発生する電圧を比較することにより、ＴＭＲ素子１３が平行状態か反平行状態かを判定することができる。
また、ＴＭＲ素子１３が反平行状態のときの抵抗値のばらつきが、平行状態のときの抵抗値のばらつきよりも大きい。基準素子２３は、ばらつきが大きい反平行状態の抵抗値を利用しないため、基準素子２３の抵抗値のばらつきを抑制することができる。
図６Ａに示したように、基準素子２３の抵抗値ＲｒｅｆとＴＭＲ素子１３の平行状態のときの最大の抵抗値との差（低抵抗側マージン）をＭＬとし、抵抗値ＲｒｅｆとＴＭＲ素子１３の反平行状態のときの最小の抵抗値との差（高抵抗側マージン）をＭＨとする。低抵抗側マージンＭＬと高抵抗側マージンＭＨとが等しくなるように、基準素子２３の抵抗値Ｒｒｅｆを設定することが好ましい。基準素子２３の抵抗値の調整は、その平面形状の面積を調整することにより行うことができる。
図３に、実施例による磁気記憶装置のメモリセル部分の平面図を示す。活性領域ＡＲと交差するようにワード線ＷＬが配置されている。２本のワード線ＷＬが１つの活性領域ＡＲと交差している。ワード線ＷＬと活性領域ＡＲとの交差箇所に、メモリセルトランジスタ１２が形成される。ワード線ＷＬがメモリセルトランジスタ１２のゲート電極を兼ねる。活性領域ＡＲのうち、２本のワード線ＷＬの間の領域がメモリセルトランジスタ１２のソースとなり、２本のワード線ＷＬよりも外側の領域が、ドレインとなる。
メモリセルトランジスタ１２のドレインの上方に、ＴＭＲ素子１３が配置される。ＴＭＲ素子１３の下部電極が、コンタクトプラグを介して、メモリセルトランジスタ１２のドレインに接続される。ＴＭＲ素子１３の側方をソース線ＳＬが通過する。ソース線ＳＬは、ワード線ＷＬと直交する方向に延在する。ソース線ＳＬは、その幅方向に突出した突出部ＳＬａを有する。突出部ＳＬａは、メモリセルトランジスタ１２のソースと重なり、コンタクトプラグを介してソースに接続される。
ＴＭＲ素子１３と重なる位置にビット線ＢＬが配置されてる。ビット線ＢＬは、ソース線ＳＬと平行な方向に延在する。ビット線ＢＬは、コンタクトプラグを介して、ＴＭＲ素子１３の上部電極に接続される。
図４Ａ〜図４Ｉを参照して、実施例による磁気記憶装置の製造方法について説明する。図４Ａは、図３の一点鎖線４Ａ−４Ａにおける断面に相当する。図４Ａに示すように、シリコン等の半導体基板７０の表層部に、素子分離絶縁膜７１を形成する。素子分離絶縁膜７１の形成には、例えばシャロートレンチアイソレーション（ＳＴＩ）法を適用することができる。素子分離絶縁膜７１で画定された活性領域ＡＲに、メモリセルトランジスタ１２を形成する。例えば、１つの活性領域ＡＲに２つのメモリセルトランジスタ１２が配置される。この２つのメモリセルトランジスタ１２のソースは、１つの不純物拡散領域で形成される。メモリセルトランジスタ１２のゲート電極は、図４Ａの紙面に垂直な方向に延在し、ワード線ＷＬを構成する。基準セルトランジスタ２２（図１）も、メモリセルトランジスタ１２の形成と同時に形成される。
さらに、図１に示したメモリセル制御回路１５、基準セル制御回路２５、及び比較回路３０のトランジスタも、半導体基板７０の上に形成する。
図４Ｂに示すように、半導体基板７０の上に、例えば酸化シリコンからなる層間絶縁膜７５を堆積させる。層間絶縁膜７５の堆積には、化学気相成長（ＣＶＤ）が適用される。層間絶縁膜７５を堆積させた後、化学機械研磨（ＣＭＰ）により、その表面を平坦化する。
層間絶縁膜７５にビアホールを形成し、このビアホール内にコンタクトプラグ７６を形成する。コンタクトプラグ７６は、ビアホールの側面及び底面を覆うＴｉＮからなるバリアメタル膜と、ビアホール内を埋め尽くすタングステン膜とを含む。層間絶縁膜７５の上に、ソース線ＳＬ及び孤立配線７７を形成する。ソース線ＳＬ及び孤立配線７７には、例えばアルミニウム（Ａｌ）またはＡｌＣｕ合金が用いられる。基準セルソース線ＳＬｒ（図１）も、ソース線ＳＬと同時に形成される。
ソース線ＳＬは、コンタクトプラグ７６を介してメモリセルトランジスタ１２のソースに接続される。孤立配線７７は、他のコンタクトプラグ７６を介してメモリセルトランジスタ１２のドレインに接続される。
図４Ｃに示すように、層間絶縁膜７５、ソース線ＳＬ、及び孤立配線７７の上に、２層目の層間絶縁膜８０を形成する。層間絶縁膜８０には、例えば酸化シリコンが用いられ、層間絶縁膜８０の成膜には、例えばＣＶＤが適用される。層間絶縁膜８０に、孤立配線７７の上面の一部を露出させるビアホールを形成し、このビアホール内にコンタクトプラグ８２を形成する。コンタクトプラグ８２は、ビアホールの側面及び底面を覆うＴｉＮからなるバリアメタル膜と、ビアホール内を埋め尽くすタングステン膜とを含む。
図４Ｄに示すように、層間絶縁膜８０の上に、トンネル磁気抵抗（ＴＭＲ）積層膜８５を形成する。
図４Ｅに、ＴＭＲ積層膜８５の断面図を示す。ＴＭＲ積層膜８５は、例えば基板側から順番に積層された下部電極層９０、反強磁性層９１、固定磁化層９２、トンネル絶縁層９３、自由磁化層９５、第１上部電極層９５、及び第２上部電極層９６を含む。下部電極層９０、反強磁性層９１、固定磁化層９２、トンネル絶縁層９３、自由磁化層９５、第１上部電極層９５、及び第２上部電極層９６には、例えば、それぞれ厚さ１５ｎｍのＴａ膜、厚さ１５ｎｍのＰｔＭｎ膜、厚さ３ｎｍのＣｏＦｅＢ膜、厚さ１ｎｍのＭｇＯ膜、厚さ２ｎｍのＣｏＦｅＢ膜、厚さ１０ｎｍのＲｕ膜、及び厚さ４０ｎｍのＴａ膜が用いられる。これらの膜の形成には、例えばスパッタリングが適用される。
図４Ｆに示すように、ＴＭＲ積層膜８５を成膜した後、磁場Ｈ中で熱処理を行い、ＴＭＲ積層膜８５内の磁性膜の磁化方向を揃える。磁場の強さは、例えば１Ｔ、熱処理温度は３００〜３５０℃、熱処理時間は２時間とする。図４Ｆの下側に、ＴＭＲ素子１３、基準素子２３と、磁場Ｈとの関係を示す。磁場Ｈ中での熱処理時には、ＴＭＲ積層膜８５はパターニングされていないが、この熱処理後にパターニングされて、ＴＭＲ素子１３及び基準素子２３が形成される。磁場Ｈの方向は、ＴＭＲ素子１３の長手方向と平行である。
これにより、反強磁性層９１、固定磁化層９２、及び自由磁化層９５の磁化方向が、磁場Ｈの方向と平行になる。固定磁化層９２は、反強磁性層９１と交換結合することにより、その磁化方向が固定される。
図４Ｇに示すように、ＴＭＲ積層膜８５（図４Ｄ）をパターニングすることにより、コンタクトプラグ８２の直上にＴＭＲ素子１３を形成する。基準素子２３（図１）も、ＴＭＲ素子１３と同時に形成される。すなわち、ＴＭＲ素子１３と基準素子２３とは、同一の積層構造を有する。ただし、両者の平面形状の長手方向の向きが異なる。ＴＭＲ素子１３の下部電極は、コンタクトプラグ８２、孤立配線７７、及びコンタクトプラグ７６を介してメモリセルトランジスタ１２のドレインに接続される。
図４Ｈに示すように、層間絶縁膜８０の上面、及びＴＭＲ素子１３の表面を、保護膜８６で覆う。保護膜８６は、例えば窒化シリコンで形成され、成膜方法として、例えばＣＶＤ、スパッタリング等が適用される。保護膜８６の上に、３層目の層間絶縁膜８７を形成する。層間絶縁膜８７は、例えば酸化シリコンで形成され、成膜方法として、例えばＣＶＤが適用される。
層間絶縁膜８７及び保護膜８６の２層に、ビアホールを形成する。ビアホールの底面には、ＴＭＲ素子１３の上面が露出する。このビアホール内に、コンタクトプラグ８８を形成する。コンタクトプラグ８８は、ビアホールの側面及び底面を覆うＴｉＮからなるバリアメタル膜と、ビアホール内を埋め尽くすタングステン膜とを含む。
図４Ｉに示すように、層間絶縁膜８７の上に、ビット線ＢＬを形成する。ビット線ＢＬには、例えばＡｌ、ＡｌＣｕ合金等が用いられる。基準セルビット線ＢＬｒ（図１）も、ビット線ＢＬと同時に形成される。ビット線ＢＬは、コンタクトプラグ８８を介してＴＭＲ素子１３の上部電極に接続される。層間絶縁膜８７及びビット線ＢＬの上に、４層目の層間絶縁膜８９を形成する。
基準素子２３（図１、図２Ａ、図２Ｃ）に、書き込み電流を流す。この電流により、基準素子２３の自由磁化層９４ｒ（図２Ｃ）の磁化方向が、その形状異方性に基づいて、長手方向に揃う。固定磁化層９２ｒの磁化方向は、反強磁性層９１（図４Ｅ）との交換結合のため、ＴＭＲ素子１３の固定磁化層９２ｓの磁化方向と同一のままである。
上記実施例では、複数の、ある一群のメモリセル１１に対して１個の基準セル２１を配置した。複数個の基準セル候補を形成しておき、基準セル候補から特性の優れたものを１つ基準セル２１として採用してもよい。基準セル２１に含まれる基準素子２３は１個のみであるため、製造段階で複数個の基準セル候補を作製しておいても、基準セルに複数個の基準素子が含まれる構造に比べて、広い領域を占有することはない。複数個の基準セル候補を作製しておくことにより、製造歩留まりの向上を図ることができる。
上記実施例では、図４Ｅに示したように、反強磁性層９１及び固定磁化層９２をトンネル絶縁膜９３の下に配置し、自由磁化層９５をトンネル絶縁膜９３の上に配置したが、上下関係を逆転させてもよい。すなわち、基板側から、自由磁化層９４、トンネル絶縁膜９３、固定磁化層９２、及び反強磁性層９１を、この順番に積層してもよい。
また、上記実施例では、スンピン注入型のＭＲＡＭを示したが、上記実施例は、書き込み配線型もＭＲＡＭに適用することも可能である。
図５に、実施例の変形例による磁気記憶装置の基準セルの等価回路図を示す。図１に示した実施例においては、ある一群のメモリセル１１に対して、１つの基準セル２１を固定的に準備した。図５に示した変形例では、一群のメモリセル１１に対して、複数、例えば４個の基準セル２１が準備される。
基準セル領域２０に、２本の基準セルワード線ＷＬｒと２本の基準セルビット線ＢＬｒとが準備される。基準セルワード線ＷＬｒと基準セルビット線ＢＬｒとの交差箇所に対応して、基準セル２１が配置される。基準セル２１の各々の構成は、図１に示した基準セル２１の構成と同一である。基準セル制御回路２５の制御により、行デコーダ４１が、２本の基準セルワード線ＷＬｒの一方を選択し、列デコーダ４２が、２本の基準セルビット線ＢＬｒの一方を選択する。選択された基準セルワード線ＷＬｒと基準セルビット線ＢＬｒとの交差箇所に対応する基準セル２１に読出電流が流れ、メモリセル読出し時の基準として用いられる。
基準セル制御回路２５は、メモリセル１１の読出し時に、４つの基準セル２１のうち１つを選択する。基準セル２１へのアクセス頻度が平準化されるように、基準セル２１は、予め決められた順序で選択される。これにより、基準セル２１へのアクセス頻度を低減させ、基準素子２３の劣化を抑制することができる。
以上実施例に沿って本発明を説明したが、本発明はこれらに制限されるものではない。例えば、種々の変更、改良、組み合わせ等が可能なことは当業者に自明であろう。
１０ メモリセル領域
１１ メモリセル
１２ メモリセルトランジスタ
１３ ＴＭＲ素子
１５ メモリセル制御回路
２０ 基準セル領域
２１ 基準セル
２２ 基準セルトランジスタ
２３ 基準素子
２５ 基準セル制御回路
３０ 比較回路
７０ 半導体基板
７１ 素子分離絶縁膜
７５ 層間絶縁膜
７６ コンタクトプラグ
７７ 孤立配線
８０ 層間絶縁膜
８２ コンタクトプラグ
８５ トンネル磁気抵抗（ＴＭＲ）積層膜
８６ 保護膜
８７ 層間絶縁膜
８８ コンタクトプラグ
８９ 層間絶縁膜
９０ 下部電極層
９１ 反強磁性層
９２ 固定磁化層
９２ｓ ＴＭＲ素子の固定磁化層
９２ｒ 基準素子の固定磁化層
９３ トンネル絶縁膜
９４ 自由磁化層
９４ｓ ＴＭＲ素子の自由磁化層
９４ｒ 基準素子の自由磁化層
９５ 第１上部電極層
９６ 第２上部電極層
ＷＬ ワード線
ＷＬｒ 基準セルワード線
ＢＬ ビット線
ＢＬｒ 基準セルワード線
ＳＬ ソース線
ＳＬａ 突出部
ＳＬｒ 基準セルソース線
ＡＲ 活性領域
Ｈ 磁場
１１ メモリセル
１２ メモリセルトランジスタ
１３ ＴＭＲ素子
１５ メモリセル制御回路
２０ 基準セル領域
２１ 基準セル
２２ 基準セルトランジスタ
２３ 基準素子
２５ 基準セル制御回路
３０ 比較回路
７０ 半導体基板
７１ 素子分離絶縁膜
７５ 層間絶縁膜
７６ コンタクトプラグ
７７ 孤立配線
８０ 層間絶縁膜
８２ コンタクトプラグ
８５ トンネル磁気抵抗（ＴＭＲ）積層膜
８６ 保護膜
８７ 層間絶縁膜
８８ コンタクトプラグ
８９ 層間絶縁膜
９０ 下部電極層
９１ 反強磁性層
９２ 固定磁化層
９２ｓ ＴＭＲ素子の固定磁化層
９２ｒ 基準素子の固定磁化層
９３ トンネル絶縁膜
９４ 自由磁化層
９４ｓ ＴＭＲ素子の自由磁化層
９４ｒ 基準素子の自由磁化層
９５ 第１上部電極層
９６ 第２上部電極層
ＷＬ ワード線
ＷＬｒ 基準セルワード線
ＢＬ ビット線
ＢＬｒ 基準セルワード線
ＳＬ ソース線
ＳＬａ 突出部
ＳＬｒ 基準セルソース線
ＡＲ 活性領域
Ｈ 磁場
Claims (6)
- 基板上に形成され、トンネル絶縁層を自由磁化層と固定磁化層とで挟んだ構造を有し、自由磁化層の磁化方向によって低抵抗状態と高抵抗状態との間で抵抗が変化し、第１の方向に長い平面形状を有する磁気抵抗素子と、
前記基板上に形成され、トンネル絶縁層を自由磁化層と固定磁化層とで挟んだ構造を有し、前記磁気抵抗素子の低抵抗状態の抵抗と高抵抗状態の抵抗との間の抵抗を有し、前記第１の方向と直交する第２の方向に長い平面形状を有する基準素子と
を有する磁気記憶装置。 - 前記磁気抵抗素子の前記第１の方向に関する寸法が、前記第２の方向に関する寸法の２倍以上であり、前記基準素子の前記第２の方向に関する寸法が、前記第１の方向に関する寸法の２倍以上である請求項１に記載の磁気記憶装置。
- 前記磁気抵抗素子の前記固定磁化層と、前記基準素子の前記固定磁化層とは、前記第１の方向に磁化されている請求項１または２に記載の磁気記憶装置。
- 前記磁気抵抗素子及び前記基準素子に読出電流を供給し、前記磁気抵抗素子及び前記基準素子の抵抗値に依存する物理量を比較する制御回路を、さらに有する請求項１乃至３のいずれか１項に記載の磁気記憶装置。
- 前記基板の上に複数のメモリセルが形成され、前記複数のメモリセルに対応して複数の基準セルが形成され、
前記メモリセルの各々が、前記磁気抵抗素子を含み、前記基準セルの各々が前記基準素子を含み、
前記制御回路は、読出し時に、前記複数のメモリセルから１つのメモリセルを選択し、選択されたメモリセルにアクセスするときに、前記複数の基準セルから１つの基準セルを、予め決められた順序に従って選択し、選択された基準セルにアクセスする請求項４に記載の磁気記憶装置。 - トンネル絶縁層を自由磁化層と固定磁化層とで挟んだ構造を有し、第１の方向に長い平面形状を有する磁気抵抗素子、及びトンネル絶縁層を自由磁化層と固定磁化層とで挟んだ構造を有し、前記第１の方向とは直交する第２の方向に長い平面形状を有する基準素子とを、基板上に形成する工程と、
前記第１の方向の外部磁場中で熱処理を行うことにより、前記磁気抵抗素子の前記固定磁化層と前記自由磁化層、及び前記基準素子の前記固定磁化層と前記自由磁化層を、前記第１の方向に磁化する工程と、
前記基準素子に電流を流すことにより、前記基準素子の前記自由磁化層の磁化方向を前記第２の方向と平行にする工程と
を有する磁気記憶装置の製造方法。
Priority Applications (1)
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| JP2011123324A JP2012253129A (ja) | 2011-06-01 | 2011-06-01 | 磁気記憶装置及び磁気記憶装置の製造方法 |
Applications Claiming Priority (1)
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| JP2012253129A true JP2012253129A (ja) | 2012-12-20 |
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| JP2011123324A Pending JP2012253129A (ja) | 2011-06-01 | 2011-06-01 | 磁気記憶装置及び磁気記憶装置の製造方法 |
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Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
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| US10593375B2 (en) | 2017-09-15 | 2020-03-17 | Toshiba Memory Corporation | Semiconductor memory device with correcting resistances in series with memory array signal lines |
| US10916438B2 (en) | 2019-05-09 | 2021-02-09 | Allegro Microsystems, Llc | Method of multiple gate oxide forming with hard mask |
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- 2011-06-01 JP JP2011123324A patent/JP2012253129A/ja active Pending
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