JP5316114B2

JP5316114B2 - 半導体記憶装置及びその製造方法

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Publication number: JP5316114B2
Application number: JP2009058493A
Authority: JP
Inventors: 英之能代
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 2009-03-11
Filing date: 2009-03-11
Publication date: 2013-10-16
Anticipated expiration: 2029-03-11
Also published as: JP2010211884A

Description

本発明は、半導体記憶装置及びその製造方法に関する。

半導体記憶装置（メモリ）として、ＭＲＡＭ（Magnetic Random Access Memory）等の研究が行われている。ＭＲＡＭでは、電気抵抗に高抵抗状態及び低抵抗状態の２つの状態が生じるように抵抗変化素子が構成され、２値（“０”及び“１”）の記憶が可能となっている。ＭＲＡＭでは、例えばＴＭＲ（Tunnel Magneto-Resistance）素子等の磁気抵抗変化素子が各メモリセルに設けられている。ＴＭＲ素子には、磁化の向きが固定された強磁性層（固定層）、磁化の向きが可変な強磁性層（自由層）、及びこれらの間に設けられた絶縁層（障壁層）が設けられている。このようなＴＭＲ素子は、自由層の磁化の向きが固定層の磁化の向きと一致しているとき（平行）に低抵抗状態なり、自由層の磁化の向きが固定層の磁化の向き逆向きのとき（反平行）に高抵抗状態となる。自由層の磁化の向きを変化させる方法としては、各メモリセルに設けられた特定の配線（書き込み用ワード線とよばれることがある）に電流を流すことにより、これに伴って生じる磁場を自由層に印加する方法がある。この方法を採用する構造は書き込み配線型とよばれることがある。また、ＴＭＲ素子に直接電流を流し、これに伴って発生するスピントルク効果を利用する方法がある。この方法を採用する構造はスピン注入型とよばれることがある。なお、自由層の磁化の向きを変化させるために必要な電流は、素子の大きさに比例する。スピン注入型には、電流に伴う磁場を印加する方法を採用した構造とは異なり、磁化の向きを制御するための配線（書き込み用ワード線）が不要である。このため、高密度化に好適である。また、上述のように、自由層の磁化の向きを変化させるために必要な電流が素子の大きさに比例するため、微細化するほど情報の書き換えに必要な電流を小さくすることができる。従って、近年では、スピン注入型のＭＲＡＭが注目を浴びている。

また、ＭＲＡＭには、磁気抵抗変化素子が低抵抗状態、高抵抗状態のいずれであるかの判定に用いられる参照セルアレイが設けられている。参照セルアレイは、図１に示すように、４個の磁気抵抗変化素子から構成されている。これらの磁気抵抗変化素子は、各メモリセルを構成する磁気抵抗変化素子と並行して同じ条件で形成されている。そして、４個の磁気抵抗変化素子のうち、２個の磁気抵抗変化素子が低抵抗状態に設定され、残りの２個の磁気抵抗変化素子が高抵抗状態に設定されている。また、１個の低抵抗状態の磁気抵抗変化素子と１個の高抵抗状態の磁気抵抗変化素子とが直列に接続され、これらの２つの組み合わせが並列に接続されている。従って、低抵抗状態の抵抗値をＲ_L、高抵抗状態の抵抗値をＲ_Hとすると、参照セルアレイの抵抗値は「（Ｒ_L＋Ｒ_H）／２」となる。つまり、参照セルアレイの抵抗値は、抵抗値Ｒ_L及び抵抗値Ｒ_Hの平均値となっている。

このため、参照セルアレイを流れる電流と、メモリセルを流れる電流とを比較すれば、当該メモリセルを構成する磁気抵抗変化素子が低抵抗状態なのか高抵抗状態なのかを判定することができる。つまり、磁気抵抗変化素子が低抵抗状態であれば、当該メモリセルを参照セルアレイよりも大きな電流が流れ、磁気抵抗変化素子が高抵抗状態であれば、当該メモリセルを参照セルアレイよりも小さな電流が流れるため、抵抗状態を把握することができる。そして、これらの抵抗状態に２値（“０”及び“１”）を対応させておけば、２値の読み出しが可能である。

しかしながら、２値の読み出しを適切に行うことができない場合がある。

特許第３５３１６２８号公報特許第４１７０１０８号公報

2002 Symposium on VLSI Circuits Digest of Technical Papers, P158-161

本発明の目的は、磁気抵抗変化素子を備えたメモリセルに記憶された情報を適切に読み出すことができる半導体記憶装置及びその製造方法を提供することにある。

半導体記憶装置の一態様には、記憶用磁気抵抗変化素子を備えた複数のメモリセルを含むメモリセルアレイと、参照用磁気抵抗変化素子を備えた複数の参照セルを含み、参照電流を出力する参照セルアレイと、前記参照電流から求められる参照抵抗値と前記記憶用磁気抵抗変化素子の抵抗値とを比較して当該メモリセルに記憶されている情報を判定する判定手段と、が設けられている。更に、前記参照セルアレイが前記参照電流を出力する際に、前記複数の参照用磁気抵抗変化素子から選択される高抵抗状態の参照用磁気抵抗変化素子及び低抵抗状態の参照用磁気抵抗変化素子を特定する情報並びにこれらの接続関係を示す制御情報を記憶する記憶手段と、前記制御情報に基づいて前記参照セルアレイの動作を制御する制御手段と、が設けられている。前記制御情報は、前記複数のメモリセルの低抵抗状態での抵抗値の最大値及び高抵抗状態での抵抗値の最小値の平均値に関連付けられている。

半導体記憶装置の製造方法の一態様では、記憶用磁気抵抗変化素子を備えた複数のメモリセルを含むメモリセルアレイを形成し、参照用磁気抵抗変化素子を備えた複数の参照セルを含み、参照電流を出力する参照セルアレイを形成する。また、前記参照電流から求められる参照抵抗値と前記記憶用磁気抵抗変化素子の抵抗値とを比較して当該メモリセルに記憶されている情報を判定する判定手段を形成する。更に、前記参照セルアレイが前記参照電流を出力する際に、前記複数の参照用磁気抵抗変化素子から選択される高抵抗状態の参照用磁気抵抗変化素子及び低抵抗状態の参照用磁気抵抗変化素子を特定する情報並びにこれらの接続関係を示す制御情報を作成し、前記制御情報を記憶する記憶手段を形成する。また、前記制御情報に基づいて前記参照セルアレイの動作を制御する制御手段を形成する。前記制御情報として、前記複数のメモリセルの低抵抗状態での抵抗値の最大値及び高抵抗状態での抵抗値の最小値の平均値に関連付けられたものを作成する。

上記の半導体記憶装置等によれば、適切な制御情報に基づいて参照抵抗値が得られるため、メモリセルに記憶された情報を適切に読み出すことができる。

参照アレイの構成を示す回路図である。抵抗値の分布と参照抵抗値との関係を示す図である。抵抗値の分布と参照抵抗値のばらつきとの関係を示す図である。実施形態に係る半導体記憶装置の構成を示すブロック図である。実施形態に係る半導体記憶装置のメモリセルアレイ５１の一部を示す図である。実施形態に係る半導体記憶装置の参照セルアレイ５３の一部を示す図である。メモリセルアレイ５１の構造を示す断面図である。磁気抵抗変化素子１ｍの構造を示す断面図である。磁気抵抗変化素子１ｍ及び１ｒの特性を示す図である。メモリセルアレイ５１を製造する方法を工程順に示す断面図である。図１０Ａに引き続き、メモリセルアレイ５１を製造する方法を工程順に示す断面図である。磁気抵抗変化素子１ｍを形成する方法を工程順に示す断面図である。図１１Ａに引き続き、磁気抵抗変化素子１ｍを形成する方法を工程順に示す断面図である。制御情報を作成する方法を示すフローチャートである。実施形態における抵抗値の分布と参照抵抗値との関係を示す図である。実施形態の変形例におけるメモリセルアレイ５１の構造を示す断面図である。

本願発明者が、従来の半導体記憶装置の読み出しについて検討を行った結果、メモリセルを構成する磁気抵抗変化素子の高抵抗状態での抵抗値に大きなばらつきがあることを見出した。本願発明者は、メモリセルアレイについては、低抵抗状態での抵抗値が１０００Ω、高抵抗状態での抵抗値が１６００Ωとなるように、１０２４個の磁気抵抗変化素子を作製し、参照セルアレイについては、その抵抗値（参照抵抗値）が１３００Ωとなるように４個の磁気抵抗変化素子を作製した。この結果、図２に示すように、メモリセルアレイ用の磁気抵抗変化素子の高抵抗状態での抵抗値のばらつきが大きくなった。このため、高抵抗状態での抵抗値の最小値と参照抵抗値との差が、低抵抗状態での抵抗値の最大値と参照抵抗値との差よりも極端に小さくなった。このことは、動作マージンが狭いことを意味する。このような現象が生じるのは、次のような理由による。低抵抗状態を得るためには、自由層の磁化の向きを固定層の磁化の向きと同方向に揃えればよいので、ばらつきが生じにくいが、高抵抗状態を得るためには、自由層の磁化の方向を固定層の磁化の向きと反平行に揃える必要があるので、その揃え具合にばらつきが生じやすいのである。そして、動作マージンが狭いために、誤判定が生じることがある。

また、本願発明者は、参照セルアレイを構成する４個の磁気抵抗変化素子の抵抗値にもばらつきが生じることがあり、このばらつきに伴って参照抵抗値が大きく変動することがあることも見出した。例えば、上記のように、１３００Ωとなるように参照セルアレイを作成しても、実際には、図３に示すように、参照抵抗値が１４４０Ωとなることもある。この場合、高抵抗状態での抵抗値が１４４０Ω未満となっているメモリセルアレイ用の磁気抵抗素子については、常に低抵抗状態と判定されてしまう。つまり、この磁気抵抗素子を備えたメモリセルは判定不可能となってしまう。

なお、参照セルアレイを冗長的に複数設けておき、参照抵抗値が設計値に近いものを選択するように構成しても、多くの参照セルアレイを設けておかなければ、適切な参照セルアレイが得られないこともあり得る。また、参照抵抗値が設計値に近いとしても、上述のように、動作マージンが狭くなることは避けられない。

本願発明者は、このような知見に基づき、適切な読み出しを可能にすべく、次のような実施形態に想到した。

（実施形態）
以下、実施形態について、添付の図面を参照して具体的に説明する。図４は、実施形態に係る半導体記憶装置の構成を示すブロック図である。

図４に示すように、本実施形態には、複数のメモリセルが縦横にアレイ状に配列したメモリセルアレイ５１、並びにこのメモリセルアレイ５１への情報の書き込み時及びメモリセルアレイ５１からの情報の読み出し時に制御を行う制御回路５２が設けられている。また、複数の参照セルが縦横にアレイ状に配列した参照セルアレイ５３、並びにこの参照セルアレイ５３を流れる電流を制御する制御回路５４が設けられている。また、参照セルアレイ５３を構成する複数の参照セルのうちのどれを動作させるかという、予め作成された制御情報を記憶した記憶部５５が設けられている。制御情報は、制御回路５４により使用される。更に、本実施形態には、メモリセルアレイ５１のうちの選択されたメモリセルを流れる電流と、参照セルアレイ５３を流れる電流とを比較し、この比較結果に応じて当該メモリセルに２値（“０”及び“１”）のどちらが記憶されているかを判定する判定器５６が設けられている。

図５は、実施形態に係る半導体記憶装置のメモリセルアレイ５１の一部を示す図である。図５（ａ）は回路図であり、図５（ｂ）は、図５（ａ）中の二点鎖線で示す部分のレイアウトを示す図である。

メモリセルアレイ５１には、複数のメモリセルが縦横にアレイ状に配置されている。図５（ａ）には、そのうちの４個を示しており、図５（ｂ）には、そのうちの２個を示している。各メモリセルには、１個のワード線ＷＬｍ、１個のビット線ＢＬｍ及び１個の信号線ＳＬｍが設けられている。例えば、ワード線ＷＬｍは縦方向に並ぶ複数のメモリセルに共有され、ビット線ＢＬｍ及び信号線ＳＬｍは横方向に並ぶ複数のメモリセルに共有されている。また、各メモリセルには、１個の磁気抵抗変化素子１ｍ及びトランジスタＴｒｍが設けられている。ワード線ＷＬｍはトランジスタＴｒｍのゲート電極を兼ねている。トランジスタＴｒｍのソース／ドレインの一方は信号線ＳＬｍに接続されており、他方は磁気抵抗変化素子１ｍの一方の電極に接続されている。磁気抵抗変化素子１ｍの他方の電極はビット線ＢＬｍに接続されている。

図６は、実施形態に係る半導体記憶装置の参照セルアレイ５３の一部を示す図である。図６（ａ）は回路図であり、図６（ｂ）は、図６（ａ）中の二点鎖線で示す部分のレイアウトを示す図である。

参照セルアレイ５３には、複数の参照セル、例えば１６個の参照セルが縦横にアレイ状に配置されている。図６（ａ）には、そのうちの４個を示しており、図６（ｂ）には、そのうちの２個を示している。各参照セルには、１個のワード線ＷＬｒ、１個のビット線ＢＬｒ及び１個の信号線ＳＬｒが設けられている。例えば、ワード線ＷＬｒは縦方向に並ぶ複数のメモリセルに共有され、ビット線ＢＬｒ及び信号線ＳＬｒは横方向に並ぶ複数のメモリセルに共有されている。また、各参照セルには、１個の磁気抵抗変化素子１ｒ及びトランジスタＴｒｒが設けられている。ワード線ＷＬｒはトランジスタＴｒｒのゲート電極を兼ねている。トランジスタＴｒｒのソース／ドレインの一方は信号線ＳＬｒに接続されており、他方は磁気抵抗変化素子１ｒの一方の電極に接続されている。磁気抵抗変化素子１ｒの他方の電極はビット線ＢＬｒに接続されている。

このように、参照セルは、メモリセルと同様の構成を備えている。

次に、メモリセルアレイ５１の断面構造について説明する。図７は、メモリセルアレイ５１の構造を示す断面図である。図７（ａ）は、図５（ｂ）中のＩ−Ｉ線に沿った断面図であり、図７（ｂ）は、図５（ｂ）中のＩＩ−ＩＩ線に沿った断面図である。ここでは、１個のメモリセルについて説明する。

本実施形態では、図７に示すように、シリコン基板等の半導体基板１１の表面に素子領域を画定する素子分離絶縁膜１２が、ＳＴＩ（shallow trench isolation）法等により形成されている。そして、素子領域にトランジスタＴｒｍが形成されている。半導体基板１１上に、トランジスタＴｒｍを覆う層間絶縁膜１３が形成され、層間絶縁膜１３内に、トランジスタＴｒｍのソース／ドレインの一方に接続されたプラグ１４及び他方に接続されたプラグ１５が形成されている。層間絶縁膜１３上に、信号線ＳＬｍ及び導電層２２が形成されている。信号線ＳＬｍはプラグ１４に接続され、導電層２２はプラグ１５に接続されている。層間絶縁膜１３上に、信号線ＳＬｍ及び導電層２２を覆う層間絶縁膜１６が形成されている。層間絶縁膜１６内に、導電層２２に接続されたプラグ１７が形成されている。

層間絶縁膜１６上に、プラグ１７に一方の電極（下部電極）が接続された磁気抵抗変化素子１ｍが形成されている。層間絶縁膜１６上に、磁気抵抗変化素子１ｍを覆うシリコン窒化膜１８が保護膜として形成されている。シリコン窒化膜１８の厚さは、例えば２０ｎｍ〜５０ｎｍ程度である。シリコン窒化膜１８上に層間絶縁膜１９が形成されている。シリコン窒化膜１８及び層間絶縁膜１９内に、磁気抵抗変化素子１ｍの他方の電極（上部電極）に接続されたプラグ２０が形成されている。層間絶縁膜１９上に、プラグ２０に接続されたビット線ＢＬｍが形成されている。そして、層間絶縁膜１９上に、ビット線ＢＬｍを覆う層間絶縁膜２１が形成されている。層間絶縁膜２１の上方には、他の配線及びパッシベーション膜等が形成されている。

参照セルアレイ５３の断面構造は、トランジスタＴｒｍ、磁気抵抗変化素子１ｍ、ワード線ＷＬｍ、ビット線ＢＬｍ及び信号線ＳＬｍに代えて、トランジスタＴｒｒ、磁気抵抗変化素子１ｒ、ワード線ＷＬｒ、ビット線ＢＬｒ及び信号線ＳＬｒが形成されていることを除き、メモリセルアレイ５１の断面構造と同様である。つまり、図６（ｂ）中のＩＩＩ−ＩＩＩ線に沿った断面は、上記の相違点を除き、図７（ａ）と同様であり、図６（ｂ）中のＩＶ−ＩＶ線に沿った断面は、上記の相違点を除き、図７（ｂ）と同様である。

次に、磁気抵抗変化素子１ｍの構造について説明する。図８は、磁気抵抗変化素子１ｍの構造を示す断面図である。

図８に示すように、磁気抵抗変化素子１ｍには、プラグ１７と接する下部電極１０１、並びに下部電極１０１上に順次形成された反強磁性層１０２、固定磁性層１０３、トンネル酸化膜１０４、自由磁性層１０５及び上部電極１０６が含まれている。下部電極１０１としては、例えば、厚さが５ｎｍ〜５０ｎｍ程度（例えば５ｎｍ）のＴａ膜が用いられる。反強磁性層１０２としては、例えば、厚さが１０ｎｍ〜３０ｎｍ程度（例えば１５ｎｍ）のＰｔＭｎ膜が用いられる。固定磁性層１０３としては、例えば、厚さが２ｎｍ〜４ｎｍ程度（例えば３ｎｍ）のＣｏＦｅＢ膜が用いられる。トンネル酸化膜１０４としては、例えば、厚さが０．５ｎｍ〜２ｎｍ程度（例えば１ｎｍ）のＭｇ酸化膜が用いられる。自由磁性層１０５としては、例えば、厚さが１ｎｍ〜３ｎｍ程度（例えば２ｎｍ）のＣｏＦｅＢ膜が用いられる。上部電極１０６は、例えば、厚さが１ｎｍ〜１５ｎｍ程度（例えば１０ｎｍ）のＲｕ膜と、その上に形成された厚さが２ｎｍ〜５０ｎｍ程度（例えば４０ｎｍ）のＴａ膜とから構成されている。

磁気抵抗変化素子１ｒは磁気抵抗変化素子１ｍと同様に構成されている。

ここで、上述のように構成された磁気抵抗変化素子１ｍ及び１ｒの特性について説明する。図９は、磁気抵抗変化素子１ｍ及び１ｒの特性を示す図である。ここでは、磁気抵抗変化素子１ｍ及び１ｒの高抵抗状態での抵抗値が１６００Ω、低抵抗状態での抵抗値が１０００Ωであるとする。

先ず、磁気抵抗変化素子１ｍ及び１ｒが高抵抗状態にあるとする。つまり、自由磁性層１０５の磁化の向きが固定磁性層１０３の磁化の向きと反平行になっているとする。この状態で、磁気抵抗変化素子１ｍ及び１ｒに正の電圧（下部電極１０１の電位が上部電極１０６の電位よりも低くなる電圧）を印加すると、図９に示すように、ヒステリシス線Ｈ１１に沿って電流が増加する。そして、電圧が０．８Ｖ程度に達すると、自由磁性層１０５の磁化の向きが反転して、固定磁性層１０３の磁化の向きと平行になる。この結果、磁気抵抗変化素子１ｍ及び１ｒが低抵抗状態に変化し、電流が急激に増加する（ヒステリシス線Ｈ１２）。その後、電圧を０Ｖまで低下させると、ヒステリシス線Ｈ１３に沿って電流が減少する。このようにして、低抵抗状態の磁気抵抗変化素子１ｍ及び１ｒが得られる。

また、低抵抗状態の磁気抵抗変化素子１ｍ及び１ｒに負の電圧（下部電極１０１の電位が上部電極１０６の電位よりも高くなる電圧）を印加すると、図９に示すように、ヒステリシス線Ｈ１４に沿って電流の絶対値が増加する（電流は負）。そして、電圧が−０．８Ｖ程度に達すると、自由磁性層１０５の磁化の向きが反転して、固定磁性層１０３の磁化の向きと反平行になる。この結果、磁気抵抗変化素子１ｍ及び１ｒが高抵抗状態に変化し、電流の絶対値が急激に減少する（ヒステリシス線Ｈ１５）。その後、電圧を０Ｖまで低下させると、ヒステリシス線Ｈ１６に沿って電流が減少する。このようにして、高抵抗状態の磁気抵抗変化素子１ｍ及び１ｒが得られる。

次に、制御回路５２及び５４について説明する。

制御回路５２及び５４には、従来のメモリセルアレイの駆動に用いられる行デコーダ及び列デコーダ等が含まれている。制御回路５２は、メモリセルの選択、メモリセルへの書き込み、及びメモリセルからの読み出し等を行う。また、制御回路５４は、記憶部５５に記憶されている制御情報に基づいて、参照セルアレイ５３内から２個の高抵抗状態の参照セル及び２個の低抵抗状態の参照セルのみを選択して、これらの４個の参照セルからなる参照セル群からの読み出しを行う。記憶部５５には、参照セル群を構成する４個の参照セル及びこれらの接続関係を特定する制御情報が記憶されている。この制御情報には、１個の低抵抗状態の磁気抵抗変化素子１ｒと１個の高抵抗状態の磁気抵抗変化素子１ｒとが直列に接続され、これらの２つの組み合わせが並列に接続される接続関係の情報が含まれている。また、４個の磁気抵抗変化素子１ｒは、これらの合成抵抗の値（参照抵抗値Ｒｒ）が、メモリセルアレイ５１を構成する全てのメモリセルの高抵抗状態での抵抗値の最小値Ｒｍｈｍｉｎと、低抵抗状態での抵抗値の最大値Ｒｍｌｍａｘとの平均値と同程度となるように制御情報内で特定されている。「同程度」とは、参照抵抗値Ｒｒの平均値からのずれ量が、平均値と最小値Ｒｍｈｍｉｎ又は最大値Ｒｍｌｍａｘとの相違の所定の範囲内（例えば１０％以内）に収まる程度をいう。制御情報を作成する方法の詳細については後述する。

このように構成された本実施形態の半導体記憶装置におけるメモリセルアレイ５１からの読み出しは、次のように行われる。

先ず、制御回路５２が読み出しの対象となるメモリセルを特定し、そのワード線ＷＬｍ及びビット線ＢＬｍを制御することにより、当該メモリセルの抵抗状態（高抵抗状態又は抵抗状態）に応じて、信号線ＳＬｍに電流が流れる。この電流は判定器５６に入力される。

一方、制御回路５４が記憶部５５に記憶されている制御情報に基づいて、４個の参照セルのワード線ＷＬｒ及びビット線ＢＬｒを制御することにより、これらの信号線ＳＬｒに電流が流れる。このとき、制御情報に基づいて４個の参照セルが選択され、その合成抵抗の値は、上述のように、メモリセルアレイ５１を構成する全てのメモリセルの高抵抗状態での抵抗値の最小値Ｒｍｈｍｉｎと、低抵抗状態での抵抗値の最大値Ｒｍｌｍａｘとの平均値と同程度となる。従って、参照セルアレイ５３から出力される電流の値は、最小値Ｒｍｈｍｉｎをとる磁気抵抗変化素子１ｒを流れる電流の値と最大値Ｒｍｌｍａｘをとる磁気抵抗変化素子１ｒを流れる電流の値との平均値程度となる。参照セルアレイ５３から出力される電流は判定器５６に入力される。

そして、判定器５６は、参照セルアレイ５３から入力された電流の値を参照電流値Ｉｒとし、メモリセルアレイ５１から入力された電流の値と参照電流値Ｉｒとの比較によって、当該メモリセルに記憶されている情報が“０”及び“１”のどちらであるかを判定する。

このような本実施形態では、参照抵抗値Ｒｒが、メモリセルアレイ５１を構成する全てのメモリセルの高抵抗状態での抵抗値の最小値Ｒｍｈｍｉｎと、低抵抗状態での抵抗値の最大値Ｒｍｌｍａｘとの平均値と同程度となっている。このため、磁気抵抗変化素子１ｍの高抵抗状態での抵抗値のばらつきが低抵抗状態でのばらつきよりも大きくなっていても、高抵抗状態での抵抗値の最小値Ｒｍｈｍｉｎと参照抵抗値Ｒｒとの差は、低抵抗状態での抵抗値の最大値Ｒｍｌｍａｘと参照抵抗値Ｒｒとの差と同程度である。従って、動作マージンを広く確保することができる。

また、磁気抵抗変化素子１ｒの抵抗値にばらつきが生じていても、参照抵抗値Ｒｒが最小値Ｒｍｈｍｉｎと最大値Ｒｍｌｍａｘとの平均値と同程度となるように、４個の参照セルが選択されるため、参照抵抗値Ｒｒが最小値Ｒｍｈｍｉｎより大きくなることはない。従って、正確な判定が可能である。

次に、メモリセルアレイ５１を製造する方法について説明する。図１０Ａ〜図１０Ｂは、メモリセルアレイ５１を製造する方法を工程順に示す断面図である。図１０Ａ〜図１０Ｂに示す断面は、図５（ｂ）中のＩ−Ｉ線に沿った断面に相当する。

先ず、図１０Ａ（ａ）に示すように、半導体基板１１の表面に素子領域を画定する素子分離絶縁膜１２をＳＴＩ法等により形成し、素子領域にトランジスタＴｒｍを形成する。このとき、トランジスタＴｒｒも形成する。

次いで、図１０Ａ（ｂ）に示すように、半導体基板１１上に層間絶縁膜１３を形成する。層間絶縁膜１３としては、例えば化学気相成長（ＣＶＤ：chemical vapor deposition）法によりシリコン酸化膜を形成する。その後、層間絶縁膜１３に、フォトリソグラフィ技術及びドライエッチング技術によりコンタクトホールを形成し、コンタクトホール内にプラグ１４及び１５を形成する。プラグ１４及び１５の形成では、例えばスパッタリング法又はＣＶＤ法によりバリアメタル膜としてのＴｉ窒化膜及びタングステン膜を形成し、これらを層間絶縁膜１３の表面が露出するまで、例えば化学機械的研磨（ＣＭＰ：chemical mechanical polishing）法により研磨する。

更に、層間絶縁膜１３上に、信号線ＳＬｍ及び導電層２２を形成する。信号線ＳＬｍ及び導電層２２の形成では、層間絶縁膜１３上にアルミニウム膜又は銅膜等の導電膜を形成し、この導電膜に対して、フォトリソグラフィ技術及びドライエッチング技術によるパターニングを行う。信号線ＳＬｍの形成と並行して信号線ＳＬｒの形成も行う。

続いて、図１０Ｂ（ｃ）に示すように、層間絶縁膜１３上に層間絶縁膜１６を形成する。層間絶縁膜１６としては、例えばＣＶＤ法によりシリコン酸化膜を形成する。次いで、層間絶縁膜１６に、フォトリソグラフィ技術及びドライエッチング技術によりコンタクトホールを形成し、コンタクトホール内にプラグ１７を形成する。プラグ１７の形成では、例えばスパッタリング法又はＣＶＤ法によりバリアメタル膜としてのＴｉ窒化膜及びタングステン膜を形成し、これらを層間絶縁膜１６の表面が露出するまで、例えばＣＭＰ法により研磨する。更に、層間絶縁膜１６上に磁気抵抗変化素子１ｍを形成する。磁気抵抗変化素子１ｍの形成と並行して磁気抵抗変化素子１ｒの形成も行う。

なお、信号線ＳＬｍ、信号線ＳＬｒ及び導電層２２の形成をダマシン法により行ってもよい。この場合、例えば、先ず、信号線ＳＬｍ、信号線ＳＬｒ及び導電層２２と同等の厚さ分だけ層間絶縁膜１６の一部（下層部分）を形成し、これに配線溝を形成する。次いで、この配線溝内にシード膜をスパッタリング法により形成し、その上にめっき法により銅膜を形成し、その後、ＣＭＰ法による研磨を行う。そして、これらの上に層間絶縁膜１６の残りの部分（上層部分）を形成する。同様に、プラグ１７の形成をダマシン法により行ってもよい。この場合、例えば、層間絶縁膜１６にコンタクトホールを形成した後、このコンタクトホール内にシード膜をスパッタリング法により形成し、その上にめっき法により銅膜を形成し、その後、ＣＭＰ法による研磨を行う。

その後、図１０Ｂ（ｄ）に示すように、層間絶縁膜１６上に保護膜としてのシリコン窒化膜１８を形成し、その上に層間絶縁膜１９を形成する。シリコン窒化膜１８は、例えばスパッタリング法又はＣＶＤ法により形成する。層間絶縁膜１９としては、例えばＣＶＤ法によりシリコン酸化膜を形成する。

続いて、層間絶縁膜１９及びシリコン窒化膜１８に、フォトリソグラフィ技術及びドライエッチング技術によりコンタクトホールを形成し、コンタクトホール内にプラグ２０を形成する。プラグ２０の形成では、例えばスパッタリング法又はＣＶＤ法によりバリアメタル膜としてのＴｉ窒化膜及びタングステン膜を形成し、これらを層間絶縁膜１９の表面が露出するまで、例えばＣＭＰ法により研磨する。

更に、層間絶縁膜１９上に、ビット線ＢＬｍを形成する。ビット線ＢＬｍの形成では、層間絶縁膜１９上にアルミニウム膜又は銅膜等の導電膜を形成し、この導電膜に対して、フォトリソグラフィ技術及びドライエッチング技術によるパターニングを行う。ビット線ＢＬｍの形成と並行してビット線ＢＬｒの形成も行う。ビット線ＢＬｍ及びＢＬｒの形成後には、層間絶縁膜１９上に層間絶縁膜２１を形成する。層間絶縁膜２１としては、例えばＣＶＤ法によりシリコン酸化膜を形成する。

その後、層間絶縁膜２１の上方に、他の配線及びパッシベーション膜等を形成し、メモリセルアレイ５１及び参照セルアレイ５３を完成させる。

ここで、磁気抵抗変化素子１ｍ及び１ｒを形成する方法について説明する。図１１Ａ〜図１１Ｂは、磁気抵抗変化素子１ｍを形成する方法を工程順に示す断面図である。図１１Ａ〜図１１Ｂには、磁気抵抗変化素子１ｍに関する部分を図示するが、磁気抵抗変化素子１ｒの形成も並行して行われる。

先ず、図１１Ａ（ａ）に示すように、層間絶縁膜１６上に、Ｔａ膜１０１ａ、ＰｔＭｎ膜１０２ａ、ＣｏＦｅＢ膜１０３ａ、Ｍｇ酸化膜１０４ａ、ＣｏＦｅＢ膜１０５ａ、並びにＲｕ膜及びＴａ膜の積層膜１０６ａを、例えばスパッタリング法により、順次形成する。

次いで、１Ｔ程度の磁場中で、３００℃〜３５０℃程度の熱処理を行うことにより、ＣｏＦｅＢ膜１０３ａ及びＣｏＦｅＢ膜１０５ａの磁化の方向を互いに平行なものとする。

その後、図１１Ａ（ｂ）に示すように、積層膜１０６ａ、ＣｏＦｅＢ膜１０５ａ、Ｍｇ酸化膜１０４ａ、ＣｏＦｅＢ膜１０３ａ、ＰｔＭｎ膜１０２ａ、及びＴａ膜１０１ａに対して、フォトリソグラフィ技術及びドライエッチング技術によるパターニングを行うことにより、上部電極１０６、自由磁性層１０５、トンネル酸化膜１０４、固定磁性層１０３、反強磁性層１０２、及び下部電極１０１を形成する。

続いて、図１１Ａ（ｃ）に示すように、層間絶縁膜１６上にシリコン窒化膜１８を形成する。磁気抵抗変化素子１ｍ及び１ｒを構成する固定磁性層１０３及び自由磁性層１０５はＦｅを含有しているため、後に層間絶縁膜等を形成する際に水分等の影響により酸化しやすい。シリコン窒化膜１８は、主に固定磁性層１０３及び自由磁性層１０５を水分等から保護し、酸化を抑制するために形成される。

次いで、図１１Ｂ（ｄ）に示すように、シリコン窒化膜１８上に、例えばＣＶＤ法によりシリコン酸化膜１９ａを形成する。

その後、図１１（ｅ）に示すように、例えばＣＭＰ法等によりシリコン酸化膜１９ａの表面を平坦化することにより、層間絶縁膜１９を形成する。そして、層間絶縁膜１９及びシリコン窒化膜１８にコンタクトホールを形成し、コンタクトホール内にプラグ２０を形成する。

このようにして、磁気抵抗変化素子１ｍを形成することができる。磁気抵抗変化素子１ｒも同様に形成することができる。

また、半導体記憶装置を製造する際には、メモリセルアレイ５１及び参照セルアレイ５３の他に、制御回路５２及び５４、記憶部５５並びに判定器５６等の形成も行う。これらの形成は、従来の半導体記憶装置を製造する際の処理と同様にして行うことができる。

次に、記憶部５５に記憶させる制御情報について説明する。制御情報には、上述のように、合成抵抗を構成する４個の磁気抵抗変化素子１ｒを特定する情報が含まれている。ここでは、このような制御情報をどのように作成するかについて説明する。図１２は、制御情報を作成する方法を示すフローチャートである。

上述の方法で形成された磁気抵抗変化素子１ｍでは、固定磁性層１０３の磁化の向きと自由磁性層１０５の磁化の向きとが同方向に揃っている。従って、磁気抵抗変化素子１ｍは低抵抗状態となっている。そこで、全てのメモリセルの低抵抗状態での抵抗値を測定する（ステップＳ１１）。

次いで、低抵抗状態での抵抗値が基準外のメモリセルがあるか判断する（ステップＳ１２）。例えば、低抵抗状態での抵抗値が１０００Ω、高抵抗状態での抵抗値が１６００Ωとなるように、磁気抵抗変化素子１ｍを形成している場合、低抵抗状態での抵抗値抵抗値が１２５０Ωを超える磁気抵抗変化素子１ｍは基準外とする。

そして、低抵抗状態での抵抗値が基準外のメモリセルがあれば、それを冗長メモリセルにより置換し（ステップＳ１３）、再度、低抵抗状態での抵抗値が基準外のメモリセルがあるか判断する（ステップＳ１２）。

低抵抗状態での抵抗値が基準外のメモリセルがなければ、低抵抗状態での抵抗値の最大値Ｒｍｌｍａｘを記憶する（ステップＳ１４）。この記憶は、抵抗値の測定に用いる装置に予め設けておいたメモリに行わせてもよく、単に紙等に記録しておくだけでもよい。

続いて、全てのメモリセルを高抵抗状態に変化させ、高抵抗状態での抵抗値を測定する（ステップＳ１５）。

次いで、高抵抗状態での抵抗値が基準外のメモリセルがあるか判断する（ステップＳ１６）。例えば、低抵抗状態での抵抗値が１０００Ω、高抵抗状態での抵抗値が１６００Ωとなるように、磁気抵抗変化素子１ｍを形成している場合、高抵抗状態での抵抗値抵抗値が１３５０Ω未満の磁気抵抗変化素子１ｍは基準外とする。

そして、高抵抗状態での抵抗値が基準外のメモリセルがあれば、それを冗長メモリセルにより置換し（ステップＳ１７）、再度、低抵抗状態での抵抗値が基準外のメモリセルがあるか判断する（ステップＳ１２）。

高抵抗状態での抵抗値が基準外のメモリセルがなければ、高抵抗状態での抵抗値の最小値Ｒｍｈｍｉｎを記憶する（ステップＳ１８）。この記憶は、抵抗値の測定に用いる装置に予め設けておいたメモリに行わせてもよく、単に紙等に記録しておくだけでもよい。

このようなメモリセルアレイ５１に関する処理とは別に、参照セルアレイ５３についても処理を行う。上述の方法で形成された磁気抵抗変化素子１ｒでは、固定磁性層１０３の磁化の向きと自由磁性層１０５の磁化の向きとが同方向に揃っている。従って、磁気抵抗変化素子１ｒは低抵抗状態となっている。そこで、全ての参照セルの低抵抗状態での抵抗値を測定する（ステップＳ２１）。

次いで、全ての参照セルの低抵抗状態での抵抗値Ｒｒｌｎを記憶する（ステップＳ２２）。この記憶は、抵抗値の測定に用いる装置に予め設けておいたメモリに行わせてもよく、単に紙等に記録しておくだけでもよい。また、「ｎ」の値は、１から参照セルの個数までの自然数である。つまり、参照セルの個数が１６であれば、「ｎ＝１、２、・・・、１６」である。

続いて、全ての参照セルを高抵抗状態に変化させ、高抵抗状態での抵抗値を測定する（ステップＳ２３）。

次いで、全ての参照セルの高抵抗状態での抵抗値Ｒｒｈｎを記憶する（ステップＳ２４）。この記憶は、抵抗値の測定に用いる装置に予め設けておいたメモリに行わせてもよく、単に紙等に記録しておくだけでもよい。

そして、ステップＳ１８の処理及びステップＳ２４の処理が終了した後、判定器５６が行う比較に用いる参照セルを選択し、記憶部５５に記憶させる（ステップＳ３１）。この参照セルの選択に当たっては、先ず、最大値Ｒｍｌｍａｘと最小値Ｒｍｈｍｉｎとの平均値を算出する。そして、参照セルの個数と同数の抵抗値Ｒｒｌｎ、及び参照セルの個数と同数の抵抗値Ｒｒｈｎを組み合わせて、参照セル群の合成抵抗の値が、最大値Ｒｍｌｍａｘと最小値Ｒｍｈｍｉｎとの平均値と同程度となるものを算出する。

このようにして、制御情報を作成することができる。制御情報は、半導体記憶装置の製造時に作成して記憶部５５に記憶させておいてもよく、また、メモリセルアレイ５１への情報の書き込みの直前に作成して記憶部５５に記憶させてもよい。つまり、不変の制御情報を予め記憶部５５に記憶させておいてもよく、また、メモリセルアレイ５１の起動のたびに、制御情報を作成し記憶部５５に記憶させてもよい。また、記憶部５５が制御回路５４の内部に設けられていてもよい。

次に、本願発明者が実際に製造した半導体記憶装置について説明する。

先ず、低抵抗状態での抵抗値が１０００Ω、高抵抗状態での抵抗値が１６００Ωとなるように、３２６７８個の磁気抵抗変化素子１ｍを作製した。このとき、ワード線ＷＬｍの数は５１２本、ビット線ＢＬｍの数は６４本とした。また、磁気抵抗変化素子１ｍの作製と並行して、磁気抵抗変化素子１ｍと同じ条件で１６個の磁気抵抗変化素子１ｒを作製した。このとき、ワード線ＷＬｒの数は４本、ビット線ＢＬｒの数は４本とした。全ての磁気抵抗変化素子１ｍが設計通りに作製されれば、参照抵抗値（狙い参照抵抗値）は１３００Ωとなる。

次いで、３２６７８個の磁気抵抗変化素子１ｍの高抵抗状態での抵抗値及び低抵抗状態での抵抗値を測定した。この結果、図１３に示す分布が得られた。つまり、磁気抵抗変化素子１ｍの抵抗値は、低抵抗状態でも高抵抗状態でも設計通りとはならず、１０００Ω、１６００Ωからずれたものが多数存在した。また、高抵抗状態での抵抗値のばらつきが低抵抗状態での抵抗値のばらつきよりも大きくなった。更に、低抵抗状態での抵抗値の最大値Ｒｍｌｍａｘは１１２０Ωであり、高抵抗状態での抵抗値の最小値Ｒｍｈｍｉｎは１４２０Ωであった。従って、これらの平均値は１２７０Ωであった。

従って、参照抵抗値は、平均値と同程度の１２５５Ω〜１２８５Ωであることが好ましい。つまり、１２７０Ωと、１１２０Ω及び１４２０Ωとの相違が１５０Ωであるため、参照抵抗値は、平均値からのずれ量が１０％となる１２５５Ω〜１２８５Ωであることが好ましい。

その一方で、１６個の参照セルについて、低抵抗状態での抵抗値及び高抵抗状態での抵抗値を測定したところ、表１に示す結果が得られた。

このような場合、例えば、低抵抗状態とした参照セルＮｏ.５と高抵抗状態とした参照セルＮｏ.１４とを直列に接続し、低抵抗状態とした参照セルＮｏ.１３と高抵抗状態とした参照セルＮｏ.８とを直列に接続し、これらの組み合わせを並列に接続すれば（図１）、約１２７１Ωの参照抵抗値が得られる。従って、この情報を制御情報として記憶部５５に記憶させておけば、判定器５６は適切な参照電流値を用いた比較及び判定を行うことができる。また、他の組み合わせを選択して、参照抵抗値が１２７０Ω程度になるようにしてもよい。

なお、メモリセル及び参照セルの構造はスピン注入型である必要はなく、書き込み配線型であってもよい。即ち、図１４に示すように、層間絶縁膜１６上に書き込みワード線３２が設けられていてもよい。この場合、メモリセルでは、書き込みワード線３２と磁気抵抗変化素子１ｍとの間に、層間絶縁膜３３が形成され、この層間絶縁膜にプラグ３４が形成される。また、プラグ３４とプラグ１７とを接続する導電層３１が層間絶縁膜１６上に形成され、プラグ３４と磁気抵抗変化素子１ｍの下部電極１０１とを接続する導電層３５が層間絶縁膜３３上に形成される。参照セルの構造も同様である。

また、参照セルアレイ５３に含まれる磁気抵抗変化素子１ｒの数は２個以上であれば特に限定されないが、４個以上であることが望ましく、チップ面積の観点から許容される範囲で可能な限り多いことが望ましい。参照セル群を構成する参照セルの選択の幅が広くなるからである。

以下、本発明の諸態様を付記としてまとめて記載する。

（付記１）
記憶用磁気抵抗変化素子を備えた複数のメモリセルを含むメモリセルアレイと、
参照用磁気抵抗変化素子を備えた複数の参照セルを含み、参照電流を出力する参照セルアレイと、
前記参照電流から求められる参照抵抗値と前記記憶用磁気抵抗変化素子の抵抗値とを比較して当該メモリセルに記憶されている情報を判定する判定手段と、
前記参照セルアレイが前記参照電流を出力する際に、前記複数の参照用磁気抵抗変化素子から選択される高抵抗状態の参照用磁気抵抗変化素子及び低抵抗状態の参照用磁気抵抗変化素子を特定する情報並びにこれらの接続関係を示す制御情報を記憶する記憶手段と、
前記制御情報に基づいて前記参照セルアレイの動作を制御する制御手段と、
を有することを特徴とする半導体記憶装置。

（付記２）
前記制御情報は、前記複数のメモリセルの低抵抗状態での抵抗値の最大値及び高抵抗状態での抵抗値の最小値の平均値に関連付けられていることを特徴とする付記１に記載の半導体記憶装置。

（付記３）
前記参照抵抗値の前記平均値からのずれ量は所定の範囲内に収まっていることを特徴とする付記２に記載の半導体記憶装置。

（付記４）
前記所定の範囲は、前記平均値と前記最小値及び前記最大値との相違の１０％であることを特徴とする付記３に記載の半導体記憶装置。

（付記５）
前記参照セルアレイは４個以上設けられており、
前記制御手段は、２個の低抵抗状態の参照用磁気抵抗変化素子及び２個の高抵抗状態の参照用磁気抵抗変化素子を選択することを特徴とする付記１乃至４のいずれか１項に記載の半導体記憶装置。

（付記６）
記憶用磁気抵抗変化素子を備えた複数のメモリセルを含むメモリセルアレイを形成する工程と、
参照用磁気抵抗変化素子を備えた複数の参照セルを含み、参照電流を出力する参照セルアレイを形成する工程と、
前記参照電流から求められる参照抵抗値と前記記憶用磁気抵抗変化素子の抵抗値とを比較して当該メモリセルに記憶されている情報を判定する判定手段を形成する工程と、
前記参照セルアレイが前記参照電流を出力する際に、前記複数の参照用磁気抵抗変化素子から選択される高抵抗状態の参照用磁気抵抗変化素子及び低抵抗状態の参照用磁気抵抗変化素子を特定する情報並びにこれらの接続関係を示す制御情報を作成する工程と、
前記制御情報を記憶する記憶手段を形成する工程と、
前記制御情報に基づいて前記参照セルアレイの動作を制御する制御手段を形成する工程と、
を有することを特徴とする半導体記憶装置の製造方法。

（付記７）
前記制御情報として、前記複数のメモリセルの低抵抗状態での抵抗値の最大値及び高抵抗状態での抵抗値の最小値の平均値に関連付けられたものを作成することを特徴とする付記６に記載の半導体記憶装置の製造方法。

（付記８）
前記参照抵抗値の前記平均値からのずれ量を所定の範囲内に収めることを特徴とする付記７に記載の半導体記憶装置の製造方法。

（付記９）
前記所定の範囲は、前記平均値と前記最小値及び前記最大値との相違の１０％であることを特徴とする付記８に記載の半導体記憶装置の製造方法。

（付記１０）
前記参照セルアレイを４個以上形成し、
前記制御手段として、２個の低抵抗状態の参照用磁気抵抗変化素子及び２個の高抵抗状態の参照用磁気抵抗変化素子を選択するものを形成することを特徴とする付記６乃至９のいずれか１項に記載の半導体記憶装置の製造方法。

５１：メモリセルアレイ
５２：制御回路
５３：参照セルアレイ
５４：制御回路
５５：記憶部
５６：判定器

Claims

記憶用磁気抵抗変化素子を備えた複数のメモリセルを含むメモリセルアレイと、
参照用磁気抵抗変化素子を備えた複数の参照セルを含み、参照電流を出力する参照セルアレイと、
前記参照電流から求められる参照抵抗値と前記記憶用磁気抵抗変化素子の抵抗値とを比較して当該メモリセルに記憶されている情報を判定する判定手段と、
前記参照セルアレイが前記参照電流を出力する際に、前記複数の参照用磁気抵抗変化素子から選択される高抵抗状態の参照用磁気抵抗変化素子及び低抵抗状態の参照用磁気抵抗変化素子を特定する情報並びにこれらの接続関係を示す制御情報を記憶する記憶手段と、
前記制御情報に基づいて前記参照セルアレイの動作を制御する制御手段と、
を有し、
前記制御情報は、前記複数のメモリセルの低抵抗状態での抵抗値の最大値及び高抵抗状態での抵抗値の最小値の平均値に関連付けられていることを特徴とする半導体記憶装置。
前記参照セルは４個以上設けられており、
前記制御手段は、２個の低抵抗状態の参照用磁気抵抗変化素子及び２個の高抵抗状態の参照用磁気抵抗変化素子を選択することを特徴とする請求項１に記載の半導体記憶装置。
記憶用磁気抵抗変化素子を備えた複数のメモリセルを含むメモリセルアレイを形成する工程と、
参照用磁気抵抗変化素子を備えた複数の参照セルを含み、参照電流を出力する参照セルアレイを形成する工程と、
前記参照電流から求められる参照抵抗値と前記記憶用磁気抵抗変化素子の抵抗値とを比較して当該メモリセルに記憶されている情報を判定する判定手段を形成する工程と、
前記参照セルアレイが前記参照電流を出力する際に、前記複数の参照用磁気抵抗変化素子から選択される高抵抗状態の参照用磁気抵抗変化素子及び低抵抗状態の参照用磁気抵抗変化素子を特定する情報並びにこれらの接続関係を示す制御情報を作成する工程と、
前記制御情報を記憶する記憶手段を形成する工程と、
前記制御情報に基づいて前記参照セルアレイの動作を制御する制御手段を形成する工程と、
を有し、
前記制御情報として、前記複数のメモリセルの低抵抗状態での抵抗値の最大値及び高抵抗状態での抵抗値の最小値の平均値に関連付けられたものを作成することを特徴とする半導体記憶装置の製造方法。
前記参照セルを４個以上形成し、
前記制御手段として、２個の低抵抗状態の参照用磁気抵抗変化素子及び２個の高抵抗状態の参照用磁気抵抗変化素子を選択するものを形成することを特徴とする請求項３に記載の半導体記憶装置の製造方法。